KR102622628B1 - 3차원 적층형 디램 어레이 및 그 제조방법 - Google Patents
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Abstract
본 발명은 3차원 적층형 디램 어레이 및 그 제조방법에 관한 것으로, 두 접속 라인들을 갖는 “ㄷ”자 형태의 Drain-BL Connection 구조를 수직으로 적층하여 한 쪽 접속 라인에는 복수의 수평 액티브 라인들, 다른 쪽 접속 라인에는 계단 형상으로 적층되어 비트 라인들에 연결되도록 함으로써, 커패시터의 접지전극 공유로 공간의 효율적 활용은 물론, 수평으로 셀 커패시턴스를 얼마든지 높일 수 있으며, 이를 단위 구조로 얼마든지 확장할 수 있어 수직 적층에 따른 비트 라인 등의 금속 배선공정의 어려움을 해소할 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리 디램(DRAM)에 관한 것으로, 더욱 상세하게는 3차원 적층형 디램 어레이 및 그 제조방법에 관한 것이다.
현재, DRAM 기술에서 DRAM 셀의 소형화를 통한 고집적화는 한계에 도달하였다. 이를 해결하기 위한 방법으로 3차원 DRAM 기술이 주목받고 있다.
대표적으로 다수의 DRAM 칩을 적층하고, 이를 TSV(Through-Silicon Vias)로 연결한 형태를 갖는 HBM(High-Bandwidth Memory)가 대표적이다. 이 때, HBM을 구성하는 각각의 기판(칩)은 단일층의 어레이로 구성되어 있다.
또 다른 3차원 DRAM 기술로는 하나의 기판(칩) 내에 DRAM 셀 자체가 적층된 어레이 구조를 가지는 Monolithic 3D DRAM 기술이다.
3차원 DRAM 기술과 관련하여, 한국 등록특허 10-2237739, 10-2368332 및 공개특허 10-2021-0102094 등이 있다.
그러나, 상기 특허들을 포함한 선행기술에는 적층되는 셀들의 커패시터가 일측 전극이 독립적으로 또는 공유되어도 이웃 셀 정도로 제한적이고, 3차원에서 워드 라인들(WLs)이나 비트 라인들(BLs)과 적층되는 셀들과의 컨택(contact)과 상호 연결(interconnection) 구조가 제대로 제시되지 않았다.
이에 본 발명은 적층되는 셀들의 커패시터가 일측 전극이 상하 적층은 물론 수평으로 이격되어 적층된 셀들 간에도 최대한 공유되도록 하고, 각 층을 독립적으로 동작시키기 위한 연결과 이를 위한 금속 배선을 어떻게 제한된 공간에 효율적으로 구성하느냐의 문제를 해결하고자 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 3차원 적층형 디램 어레이는 수평으로 나란한 두 접속 라인들을 갖고 가운데 연결되어 “ㄷ”자 형태를 가진 것이 수직으로 이격되며 적층된 Drain-BL Connection 구조들을 포함하고, 상기 Drain-BL Connection 구조들은 각각 상기 두 접속 라인들 중 하나에는 상기 하나의 접속 라인의 길이 방향을 따라 이격되며 복수의 수평 액티브 라인들이 상기 하나의 접속 라인과 수직하게 형성되고, 상기 두 접속 라인들 중 다른 하나에는 복수의 비트 라인들 중 하나와 전기적으로 연결되고, 상기 복수의 수평 액티브 라인들은 상기 Drain-BL Connection 구조들의 수만큼 수직으로 나란히 적층되어 상기 하나의 접속 라인의 길이 방향을 따라 이격되며 복수의 액티브 라인 블록들을 구성하고, 상기 복수의 액티브 라인 블록들에는 각각 일측에 수직으로 적층된 복수의 셀 트랜지스터들의 각 게이트를 공동으로 형성하는 게이트 기둥과 상기 게이트 기둥에 이격되어 상기 복수의 셀 트랜지스터들에 각각 연결된 커패시터의 공통 접지판이 형성된 것을 특징으로 한다.
상기 공통 접지판은 상기 복수의 액티브 블록들 중 이웃한 블록들 사이에 대칭적으로 위치하여 일체로 형성된 것을 포함할 수 있다.
상기 Drain-BL Connection 구조들은 수직으로 적층되며 상기 접속 라인들 중 다른 하나의 길이가 점점 작아져 계단 형상을 이루고, 상기 계단 형상을 이루는 상기 Drain-BL Connection 구조들을 포함한 것으로 단위 구조를 이루고, 상기 단위 구조가 둘 이상 워드 라인 방향으로 배치되어 반복되는 상기 계단 형상을 이용하여 상기 복수의 비트 라인들이 전기적으로 연결될 수 있다.
상기 복수의 수평 액티브 라인들은 각각 셀 트랜지스터가 형성되는 액티브 영역과 상기 액티브 영역에 연결된 커패시터의 전극 영역으로 구성될 수 있다.
상기 상기 Drain-BL Connection 구조들과 상기 커패시터의 전극 영역은 실리사이드로 형성될 수 있다.
상기 복수의 액티브 라인 블록들 사이에는 복수의 격리판들 및 셀 커패시터 유전체로 둘러쌓인 복수의 공통 접지판들 중 하나가 위치하고, 상기 복수의 셀 트랜지스터들과 상기 복수의 셀 트랜지스터들에 각각 연결되어 수직으로 적층된 복수의 커패시터들은 상기 복수의 격리판들 중 하나를 사이에 두고 대칭적으로 형성되고, 상기 복수의 셀 트랜지스터들은 각각 상기 액티브 영역에 반쪽짜리 GAA(Gate-All-Around) 채널 구조를 가질 수 있다.
본 발명에 의한 3차원 적층형 디램 어레이의 제조방법은 실리콘 기판에 SiGe층과 Si층을 교대로 적층한 후 실리콘 산화막과 실리콘 질화막을 순차로 적층하고, 복수의 단위 구획들로 나누는 분리막 형성 공간과 상기 단위 구획마다 같은 모양의 셀 트랜지스터 형성 공간과 격리판 형성 공간을 동시에 만드는 제 1 단계; 상기 실리콘 기판의 구조물 위에 실리콘 산화막을 증착하여 상기 분리막 형성 공간, 상기 셀 트랜지스터 형성 공간과 상기 격리판 형성 공간을 메우고 평탄화 공정을 수행하는 제 2 단계; 상기 셀 트랜지스터 형성 공간에 채운 실리콘 산화막을 일부 식각하여 홀(hole)을 형성하는 제 3 단계; 상기 홀을 이용하여 상기 SiGe층을 선택적 등방성 식각으로 상기 SiGe층의 일부를 리세스(recess) 시켜주는 제 4 단계; 리세스된 상기 홀에 amorphous Si 또는 poly Si을 CVD로 증착하여 Dummy Gate를 형성하는 제 5 단계; 상기 단위 구획마다 Drain-BL Connection 구조용 트렌치와 공통 접지판 형성 공간을 동시에 만드는 제 6 단계; 상기 트렌치와 상기 공통 접지판 형성 공간을 이용하여 상기 SiGe층을 선택적으로 제거하고, 노출된 Si층을 N+로 도핑하는 제 7 단계; 상기 노출된 Si층 상에 셀 커패시터 유전체를 증착하고, 공통 접지판 형성용 금속으로 상기 트렌치와 상기 공통 접지판 형성 공간을 채운 후 평탄화 공정을 수행하는 제 8 단계; 상기 공통 접지판 형성용 금속을 일부 식각하여 높이를 낮추고, 보호용 실리콘 산화막을 증착 한 후 다시 평탄화 공정을 수행하는 제 9 단계; 상기 Dummy Gate를 제거하는 제 10 단계; 상기 Dummy Gate의 제거로 드러난 부위에 게이트 절연막과 게이트 물질을 순차로 증착하여 게이트 기둥을 형성하는 제 11 단계; 상기 단위 구획마다 상기 Drain-BL Connection 구조용 트렌치의 일측으로 상기 Si층을 컨택하기 위한 계단 구조를 동시에 만드는 제 12 단계; 및 상기 Si층의 계단 구조, 상기 게이트 및 상기 공통 접지판을 각각 비트 라인들, 워드 라인들 및 커패시터 접지 라인에 전기적으로 연결하기 위한 금속공정을 수행하는 제 13 단계를 포함하는 것을 특징으로 한다.
상기 제 4 단계와 상기 제 5 단계 사이에는 선택적 식각 공정을 더 진행하여 리세스로 노출된 상기 Si층의 모서리를 둥글게 하여 채널 영역이 반쪽자리 GAA(Gate-All-Around) 형태가 되도록 할 수 있다.
상기 제 7 단계와 상기 제 8 단계 사이에는 Self-aligned Silicide 공정을 통해 상기 N+로 도핑되어 노출된 Si층에 실리사이드로 만드는 단계를 더 진행할 수 있다.
상기 제 1 단계에서 상기 복수의 단위 구획들은 m x n 행렬 형태로 나누고(m과 n은 2 이상 자연수), 상기 셀 트랜지스터 형성 공간은 상기 단위 구획마다 일측에 3개 이상이 일정 간격으로 형성하고, 상기 격리판 형성 공간은 상기 셀 트랜지스터 형성 공간 사이에 형성할 수 있다.
본 발명은 두 접속 라인들을 갖는 “ㄷ”자 형태의 Drain-BL Connection 구조를 수직으로 적층하여 한 쪽 접속 라인에는 복수의 수평 액티브 라인들, 다른 쪽 접속 라인에는 계단 형상으로 적층되어 비트 라인들에 연결되도록 함으로써, 커패시터의 접지전극 공유로 공간의 효율적 활용은 물론, 수평으로 셀 커패시턴스를 얼마든지 높일 수 있으며, 이를 단위 구조로 얼마든지 확장할 수 있어 수직 적층에 따른 비트 라인 등의 금속 배선공정의 어려움을 해소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 적층형 디램 어레이의 기본 구조를 보인 사시도이다.
도 2(a)는 도 1의 1층 구조에 대한 등가 회로도이고, 도 2(b)는 도 2(a)의 점선 부분에 해당하는 도 1의 구조를 보인 부분 절단 사시도이다.
도 3(a)는 도 1의 첫 번째 격리판을 사이에 두고 첫 번째 액티브 라인 블록과 두 번째 액티브 라인 블록 상에 수직으로 적층된 복수의 셀 트랜지스터들과 복수의 캐패시터들을 수평으로 절단한 단면도이고, 도 3(b)는 도 3(a)의 aa'선을 따라 수직으로 절단한 단면도이다.
도 4는 도 1의 기본 구조를 4개로 확장한 모습을 보인 사시도이다.
도 5 내지 도 18은 본 발명의 일 실시예에 따른 3차원 적층형 디램 어레이의 제조방법을 보인 공정도로, 도 5 내지 도 17에서 (a)는 각 단계의 평면도이고, (b)는 (a)에서 bb'선을 따라 수직으로 절단한 모습을 함께 보인 사시도이다.
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도 4는 도 1의 기본 구조를 4개로 확장한 모습을 보인 사시도이다.
도 5 내지 도 18은 본 발명의 일 실시예에 따른 3차원 적층형 디램 어레이의 제조방법을 보인 공정도로, 도 5 내지 도 17에서 (a)는 각 단계의 평면도이고, (b)는 (a)에서 bb'선을 따라 수직으로 절단한 모습을 함께 보인 사시도이다.
이하, 첨부한 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
본 발명의 일 실시예에 따른 3차원 적층형 디램 어레이는, 도 1 및 도 2에 예시된 바와 같이, 수평으로(도 2의 x 방향으로) 나란한 두 접속 라인들(102, 104)을 갖고 가운데 연결되어 “ㄷ”자 형태를 가진 것이 수직으로 이격되며 적층된 Drain-BL Connection 구조들을 포함한다.
상기 Drain-BL Connection 구조들은 각각 층마다 상기 두 접속 라인들 중 하나(102)에는 상기 하나의 접속 라인의 길이 방향(x 방향)을 따라 이격되며 복수의 수평 액티브 라인들(110, 120, 130, 140, 150, 160)이 상기 하나의 접속 라인(102)과 수직하게 형성된다.
한편, 상기 두 접속 라인들 중 다른 하나(104)에는 복수의 비트 라인들( BL1, BL2, BL3, BL4, BL5, BL6) 중 하나(500)와 컨택 플러그(510) 등을 통해 전기적으로 연결된다.
상기 복수의 수평 액티브 라인들(110, 120, 130, 140, 150, 160)은 상기 Drain-BL Connection 구조들의 적층된 수만큼 수직으로(도 2의 z 방향으로) 나란히 적층된다. 즉, 도 1에 도시된 예와 같이, 1층에 있는 복수의 수평 액티브 라인들(110, 120, 130, 140, 150, 160)이 동일한 형상과 x 방향으로 이격 거리를 유지하며 “ㄷ”자 형상의 Drain-BL Connection 구조들에 각각 연결된 상태로 z 방향으로 일정 거리 이격되며 반복 적층된 구조를 갖는다. 이러한 복수의 수평 액티브 라인들(110, 120, 130, 140, 150, 160)의 수직 적층 구조는, 도 1과 같이, 상기 하나의 접속 라인(102)의 길이 방향(x 방향)을 따라 이격되며 상기 복수의 수평 액티브 라인들(110, 120, 130, 140, 150, 160)의 수만큼 복수의 액티브 라인 블록들(ALB1, ALB2, ALB3 등)을 구성하게 된다.
상기 복수의 액티브 라인 블록들(ALB1, ALB2, ALB3 등)에는 각각 일측, 즉 하나의 접속 라인(102)에 연결된 복수의 적층된 셀 트랜지스터들의 게이트를 공유하는 형태로 형성되어 있는 게이트 기둥(312, 322)과 상기 게이트 기둥에 이격되어 상기 복수의 셀 트랜지스터들에 각각 연결된 커패시터의 공통 접지판(412, 422, 432, 442)이 수직/수평으로 서로 공유하도록 형성된다.
상기 공통 접지판 중에는, 도 1을 참조하면, 상기 복수의 액티브 블록들 중 이웃한 액티브 블록들 사이에(예를 들어, ALB2와 ALB3 사이) 대칭적으로 위치하여 및/또는 이웃한 블록들 사이 공간을 메우며 일체로 형성된 것(422, 432)을 포함할 수 있다.
상기 Drain-BL Connection 구조들은, 도 1과 같이, 수직으로 적층되며 상기 접속 라인들 중 다른 하나(104)의 길이가 점점 작아져 계단 형상을 이루고, 상기 계단 형상을 이루는 상기 Drain-BL Connection 구조들을 포함한 것으로 디램 어레이의 단위 구조(100)를 이룰 수 있다.
실시예에 따라, 도 4와 같이, 전체 어레이 구조(1000)는 상기 단위 구조(100)가 둘 이상 워드 라인 방향(x 방향)으로 배치되어 x 방향으로 반복되는 계단 형상을 이용하여 복수의 비트 라인들(BLs)이 전기적으로 연결될 수 있다. 이렇게 함으로써, 액티브 라인들의 수직 적층의 수가 많아 질수록 비트 라인 컨택이 어려운 점을 해소할 수 있게 된다.
상술한 각 실시예에서, 상기 복수의 수평 액티브 라인들(110, 120, 130, 140, 150, 160)은 각각, 도 3(a)와 같이, 셀 트랜지스터가 형성되는 액티브 영역(112, 114, 116; 122, 124, 126)과 상기 액티브 영역에 연결된 커패시터의 전극 영역(118; 128)으로 구성될 수 있다.
상기 “ㄷ”자 형태의 Drain-BL Connection 구조들(102, 104)과 상기 커패시터의 전극 영역(118; 128)은 금속이나 불순물이 도핑된 반도체 라인(N+로 도핑된 실리콘 라인) 등 도전성 물질로 형성될 수 있으나, 도 3(a)와 같이, 실리사이드(Silicide)로 형성함이 실리콘 라인으로 형성하며 저항을 낮출 수 있어 바람직하다.
상기 복수의 액티브 라인 블록들(ALB1, ALB2, ALB3 등) 사이에는, 도 1과 같이, 절연체로 형성된 복수의 격리판들(210, 220, 230)과 셀 커패시터 유전체(미도시)로 둘러쌓인 복수의 공통 접지판들(422, 432) 중 하나가 위치할 수 있다. 여기서, 상기 복수의 액티브 라인 블록들(ALB1, ALB2, ALB3 등) 각각에 형성되는 복수의 셀 트랜지스터들과 상기 복수의 셀 트랜지스터들에 각각 연결되어 수직으로 적층된 복수의 커패시터들은 상기 복수의 격리판들(210, 220, 230) 중 하나를 사이에 두고 대칭적으로 형성될 수 있다. 상기 복수의 셀 트랜지스터들은, 또한 실시예에 따라, 도 3(b)와 같이, 각각 상기 액티브 영역에 반쪽짜리 GAA(Gate-All-Around) 채널 구조(114, 124)를 가질 수 있다. 이렇게 함으로써, 셀 트랜지스터들은 GAA 구조가 가지는 여러 가지 장점들(large current drivability 및 short channel effect 억제 등)을 가질 수 있게 된다.
도 3(a) 및 도 3(b)를 참조하며, 셀 트랜지스터들과 이에 각각 연결된 커패시터들에 대해 보충 설명한다. 먼저, 셀 트랜지스터들은 각각 “ㄷ”자 형태의 Drain-BL Connection 구조의 한쪽 접속 라인(102)에 연결된 액티브 영역에 제 1 소스/드레인(112, 122), 채널(114, 124) 및 제 2 소스/드레인(116, 126)이 형성되고, 상기 접속 라인(102)과 제 1 소스/드레인(112, 122), 채널(114, 124) 및 제 2 소스/드레인(116, 126)에 전기적으로 격리되도록 게이트 절연막(314, 324)을 사이에 두고, 게이트 기둥(312, 322)으로 격리판(210)에 서로 대칭되게 형성된다. 커패시터들은 각각 격리판(210)을 사이에 두고 셀 트랜지스터들의 제 2 소스/드레인(116, 126)에 일체로 연결된 전극 영역(118, 128)과 상기 전극 영역(118, 128) 상에 이웃한 게이트 기둥(312, 322)과도 절연되도록 커패시터 유전체(Cap. Dielectric, 414, 424)를 사이에 두고 공통 접지판(412, 422)이 전극 영역(118, 128)의 3면을 감싸며 형성된다.
도 4는 상술한 도 1의 기본 구조(100)를 4개로 확장한 실시예를 보여준다. 기본 구조(100)에서 워드 라인들(WLs)과 비트 라인들(BLs)이 연장되어서 서로 연결되면서 임의 전체 어레이가 형성될 수 있다. 비트 라인들 사이에 소모되는 공간 없이, 기존의 2차원 DRAM과 마찬가지로 compact한 BL metal line 등의 금속 배선이 가능함을 알 수 있다. 이후, 워드 라인들(WLs)과 비트 라인들(BLs)은 각각 WL decoder 회로 및 Sense Amplifier 회로로 연결된다. 당연하지만, 도 4에서 보인 기본 구조(100)의 4개로 제한되지 않고, m x n 행렬 형태로 기본 구조(100)를 활용하여 얼마든지 다양하게 실시될 수 있다. 여기서, m과 n은 2 이상의 자연수가 바람직하나, 임의 자연수 조합으로 실시될 수 있다.
다음으로, 도 5 내지 도 18을 참조하며, 상술한 3차원 적층형 디램 어레이의 바람직한 제조방법에 대하여 설명한다.
먼저, 도 5와 같이, 실리콘 기판(10)에 SiGe층(11)과 Si층(12)을 교대로 적층한 후 실리콘 산화막(20)과 실리콘 질화막(30)을 순차로 적층하고, 전체 어레이 영역(1000a)에 복수의 단위 구획들(100a, 100b, 100c, 100d)로 나누는 분리막 형성 공간(36)과 상기 단위 구획마다 같은 모양의 셀 트랜지스터 형성 공간(32)과 격리판 형성 공간(34)을 동시에 만든다(제 1 단계).
여기서, SiGe층(11)과 Si층(12)의 형성은 실리콘 기판(10) 위에서부터 SiGe과 Si을 교대로 반복하여 단결정 성장(epitaxial growth)으로 할 수 있다. 이 때, Si층(12)은 DRAM Cell이 형성하게 되는 액티브 영역(active region), 커패시터의 전극 영역 및 이들을 연결하는 접속 라인 영역의 단결정 실리콘 라인에 해당하며, 단결정 성장과 동시에 in-situ doping을 통하여 원하는 채널 도핑 농도를 가질 수 있게 할 수 있다. 추후에 SiGe층(11)은 선택적으로 제거가 이루어지게 된다. 이와 같은 단결정 성장을 이용하게 되면, 기존의 상용화된 DRAM과 마찬가지로 단결정 실리콘 채널로 구성이 되므로 높은 mobility를 가질 수 있으며, 신뢰성 측면에서 우수하게 된다.
또한, 단결정 실리콘 라인 대신에 amorphous 또는 polycrystalline 반도체로도 제작이 가능하다. 예를 들어, amorphous 반도체(또는 polycrystalline 반도체)와 실리콘 산화막(SiO2)을 교대로 증착하여 상술한 3차원 적층형 디램 어레이의 제작도 가능하다. 최상단부의 실리콘 질화막(30)은 차후 평탄화 공정시 CMP stopper로 사용하기 위함이다. Photo 공정 및 식각 공정을 통하여, 도 5와 같이, 분리막 형성 공간(36)외에 셀 트랜지스터 형성 공간(32) 및 격리판 형성 공간(34)을 동시에 같은 공정으로 만든다.
도 5에서는 단위 구획들(100a, 100b, 100c, 100d)이 2 x 2 행렬로 나눈 것을 예시하고 있으나, 이에 제한되지 않고 임의 m x n 행렬 형태로 나누어 질 수 있다. 또한, 상기 셀 트랜지스터 형성 공간(32)은 상기 단위 구획마다 일측에 3개로 형성되었으나, 3개를 초과하여 일정 간격으로 형성할 수 있다. 상기 격리판 형성 공간(34)은 상기 셀 트랜지스터 형성 공간(32) 사이에 형성한다.
이어, 도 6과 같이, 상기 실리콘 기판(10)의 구조물 위에 실리콘 산화막(22, 24, 26)을 증착하여 상기 셀 트랜지스터 형성 공간(32), 상기 격리판 형성 공간(34) 및 상기 분리막 형성 공간(36)을 메우고 평탄화 공정을 수행한다(제 2 단계).
여기서, 평탄화 공정은 공지의 CMP로 수행할 수 있다.
이후, 도 7과 같이, Photo 공정 및 식각 공정을 통하여, 상기 셀 트랜지스터 형성 공간(32)에 채운 실리콘 산화막(22)을 일부 식각하여 홀(hole, 37)을 형성한다(제 3 단계).
다음, 도 8과 같이, 상기 홀(37)을 이용하여 상기 SiGe층(11)을 선택적 등방성 식각으로 상기 SiGe층(11)의 일부(11a)를 리세스(recess) 시켜준다(제 4 단계).
이 때, 인산용액과 같은 wet etching이나 chemical dry etching 공정이 이용될 수 있다.
이어서, 선택적으로, Si층(12)의 선택적 식각을 이용하여 노출된 Si층(14)의 모서리 영역을 둥글게 만들어 주는 공정을 더 진행하는 것이 바람직하다. 이 때, SC1과 같은 wet etching을 이용하거나, Chemical dry etching 공정이 이용될 수 있다. 이를 통하여, 반쪽짜리 GAA(Gate-All-Around) 형태를 가지는 채널을 형성할 수 있다.
이후, 도 9와 같이, 리세스된 상기 홀(37)에 amorphous Si 또는 poly Si을 CVD로 증착하여 Dummy Gate(40)를 형성한다(제 5 단계).
상기 Dummy Gate(40)를 형성하기 직전에 리세스로 드러난 Si층(12)에 액티브 보호용 실리콘 산화막(미도시)을 LPCVD를 이용하여 약 10 nm 정도 증착할 수 있다. 이 보호용 SiO2는 추후에 dummy gate를 선택적으로 제거할 때, 셀 트랜지스터의 실리콘 영역(채널 및 소스/드레인)을 보호하는 역할을 하게 된다. 이어서, Dummy Gate(40) 형성용 amorphous Si 또는 poly Si을 CVD로 증착한다. 이후, CMP 공정을 통하여 평탄화하여 준다. 이를 통하여, Dummy Gate(40)를 형성하게 되며, 이 Dummy Gate(40)는 추후에 제거가 될 예정이다.
다음, 도 10과 같이, 상기 단위 구획마다 Drain-BL Connection 구조용 트렌치(33)와 공통 접지판 형성 공간(35)을, photo 공정 및 식각 공정을 통하여, 동시에 만든다(제 6 단계).
이후, 도 11과 같이, 상기 트렌치(33)와 상기 공통 접지판 형성 공간(35)을 이용하여 상기 SiGe층(11)을 선택적으로 제거하고, 노출된 Si층(10a, 10b, 12a, 12b)을 N+로 도핑한다(제 7 단계).
이 때, SiGe층(11)의 선택적 제거시는 인산용액과 같은 Wet etching 또는 chemical dry etching이 이용할 수 있다. 그리고 N+ 도핑시 screening oxide(이온 주입 공정하기 전에 보호용 oxide)를 얇게 증착하고, 도핑 공정을 수행함이 바람직하다. N+ 도핑 공정은 ion implantation 또는 plasma doping 또는 gas phase doping process 등이 이용될 수 있다. 상기 도핑 공정 이후 annealing을 하여 주고, screening oxide를 제거하여 준다.
이어, 도 12와 같이, 선택적으로 Self-aligned Silicide 공정을 통해, 상기 N+로 도핑되어 노출된 Si층을 실리사이드(10a', 10b', 12a', 12b')로 만드는 단계를 더 진행할 수 있다.
다음, 도 13과 같이, 상기 노출된 Si층(10a', 10b', 12a', 12b') 상에 셀 커패시터 유전체(미도시)를 증착하고, 공통 접지판 형성용 금속으로 상기 트렌치(52)와 상기 공통 접지판 형성 공간(54)을 채운 후 평탄화 공정을 수행한다(제 8 단계).
이 때, 상기 셀 커패시터 유전체 증착은 ALD 또는 LPCVD 등이 이용될 수 있다. 그리고 상기 공통 접지판 형성용 금속은 TiN, W 등일 수 있다. 상기 평탄화 공정은 CMP 공정을 이용할 수 있다.
이어, 도 14와 같이, 상기 공통 접지판 형성용 금속은 일부 식각하여 높이를 낮추고, 보호용 실리콘 산화막(21, 23)을 증착 한 후 다시 평탄화 공정을 수행한다(제 9 단계).
다음, 도 15와 같이, 상기 Dummy Gate(40)와 상기 액티브 보호용 실리콘 산화막(미도시)을 제거한다(제 10 단계)
이어, 도 16과 같이, 상기 Dummy Gate(40)의 제거로 드러난 부위에 게이트 절연막(미도시)과 게이트 물질을 순차로 증착하여 게이트 기둥(60)을 형성한다(제 11 단계).
여기서, 상기 게이트 절연막은 SiO2 또는 high-k dielectric 등일 수 있고, 상기 게이트 물질은 metal gate를 위해 TiN, W 등을 이용할 수 있다. 이들 증착은 역시 ALD 및 LPCVD가 이용될 수 있다. 이후, CMP 공정을 수행하고 추가적인 dry etching을 통하여 게이트 기둥(60)의 높이를 낮추어 준다.
다음, 도 17과 같이, 상기 단위 구획마다 상기 Drain-BL Connection 구조용 트렌치(21)의 일측으로, photo 공정 및 식각 공정을 통하여, 상기 Si층(12a')을 컨택하기 위한 계단 구조(39)를 동시에 만든다(제 12 단계).
마지막으로, 도 18과 같이, 상기 Si층(12a')의 계단 구조(39), 상기 게이트 기둥(60) 및 상기 공통 접지판(54)을 소정의 컨택 플러그(510, 610, 630, 710) 및/또는 연결 라인(620, 720)을 통하여 각각 비트 라인들(500), 워드 라인들(600) 및 커패시터 접지 라인(700)에 전기적으로 연결하기 위한 금속공정을 수행한다(제 13 단계).
이상 언급한 바와 같이, 상술한 실시예에 다르면, 전체 어레이 영역(1000a)에 단위 구획들을 임의 m x n 행렬 형태로 나누어, 단위 구획들의 기본 구조(100)들을 동시에 같은 공정으로 만들고, 나중에 한 번의 금속공정으로 전체 비트 라인들, 워드 라인들 및 커패시터 접지 라인을 형성할 수 있게 된다.
10: 실리콘 기판 11: SiGe층
12: Si층 20: 실리콘 산화막
30: 실리콘 질화막 32: 셀 트랜지스터 형성 공간
34: 격리판 형성 공간 40: Dummy Gate
52: 트렌치 54: 공통 접지판 형성 공간
60: 게이트 기둥 100: 기본 구조
102, 104: 접속 라인 118, 128: 전극 영역
110, 120, 130, 140, 150, 160: 수평 액티브 라인
210, 220, 230: 격리판 312, 322: 게이트 기둥
314, 324: 게이트 절연막 412, 422: 공통 접지판
414, 424: 커패시터 유전체 500: 비트 라인
600: 워드 라인 700: 커패시터 접지 라인
1000: 전체 어레이 구조
12: Si층 20: 실리콘 산화막
30: 실리콘 질화막 32: 셀 트랜지스터 형성 공간
34: 격리판 형성 공간 40: Dummy Gate
52: 트렌치 54: 공통 접지판 형성 공간
60: 게이트 기둥 100: 기본 구조
102, 104: 접속 라인 118, 128: 전극 영역
110, 120, 130, 140, 150, 160: 수평 액티브 라인
210, 220, 230: 격리판 312, 322: 게이트 기둥
314, 324: 게이트 절연막 412, 422: 공통 접지판
414, 424: 커패시터 유전체 500: 비트 라인
600: 워드 라인 700: 커패시터 접지 라인
1000: 전체 어레이 구조
Claims (10)
- 수평으로 나란한 두 접속 라인들을 갖고 가운데 연결되어 “ㄷ”자 형태를 가진 것이 수직으로 이격되며 적층된 Drain-BL Connection 구조들을 포함하고,
상기 Drain-BL Connection 구조들은 각각 상기 두 접속 라인들 중 하나에는 상기 하나의 접속 라인의 길이 방향을 따라 이격되며 복수의 수평 액티브 라인들이 상기 하나의 접속 라인과 수직하게 형성되고, 상기 두 접속 라인들 중 다른 하나에는 복수의 비트 라인들 중 하나와 전기적으로 연결되고,
상기 복수의 수평 액티브 라인들은 상기 Drain-BL Connection 구조들의 수만큼 수직으로 나란히 적층되어 상기 하나의 접속 라인의 길이 방향을 따라 이격되며 복수의 액티브 라인 블록들을 구성하고,
상기 복수의 액티브 라인 블록들에는 각각 일측에 수직으로 적층된 복수의 셀 트랜지스터들의 각 게이트를 공동으로 형성하는 게이트 기둥과 상기 게이트 기둥에 이격되어 상기 복수의 셀 트랜지스터들에 각각 연결된 커패시터의 공통 접지판이 형성된 것을 특징으로 하는 3차원 적층형 디램 어레이.
- 제 1 항에 있어서,
상기 공통 접지판은 상기 복수의 액티브 블록들 중 이웃한 블록들 사이에 대칭적으로 위치하여 일체로 형성된 것을 포함하는 것을 특징으로 하는 3차원 적층형 디램 어레이.
- 제 1 항에 있어서,
상기 Drain-BL Connection 구조들은 수직으로 적층되며 상기 접속 라인들 중 다른 하나의 길이가 점점 작아져 계단 형상을 이루고,
상기 계단 형상을 이루는 상기 Drain-BL Connection 구조들을 포함한 것으로 단위 구조를 이루고,
상기 단위 구조가 둘 이상 워드 라인 방향으로 배치되어 반복되는 상기 계단 형상을 이용하여 상기 복수의 비트 라인들이 전기적으로 연결된 것을 특징으로 하는 3차원 적층형 디램 어레이.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 복수의 수평 액티브 라인들은 각각 셀 트랜지스터가 형성되는 액티브 영역과 상기 액티브 영역에 연결된 커패시터의 전극 영역으로 구성되는 것을 특징으로 하는 3차원 적층형 디램 어레이.
- 제 4 항에 있어서,
상기 상기 Drain-BL Connection 구조들과 상기 커패시터의 전극 영역은 실리사이드로 형성된 것을 특징으로 하는 3차원 적층형 디램 어레이.
- 제 4 항에 있어서,
상기 복수의 액티브 라인 블록들 사이에는 복수의 격리판들 및 셀 커패시터 유전체로 둘러쌓인 복수의 공통 접지판들 중 하나가 위치하고,
상기 복수의 셀 트랜지스터들과 상기 복수의 셀 트랜지스터들에 각각 연결되어 수직으로 적층된 복수의 커패시터들은 상기 복수의 격리판들 중 하나를 사이에 두고 대칭적으로 형성되고,
상기 복수의 셀 트랜지스터들은 각각 상기 액티브 영역에 반쪽짜리 GAA(Gate-All-Around) 채널 구조를 갖는 것을 특징으로 하는 3차원 적층형 디램 어레이.
- 실리콘 기판에 SiGe층과 Si층을 교대로 적층한 후 실리콘 산화막과 실리콘 질화막을 순차로 적층하고, 복수의 단위 구획들로 나누는 분리막 형성 공간과 상기 단위 구획마다 같은 모양의 셀 트랜지스터 형성 공간과 격리판 형성 공간을 동시에 만드는 제 1 단계;
상기 실리콘 기판의 구조물 위에 실리콘 산화막을 증착하여 상기 분리막 형성 공간, 상기 셀 트랜지스터 형성 공간과 상기 격리판 형성 공간을 메우고 평탄화 공정을 수행하는 제 2 단계;
상기 셀 트랜지스터 형성 공간에 채운 실리콘 산화막을 일부 식각하여 홀(hole)을 형성하는 제 3 단계;
상기 홀을 이용하여 상기 SiGe층을 선택적 등방성 식각으로 상기 SiGe층의 일부를 리세스(recess) 시켜주는 제 4 단계;
리세스된 상기 홀에 amorphous Si 또는 poly Si을 CVD로 증착하여 Dummy Gate를 형성하는 제 5 단계;
상기 단위 구획마다 Drain-BL Connection 구조용 트렌치와 공통 접지판 형성 공간을 동시에 만드는 제 6 단계;
상기 트렌치와 상기 공통 접지판 형성 공간을 이용하여 상기 SiGe층을 선택적으로 제거하고, 노출된 Si층을 N+로 도핑하는 제 7 단계;
상기 노출된 Si층 상에 셀 커패시터 유전체를 증착하고, 공통 접지판 형성용 금속으로 상기 트렌치와 상기 공통 접지판 형성 공간을 채운 후 평탄화 공정을 수행하는 제 8 단계;
상기 공통 접지판 형성용 금속을 일부 식각하여 높이를 낮추고, 보호용 실리콘 산화막을 증착 한 후 다시 평탄화 공정을 수행하는 제 9 단계;
상기 Dummy Gate를 제거하는 제 10 단계;
상기 Dummy Gate의 제거로 드러난 부위에 게이트 절연막과 게이트 물질을 순차로 증착하여 게이트 기둥을 형성하는 제 11 단계;
상기 단위 구획마다 상기 Drain-BL Connection 구조용 트렌치의 일측으로 상기 Si층을 컨택하기 위한 계단 구조를 동시에 만드는 제 12 단계; 및
상기 Si층의 계단 구조, 상기 게이트 및 상기 공통 접지판을 각각 비트 라인들, 워드 라인들 및 커패시터 접지 라인에 전기적으로 연결하기 위한 금속공정을 수행하는 제 13 단계를 포함하는 것을 특징으로 하는 3차원 적층형 디램 어레이의 제조방법.
- 제 7 항에 있어서,
상기 제 4 단계와 상기 제 5 단계 사이에 선택적 식각 공정을 더 진행하여 리세스로 노출된 상기 Si층의 모서리를 둥글게 하여 채널 영역이 반쪽자리 GAA(Gate-All-Around) 형태가 되도록 하는 것을 특징으로 하는 3차원 적층형 디램 어레이의 제조방법.
- 제 7 항에 있어서,
상기 제 7 단계와 상기 제 8 단계 사이에 Self-aligned Silicide 공정을 통해 상기 N+로 도핑되어 노출된 Si층에 실리사이드로 만드는 단계를 더 진행하는 것을 특징으로 하는 3차원 적층형 디램 어레이의 제조방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 제 1 단계에서 상기 복수의 단위 구획들은 m x n 행렬 형태로 나누고(m과 n은 2 이상 자연수), 상기 셀 트랜지스터 형성 공간은 상기 단위 구획마다 일측에 3개 이상이 일정 간격으로 형성하고, 상기 격리판 형성 공간은 상기 셀 트랜지스터 형성 공간 사이에 형성하는 것을 특징으로 하는 3차원 적층형 디램 어레이의 제조방법.
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2023
- 2023-03-28 WO PCT/KR2023/004099 patent/WO2023191445A1/ko unknown
Also Published As
| Publication number | Publication date |
|---|---|
| KR20230141326A (ko) | 2023-10-10 |
| WO2023191445A1 (ko) | 2023-10-05 |
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