CN111341780B - 一种3d nand存储器及其制造方法 - Google Patents
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Abstract
本发明公开了一种3D NAND存储器及其制造方法，包括：衬底，位于所述衬底上方的源极层，位于所述源极层上方的底部选择管层，位于所述底部选择管层上方的存储阵列堆栈层，在垂直于所述衬底的第一方向上贯穿所述存储阵列堆栈层、底部选择管层、源极层、以及部分衬底的沟道叠层结构，在所述第一方向上贯穿所述底部选择管层、源极层、以及部分衬底的支撑柱，在蚀刻沟道孔内的ONO层的过程中，支撑柱既能在电性上实现两边的BSG结构独立控制，同时也能起到支撑的作用。
Description
技术领域
本发明涉及半导体技术领域及其制造方法，特别涉及一种3D NAND存储器及其制造方法。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器。在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的存储器结构。
随着3D NAND的堆栈层数增加，对存储串沟道孔的蚀刻难度越来越大，且多个沟道柱底部的硅外延层经由衬底形成共源极连接，蚀刻难度进一步增大，所以现有技术采用多个沟道柱底端的沟道层经由衬底上方的源极层形成共源极连接以减小蚀刻难度。
然后，为了形成位于衬底上方的源极层，实现沟道与共源极通道之间的电连接，需要对沟道叠层结构的ONO层进行蚀刻以暴露出里层的沟道层，在蚀刻掉牺牲层后由于堆栈层数较多，容易造成坍塌。
发明内容
本发明的目的在于提供一种3D NAND存储器及其制造方法，在沟道柱之间形成分隔底部选择管层的支撑柱，可以在源极层的结构形成中起到很好的支撑作用。
一方面，本发明提供了一种3D NAND存储器包括：
衬底；
位于所述衬底上方的源极层；
位于所述源极层上方的底部选择管层；
位于所述底部选择管层上方的存储阵列堆栈层；
在垂直于所述衬底的第一方向上贯穿所述存储阵列堆栈层、底部选择管层、源极层、以及部分衬底的沟道叠层结构；
在所述第一方向上贯穿所述底部选择管层、源极层、以及部分衬底的支撑柱。
进一步优选的，所述支撑柱由复合膜层所形成，所述复合膜层包括由外而内依次形成的第一支撑层、蚀刻阻挡层、以及第二支撑层，且所述支撑柱贯穿所述源极层的部位至少包括所述第二支撑层。
进一步优选的，所述源极层包括：侧壁外延层、层间绝缘层、以及导体层。
进一步优选的，还包括：形成在所述底部选择管层上方的所述复合膜层。
进一步优选的，所述形成在所述底部选择管层上方的所述复合膜层与所述支撑柱的复合膜层结构相同。
进一步优选的，所述底部选择管层包括交替层叠的绝缘层和底部选择栅极层。
进一步优选的，所述底部选择管层包括至少一个底部选择栅极层。
进一步优选的，所述支撑柱贯穿所述源极层的部位，还包括所述蚀刻阻挡层。
进一步优选的，所述第一支撑层和所述第二支撑层为氧化物，所述蚀刻阻挡层为氧化铝。
进一步优选的，所述沟道叠层结构包括阻挡绝缘层、电荷俘获层、隧穿绝缘层、以及沟道层，所述源极层在平行于所述衬底的第二方向上与所述沟道层接触。
另一方面，本发明提供了一种3D NAND存储器的制造方法，包括：
提供衬底，在所述衬底上形成牺牲层；
在所述牺牲层上方形成底部选择管层；
在垂直于所述衬底的第一方向上形成贯穿所述底部选择管层、牺牲层、以及部分衬底的支撑柱；
形成位于所述底部选择管层上方的存储阵列堆栈层；
在所述第一方向上形成贯穿所述存储阵列堆栈层、底部选择管层、源极层、以及部分衬底的沟道叠层结构；
形成位于所述衬底上方的源极层。
进一步优选的，所述支撑柱由复合膜层所形成，所述复合膜层包括由外而内依次形成的第一支撑层、蚀刻阻挡层、以及第二支撑层，且所述支撑柱贯穿所述源极层的部位至少包括所述第二支撑层。
进一步优选的，形成所述源极层的步骤包括：
形成在平行于所述衬底的第二方向上至少为所述第二支撑层所贯穿、在所述第一方向上邻接所述衬底和所述底部选择管层的空腔；
在所述空腔内填充源极层。
进一步优选的，所述沟道叠层结构包括阻挡绝缘层、电荷俘获层、隧穿绝缘层、以及沟道层，形成所述空腔的步骤，包括：
在所述第一方向上形成贯穿所述存储阵列堆栈层、底部选择管层、牺牲层的多个栅线缝隙；
通过所述栅线缝隙去除所述牺牲层；
沿着所述第二方向、通过所述栅线缝隙去除所述支撑柱的第一支撑层、以及所述沟道叠层结构的阻挡绝缘层；
进一步沿着所述第二方向、通过所述栅线缝隙去除所述支撑柱的蚀刻阻挡层、以及所述沟道叠层结构的电荷俘获层和隧穿绝缘层，以形成空腔。
进一步优选的，所述源极层包括：侧壁外延层、层间绝缘层、以及导体层。
进一步优选的，还包括：在所述底部选择管层上方形成所述复合膜层。
进一步优选的，所述形成在所述底部选择管层上方的所述复合膜层与所述支撑柱的复合膜层结构相同。
进一步优选的，所述底部选择管层包括交替层叠的绝缘层和底部选择栅极层。
进一步优选的，所述底部选择管层包括至少一个底部选择栅极层。
进一步优选的，所述支撑柱贯穿所述源极层的部位，还包括所述蚀刻阻挡层。
进一步优选的，所述第一支撑层和所述第二支撑层为氧化物，所述蚀刻阻挡层为氧化铝。
进一步优选的，所述源极层在所述第二方向上与所述沟道层接触。
本发明的有益效果是：提供一种3D NAND存储器，包括：衬底，位于所述衬底上方的源极层，位于所述源极层上方的底部选择管层，位于所述底部选择管层上方的存储阵列堆栈层，在垂直于所述衬底的第一方向上贯穿所述存储阵列堆栈层、底部选择管层、源极层、以及部分衬底的沟道叠层结构，在所述第一方向上贯穿所述底部选择管层、源极层、以及部分衬底的支撑柱，分隔底部选择管层的支撑柱，不仅可以在形成共源极连接的蚀刻过程中对源极层结构的形成起到很好的支撑效果，还可以在电性上实现两边的BSG结构独立控制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1是本发明第一实施例提供的3D NAND存储器的结构示意图；
图2是本发明第二实施例提供的3D NAND存储器的结构示意图；
图3是本发明第三实施例提供的3D NAND存储器的结构示意图；
图4是本发明第四实施例提供的3D NAND存储器的结构示意图；
图5是本发明第五实施例提供的3D NAND存储器的制造方法的流程示意图；
图6a-图6d本发明第五实施例提供的3D NAND存储器的制造方法过程中的结构示意图；
图7是本发明第五实施例提供的3D NAND存储器的制造方法中步骤S61的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
另外，本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
本发明第一实施例提供了一种3D NAND存储器，请参阅图1，图1为本发明第一实施例提供的3D NAND存储器的结构示意图，该3D NAND存储器100包括：
衬底110；位于衬底110上方的源极层120；位于源极层120上方的底部选择管层(Bottom Selective Gate,BSG)130，该底部选择管层130包括交替层叠的2个绝缘层131和2个底部选择栅极层132，其中，该底部选择栅极层132至少为1个，可以为1个或3个或其他数量。
位于底部选择管层130上方的存储阵列堆栈层150，该存储阵列堆栈150包括交替层叠的绝缘层151和栅极层152。
在垂直于衬底的第一方向上贯穿存储阵列堆栈层150、底部选择管层130、源极层120、以及部分衬底110的多个沟道叠层结构160。该沟道叠层结构160包括阻挡绝缘层161、电荷俘获层162、隧穿绝缘层163、以及沟道层164。其中，源极层120在平行于衬底110的第二方向上与沟道层164接触。
在垂直于衬底110的第一方向上贯穿底部选择管层130、源极层120、以及部分衬底110的支撑柱140。
优选的，支撑柱140可以由复合膜层所形成，该复合膜层包括由外而内依次形成的第一支撑层141、蚀刻阻挡层142、以及第二支撑层143，且支撑柱140贯穿源极层120的部位至少包括第二支撑层143。
优选的，第一支撑层141和第二支撑层143为氧化物，比如氧化硅，蚀刻阻挡层142为氧化铝。
在本实施例中，支撑柱140贯穿源极层120的部位为第二支撑层143。
在第二实施例中，支撑柱140贯穿源极层120的部位也可以还包括蚀刻阻挡层142，如图2所示，该源极层120直接与蚀刻阻挡层142接触。
进一步地，该存储器100还包括：贯穿存储阵列堆栈层150、底部选择管层130、源极层120的多个栅线缝隙170，本实施例仅给出两条栅线缝隙作为示例，在其他实施例中，栅线缝隙的条数不受限制。例如可根据实际需要，在预设排布方向上每间隔一个、两个、三个或更多个沟道孔设置一个栅线缝隙，或者每间隔预设距离设置一个栅线缝隙。
其中，第一方向为垂直于衬底110的方向，第二方向为平行于衬底110的方向。
在第三实施例中，请参阅图3，该存储器100还可以包括：形成在底部选择管层130上方的复合膜层140’,与上述复合膜层140的结构相同，且与复合膜层140同时形成。
在第四实施例中，请参阅图4，源极层120还可以包括：侧壁外延层121、层间绝缘层122、以及导体层123。
本发明各实施例提供的3D NAND存储器中的支撑柱140将底部选择管层130分隔开，可以对多个沟道的底部选择栅极层132进行分隔控制，而且在使沟道层164与源极层120实现共源极连接的过程中对结构起到支撑作用。
本发明第五实施例还提供了一种3D NAND存储器的制造方法，请参阅图5，图5是本发明第五实施例提供的3D NAND存储器的制造方法的流程示意图，该方法用于制造上述存储器100，因此请同时参阅图1-图4，如图5所示，该方法包括：
步骤S1：提供衬底110，在该衬底上形成牺牲层111。
在本实施例中，衬底110为半导体衬底，例如可以为硅(Si)、锗(Ge)、SiGe衬底、绝缘体上硅(Silicon on Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。在其他实施例中，该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如Si/SiGe等。
牺牲层111可以为牺牲多晶硅(Sacrifice Poly，SAC Poly)，可以采用化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atom Layer Deposition,ALD)或其他合适的沉积方法。
步骤S2：在牺牲层111上方形成底部选择管层130。
在本实施例中，采用上述沉积方法在牺牲层111上依次交替沉积绝缘层131和牺牲层133，在后续步骤中将牺牲层133去掉并填充底部选择栅极层132，以形成底部选择管层130，其中，绝缘层131可以为氧化硅、牺牲层133可以为氮化硅。一般来说，氧化硅和氮化硅的数量可以分别为一层、两层或三层。
步骤S3：在垂直于衬底110的第一方向上形成贯穿底部选择管层130、牺牲层111、以及部分衬底110的支撑柱140。
在本实施例中，该支撑柱140优选由复合膜层所形成，该复合膜层包括由外而内依次形成的第一支撑层141、蚀刻阻挡层142、以及第二支撑层143。具体的，可以通过对底部选择管层130、牺牲层111、和部分衬底110进行蚀刻来形成支撑孔，然后依次在支撑孔内填充第一支撑层141、蚀刻阻挡层142、以及第二支撑层143，形成支撑柱140。
具体的，可以在底部选择管层130上旋涂光刻胶层，通过曝光显影等步骤形成图案化的光刻胶层，以实现支撑柱140位置的确定，光刻胶图案可以由掩膜版确定；进行支撑孔的蚀刻，以图案化的光刻胶为遮蔽，通过蚀刻底部选择管层130、牺牲层111、和部分衬底110，形成暴露部分衬底110的支撑孔，蚀刻方法可以是干法蚀刻，也可以是湿法蚀刻；去除光刻胶层并进行晶片的清洗；在支撑孔内依次沉积第一支撑层141、蚀刻阻挡层142、以及第二支撑层143，形成支撑柱140。
在其他实施例中，在步骤S3形成支撑柱的过程中，可以同时在底部选择管层130上方形成复合膜层140’，具体的，在支撑孔内和底部选择管层130的上方同时依次沉积第一支撑层141、蚀刻阻挡层142、以及第二支撑层143，复合膜层140’的结构如图3所示。
步骤S4：形成位于底部选择管层130上方的存储阵列堆栈层150。
步骤S5：在第一方向上形成贯穿该存储阵列堆栈层150、底部选择管层130、牺牲层111、以及部分衬底110的多个沟道叠层结构160。
在本实施例中，该存储阵列堆栈层150是通过在底部选择管层130上方依次交替沉积绝缘层151和牺牲层153形成的，例如氧化硅和氮化硅，然后以与上述同样的方法刻蚀形成沟道孔，本实施例中提供了支撑柱140两侧的四个沟道孔，应当理解其数量不限。接着，沿着沟道孔的内壁依次沉积形成连续的阻挡绝缘层161、电荷俘获层162、隧穿绝缘层163、以及沟道层164，形成多个沟道叠层结构160。
其中，阻挡绝缘层161和隧穿绝缘层163的示例性材料为氧化硅，电荷俘获层162的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构，沟道层164的示例性结构为多晶硅，但可以理解这些层可以选择其他材料。阻挡绝缘层161可以包括高K氧化层；电荷俘获层162可以是浮置栅极结构，例如包括多晶硅；沟道层164的材料可以包括单晶硅、单晶锗等半导体材料。
其中，步骤S5完成后的结构如图6a所示。
步骤S6：形成位于衬底110上方的源极层120。
在本实施例中，形成源极层120的步骤S6包括：
步骤S61：形成在平行于衬底110的第二方向上至少为第二支撑层143所贯穿、在第一方向上邻接衬底110和底部选择管层130的空腔。
请参阅图7，在本实施例中，形成空腔的步骤S61具体包括：
步骤S611：在第一方向上形成贯穿存储阵列堆栈层150、底部选择管层130、牺牲层111的多个栅线缝隙170。
在本实施例中，栅线缝隙170的数量不受限制，可以根据结构来调整，其结构也是通过蚀刻来形成。
步骤S612：通过该栅线缝隙170去除牺牲层111。
在本实施例中，去除牺牲层111的目的是填充源极层120，可以采用四甲基氢氧化铵(TMAH)进行蚀刻，完成步骤S612后的结构如图6b所示。
步骤S613：沿着第二方向、通过该栅线缝隙170去除支撑柱140的第一支撑层141、以及沟道叠层结构160的阻挡绝缘层161。
在本实施例中，第一方向是与衬底110垂直的方向，第二方向是与衬底110平行的方向，此步骤的目的是，对沟道层164外侧、与牺牲层111接触的阻挡绝缘层161进行蚀刻，可以采用氢氟酸作为蚀刻剂，形成与牺牲层111同高度的缺口，以暴露出电荷俘获层162。此时，支撑柱140的第一支撑层141也会被蚀刻掉，形成同高度的缺口，暴露出蚀刻阻挡层142，完成步骤S613后的结构如图6c所示。
步骤S614：进一步沿着第二方向、通过该栅线缝隙170去除支撑柱140的蚀刻阻挡层142、以及沟道叠层结构160的电荷俘获层162和隧穿绝缘层163，以形成空腔。
在本实施例中，继续通过栅线缝隙170对沟道层164外侧，与牺牲层11同层的电荷俘获层162和隧穿绝缘层163进行蚀刻，可以采用磷酸进行蚀刻，形成缺口以暴露出沟道层164。此时，会同时蚀刻掉支撑柱140的蚀刻阻挡层142，空腔形成，步骤S614完成后的结构如图6d所示。
请继续参阅图5，形成源极层S6的步骤还包括：
步骤S62：在该空腔内填充源极层120。
在本实施例中，该源极层120可以是多晶硅，由于空腔在平行于衬底110的第二方向上至少为第二支撑层143所贯穿，所以该支撑柱140贯穿源极层120的部位至少包括第二支撑层143。
在其他实施例中，步骤S62可以包括：在该空腔内、衬底110上方依次沉积侧壁外延层121、层间绝缘层122、以及导体层123，该侧壁外延层121可以为多晶硅，层间绝缘层122可以为氧化硅，导体层123也可以为金属钨，此时该源极层120的具体结构如图4所示。
在本实施例中，为了形成源极层120，使其与存储串的沟道层164电连接，需要将牺牲层111替换成源极层120，而在此过程中，会同时蚀刻掉部分支撑柱140，这与支撑柱的材质有关。在本实施例中，去除电荷俘获层162和隧穿绝缘层163的过程中，会蚀刻掉第一支撑层141和蚀刻阻挡层142，这就形成了一个空腔，然后在该空腔内填充源极层120，源极层120可以为多晶硅，此时，支撑柱140与源极层120接触的部位为第二支撑层143。
在本实施例中，第一支撑层141和第二支撑层143为氧化物，蚀刻阻挡层142为氧化铝。在其他实施例中，如果去除电荷俘获层162和隧穿绝缘层163的蚀刻过程中只蚀刻掉支撑柱外层的第一支撑层141，那么源极层120就与蚀刻阻挡层142接触，此时支撑柱140与源极层120的接触部位具体结构如图2所示。为了使支撑柱140不完全被蚀刻掉，其材质也显得尤其重要。
本发明实施例提供的3D NAND存储器的制造方法，在步骤S6之后还包括：通过栅线缝隙170将底部选择管层130中的牺牲层133置换成导体层(比如钨)，以形成底部选择栅极层132，将存储阵列堆栈层150中的牺牲层153也置换成导体层(比如钨)，以形成栅极层152，那么最终3D NAND存储器的结构如图1所示。
本发明实施例提供的3D NAND存储器的制造方法，可以形成支撑柱140，使其在形成源极层120的结构中起到很好的支撑效果，并且在蚀刻沟道孔内的ONO层的过程中，支撑柱140的复合膜层结构中的第二支撑层143不会受到损坏，从而可以保证其支撑效果。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
Claims (23)
1.一种3D NAND存储器，其特征在于，包括：
衬底；
位于所述衬底上方的源极层；
位于所述源极层上方的底部选择管层；
位于所述底部选择管层上方的存储阵列堆栈层；
在垂直于所述衬底的第一方向上贯穿所述存储阵列堆栈层、底部选择管层、源极层、以及部分衬底的沟道叠层结构；
在所述第一方向上贯穿所述底部选择管层、源极层、以及部分衬底的支撑柱，所述支撑柱的顶表面低于所述存储阵列堆栈层的底表面，且所述支撑柱将所述底部选择管层分隔。
2.根据权利要求1所述的3D NAND存储器，其特征在于，所述支撑柱由复合膜层所形成，所述复合膜层包括由外而内依次形成的第一支撑层、蚀刻阻挡层、以及第二支撑层，且所述支撑柱贯穿所述源极层的部位至少包括所述第二支撑层。
3.根据权利要求1所述的3D NAND存储器，其特征在于，所述源极层包括：侧壁外延层、层间绝缘层、以及导体层。
4.根据权利要求2所述的3D NAND存储器，其特征在于，还包括：形成在所述底部选择管层上方的所述复合膜层。
5.根据权利要求4所述的3D NAND存储器，其特征在于，所述形成在所述底部选择管层上方的所述复合膜层与所述支撑柱的复合膜层结构相同。
6.根据权利要求1所述的3D NAND存储器，其特征在于，所述底部选择管层包括交替层叠的绝缘层和底部选择栅极层。
7.根据权利要求6所述的3D NAND存储器，其特征在于，所述底部选择管层包括至少一个底部选择栅极层。
8.根据权利要求2所述的3D NAND存储器，其特征在于，所述支撑柱贯穿所述源极层的部位，还包括所述蚀刻阻挡层。
9.根据权利要求2所述的3D NAND存储器，其特征在于，所述第一支撑层和所述第二支撑层为氧化物，所述蚀刻阻挡层为氧化铝。
10.根据权利要求1所述的3D NAND存储器，其特征在于，所述沟道叠层结构包括阻挡绝缘层、电荷俘获层、隧穿绝缘层、以及沟道层，所述源极层在平行于所述衬底的第二方向上与所述沟道层接触。
11.根据权利要求1所述的3D NAND存储器，其特征在于，还包括：
在所述第一方向上贯穿所述存储阵列堆栈层、底部选择管层、源极层的多个栅线缝隙。
12.一种3D NAND存储器的制造方法，其特征在于，包括：
提供衬底，在所述衬底上形成牺牲层；
在所述牺牲层上方形成底部选择管层；
在垂直于所述衬底的第一方向上形成贯穿所述底部选择管层、牺牲层、以及部分衬底的支撑柱，且所述支撑柱将所述底部选择管层分隔；
形成位于所述底部选择管层上方的存储阵列堆栈层；
在所述第一方向上形成贯穿所述存储阵列堆栈层、底部选择管层、牺牲层、以及部分衬底的沟道叠层结构；
去除所述牺牲层形成位于所述衬底上方的源极层。
13.根据权利要求12所述的3D NAND存储器的制造方法，其特征在于，所述支撑柱由复合膜层所形成，所述复合膜层包括由外而内依次形成的第一支撑层、蚀刻阻挡层、以及第二支撑层，且所述支撑柱贯穿所述源极层的部位至少包括所述第二支撑层。
14.根据权利要求13所述的3D NAND存储器的制造方法，其特征在于，去除所述牺牲层形成所述源极层的步骤包括：
去除所述牺牲层，形成在平行于所述衬底的第二方向上至少为所述第二支撑层所贯穿、在所述第一方向上邻接所述衬底和所述底部选择管层的空腔；
在所述空腔内填充源极层。
15.根据权利要求14所述的3D NAND存储器的制造方法，其特征在于，所述沟道叠层结构包括阻挡绝缘层、电荷俘获层、隧穿绝缘层、以及沟道层，形成所述空腔的步骤，包括：
在所述第一方向上形成贯穿所述存储阵列堆栈层、底部选择管层、牺牲层的多个栅线缝隙；
通过所述栅线缝隙去除所述牺牲层；
沿着所述第二方向、通过所述栅线缝隙去除所述支撑柱的第一支撑层、以及所述沟道叠层结构的阻挡绝缘层；
进一步沿着所述第二方向、通过所述栅线缝隙去除所述支撑柱的蚀刻阻挡层、以及所述沟道叠层结构的电荷俘获层和隧穿绝缘层，以形成空腔。
16.根据权利要求14所述的3D NAND存储器的制造方法，其特征在于，所述源极层包括：侧壁外延层、层间绝缘层、以及导体层。
17.根据权利要求13所述的3D NAND存储器的制造方法，其特征在于，还包括：在所述底部选择管层上方形成所述复合膜层。
18.根据权利要求17所述的3D NAND存储器的制造方法，其特征在于，所述形成在所述底部选择管层上方的所述复合膜层与所述支撑柱的复合膜层结构相同。
19.根据权利要求12所述的3D NAND存储器的制造方法，其特征在于，所述底部选择管层包括交替层叠的绝缘层和底部选择栅极层。
20.根据权利要求19所述的3D NAND存储器的制造方法，其特征在于，所述底部选择管层包括至少一个底部选择栅极层。
21.根据权利要求13所述的3D NAND存储器的制造方法，其特征在于，所述支撑柱贯穿所述源极层的部位，还包括所述蚀刻阻挡层。
22.根据权利要求13所述的3D NAND存储器的制造方法，其特征在于，所述第一支撑层和所述第二支撑层为氧化物，所述蚀刻阻挡层为氧化铝。
23.根据权利要求15所述的3D NAND存储器的制造方法，其特征在于，所述源极层在所述第二方向上与所述沟道层接触。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108055874A (zh) * | 2015-10-26 | 2018-05-18 | 桑迪士克科技有限责任公司 | 用于具有侧面源极线和机械支撑的三维nand非易失性存储器装置的方法和设备 |
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|---|---|---|---|---|
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| CN110137175A (zh) * | 2018-02-08 | 2019-08-16 | 中芯国际集成电路制造(上海)有限公司 | 三维nand存储器及其形成方法 |
| US20190326307A1 (en) * | 2018-04-24 | 2019-10-24 | Sandisk Technologies Llc | Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes |
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