CN107046037B - 垂直存储器件及其制造方法 - Google Patents

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Abstract

本公开提供垂直存储器件及其制造方法。一种垂直存储器件包括绝缘夹层图案、栅电极、沟道和电荷存储图案结构。绝缘夹层图案在第一方向上间隔开。栅电极分别在相邻的绝缘夹层图案之间。沟道在第一方向上延伸穿过绝缘夹层图案和栅电极。电荷存储图案结构包括在第二方向上顺序堆叠在沟道与每个栅电极之间的隧道绝缘图案、电荷俘获图案结构和阻挡图案。电荷俘获图案结构包括在第一方向上间隔开的电荷俘获图案。电荷俘获图案分别邻近第一栅电极的侧壁。第一电荷俘获图案在第一方向上沿第一绝缘夹层图案的侧壁延伸。

Description

垂直存储器件及其制造方法
技术领域
这里描述的一种或更多种实施方式涉及垂直存储器件以及制造垂直存储器件的方法。
背景技术
制造高度集成的半导体器件继续成为设计者的目标。增大集成的一种方式是增加堆叠在垂直存储器件中的层的数量，而同时减小那些层的厚度。然而，减小层厚度会使存储器件的特性劣化，例如由于可能在相邻的垂直布置的存储单元之间发生的耦合。
发明内容
根据一种或更多种实施方式，一种垂直存储器件包括：在衬底上的多个绝缘夹层图案，该多个绝缘夹层图案在基本上垂直于衬底的顶表面的第一方向上彼此间隔开；多个栅电极，分别在该多个绝缘夹层图案中的相邻绝缘夹层图案之间；沟道，在衬底上在第一方向上延伸穿过绝缘夹层图案和栅电极；以及电荷存储图案结构，包括在基本上平行于衬底的顶表面的第二方向上顺序堆叠在沟道与每个栅电极之间的隧道绝缘图案、电荷俘获图案结构和阻挡图案，其中电荷俘获图案结构包括在第一方向上彼此间隔开的多个电荷俘获图案，其中该多个电荷俘获图案分别邻近所述多个栅电极中的第一栅电极的侧壁，并且其中所述多个电荷俘获图案中的第一电荷俘获图案在第一方向上沿所述多个绝缘夹层图案中的第一绝缘夹层图案的侧壁延伸。
根据一种或更多种另外的实施方式，一种垂直存储器件包括：在衬底上的多个栅电极，该多个栅电极在基本上垂直于衬底的顶表面的第一方向上彼此间隔开；多个绝缘夹层图案，分别在该多个栅电极中的相邻栅电极之间；沟道，在衬底上在第一方向上延伸穿过栅电极和绝缘夹层图案；电荷存储图案结构，包括在基本上平行于衬底的顶表面的第二方向上顺序堆叠在沟道与每个栅电极之间的隧道绝缘图案、电荷俘获图案和阻挡图案；以及绝缘图案结构，在沟道与每个绝缘夹层图案的侧壁之间，绝缘图案结构包括在第二方向上顺序堆叠并仅设置在每个栅电极的顶表面和底表面的与沟道相邻的部分上的第一绝缘图案、第二绝缘图案和第三绝缘图案。
根据一种或更多种另外的实施方式，一种垂直存储器件包括：在衬底上的沟道，该沟道在基本垂直于衬底的顶表面的第一方向上延伸；多个栅电极，在衬底上在第一方向上彼此间隔开，所述多个栅电极的每个覆盖沟道的外侧壁；绝缘图案结构，在第一方向上在沟道的外侧壁与栅电极之间以及在栅电极之间，该绝缘图案结构包括电荷俘获图案结构，其中电荷俘获图案结构包括：在第一方向上彼此间隔开的多个第一电荷俘获图案，每个第一电荷俘获图案与沟道的中心之间的在第二方向上的距离在第一方向上基本上不变；以及第二电荷俘获图案，第二电荷俘获图案与沟道的中心之间的在第二方向上的距离在第一方向上变化。
根据一种或更多种另外的实施方式，一种制造垂直存储器件的方法包括：在衬底上交替形成多个绝缘夹层和多个牺牲层；形成穿过该多个绝缘夹层和该多个牺牲层的沟道孔以暴露衬底的顶表面；部分去除绝缘夹层的由沟道孔暴露的部分以形成与沟道孔连通的第一凹陷和第二凹陷，第一凹陷在基本上垂直于衬底的顶表面的第一方向上具有第一宽度，第二凹陷在第一方向上具有大于第一宽度的第二宽度；在沟道孔的侧壁上以及第一凹陷和第二凹陷的内壁上顺序形成阻挡层和电荷俘获层，第三凹陷和第四凹陷分别与第一凹陷和第二凹陷对应地形成在电荷俘获层上，第一宽度等于或小于阻挡层的厚度与电荷俘获层的厚度之和的两倍；去除电荷俘获层的与第三凹陷相邻的部分以形成在第一方向上彼此间隔开的多个电荷俘获图案，第三凹陷被扩大以暴露阻挡层的一部分；形成填充图案以填充扩大的第三凹陷；以及在电荷俘获图案和填充图案上顺序形成隧道绝缘层和沟道。
根据一种或更多种另外的实施方式，一种制造垂直存储器件的方法包括：在衬底上交替形成绝缘夹层和牺牲层；形成穿过绝缘夹层和牺牲层的沟道孔以暴露衬底的顶表面；部分去除绝缘夹层的由沟道孔暴露的部分以形成与沟道孔连通的第一凹陷；在沟道孔的侧壁和第一凹陷的内壁上顺序形成阻挡层和电荷俘获层，第二凹陷分别与第一凹陷对应地形成在电荷俘获层上；形成掺杂的硅图案以分别填充第二凹陷的剩余部分；在电荷俘获层和掺杂的硅图案上形成硅层；进行热处理工艺使得硅层的与每个掺杂的硅图案相邻的部分被掺杂有杂质；去除硅层的掺杂部分以及掺杂的硅图案以形成每个暴露电荷俘获层的一部分的开口；去除电荷俘获层的暴露的部分以形成在基本上垂直于衬底的顶表面的第一方向上彼此间隔开的多个电荷俘获图案；去除剩余的硅层以暴露电荷俘获图案；在开口中分别形成填充图案；以及在暴露的电荷俘获图案和填充图案上形成沟道。
根据一种或更多种另外的实施方式，一种垂直存储器件包括：沟道；栅电极和绝缘层的交替图案；电荷存储图案，在沟道与栅电极和绝缘层的侧部之间，其中栅电极具有第一宽度和第一厚度，绝缘层具有小于第一宽度的第二宽度和小于第一厚度的第二厚度，并且其中电荷存储图案延伸到邻近所述绝缘层中的相应绝缘层的侧部的凹陷中。
附图说明
通过参照附图详细描述示范性实施方式，特征对于本领域技术人员将变得明显，附图中：
图1和图2示出垂直存储器件的实施方式；
图3示出垂直存储器件的另一实施方式；
图4示出垂直存储器件的另一实施方式；
图5至图29示出用于制造图1至图4中的一个或多个中的垂直存储器件的方法的实施方式的各个阶段；
图30示出垂直存储器件的另一实施方式；
图31至图33示出用于制造图30中的垂直存储器件的方法的实施方式的各个阶段；
图34示出垂直存储器件的另一实施方式；
图35至图36示出用于制造图34中的垂直存储器件的方法的实施方式的各个阶段；
图37和图38示出垂直存储器件的另一实施方式；以及
图39至图42示出用于制造图37和图38中的垂直存储器件的方法的实施方式的各个阶段。
具体实施方式
图1示出垂直存储器件的实施方式，图2示出沿图1中的剖面线A-A’截取的视图。为了说明的目的，基本上垂直于衬底的顶表面的方向被定义为第一方向，基本上平行于衬底的顶表面且彼此交叉的两个方向被分别定义为第二方向和第三方向。在示例实施方式中，第二方向和第三方向可以基本上彼此垂直。在整个本公开中，第一方向、第二方向和第三方向如以上定义并如附图所示。
参照图1和图2，垂直存储器件可以包括在衬底100上的多个绝缘夹层图案115、多个栅电极363、365和367、沟道270、电荷存储图案结构以及第一填充图案232。垂直存储器件还可以包括第一半导体图案150、第二填充图案280、覆盖图案290、第二阻挡层330、第二间隔物370、公共源极线(CSL)380、第一掩模130和第二掩模300、第一上绝缘夹层390和第二上绝缘夹层410、接触插塞400以及位线420。
该多个绝缘夹层图案115可以在第一方向上分别在多个层级处且彼此间隔开。该多个绝缘夹层图案115可以根据其各自的层级在第一方向上具有不同的厚度。例如，该多个绝缘夹层图案115中的从衬底100的顶表面起的最下面的一个绝缘夹层图案可以具有第四厚度T4，该多个绝缘夹层图案115中的从衬底100的顶表面起的第二个绝缘夹层图案可以具有第三厚度T3，该多个绝缘夹层图案115中的从衬底100的顶表面起的最上面的一个绝缘夹层图案可以具有第二厚度T2，该多个绝缘夹层图案115中的从衬底100的顶表面起的其它中间的绝缘夹层图案可以具有第一厚度T1。在示例实施方式中，第四厚度T4可以小于第一至第三厚度T1、T2和T3，第一厚度T1可以小于第二厚度T2和第三厚度T3，第二厚度T2和第三厚度T3可以彼此相等或彼此不同。
在另一实施方式中，该多个绝缘夹层图案115中的从衬底100的顶表面起的最下面的一个绝缘夹层图案可以具有第四厚度T4，该多个绝缘夹层图案115中的从衬底100的顶表面起的第三个绝缘夹层图案可以具有第三厚度T3，该多个绝缘夹层图案115中的从衬底100的顶表面起的最上面的一个绝缘夹层图案可以具有第二厚度T2，该多个绝缘夹层图案115中的从衬底100的顶表面起的第二个绝缘夹层图案和其它中间的绝缘夹层图案可以具有第一厚度T1。
绝缘夹层图案115可以包括氧化物，例如硅氧化物。
该多个栅电极363、365和367可以在衬底100上沿第一方向分别在多个层级处并彼此间隔开。绝缘夹层图案115可以在沿第一方向堆叠的该多个栅电极363、365和367中的相邻的栅电极之间。该多个绝缘夹层图案115以及该多个栅电极363、365和367可以在第一方向上交替地堆叠。该多个栅电极363、365和367的每个可以在第二方向上延伸。多个栅电极363、多个栅电极365和多个栅电极367可以在第三方向上形成在其各自的层级处。该多个栅电极363、该多个栅电极365和该多个栅电极367可以通过第二开口310中的CSL 380和第二间隔物370分隔。
该多个栅电极363、365和367可以包括在第一方向上顺序堆叠的第一栅电极363、第二栅电极365和第三栅电极367。第一栅电极363可以用作接地选择线(GSL)，第二栅电极365可以用作字线，第三栅电极367可以用作串选择线(SSL)。第一栅电极363、第二栅电极365和第三栅电极367的每个可以在一个层级处或在多个层级处。一条或多于一条的虚设字线可以形成在第一栅电极363与第二栅电极365之间和/或在第二栅电极365与第三栅电极367之间。
在示例实施方式中，第一栅电极363可以形成在该多个绝缘夹层图案115中的具有第三厚度T3的绝缘夹层图案下面。第二栅电极365和第三栅电极367可以在该多个绝缘夹层图案115中的具有第三厚度T3的绝缘夹层图案上。在示例实施方式中，第一栅电极363可以在从衬底100的顶表面起的最下面的层级处，第三栅电极367可以在从衬底100的顶表面起的最上面的层级和在最上面的层级之下的与最上面的层级最靠近的层级处，第二栅电极365可以在第一栅电极363与第三栅电极367之间的偶数个层级处。在一种实施方式中，第一栅电极363可以在最下面的层级和在最下面的层级之上的与最下面的层级最靠近的层级处。
第一栅电极363可以在水平方向上接近第一半导体图案150。第二栅电极365和第三栅电极367的每个可以在水平方向上接近第一半导体图案150上的沟道270。
第一栅电极363可以包括第一栅导电图案353以及覆盖第一栅导电图案353的顶部、底部和侧壁的第一栅阻挡图案343。第二栅电极365可以包括第二栅导电图案355以及覆盖第二栅导电图案355的顶部、底部和侧壁的第二栅阻挡图案345。第三栅电极367可以包括第三栅导电图案357以及覆盖第三栅导电图案357的顶部、底部和侧壁的第三栅阻挡图案347。第一至第三栅阻挡图案343、345和347的每个可以覆盖第一至第三栅导电图案353、355和357中的相应栅导电图案的接近沟道270的侧壁。
第一至第三栅导电图案353、355和357的每个可以包括具有低电阻的金属，例如钨、钛、钽、铂等。第一至第三栅阻挡图案343、345和347的每个可以包括金属氮化物，例如钛氮化物、钽氮化物等。在一种实施方式中，第一至第三栅阻挡图案343、345和347的每个可以具有包括金属的第一图案和包括金属氮化物的第二图案。
第一至第三栅电极363、365和367的每个的顶部、底部和侧壁可以被第二阻挡层330覆盖。第二阻挡层330还可以覆盖绝缘夹层图案115的侧壁、第一掩模130和第二掩模300的侧壁以及衬底100的顶表面的一部分，并可以在第一方向上延伸并具有不平坦的表面。
第二阻挡层330可以包括金属氧化物，例如铝氧化物、铪氧化物、镧氧化物、镧铝氧化物、镧铪氧化物、铪铝氧化物、钛氧化物、钽氧化物、锆氧化物等。
沟道270可以在衬底100上的第一半导体图案150上在第一方向上延伸，并可以延伸穿过绝缘夹层图案115以及第二栅电极365和第三栅电极367。
第一半导体图案150可以通过使用衬底100的顶表面作为籽晶的选择性外延生长(SEG)工艺形成，因此可以包括与衬底100的材料基本上相同的材料。第一半导体图案150可以包括例如单晶硅或单晶锗，并可以掺杂有杂质。
第一半导体图案150可以具有圆柱、椭圆柱或柱(pillar)的形状。在示例实施方式中，半导体图案150可以形成为使得第一半导体图案150的上表面可以在该多个绝缘夹层图案115中的具有第三厚度T3的绝缘夹层图案的顶表面与底表面之间。因此，在示例实施方式中，第一半导体图案150可以形成为使得第一半导体图案150的上表面可以在该多个绝缘夹层图案115中的从衬底100的顶表面起的第二个绝缘夹层图案的顶表面与底表面之间。在一种实施方式中，第一半导体图案150可以形成为使得第一半导体图案150的上表面可以在该多个绝缘夹层图案115中的从衬底100的顶表面起的第三个绝缘夹层图案的顶表面与底表面之间。
沟道270可以延伸穿过该多个绝缘夹层图案115中的在第一栅电极363以及第二栅电极365和第三栅电极367上的绝缘夹层图案。沟道270可以包括掺杂有杂质的多晶硅或非掺杂的多晶硅、或者单晶硅。在示例实施方式中，沟道270可以具有杯子状的形状。具有杯子状的形状的沟道270的内部空间可以用具有柱形的第二填充图案280填充。在一种实施方式中，沟道270可以具有圆柱、椭圆柱、矩形柱或柱的形状，在这样的情况下，可以不形成第二填充图案280。第二填充图案280可以包括氧化物，例如硅氧化物。
多个沟道270可以形成在第二方向和第三方向上以形成沟道阵列。在示例实施方式中，沟道阵列可以包括在第二方向上具有多个第一沟道的第一沟道列270a以及在第二方向上具有多个第二沟道并在第三方向上与第一沟道列间隔开的第二沟道列270b。将第一沟道和相邻的第二沟道连接的假想线可以与第二方向和/或第三方向形成锐角。因此，第一沟道和第二沟道可以为相对于第二方向的Z字形布局。当第一沟道和第二沟道为Z字形布局时，可以在每单位面积形成更大数量的沟道270。
第一沟道列270a和第二沟道列270b可以交替地且重复地设置在第三方向上。在示例实施方式中，第一沟道列270a和第二沟道列270b可以在第三方向上设置两次以形成沟道块，多个沟道块可以在第三方向上以彼此间隔开。每个沟道块中的在第三方向上的四个沟道列可以按此顺序被分别称为第一沟道列270a、第二沟道列270b、第三沟道列270c和第四沟道列270d。例如，图1示出在第三方向上彼此间隔开的两个沟道块以及另外两个沟道块的部分。每个沟道块包括在第三方向上的第一沟道列270a、第二沟道列270b、第三沟道列270c和第四沟道列270d。
电荷存储图案结构可以具有杯子状的形状，该杯子状的形状具有敞开的中央底部。电荷存储图案结构可以在第一方向上延伸并可以围绕沟道270的外侧壁。电荷存储图案结构可以包括顺序堆叠在沟道270的外侧壁与第二栅电极365和第三栅电极367的每个之间的隧道绝缘图案245、电荷俘获图案结构和第一阻挡图案175。
隧道绝缘图案245可以直接接触沟道270的外侧壁并可以在第一方向上延伸。隧道绝缘图案245可以具有杯子状的形状，该杯子状的形状具有敞开的中央底部部分。在示例实施方式中，隧道绝缘图案245可以在水平方向上具有可沿第一方向不变的厚度。隧道绝缘图案245可以包括氧化物，例如硅氧化物。
电荷俘获图案结构可以直接接触隧道绝缘图案245的外侧壁，并可以包括在第一方向上彼此间隔开的第一电荷俘获图案182、第二电荷俘获图案184和第三电荷俘获图案186。第一至第三电荷俘获图案182、184和186可以包括基本上相同的材料，例如氮化物诸如硅氮化物。
多个第一电荷俘获图案182可以在第一方向上彼此间隔开。每个第一电荷俘获图案182可以在水平方向上接近(例如邻近)第二栅电极365的侧壁或第三栅电极367的侧壁。在示例实施方式中，第一电荷俘获图案182与沟道270的中心之间的在水平方向上的距离可以沿第一方向是不变的。
第二电荷俘获图案184可以在水平方向上接近(例如邻近)处于最上面的层级的第三栅电极367的侧壁，并可以在第一方向上进一步延伸以接近(例如邻近)该多个绝缘夹层图案115中的最上面的绝缘夹层图案的侧壁。在示例实施方式中，第二电荷俘获图案184与沟道270的中心之间的在水平方向上的距离可以在第一方向上变化。第二电荷俘获图案184的与处于最上面的层级的第三栅电极367的侧壁接近(例如邻近)的部分与沟道270的中心之间的在水平方向上的距离可以小于第二电荷俘获图案184的与该多个绝缘夹层图案115中的最上面的绝缘夹层图案的侧壁接近(例如邻近)的部分与沟道270的中心之间的在水平方向上的距离。
第三电荷俘获图案186可以在水平方向上接近(例如邻近)处于从衬底100的顶表面起的第二个层级的第二栅电极365的侧壁，并可以在第一方向上进一步延伸以接近(例如邻近)该多个绝缘夹层图案115中的从衬底100的顶表面起的第二个绝缘夹层图案的侧壁。在示例实施方式中，第三电荷俘获图案186与沟道270的中心之间的在水平方向上的距离可以在第一方向上变化。第三电荷俘获图案186的与处于第二层级的第二栅电极367的侧壁接近(例如邻近)的部分与沟道270的中心之间的在水平方向上的距离可以小于第三电荷俘获图案186的与该多个绝缘夹层图案115中的第二个绝缘夹层图案的侧壁接近(例如邻近)的部分与沟道270的中心之间的在水平方向上的距离。
在示例实施方式中，第一至第三电荷俘获图案182、184和186的每个可以在水平方向上具有可在第一方向上不变的第六厚度T6。
第一填充图案232可以在第一方向上在第一至第三电荷俘获图案182、184和186中的相邻的电荷俘获图案之间。第一填充图案232可以包括氧化物，例如硅氧化物。
每个第一填充图案232可以在水平方向上接近(例如邻近)该多个绝缘夹层图案115中的具有第一厚度T1的每个绝缘夹层图案的侧壁。在示例实施方式中，每个第一填充图案232可以包括在第一方向上顺序堆叠的下部分、中央部分和上部分。中央部分可以在水平方向上具有比下部分和上部分的厚度更大的厚度。每个第一填充图案232的下部分和上部分可以分别接触第一至第三电荷俘获图案182、184和186中的在其下的电荷俘获图案的顶表面和在其上的电荷俘获图案的底表面。每个第一填充图案232的中央部分可以被第一阻挡图案175覆盖。
在示例实施方式中，每个第一填充图案232与沟道270的中心之间的在水平方向上的距离可以大于第一至第三电荷俘获图案182、184和186的每个与沟道270的中心之间的在水平方向上的距离。
第一阻挡图案175可以直接接触第一至第三电荷俘获图案182、184和186的外侧壁以及第一填充图案232的外侧壁，并可以在第一方向上延伸。第一阻挡图案175可以具有杯子状的形状，该杯子状的形状具有敞开的中央底部部分。在示例实施方式中，第一阻挡图案175可以在水平方向上具有可在第一方向上不变的第五厚度T5。第一阻挡图案175可以包括氧化物，例如硅氧化物。
在示例实施方式中，第一阻挡图案175可以覆盖第二栅电极365和第三栅电极367的每个的侧壁以及上表面的部分和下表面的部分，并可以直接接触绝缘夹层图案115的侧壁。例如，第一阻挡图案175可以覆盖第二栅电极365和第三栅电极367的每个的接近(例如邻近)沟道270的侧壁以及第二栅电极365和第三栅电极367的每个的上表面和下表面的接近(例如邻近)沟道270的部分。
在示例实施方式中，在水平方向上顺序堆叠的隧道绝缘图案245、第二电荷俘获图案184、第一阻挡图案175和第二阻挡层330可以在沟道270与最上面的层级处的第三栅电极367之间。在水平方向上顺序堆叠的隧道绝缘图案245、第三电荷俘获图案186、第一阻挡图案175和第二阻挡层330可以在沟道270与第二个层级处的第二栅电极365之间。在水平方向上顺序堆叠的隧道绝缘图案245、第一电荷俘获图案182、第一阻挡图案175和第二阻挡层330可以分别在沟道270与其它层级处的第二栅电极365的每个之间。
接近(例如邻近)第二栅电极365和第三栅电极367的侧壁的第一至第三电荷俘获图案182、184和186可以在第一方向上彼此间隔开。因此，可以减小第二栅电极365与第三栅电极367之间的寄生电容。此外，可以减少或防止第一至第三电荷俘获图案182、184和186之中的电荷的移动。
在水平方向上顺序堆叠的隧道绝缘图案245、第二电荷俘获图案184和第一阻挡图案175可以在沟道270与该多个绝缘夹层图案115中的具有第二厚度T2的最上面的绝缘夹层图案之间。在水平方向上顺序堆叠的隧道绝缘图案245、第三电荷俘获图案186和第一阻挡图案175可以在沟道270与该多个绝缘夹层图案115中的具有第三厚度T3的第二个绝缘夹层图案之间。在水平方向上顺序堆叠的隧道绝缘图案245、第一填充图案232和第一阻挡图案175可以在沟道270与该多个绝缘夹层图案115中的具有第一厚度T1的中间的绝缘夹层图案的每个之间。
在示例实施方式中，绝缘夹层图案115的第一至第三厚度T1、T2和T3的每个可以大于第一阻挡图案175的第五厚度T5的两倍与电荷俘获图案结构的第六厚度T6之和。
在示例实施方式中，该多个绝缘夹层图案115中的相应绝缘夹层图案的第一厚度T1可以等于或小于第一阻挡图案175的第五厚度T5与电荷俘获图案结构的第六厚度T6之和的两倍。因此，该多个绝缘夹层图案115中的具有第一厚度T1的绝缘夹层图案的每个可以具有薄的厚度，使得垂直存储器件可以具有减小的厚度。
该多个绝缘夹层图案115中的相应绝缘夹层图案的第二厚度T2或第三厚度T3可以大于第一阻挡图案175的第五厚度T5的两倍与电荷俘获图案结构的第六厚度T6之和，并可以大于第五厚度T5与第六厚度T6之和的两倍。
第一掩模130可以在包括第二填充图案280、沟道270、电荷存储图案结构和第一填充图案232的第一结构上以及在该多个绝缘夹层图案115中的最上面的绝缘夹层图案上。覆盖图案290可以延伸穿过第一掩模130并接触第一结构的上表面。覆盖图案290可以包括掺杂有杂质的多晶硅或非掺杂的多晶硅、或者单晶硅。
第二掩模300可以在第一掩模130和覆盖图案290上。
第二间隔物370可以在延伸穿过绝缘夹层图案115和栅电极363、365和367的第二开口310的侧壁上并可以暴露衬底100的顶表面。第二开口310可以在第二方向上延伸。CSL380可以填充第二开口310的剩余部分。第二间隔物370可以包括氧化物例如硅氧化物，CSL380可以包括例如金属、金属氮化物和/或金属硅化物。
第一上绝缘夹层390可以在第二掩模330、CSL 380、第二间隔物370和第二阻挡层330上。接触插塞400可以延伸穿过第二掩模300和第一上绝缘夹层390并可以接触覆盖图案290的上表面。第二上绝缘夹层410可以在第一上绝缘夹层390和接触插塞400上。位线420可以延伸穿过第二上绝缘夹层410并可以接触接触插塞400的上表面。在示例实施方式中，位线420可以在第三方向上延伸并且多条位线420可以形成在第二方向上。
第一上绝缘夹层390和第二上绝缘夹层410可以包括氧化物，例如硅氧化物。接触插塞400和位线420可以包括金属例如铜、铝、钨、钛、钽等和/或金属氮化物例如钛氮化物、钽氮化物、钨氮化物等。
如之前说明的，垂直存储器件可以包括在第一方向上彼此间隔开的第一至第三电荷俘获图案182、184和186。因此，可以减小第二栅电极365与第三栅电极367之间的寄生电容。该多个绝缘夹层图案115中的在第二栅电极365和第三栅电极367之间的绝缘夹层图案的第一厚度T1可以等于或小于第一阻挡图案175的第五厚度T5与第一电荷俘获图案182的第六厚度T6之和的两倍。因此，包括绝缘夹层图案115的垂直存储器件可以具有减小的厚度。
图3示出垂直存储器件的另一实施方式，该垂直存储器件可以包括第一填充图案232中的气隙235。
图4示出垂直存储器件的另一实施方式，该垂直存储器件可以包括其中具有电荷俘获图案结构的绝缘图案结构450。例如，图2中的绝缘夹层图案115、电荷存储图案结构中的隧道绝缘图案245和第一阻挡图案175以及第一填充图案232可以包括基本上相同的材料(例如硅氧化物)，因此可以合并而形成绝缘图案结构450。
结果，垂直存储器件可以包括在沟道270的外侧壁与栅电极363、365和367的每个之间以及在第一方向上彼此间隔开的栅电极363、365和367之间的绝缘图案结构450，该绝缘图案结构450可以在其中包含电荷俘获图案结构。电荷俘获图案结构可以包括第一电荷俘获图案182以及第二电荷俘获图案184和第三电荷俘获图案186。第一电荷俘获图案182在第一方向上彼此间隔开，并可以在水平方向上具有距离沟道270的中心的沿第一方向不变的距离。第二电荷俘获图案184和第三电荷俘获图案186可以在水平方向上具有距离沟道270的中心的沿第一方向变化的距离。
图5至图29是示出用于制造垂直存储器件(例如图1至图4中的垂直存储器件)的方法的实施方式的各个阶段的截面图。图5至图29是沿图1中的剖面线A-A’的剖面图。
参照图5，绝缘夹层110和牺牲层120可以交替地且重复地形成在衬底100上。因此，多个绝缘夹层110和多个牺牲层120可以在第一方向上在衬底100之上交替地堆叠在彼此上。为了说明的目的，八个绝缘夹层110和七个牺牲层120被示出交替堆叠在衬底100上。在另一实施方式中，不同数量的绝缘夹层110和牺牲层120可以被交替堆叠。
衬底100可以包括半导体材料(例如硅、锗、硅-锗等)或III-V族半导体化合物例如GaP、GaAs、GaSb等。在一些实施方式中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
绝缘夹层110和牺牲层120可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺等形成。在示例实施方式中，该多个绝缘夹层110中的直接形成在衬底100的顶表面上的最下面的绝缘夹层可以通过热氧化工艺形成。
绝缘夹层110可以由硅氧化物形成，例如等离子体增强的正硅酸乙酯(PE-TEOS)、高密度等离子体(HDP)氧化物、等离子体增强的氧化物(PEOX)等。牺牲层120可以由相对于绝缘夹层110具有预定的蚀刻选择性的材料形成，例如硅氮化物。
绝缘夹层110可以形成在预定的层级处并在第一方向上具有不同的厚度。例如，该多个绝缘夹层110中的从衬底100的顶表面起的最下面的绝缘夹层可以具有第四厚度T4，该多个绝缘夹层110中的从衬底100的顶表面起的第二个绝缘夹层可以具有第三厚度T3，该多个绝缘夹层110中的从衬底100的顶表面起的最上面的绝缘夹层可以具有第二厚度T2，该多个绝缘夹层110中的从衬底100的顶表面起的其它中间的绝缘夹层可以具有第一厚度T1。在示例实施方式中，第四厚度T4可以小于第一至第三厚度T1、T2和T3，第一厚度T1可以小于第二厚度T2和第三厚度T3，第二厚度T2和第三厚度T3可以彼此相等或彼此不同。
在一种实施方式中，该多个绝缘夹层110中的从衬底100的顶表面起的最下面的绝缘夹层可以具有第四厚度T4，该多个绝缘夹层110中的从衬底100的顶表面起的第三个绝缘夹层可以具有第三厚度T3，该多个绝缘夹层110中的从衬底100的顶表面起的最上面的绝缘夹层可以具有第二厚度T2，该多个绝缘夹层110中的从衬底100的顶表面起的第二个绝缘夹层和其它中间的绝缘夹层可以具有第一厚度T1。
参照图6，第一掩模130可以形成在该多个绝缘夹层110中的最上面的绝缘夹层上。绝缘夹层110和牺牲层120可以利用第一掩模130作为蚀刻掩模来蚀刻以形成从其穿过而暴露衬底100的顶表面的沟道孔140。
参照图1(示出形成在沟道孔140中的沟道270(例如参照图23)的布局)和图6，多个沟道孔140可以形成在第二方向和第三方向两者上以限定沟道孔阵列。在示例实施方式中，沟道孔阵列可以包括第一沟道孔列和第二沟道孔列，第一沟道孔列在第二方向上包括多个第一沟道孔，第二沟道孔列在第二方向上包括多个第二沟道孔，第二沟道孔列可以在第三方向上与第一沟道孔列间隔开。连接第一沟道孔和相邻的第二沟道孔的假想线可以与第二方向或第三方向成锐角。因此，第一沟道孔和第二沟道孔可以在第二方向上布置成Z字形布局，从而每单位面积密集地形成。
第一沟道孔列和第二沟道孔列可以交替地且重复地设置在第三方向上。在示例实施方式中，第一沟道孔列和第二沟道孔列可以在第三方向上设置两次以形成沟道孔块。多个沟道孔块可以形成在第三方向上以彼此间隔开。每个沟道孔块中的四个沟道孔列可以按此顺序被称为第一沟道孔列、第二沟道孔列、第三沟道孔列和第四沟道孔列。例如，图1示出在第三方向上彼此间隔开的两个沟道孔块以及另外两个沟道孔块的部分。每个沟道孔块在第三方向上包括第一沟道孔列、第二沟道孔列、第三沟道孔列和第四沟道孔列。
沟道孔140可以在平面图中具有例如圆形。在另一实施方式中，沟道孔140可以在平面图中具有不同的形状，例如椭圆形、矩形、正方形等。
参照图7，第一半导体图案150可以形成为部分地填充每个沟道孔140。例如，利用衬底100的暴露的顶表面作为籽晶可以进行选择性外延生长(SEG)工艺，以形成部分地填充每个沟道孔140的第一半导体图案150。因此，第一半导体图案150可以根据衬底100的材料而包括单晶硅或单晶锗，并且在一些情况下，杂质可以被掺杂到其中。
在一种实施方式中，非晶硅层可以被形成以填充沟道孔140。可以对非晶硅层进行激光外延生长(LEG)工艺或固相外延(SPE)工艺以形成第一半导体图案150。
在示例实施方式中，第一半导体图案150可以形成为使得第一半导体图案150的上表面可以在第一方向上位于该多个绝缘夹层110中的设置在从衬底100的顶表面起的第二个层级处的第二个绝缘夹层的顶表面与底表面之间。第一半导体图案150可以用作与随后形成的沟道270(例如参照图23)相对应的沟道，因此可以被称为下沟道。
参照图8，绝缘夹层110的被沟道孔140暴露的部分可以被部分地去除以形成第一凹陷160、第二凹陷165和第三凹陷167。在示例实施方式中，第一至第三凹陷160、165和167可以通过干蚀刻工艺或湿蚀刻工艺形成。
第一至第三凹陷160、165和167的每个可以通过部分地去除绝缘夹层110形成，并可以在水平方向上(例如在第二方向上或在第三方向上)具有深度D。第一凹陷160、第二凹陷165和第三凹陷167可以在基本上垂直于衬底100的顶表面的第一方向上分别具有第一宽度W1、第二宽度W2和第三宽度W3。
在示例实施方式中，分别具有第一宽度W1和第二宽度W2的第一凹陷160和第二凹陷165可以分别形成在该多个绝缘夹层110中的具有第一厚度T1和第二厚度T2的绝缘夹层中，第一厚度T1和第二厚度T2可以分别与第一宽度W1和第二宽度W2基本上相同。具有第三宽度W3的第三凹陷167可以形成在该多个绝缘夹层110中的具有第三厚度T3的绝缘夹层中，第三厚度T3可以大于第三宽度W3。凹陷可以没有形成在该多个绝缘夹层110中的具有第四厚度T4的绝缘夹层中。例如，凹陷可以没有形成在该多个绝缘夹层110中的被沟道孔140的下部分处的第一半导体图案150覆盖的最下面的绝缘夹层中。具有小于第三厚度T3的第三宽度W3的第三凹陷167可以形成在该多个绝缘夹层110中的从衬底100的顶表面起的被第一半导体图案150部分地覆盖的第二个绝缘夹层中。
参照图9，第一阻挡层170和电荷俘获层180可以顺序地形成在沟道孔140的侧壁、第一至第三凹陷160、165和167的内壁、第一半导体图案150的上表面上以及第一掩模130的侧壁和上表面上。第一阻挡层170可以由氧化物(例如硅氧化物)形成，电荷俘获层180可以由氮化物例如硅氮化物形成。在示例实施方式中，第一阻挡层170可以包括与绝缘夹层110的材料基本上相同的材料，因此可以与其合并。
第一阻挡层170和电荷俘获层180可以形成为分别具有第五厚度T5和第六厚度T6。在示例实施方式中，第一至第三凹陷160、165和167的每个的深度D可以至少大于第一阻挡层170的第五厚度T5。第一至第三凹陷160、165和167的各自的第一至第三宽度W1、W2和W3可以大于第五厚度T5的两倍与第六厚度T6之和。因此，第四凹陷190、第五凹陷195和第六凹陷197可以分别与绝缘夹层110中的第一凹陷160、第二凹陷165和第三凹陷167相对应地形成在电荷俘获层180中。
在示例实施方式中，第一至第三凹陷160、165和167的每个的深度D可以等于或小于第五厚度T5与第六厚度T6之和。
在示例实施方式中，第一凹陷160的第一宽度W1可以等于或小于第五厚度T5的两倍与第六厚度T6之和。因此，对应于第一凹陷160的第四凹陷190可以在第一方向上具有沿水平方向(例如沿第二方向或第三方向)从其入口朝向其底部减小的宽度。第一宽度W1可以等于或小于第五厚度T5的两倍与第六厚度T6之和，这可以表明该多个绝缘夹层110中的其中形成第一凹陷160的绝缘夹层可以具有小的第一厚度T1。例如，该多个绝缘夹层110中的具有第一厚度T1的绝缘夹层可以形成得薄。因此，可以减小垂直存储器件的整个厚度。
第二凹陷165的第二宽度W2可以大于第五厚度T5的两倍与第六厚度T6之和，并且进一步大于第五厚度T5与第六厚度T6之和的两倍。因此，对应于第二凹陷165的第五凹陷195可以在第一方向上具有沿水平方向(例如沿第二方向或第三方向)从其入口朝向其底部几乎不变的宽度。第五凹陷195在第一方向上的宽度可以大于第四凹陷190在第一方向上的宽度。
第三凹陷167的第三宽度W3可以大于第五厚度T5的两倍与第六厚度T6之和，并且进一步大于第五厚度T5与第六厚度T6之和的两倍。因此，对应于第三凹陷167的第六凹陷197可以在第一方向上具有沿水平方向(例如沿第二方向或第三方向)从其入口朝向其底部几乎不变的宽度。第六凹陷197在第一方向上的宽度可以大于第四凹陷190在第一方向上的宽度。根据接近(例如邻近)第三凹陷167的第一半导体图案150的形状，第六凹陷197可以具有与第三凹陷167的形状部分地不同的形状。
参照图10，第二半导体层200可以形成在电荷俘获层180上以填充第四凹陷190。第二半导体层200可以由半层体材料(例如硅、锗等)形成并可以用杂质重掺杂。在示例实施方式中，第二半导体层200可以以大于约1×1020cm-3的掺杂浓度用n型杂质(例如磷、砷等)掺杂。
在示例实施方式中，第二半导体层200可以充分地填充第四凹陷190，但是可以不充分地填充第五凹陷195和第六凹陷197并可以共形地形成在其上。因此，第五凹陷195和第六凹陷197可以至少部分地保留。
参照图11，掺杂有杂质的第二半导体层200可以被部分地氧化以形成半导体氧化物层204。第二半导体层200的没有被氧化的部分可以保留作为第二半导体图案202。
在示例实施方式中，氧化工艺可以从第二半导体层200的外侧壁进行。因此，第二半导体层200的距离第二半导体层200的外侧壁相对远的部分(例如第二半导体层的填充第四凹陷190的部分)可以没有被氧化。因此，第二半导体图案202可以填充第四凹陷190并可以具有环形。
参照图12，半导体氧化物层204可以被去除以暴露电荷俘获层180，掺杂有杂质的第二半导体图案202可以保留。在示例实施方式中，半导体氧化物层204可以通过湿蚀刻工艺去除。当半导体氧化物层204被去除时，用半导体氧化物层204部分地填充的第五凹陷195和第六凹陷197可以具有它们的初始形状。与图11和图12中不同，可以对掺杂有杂质的第二半导体层200进行回蚀刻工艺以形成填充第四凹陷190的第二半导体图案202。
参照图13，第三半导体层210可以形成在暴露的电荷俘获层180和第二半导体图案202上。在示例实施方式中，第三半导体层210可以由半导体材料(例如硅、锗等)形成并可以不掺杂有杂质。
可以进行热处理工艺例如快速热退火(RTA)工艺使得掺杂在第二半导体图案202中的杂质扩散到第三半导体层210的一部分中。因此，可以形成掺杂有杂质的第三半导体图案212。第二半导体图案202可以用杂质重掺杂。因此，杂质可以通过热处理工艺容易地扩散到第三半导体层210中。
在示例实施方式中，杂质可以扩散到第三半导体层210的在水平方向上(例如在第二方向上或在第三方向上)接近(例如邻近)第二半导体图案202的部分中。因此，第三半导体图案212可以具有环形。在示例实施方式中，具有环形的第三半导体图案212可以在第一方向上具有从其外侧壁朝向其内侧壁不变的厚度。在一种实施方式中，凹陷可以用n+硅层、在n+硅层上的非掺杂的硅层填充，杂质可以通过热处理工艺扩散到非掺杂的硅层中。掺杂的硅层可以被去除以留下硅掩模。
参照图14，在另一实施方式中，第三半导体图案212在第一方向上的厚度可以从其外侧壁朝向其内侧壁逐渐增大。例如，第三半导体图案212的外边界与第二半导体图案202之间的距离可以几乎不变。在下文，为了说明的方便，将仅示出图13中的第三半导体图案212。
参照图15，第二半导体图案202和第三半导体图案212可以被去除以形成部分地暴露电荷俘获层180的第一开口220。在示例实施方式中，第二半导体图案202和第三半导体图案212可以通过湿蚀刻工艺或干蚀刻工艺去除。第二半导体图案202和第三半导体图案212的每个用n型杂质重掺杂，因此可以相对于没有用杂质掺杂的第三半导体层210具有高的蚀刻选择性，从而易于通过蚀刻工艺去除。
第二半导体图案202可以填充第四凹陷190，因此第一开口220(其可以通过去除第二半导体图案202和其上的第三半导体图案212形成)的每个可以暴露电荷俘获层180的接近(例如邻近)第四凹陷190的底部的部分。
参照图16，电荷俘获层180的被第一开口220暴露的部分可以被去除以形成电荷俘获图案结构，该电荷俘获图案结构包括在第一方向上彼此间隔开的第一电荷俘获图案182、第二电荷俘获图案184和第三电荷俘获图案186。当电荷俘获图案结构被形成时，第一开口220可以被扩大。扩大的第一开口220可以部分地暴露第一阻挡层170。
在示例实施方式中，电荷俘获层180可以通过湿蚀刻工艺或干蚀刻工艺被部分地去除。为了将第一至第三电荷俘获图案182、184和186彼此分开，第一阻挡层170的在电荷俘获层180下面的部分也可以被部分地蚀刻。
第一电荷俘获图案182可以在水平方向上(例如在第二方向或第三方向上)接近(例如邻近)牺牲层120的侧壁形成。多个第一电荷俘获图案182可以形成为在第一方向上彼此间隔开。在示例实施方式中，第一电荷俘获图案182与沟道孔140的中心之间的在水平方向上(例如在第二方向或第三方向上)的距离可以在第一方向上是不变的。
第二电荷俘获图案184可以在水平方向上(例如在第二方向或第三方向上)接近(例如邻近)牺牲层120的侧壁，并且还可以在第一方向上沿绝缘夹层110的侧壁延伸。在示例实施方式中，第二电荷俘获图案184可以在水平方向上接近(例如邻近)牺牲层120的侧壁，并可以在第一方向上沿第一阻挡层170的在该多个绝缘夹层110中的最上面的绝缘夹层的侧壁上的部分的侧壁延伸。此外，第二电荷俘获图案184可以覆盖第一阻挡层170的在第一掩模130的侧壁和上表面上的部分。
因此，第二电荷俘获图案184与沟道孔140的中心之间的在水平方向上(例如在第二方向或第三方向上)的距离可以沿第一方向变化。第二电荷俘获图案184的接近(例如邻近)牺牲层120的侧壁的部分与沟道孔140的中心之间的在水平方向上的距离可以小于第二电荷俘获图案184的接近(例如邻近)该多个绝缘夹层110中的最上面的绝缘夹层的侧壁的部分与沟道孔140的中心之间的在水平方向上的距离。
第三电荷俘获图案186可以在水平方向上(例如在第二方向上或在第三方向上)接近(例如邻近)牺牲层120的侧壁，并可以在第一方向上沿第一阻挡层170的在该多个绝缘夹层110中的从衬底100的顶表面起的第二个绝缘夹层的侧壁上的部分的侧壁延伸。此外，第三电荷俘获图案186可以覆盖第一阻挡层170的在第一半导体图案150的上表面上的部分。因此，第三电荷俘获图案186与沟道孔140的中心之间的在水平方向上(例如在第二方向或第三方向上)的距离可以在第一方向上变化。
参照图17，第三半导体层210可以被去除以暴露第一至第三电荷俘获图案182、184和186。第一填充层230可以形成在暴露的第一至第三电荷俘获图案182、184和186上以及在第一阻挡层170的被第一开口220暴露的部分上。在示例实施方式中，第三半导体层210可以通过湿蚀刻工艺去除。
第一填充层230可以例如由硅氧化物形成。在示例实施方式中，第一填充层230可以例如包括与第一阻挡层170的材料基本上相同的材料，使得它们可以合并。在示例实施方式中，第一填充层230可以充分地填充扩大的第一开口220，但是可以不充分地填充第五凹陷195和第六凹陷197。因此，第一填充层230可以共形地形成在第五凹陷195和第六凹陷197上。
参照图18，气隙235可以形成在第一填充层230中。
参照图19，可以对第一填充层230进行回蚀刻工艺以形成分别填充扩大的第一开口220的第一填充图案232。在示例实施方式中，第一至第三电荷俘获图案182、184和186可以通过回蚀刻工艺暴露。每个第一填充图案232可以完全地或部分地填充对应的第一开口220。每个第一填充图案232与沟道孔140的中心之间的距离可以等于或大于每个第一电荷俘获图案182与沟道孔140的中心之间的距离。
每个第一填充图案232可以至少部分地填充对应的第一开口220并可以具有环形。每个第一填充图案232可以包括在第一方向上顺序堆叠的下部分、中央部分和上部分。中央部分在水平方向上的厚度可以大于下部分或上部分在水平方向上的厚度。每个第一填充图案232的中央部分可以接触第一阻挡层170并被第一阻挡层170覆盖。每个第一填充图案232的下部分或上部分可以接触第一阻挡层170以及第一至第三电荷俘获图案182、184和186，并可以被第一阻挡层170以及第一至第三电荷俘获图案182、184和186覆盖。
当进行回蚀刻工艺时，第一填充层230的在第五凹陷195和第六凹陷197上的部分可以被去除。因此，第五凹陷195和第六凹陷197可以具有例如它们的初始形状。
图20示出其中气隙235形成在第一填充层230中的实施方式。气隙235在回蚀刻工之后仍然保留在第一填充图案232中。
参照图21，隧道绝缘层240和第一间隔物层250可以顺序形成在第一至第三电荷俘获图案182、184和186以及第一填充图案232上。隧道绝缘层240可以由例如硅氧化物形成。第一间隔物层250可以由例如硅氮化物形成。
参照图22，第一间隔物层250可以被各向异性地蚀刻以在沟道孔140的侧壁上形成第一间隔物255并暴露隧道绝缘层240。隧道绝缘层240、第二电荷俘获图案184和第三电荷俘获图案186以及第一阻挡层170可以利用第一间隔物层255作为蚀刻掩模来蚀刻。因此，隧道绝缘层240、第三电荷俘获图案186和第一阻挡层170的在第一半导体图案150上的部分以及隧道绝缘层240、第二电荷俘获图案184和第一阻挡层170的在第一掩模130上的部分可以被去除。此外，第一半导体图案150的上部分可以被部分地蚀刻。
通过蚀刻工艺，隧道绝缘层240可以转变成隧道绝缘图案245，第一阻挡层170可以转变成第一阻挡图案175。隧道绝缘图案245、第三电荷俘获图案186和第一阻挡图案175的每个可以具有杯子状的形状，该杯子状的形状具有敞开的中央底部部分。第一电荷俘获图案182和第二电荷俘获图案184的每个可以具有环形。
隧道绝缘图案245、电荷俘获图案结构和第一阻挡图案175可以形成电荷存储图案结构。电荷俘获图案结构可以包括在第一方向上彼此间隔开的第一电荷俘获图案182、第二电荷俘获图案184和第三电荷俘获图案186。
参照图23，在第一间隔物255可以被去除以暴露隧道绝缘图案245之后，沟道层可以形成在暴露的隧道绝缘图案245、第一半导体图案150和第一掩模130上，第二填充层可以形成在沟道层上以充分地填充沟道孔140的剩余部分。
沟道层可以例如由掺杂的或非掺杂的多晶硅或非晶硅形成。当沟道层包括非晶硅时，可以进行激光外延生长(LEG)工艺或固相外延(SPE)工艺以将非晶硅转变成晶体硅。第二填充层可以由氧化物例如硅氧化物形成。
第二填充层和沟道层可以被平坦化直到第一掩模130的上表面被暴露以形成填充每个沟道孔140的剩余部分的第二填充图案280，并且沟道层可以转变成沟道270。
因此，电荷存储图案结构、沟道270和第二填充图案280可以在每个沟道孔140中顺序堆叠在第一半导体图案150上。电荷存储图案结构可以具有带敞开的中央底部部分的杯子状的形状，沟道270可以具有杯子状的形状，第二填充图案280可以具有柱形。
由于沟道孔140可以限定包括第一至第四沟道孔列的沟道孔块使得沟道孔阵列包括多个沟道孔块，所以沟道270也可以限定沟道块和沟道阵列(例如参照图1)。
参照图24，包括第二填充图案280、沟道270和电荷存储图案结构的第一结构的上部分可以被去除以形成沟槽。覆盖图案290可以填充沟槽。例如，第一结构的上部分可以通过回蚀刻工艺去除以形成沟槽，覆盖层可以形成在第一结构和第一掩模130上以填充沟槽，覆盖层的上部分可以被平坦化直到第一掩模130的上表面被暴露以形成覆盖图案290。
在示例实施方式中，覆盖层可以例如由非掺杂的或掺杂的多晶硅或非晶硅形成。当覆盖层包括非晶硅时，可以进行结晶工艺。每个沟道孔140中的第一结构、第一半导体图案150和覆盖图案290可以限定第二结构。
参照图25，在第一掩模130和覆盖图案290上形成第二掩模300之后，第二开口310可以穿过第一掩模130和第二掩模300、绝缘夹层110以及牺牲层120形成以暴露衬底100的顶表面。
在示例实施方式中，第二开口310可以在沟道块之间在第二方向上延伸，多个第二开口310可以形成在第三方向上。因此，四个沟道列可以形成在相邻的两个第二开口310之间。在另一实施方式中，不同数量的沟道列可以在每个沟道块中，并且不同数量的沟道列可以形成在第二开口310中的相邻的第二开口之间。
当第二开口310被形成时，绝缘夹层110可以转变成绝缘夹层图案115并且牺牲层120可以转变成牺牲图案。
被第二开口310暴露的牺牲图案可以被去除以在相应的相邻的层级处的绝缘夹层图案115之间形成间隙320。第一阻挡图案175的外侧壁的一部分和第一半导体图案150的侧壁的一部分可以被间隙320暴露。在示例实施方式中，被第二开口310暴露的牺牲图案可以例如通过使用包括磷酸和/或硫酸的蚀刻溶液的湿蚀刻工艺去除。
参照图26，第二阻挡层330可以形成在第一阻挡图案175的外侧壁的暴露部分、第一半导体图案150的侧壁的暴露部分、间隙320的内壁、绝缘夹层图案115的表面、衬底100的暴露的顶表面和第二掩模300的上表面上，栅阻挡层340可以形成在第二阻挡层330上，栅导电层350可以形成在栅阻挡层340上以填充间隙320的剩余部分。
第二阻挡层330可以由金属氧化物形成，例如铝氧化物、铪氧化物、镧氧化物、镧铝氧化物、镧铪氧化物、铪铝氧化物、钛氧化物、钽氧化物和/或锆氧化物。栅导电层350可以由具有低电阻的金属形成，例如钨、钛、钽、铂等，栅阻挡层340可以由金属氮化物例如钛氮化物、钽氮化物等形成。在一种实施方式中，栅阻挡层340可以形成为包括顺序堆叠的金属层和金属氮化物层。
参照图27，栅导电层350和栅阻挡层340可以被部分地去除以在间隙320中分别形成可形成栅电极的栅导电图案和栅阻挡图案。在示例实施方式中，栅导电层350和栅阻挡层340可以通过湿蚀刻工艺被部分地去除。
在示例实施方式中，栅电极可以形成为在第二方向上延伸，多个栅电极可以形成在第三方向上。例如，多个栅电极可以在第二方向上延伸并可以通过第二开口310彼此间隔开。
在示例实施方式中，栅电极可以包括在第一方向上顺序堆叠的第一栅电极363、第二栅电极365和第三栅电极367。第一栅电极363可以用作GSL。第二栅电极365可以用作字线。第三栅电极367可以用作SSL。第一至第三栅电极363、365和367的每个可以形成在一个或多个层级处。一条或更多条虚设字线可以形成在第一栅电极363与第二栅电极365之间和/或在第二栅电极365与第三栅电极367之间。
在示例实施方式中，第一栅电极363可以形成在最下面的层级处，第三栅电极367可以形成在最上面的层级和在最上面的层级下面的离最上面的层级最近的层级处，第二栅电极365可以形成在第一栅电极363和第三栅电极367之间的偶数个层级处。因此，第一栅电极363可以邻近第一半导体图案150形成，第二栅电极365和第三栅电极367的每个可以邻近沟道270形成。
第一栅电极363可以包括第一栅导电图案353以及覆盖第一栅导电图案353的顶部、底部和侧壁的第一栅阻挡图案343。第二栅电极365可以包括第二栅导电图案355以及覆盖第二栅导电图案355的顶部、底部和侧壁的第二栅阻挡图案345。第三栅电极367可以包括第三栅导电图案357以及覆盖第三栅导电图案357的顶部、底部和侧壁的第三栅阻挡图案347。
参照图28，杂质可以被注入到衬底100的暴露的顶表面中以形成杂质区域105。在示例实施方式中，杂质可以包括n型杂质，例如磷和/或砷。
第二间隔物层可以形成在杂质区域105的上表面、第二开口310的侧壁和第二掩模300的上表面上。第二间隔物层可以被各向异性地蚀刻以在第二开口310的侧壁上形成第二间隔物370。因此，在衬底100的上部分处的杂质区域105可以被部分地暴露。第二间隔物层可以由氧化物例如硅氧化物形成。
参照图29，导电层可以形成在暴露的杂质区域105、第二间隔物370和第二掩模300上以填充第二开口310。导电层可以被平坦化直到第二掩模300的上表面被暴露以形成公共源极线(CSL)380。第二阻挡层330的在第二掩模300的上表面上的部分也可以被去除。导电层可以例如由金属、金属氮化物和/或金属硅化物形成。
再次参照图1和图2，第一上绝缘夹层390可以形成在第二掩模300、CSL 380、第二间隔物370和第二阻挡层330上。此外，接触插塞400可以穿过第一上绝缘夹层390和第二掩模300形成以接触覆盖图案290的上表面。
第二上绝缘夹层410可以形成在第一上绝缘夹层390和接触插塞400上。位线420可以穿过第二上绝缘夹层410形成以接触接触插塞400的上表面。因此，可以制造垂直存储器件。
第一上绝缘夹层390和第二上绝缘夹层410可以由氧化物(例如硅氧化物)形成。接触插塞400和位线420可以由金属例如铜、铝、钨、钛、钽等和/或金属氮化物例如钛氮化物、钽氮化物、钨氮化物等形成。在示例实施方式中，位线420可以在第三方向上延伸，并且多条位线420可以形成在第二方向上。
图30示出垂直存储器件的另一实施方式，其可以与图1至图4的实施方式基本上相同或相似，除了第二阻挡层之外。参照图30，垂直存储器件可以包括第二阻挡图案335而不是图1至图4中的第二阻挡层330。第二阻挡图案335可以覆盖第一至第三栅电极363、365和367中的每个的顶部、底部和接近沟道270的侧壁。然而，第二阻挡图案335可以不覆盖绝缘夹层图案115的侧壁、第一掩模130和第二掩模330的侧壁以及衬底100的顶表面。因此，多个第二阻挡图案335可以形成在多个层级(在该多个层级形成第一至第三栅电极363、365和367)处并可以彼此间隔开。
图31至图33示出用于制造图30中示出的垂直存储器件的方法的实施方式的各个阶段。首先，可以进行与参照图5至图26所示的工艺基本上相同或相似的工艺。
参照图31，可以进行与参照图27所示的工艺基本上相同或相似的工艺。例如，栅导电层350和栅阻挡层340可以被部分地去除以在间隙320中分别形成可形成栅电极的栅导电图案和栅阻挡图案。栅电极可以包括在第一方向上顺序堆叠的第一至第三栅电极363、365和367。
在示例实施方式中，栅导电层350和栅阻挡层340可以通过干蚀刻工艺被部分地去除。在干蚀刻工艺中，第二阻挡层330的在绝缘夹层图案115的侧壁、第一掩模130的侧壁和衬底100的顶表面上的部分也可以被去除。因此，覆盖第一至第三栅电极363、365和367的每个的顶部、底部和侧壁的第二阻挡图案335可以被形成。多个第二阻挡图案335可以形成为在第一方向上彼此间隔开。
参照图32，第一至第三栅电极363、365和367的接近(例如邻近)第二开口310的部分可以通过湿蚀刻工艺去除。湿蚀刻工艺可以进一步进行使得在各自层级处的第一至第三栅电极363、365和367可以彼此充分地间隔开。在一种实施方式中，湿蚀刻工艺可以被省略。
参照图33，可以进行与图28至图29中的工艺基本上相同或相似的工艺。因此，杂质可以被注入到衬底100的由第二开口310暴露的上部分中以形成杂质区域105，第二间隔物370可以形成在第二开口310的侧壁上，CSL 380可以形成在杂质区域105上以填充第二开口310的剩余部分。
再次参照图30，可以进行与图1至图4中的工艺基本上相同或相似的工艺以完成垂直存储器件。
图34示出垂直存储器件的另一实施方式，其可以与图1至图4中的实施方式基本上相同或相似，除了第一半导体图案、沟道和电荷存储图案结构之外。
参照图34，垂直存储器件可以不包括图1至图4中的第一半导体图案150。因此，沟道270可以具有接触衬底100的顶表面的杯子状的形状，电荷存储图案结构可以具有带敞开的中央底部的杯子状的形状。电荷存储图案结构可以接触衬底100的顶表面并可以覆盖沟道270的外侧壁。
电荷存储图案结构可以包括顺序堆叠在沟道270与第一至第三栅电极363、365和367的每个之间的隧道绝缘图案245、电荷俘获图案结构和第一阻挡图案175。电荷俘获图案结构可以包括在第一方向上彼此间隔开的第一至第三电荷俘获图案182、184和186。第一至第三电荷俘获图案182、184和186的每个可以直接接触隧道绝缘图案245的外侧壁。
多个第一电荷俘获图案182可以形成为在第一方向上彼此间隔开。每个第一电荷俘获图案182可以在水平方向上接近(例如邻近)第二栅电极365的侧壁或第三栅电极367的侧壁。第二电荷俘获图案184可以在水平方向上接近(例如邻近)处于最上面的层级的第三栅电极367的侧壁。第二电荷俘获图案184可以在第一方向上进一步延伸以接近(例如邻近)该多个绝缘夹层图案115中的最上面的绝缘夹层图案的侧壁。
第三电荷俘获图案186可以在水平方向上接近(例如邻近)分别在从衬底100的顶表面起的第一个和第二个层级处的第一栅电极363和第二栅电极365的侧壁。第三电荷俘获图案186可以在第一方向上进一步延伸以接近(例如邻近)该多个绝缘夹层图案115的从衬底100的顶表面起的第一个和第二个绝缘夹层图案的侧壁，并可以形成在衬底100的顶表面上。
在示例实施方式中，第一至第三电荷俘获图案182、184和186的每个可以在水平方向上具有可在第一方向上不变的第六厚度T6。
在示例实施方式中，在水平方向上顺序堆叠的隧道绝缘图案245、第二电荷俘获图案184、第一阻挡图案175和第二阻挡层330可以形成在沟道270与处于最上面的层级的第三栅电极367之间。在水平方向上顺序堆叠的隧道绝缘图案245、第三电荷俘获图案186、第一阻挡图案175和第二阻挡层330可以形成在沟道270与最下面的层级处的第一栅电极363之间或在沟道270与第二个层级处的第二栅电极365之间。在水平方向上顺序堆叠的隧道绝缘图案245、第一电荷俘获图案182、第一阻挡图案175和第二阻挡层330可以分别形成在沟道270与其它层级处的第二栅电极365的每个之间。
在水平方向上顺序堆叠的隧道绝缘图案245、第二电荷俘获图案184和第一阻挡图案175可以形成在沟道270与该多个绝缘夹层图案115中的具有第二厚度T2的最上面的绝缘夹层图案之间。在水平方向上顺序堆叠的隧道绝缘图案245、第三电荷俘获图案186和第一阻挡图案175可以形成在沟道270与该多个绝缘夹层图案115中的具有第四厚度T4的第一个绝缘夹层图案之间以及在沟道270与该多个绝缘夹层图案115中的具有第三厚度T3的第二个绝缘夹层图案之间。在水平方向上顺序堆叠的隧道绝缘图案245、第一填充图案232和第一阻挡图案175可以形成在沟道270与该多个绝缘夹层图案115中的具有第一厚度T1的中间的绝缘夹层图案的每个之间。
在示例实施方式中，该多个绝缘夹层图案115中的相应绝缘夹层图案的第一厚度T1可以等于或小于第一阻挡图案175的第五厚度T5与电荷俘获图案结构的第六厚度T6之和的两倍。在示例实施方式中，该多个绝缘夹层图案115中的相应绝缘夹层图案的第二厚度T2或第三厚度T3可以大于第一阻挡图案175的第五厚度T5的两倍与电荷俘获图案结构的第六厚度T6之和，并可以大于第五厚度T5与第六厚度T6之和的两倍。然而，该多个绝缘夹层图案115中的相应绝缘夹层图案的第四厚度T4可以小于第五厚度T5的两倍与第六厚度T6之和。
图35至图36示出用于制造图34中的垂直存储器件的方法的实施方式中的各个阶段。首先，可以进行与图5至图6中的工艺基本上相同或相似的工艺。
参照图35，可以进行与图8中的工艺基本上相同或相似的工艺。例如，由沟道孔140暴露的绝缘夹层110可以被部分地去除以形成第一至第三凹陷160、165和167以及第七凹陷169。在示例实施方式中，第一至第三凹陷160、165和167以及第七凹陷169可以通过干蚀刻工艺或湿蚀刻工艺去除。
第一至第三凹陷160、165和167以及第七凹陷169可以通过部分地去除绝缘夹层110形成，并可以在水平方向上(例如在第二方向或第三方向上)具有深度D。第一至第三凹陷160、165和167可以在第一方向上分别具有第一至第三宽度W1、W2和W3。第七凹陷169可以在第一方向上具有第四宽度W4。
在示例实施方式中，第一凹陷160、第二凹陷165、第三凹陷167和第七凹陷169可以分别形成在具有第一厚度T1、第二厚度T2、第三厚度T3和第四厚度T4的绝缘夹层110中以具有可分别等于第一厚度T1、第二厚度T2、第三厚度T3和第四厚度T4的第一宽度W1、第二宽度W2、第三宽度W3和第四宽度W4。
参照图36，可以进行与图9中的工艺基本上相同或相似的工艺。因此，第一阻挡层170和第一电荷俘获层180可以顺序地形成在沟道孔140的侧壁、第一凹陷160、第二凹陷165、第三凹陷167和第七凹陷169的内壁以及第一掩模130的上表面上。
第一阻挡层170和电荷俘获层180可以形成为分别具有第五厚度T5和第六厚度T6。在示例实施方式中，第一凹陷160、第二凹陷165、第三凹陷167和第七凹陷169的每个的深度D可以至少大于第一阻挡层170的第五厚度T5。第一至第三宽度W1、W2和W3的每个可以大于第五厚度T5的两倍与第六厚度T6之和。因此，第四凹陷190、第五凹陷195和第六凹陷197可以形成在电荷俘获层180中分别对应于绝缘夹层110中的第一凹陷160、第二凹陷165和第三凹陷167。
然而，第七凹陷169的第四宽度W4可以小于第五厚度T5的两倍与第六厚度T6之和。因此，凹陷可以很少地形成在电荷俘获层180中对应于绝缘夹层110中的第七凹陷169。
在示例实施方式中，第一凹陷160、第二凹陷165、第三凹陷167和第七凹陷169的每个的深度D可以等于或小于第五厚度T5与第六厚度T6之和。
在示例实施方式中，第一凹陷160的第一宽度W1可以等于或小于第五厚度T5的两倍与第六厚度T6之和。在示例实施方式中，第二凹陷165和第三凹陷167的第二宽度W2和第三宽度W3的每个可以大于第五厚度T5的两倍与第六厚度T6之和，并可以大于第五厚度T5与第六厚度T6之和的两倍。因此，与第二凹陷165和第三凹陷167相对应的第五凹陷195和第六凹陷197的每个可以在第一方向上具有沿水平方向(例如沿第二方向或第三方向)从其入口朝向其底部几乎不变的宽度。第五凹陷195和第六凹陷197的每个在第一方向上的宽度可以大于第四凹陷190在第一方向上的宽度。
再次参照图34，可以进行与图10至图29和图1至图4中的工艺基本上相同或相似的工艺以完成垂直存储器件。
图37和图38示出垂直存储器件的另一实施方式，其可以与图1至图4中的实施方式基本上相同或相似，除了第一半导体图案、沟道和电荷存储图案结构之外。
参照图37和图38，垂直存储器件可以不包括图1至图4中的第一半导体图案150，并且两个相邻的沟道270可以通过衬底100上的沟槽连接到彼此。因此，覆盖两个相邻的沟道270的外侧壁的电荷存储图案结构也可以连接到彼此。每个电荷存储图案结构中的第三电荷俘获图案186可以延伸到沟槽的内壁，并且两个相邻的第三电荷俘获图案186可以连接到彼此。
图39至图42示出用于制造图37和图38中的垂直存储器件的方法的实施方式的各个阶段。图39至图42是沿图37中的剖切线B-B’的剖面图。首先，可以进行与参照图5示出的工艺基本上相同或相似的工艺。
参照图39，可以进行与图6中的工艺基本上相同或相似的工艺。例如，在多个绝缘夹层110中的最上面的绝缘夹层上形成第一掩模130之后，绝缘夹层110和牺牲层120可以利用第一掩模130作为蚀刻掩模来蚀刻以形成从其穿过的沟道孔140，从而暴露衬底100的顶表面。在示例实施方式中，衬底100的上部分也可以在蚀刻工艺中被去除以形成沟槽145，并且相邻的沟道孔140可以通过沟槽145彼此连通。
参照图37(示出沟道孔140中的沟道270的布局)和图39，在示例实施方式中，其中分别形成第二沟道列270b和第四沟道列270d中的沟道270的第二沟道孔列和第四沟道孔列可以形成为彼此连通，或者其中分别形成第一沟道列270a和第三沟道列270c中的沟道270的第一沟道孔列和第三沟道孔列可以形成为彼此连通。
在一种实施方式中，其中分别形成第一沟道列270a和第二沟道列270b中的沟道270的第一沟道孔列和第二沟道孔列可以彼此连通，或者其中分别形成第三沟道列270c和第四沟道列270d中的沟道270的第三沟道孔列和第四沟道孔列可以彼此连通。
参照图40，可以进行与图8中的工艺基本上相同或相似的工艺。例如，由沟道孔140暴露的绝缘夹层110可以被部分地去除以形成第一凹陷160、第二凹陷165、第三凹陷167和第七凹陷169。在示例实施方式中，第一凹陷160、第二凹陷165、第三凹陷167和第七凹陷169可以通过干蚀刻工艺或湿蚀刻工艺形成。第一凹陷160、第二凹陷165、第三凹陷167和第七凹陷169可以形成为在第一方向上分别具有第一宽度W1、第二宽度W2、第三宽度W3和第四宽度W4。
参照图41，可以进行与图9中的工艺基本上相同或相似的工艺。因此，第一阻挡层170和电荷俘获层180可以顺序地形成在沟道孔140的侧壁、第一凹陷160、第二凹陷165、第三凹陷167和第七凹陷169的侧壁、沟槽145的内壁以及第一掩模130的上表面上。
参照图42，可以进行与图10至图23中的工艺基本上相同或相似的工艺。
参照图37和图38，可以进行与图24至图29和图1至图4中的工艺基本上相同或相似的工艺以完成垂直存储器件。
这里已经公开了示例实施方式，尽管采用了特定的术语，但是它们仅以一般性和描述性的含义来使用和解释，而不是为了限制的目的。实施方式可以结合以形成另外的实施方式。在一些情况下，如到本申请的提交时为止对于本领域技术人员将是明显的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或者与结合另外的实施方式描述的特征、特性和/或元件结合地使用，除非另外地说明。因此，本领域技术人员将理解，可以进行形式和细节上的各种变化而没有背离实施方式的在权利要求书中阐明的精神和范围。
于2016年1月28日提交且名称为“垂直存储器件及其制造方法”的韩国专利申请第10-2016-0010401号通过引用整体地结合于此。

Claims (24)

1.一种垂直存储器件，包括：
在衬底上的多个绝缘夹层图案，所述多个绝缘夹层图案在垂直于所述衬底的顶表面的第一方向上彼此间隔开；
多个栅电极，分别在所述多个绝缘夹层图案中的相邻的绝缘夹层图案之间；
沟道，在所述衬底上在所述第一方向上延伸穿过所述绝缘夹层图案和所述栅电极；以及
电荷存储图案结构，包括在平行于所述衬底的所述顶表面的第二方向上顺序堆叠在所述沟道与每个所述栅电极之间的隧道绝缘图案、电荷俘获图案结构和阻挡图案，其中所述电荷俘获图案结构包括在所述第一方向上彼此间隔开的多个电荷俘获图案，其中所述多个电荷俘获图案分别邻近所述多个栅电极中的第一栅电极的侧壁，并且其中所述多个电荷俘获图案中的第一电荷俘获图案在所述第一方向上沿对应的第一栅电极的侧壁和所述多个绝缘夹层图案中的第一绝缘夹层图案的侧壁连续地延伸。
2.如权利要求1所述的垂直存储器件，其中所述隧道绝缘图案和所述阻挡图案的每个在所述第一方向上沿所述沟道的侧壁延伸并接触所述多个电荷俘获图案。
3.如权利要求2所述的垂直存储器件，其中所述阻挡图案在所述第一栅电极的侧壁以及每个所述第一栅电极的顶表面和底表面的部分上，并直接接触所述绝缘夹层图案的侧壁。
4.如权利要求3所述的垂直存储器件，其中所述阻挡图案在每个所述第一栅电极的所述顶表面和所述底表面的相对邻近所述沟道的部分上，并且不在每个所述第一栅电极的所述顶表面和所述底表面的相对远离所述沟道的部分上。
5.如权利要求2所述的垂直存储器件，还包括：
第一填充图案，在所述隧道绝缘图案与所述阻挡图案之间，
其中所述第一填充图案接触所述隧道绝缘图案和所述阻挡图案。
6.如权利要求5所述的垂直存储器件，其中所述第一填充图案在相邻的所述第一栅电极之间。
7.如权利要求6所述的垂直存储器件，其中所述第一填充图案在所述第二方向上与所述第一绝缘夹层图案的侧壁间隔开。
8.如权利要求5所述的垂直存储器件，其中所述第一填充图案在所述多个电荷俘获图案中的相邻的电荷俘获图案之间。
9.如权利要求8所述的垂直存储器件，其中所述第一填充图案接触相应的所述电荷俘获图案的顶表面的一部分或底表面的一部分。
10.如权利要求5所述的垂直存储器件，其中所述隧道绝缘图案和所述阻挡图案包括相同的材料，所述第一填充图案包括与所述隧道绝缘图案和所述阻挡图案的材料相同的材料，所述第一填充图案合并到所述隧道绝缘图案和所述阻挡图案。
11.如权利要求5所述的垂直存储器件，其中所述第一填充图案包括气隙。
12.如权利要求2所述的垂直存储器件，其中所述隧道绝缘图案、所述第一电荷俘获图案和所述阻挡图案顺序堆叠在所述沟道的侧壁与所述第一绝缘夹层图案的侧壁之间，所述隧道绝缘图案、所述第一电荷俘获图案和所述阻挡图案的每个在所述第一方向上延伸。
13.如权利要求1所述的垂直存储器件，其中所述多个栅电极包括第二栅电极，其中所述第二栅电极的侧壁在所述第一方向上与所述电荷存储图案结构间隔开，并且其中所述第二栅电极是所述多个栅电极中的最下面的栅电极。
14.一种垂直存储器件，包括：
在衬底上的多个栅电极，所述多个栅电极在垂直于所述衬底的顶表面的第一方向上彼此间隔开；
多个绝缘夹层图案，分别在所述多个栅电极中的相邻的栅电极之间；
沟道，在所述衬底上在所述第一方向上延伸穿过所述栅电极和所述绝缘夹层图案；
电荷存储图案结构，包括在平行于所述衬底的所述顶表面的第二方向上顺序堆叠在所述沟道与每个所述栅电极之间的隧道绝缘图案、多个电荷俘获图案和阻挡图案，其中所述多个电荷俘获图案在所述第一方向上彼此间隔开，其中所述多个电荷俘获图案分别邻近所述多个栅电极中的第一栅电极的侧壁，并且其中所述多个电荷俘获图案中的第一电荷俘获图案在所述第一方向上沿对应的第一栅电极的侧壁和所述多个绝缘夹层图案中的第一绝缘夹层图案的侧壁连续地延伸；以及
绝缘图案结构，在所述沟道与每个所述绝缘夹层图案的侧壁之间，所述绝缘图案结构包括在所述第二方向上顺序堆叠且仅设置在每个所述栅电极的顶表面和底表面的邻近所述沟道的部分上的第一绝缘图案、第二绝缘图案和第三绝缘图案。
15.如权利要求14所述的垂直存储器件，其中所述第一绝缘图案包括与所述隧道绝缘图案的材料相同的材料并合并到所述隧道绝缘图案，所述第三绝缘图案包括与所述阻挡图案的材料相同的材料并合并到所述阻挡图案。
16.一种制造垂直存储器件的方法，该方法包括：
在衬底上交替形成多个绝缘夹层和多个牺牲层；
形成穿过所述多个绝缘夹层和所述多个牺牲层的沟道孔以暴露所述衬底的顶表面；
部分地去除所述绝缘夹层的由所述沟道孔暴露的部分以形成与所述沟道孔连通的第一凹陷和第二凹陷，所述第一凹陷在垂直于所述衬底的所述顶表面的第一方向上具有第一宽度，所述第二凹陷在所述第一方向上具有大于所述第一宽度的第二宽度；
在所述沟道孔的侧壁以及所述第一凹陷和所述第二凹陷的内壁上顺序地形成阻挡层和电荷俘获层，第三凹陷和第四凹陷分别与所述第一凹陷和所述第二凹陷对应地形成在所述电荷俘获层上，所述第一宽度等于或小于所述阻挡层的厚度与所述电荷俘获层的厚度之和的两倍；
去除所述电荷俘获层的邻近所述第三凹陷的部分以形成在所述第一方向上彼此间隔开的多个电荷俘获图案，所述第三凹陷被扩大以暴露所述阻挡层的一部分；
形成填充图案以填充所述扩大的第三凹陷；以及
在所述电荷俘获图案和所述填充图案上顺序地形成隧道绝缘层和沟道，
其中所述多个电荷俘获图案分别邻近对应的牺牲层的侧壁，并且其中所述多个电荷俘获图案中的第一电荷俘获图案在所述第一方向上沿对应的牺牲层的侧壁和所述多个绝缘夹层中的对应的绝缘夹层的侧壁连续地延伸。
17.如权利要求16所述的方法，其中所述第一宽度大于所述阻挡层的厚度的两倍与所述电荷俘获层的厚度之和。
18.如权利要求16所述的方法，其中所述第一凹陷和所述第二凹陷的每个在平行于所述衬底的所述顶表面的第二方向上的深度大于所述阻挡层的厚度并等于或小于所述阻挡层的厚度与所述电荷俘获层的厚度之和。
19.如权利要求16所述的方法，其中所述第二宽度大于所述阻挡层的厚度与所述电荷俘获层的厚度之和的两倍。
20.如权利要求16所述的方法，其中所述多个绝缘夹层包括第一绝缘夹层和第二绝缘夹层，所述第一绝缘夹层具有第一厚度，所述第二绝缘夹层具有大于所述第一厚度的第二厚度，其中所述第一凹陷通过部分地去除所述第一绝缘夹层形成，所述第一宽度等于所述第一厚度，并且其中所述第二凹陷通过部分地去除所述第二绝缘夹层形成，所述第二宽度等于所述第二厚度。
21.一种垂直存储器件，包括：
沟道；
栅电极和绝缘层，在第一方向上交替堆叠；以及
电荷存储图案，在所述沟道与所述栅电极和所述绝缘层的侧部之间，其中所述栅电极具有第一宽度和第一厚度，所述绝缘层具有小于所述第一宽度的第二宽度和小于所述第一厚度的第二厚度，并且其中所述电荷存储图案延伸到邻近所述绝缘层中的相应绝缘层的所述侧部的凹陷中，
其中所述电荷存储图案包括隧道绝缘图案、多个电荷俘获图案和阻挡图案，其中所述多个电荷俘获图案在所述第一方向上彼此间隔开，其中所述多个电荷俘获图案分别邻近对应栅电极的侧壁，并且其中所述多个电荷俘获图案中的第一电荷俘获图案在所述第一方向上沿对应栅电极的侧壁和对应绝缘层的侧壁连续地延伸。
22.如权利要求21所述的垂直存储器件，其中每个所述凹陷具有基于所述第一宽度与所述第二宽度之间的差异的深度。
23.如权利要求21所述的垂直存储器件，还包括：
多个半导体图案，
其中每个所述半导体图案在所述沟道与所述凹陷中的相应一个之间。
24.如权利要求23所述的垂直存储器件，其中每个所述半导体图案可以包括n+硅层。
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