JP2021141102A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2021141102A
JP2021141102A JP2020034818A JP2020034818A JP2021141102A JP 2021141102 A JP2021141102 A JP 2021141102A JP 2020034818 A JP2020034818 A JP 2020034818A JP 2020034818 A JP2020034818 A JP 2020034818A JP 2021141102 A JP2021141102 A JP 2021141102A
Authority
JP
Japan
Prior art keywords
region
storage device
semiconductor storage
conductor layer
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020034818A
Other languages
English (en)
Inventor
公志郎 清水
Kojiro Shimizu
公志郎 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020034818A priority Critical patent/JP2021141102A/ja
Priority to TW109127675A priority patent/TWI789613B/zh
Priority to CN202010914516.2A priority patent/CN113345901A/zh
Priority to US17/018,062 priority patent/US11729985B2/en
Publication of JP2021141102A publication Critical patent/JP2021141102A/ja
Priority to US18/327,973 priority patent/US20230309313A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】半導体記憶装置の製造コストを抑制する。【解決手段】実施形態の半導体記憶装置は、第１領域ＣＡ及び第２領域ＨＡと、複数の導電体層ＷＬと、第１及び第２部材ＳＬＴと、複数のピラーＭＰと、第３及び第４部材ＳＬＴＨと、を含む。第２領域は、第１乃至第３サブ領域を含むコンタクト領域ＨＰを含む。複数の導電体層は、下層から上層に向かって順に並んだ第１乃至第４導電体層を含む。第１導電体層は第１サブ領域内に、上方の導電体層と重ならないテラス部分を含む。第２導電体層は第３サブ領域内に、上方の導電体層と重ならないテラス部分を含む。第３導電体層は第１サブ領域内に、上方の導電体層と重ならないテラス部分を含む。第４導電体層は第３サブ領域内に、上方の導電体層と重ならないテラス部分を含む。複数の導電体層の第１サブ領域に設けられた部分と、複数の導電体層の第３サブ領域に設けられた部分とが、第２サブ領域を介して離れている。【選択図】図７

Description

本発明の実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許第９，８５３，０５０号明細書
半導体記憶装置の製造コストを抑制する。
実施形態の半導体記憶装置は、第１領域及び第２領域と、複数の導電体層と、第１部材、第２部材、第３部材、及び第４部材と、複数のピラーと、を含む。第１領域及び第２領域は、第１方向に並んでいる。複数の導電体層は、第１方向と交差する第２方向に絶縁体層を介して並んでいる。第１部材及び第２部材は、第１領域から第２領域にわたって第１方向に延伸し且つ複数の導電体層を分断し、第１方向及び第２方向のそれぞれと交差する第３方向に並んで配置される。複数のピラーは、第１領域における複数の導電体層を貫通して設けられる。第３部材及び第４部材は、第１部材と第２部材との間の第２領域内で、第１方向に延伸し且つ複数の導電体層を貫通し、第３方向に並んでいる。第１領域における複数のピラーと複数の導電体層との交差部分がメモリセルとして機能する。第２領域は、第３部材及び第４部材に挟まれ且つ第１方向に並んだ第１サブ領域と第２サブ領域と第３サブ領域とを含むコンタクト領域を含む。複数の導電体層は、下層から上層に向かって順に並んだ第１導電体層、第２導電体層、第３導電体層、及び第４導電体層を含む。第１導電体層は、第１サブ領域内に、複数の導電体層のうち第１導電体層の上方の導電体層と重ならない第１テラス部分を含む。第２導電体層は、第３サブ領域内に、複数の導電体層のうち第２導電体層の上方の導電体層と重ならない第２テラス部分を含む。第３導電体層は、第１サブ領域内に、複数の導電体層のうち第３導電体層の上方の導電体層と重ならない第３テラス部分を含む。第４導電体層は、第３サブ領域内に、複数の導電体層のうち第４導電体層の上方の導電体層と重ならない第４テラス部分を含む。第１乃至第４テラス部分のそれぞれから、少なくとも１つのコンタクトが第２方向に延伸するように設けられる。複数の導電体層の第１サブ領域に設けられた部分と、複数の導電体層の第３サブ領域に設けられた部分とが、第２サブ領域を介して離れている。
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのセル領域における平面レイアウトの一例を示す平面図。 図４のＶ−Ｖ線に沿ったメモリセルアレイのセル領域における断面構造の一例を示す断面図。 図５のＶＩ−ＶＩ線に沿ったメモリピラーの断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 図７のＶＩＩＩ−ＶＩＩＩ線に沿ったメモリセルアレイの引出領域における断面構造の一例を示す断面図。 図７のＩＸ−ＩＸ線に沿ったメモリセルアレイの引出領域における断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すフローチャート。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 図１１のＸＩＩ−ＸＩＩ線に沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 図１３のＸＩＶ−ＸＩＶ線に沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 図１５のＸＶＩ−ＸＶＩ線に沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態の比較例に係る半導体記憶装置における製造途中の断面構造の一例を示す断面図。 第１実施形態の第１変形例に係る半導体記憶装置の備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 第１実施形態の第２変形例に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態の第３変形例に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 図３８のＸＸＸＩＸ−ＸＸＸＩＸ線に沿ったメモリセルアレイの引出領域における断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の製造工程の一例を示すフローチャート。 第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態の第１変形例に係る半導体記憶装置の備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 第２実施形態の第２変形例に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第２実施形態の第３変形例に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信したデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果をデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体記憶装置を構成しても良い。このような半導体記憶装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイの回路構成
図２は、第１実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
ビット線ＢＬ０〜ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０〜ＷＬ７のそれぞれは、ブロックＢＬＫごとに設けられる。ソース線ＳＬは、複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。
［１−１−３］メモリセルアレイ１０の構造
以下に、第１実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために層間絶縁膜等の図示が適宜省略されている。
（メモリセルアレイの平面レイアウトについて）
図３は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例であり、４つのブロックＢＬＫ０〜ＢＬＫ３に対応する領域を抽出して示している。図３に示すように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向においてセル領域ＣＡと引出領域ＨＡとに分割される。また、メモリセルアレイ１０は、スリットＳＬＴ、ＳＬＴＨ、ＳＬＴＶ、及びＳＨＥを含んでいる。
セル領域ＣＡは、引出領域ＨＡと隣り合っている。セル領域ＣＡには、複数のＮＡＮＤストリングＮＳが形成される。引出領域ＨＡには、ＮＡＮＤストリングＮＳに接続されたワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される。
スリットＳＬＴ、ＳＨＥ、ＳＬＴＨ、及びＳＬＴＶのそれぞれは、内部に絶縁部材が埋め込まれた構造を有している。スリットＳＬＴ及びＳＨＥのそれぞれは、同じ配線層に設けられ且つ当該スリットを介して隣り合う導電体層間を分断している。
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられ、Ｙ方向に並んでいる。複数のスリットＳＬＴのそれぞれは、Ｘ方向においてセル領域ＣＡ及び引出領域ＨＡを横切っている。スリットＳＬＴは、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳを分断している。
複数のスリットＳＨＥは、隣り合うスリットＳＬＴの間のそれぞれに配置される。スリットＳＨＥは、Ｘ方向において引出領域の端部領域から延伸し、セル領域ＣＡを横切っている。スリットＳＨＥは、少なくとも選択ゲート線ＳＧＤを分断している。
複数のスリットＳＬＴＨのそれぞれは、引出領域ＨＡにおいて、Ｘ方向に延伸している。２つを１組としたスリットＳＬＴＨの組が、隣り合うスリットＳＬＴの間のそれぞれに配置される。スリットＳＬＴＨのそれぞれは、スリットＳＬＴ及びＳＨＥのそれぞれとは離れている。スリットＳＬＴＨは、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＳを分断している。
複数のスリットＳＬＴＶのそれぞれは、引出領域ＨＡにおいて、Ｙ方向に延伸している。２つを１組としたスリットＳＬＴＶの組が、隣り合うスリットＳＬＴの間の隣り合うスリットＳＬＴＨの間のそれぞれに配置される。スリットＳＬＴＶを挟む２つのスリットＳＬＴＨは、当該スリットＳＬＴＶのＹ方向における両端に接触している。１組のスリットＳＬＴＶは、スリットＳＬＴＨの中央部分付近に配置され、Ｘ方向に互いに離れている。
以下では、１組のスリットＳＬＴＨと、その１組のスリットＳＬＴＨの間に配置される１組のスリットＳＬＴＶとを含む部分を、はしご部ＨＰと呼ぶ。はしご部ＨＰにおいて、スリットＳＬＴＨとスリットＳＬＴＶの高さは、略等しい。
以上で説明したメモリセルアレイ１０の平面レイアウトでは、セル領域ＣＡにおいてスリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に並んでいる。そして、メモリセルアレイ１０には、例えば図３に示されたレイアウトがＹ方向に繰り返し配置される。
尚、隣り合うスリットＳＬＴの間に配置されるスリットＳＨＥの本数は、任意の本数に設計され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの本数に基づいて変化する。
（セル領域ＣＡにおけるメモリセルアレイ１０の構造について）
図４は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のセル領域ＣＡにおける詳細な平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。図４に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば隣り合うスリットＳＬＴ間の領域において、１９列の千鳥状に配置される。例えば、隣り合うスリットＳＬＴの間でＸ方向に並んだメモリピラーＭＰの一部は、スリットＳＨＥと重なって配置される。つまり、複数のメモリピラーＭＰは、スリットＳＨＥによって一部が分断され、隣り合う選択ゲート線ＳＧＤに接触したメモリピラーＭＰを含んでいる。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵごとに少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置されている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
尚、スリットＳＨＥと重なったメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２本の選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、図４を用いて説明した構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
図５は、図４のＶ−Ｖ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のセル領域ＣＡにおける断面構造の一例を示している。図５に示すように、メモリセルアレイ１０は、導電体層２１〜２５を含んでいる。導電体層２１〜２５は、半導体基板２０の上方に設けられる。
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、半導体基板２０と導電体層２１との間の絶縁体層には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成された複数の導電体層が積層された構造を有し、ソース線ＳＬとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含んでいる。
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばリンがドープされたシリコンを含んでいる。
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステンを含んでいる。
最上層の導電体層２３の上方に、絶縁体層と導電体層２４とが交互に積層される。例えば、最上層の導電体層２３と最下層の導電体層２４との間の絶縁体層は、隣り合う導電体層２３間の絶縁体層、及び隣り合う導電体層２４間の絶縁体層よりも厚く形成される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２４は、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含んでいる。
導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。導電体層２５は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｘ方向に沿って並んでいる。導電体層２５は、例えば銅を含んでいる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２４を貫通している。また、メモリピラーＭＰの各々は、例えばコア部材３０、半導体層３１、積層膜３２を含んでいる。
コア部材３０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材３０の上端は、最上層の導電体層２４よりも上層に含まれ、コア部材３０の下端は、導電体層２１が設けられた層内に含まれる。半導体層３１は、例えばコア部材３０の周囲を覆っている。メモリピラーＭＰの下部において、半導体層３１の一部は、導電体層２１に接触している。積層膜３２は、半導体層３１と導電体層２１とが接触した部分を除いて、半導体層３１の側面及び底面を覆っている。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。半導体層３１は、例えばシリコンを含んでいる。
メモリピラーＭＰ内の半導体層３１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、６本のメモリピラーＭＰのうち、２本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてスリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。１個の導電体層２５には、スリットＳＬＴ及びＳＨＥと、スリットＳＨＥに接触したメモリピラーＭＰとによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電体層２５の各々には、例えば隣り合うスリットＳＬＴ及びＳＨＥ間における１本のメモリピラーＭＰと、隣り合う２つのスリットＳＨＥ間における１本のメモリピラーＭＰとが電気的に接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２２〜２４を分断している。スリットＳＬＴの上端は、導電体層２４と導電体層２５との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含んでいる。スリットＳＬＴ内には、ライン状のコンタクトが形成されても良い。この場合、ライン状のコンタクトはソース線ＳＬに接続され、当該コンタクトと導電体層２２〜２４との間が絶縁される。
スリットＳＨＥは、例えばＸＺ平面に沿って広がった板状に形成され、積層された導電体層２４を分断している。スリットＳＨＥの上端は、導電体層２４と導電体層２５との間の層に含まれている。スリットＳＨＥの下端は、例えば最上層の導電体層２３と導電体層２４との間の層に含まれている。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。スリットＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差した部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差した部分が、選択トランジスタＳＴ１として機能する。
図６は、図５のＶＩ−ＶＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図５は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、メモリピラーＭＰの断面構造を示している。図６に示すように、積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
導電体層２３を含む層において、コア部材３０は、例えばメモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。トンネル絶縁膜３３は、半導体層３１の側面を囲っている。絶縁膜３４は、トンネル絶縁膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体層２３は、ブロック絶縁膜３５の側面を囲っている。
半導体層３１は、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネルとして使用される。トンネル絶縁膜３３及びブロック絶縁膜３５のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば窒化シリコン（ＳｉＮ）を含んでいる。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能する。
（引出領域におけるメモリセルアレイの構造について）
図７は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例であり、隣り合うブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。また、図７には、引出領域ＨＡの近傍におけるセル領域ＣＡの一部も示されている。
図７に示すように、引出領域ＨＡにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。引出領域ＨＡにおいて上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と類似している。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数のコンタクトＣＣ、及び複数の支持柱ＨＲを含んでいる。
選択ゲート線ＳＧＳ、及びワード線ＷＬ０〜ＷＬ７それぞれの、上層の配線層と重ならない部分は、はしご部ＨＰに設けられる。具体的には、はしご部ＨＰにおいて、１組のスリットＳＬＴＶを挟んで、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７それぞれのテラス部分と、ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６それぞれのテラス部分とが、向かい合って設けられる。そして、選択ゲート線ＳＧＳとワード線ＷＬ１との間、ワード線ＷＬ１とワード線ＷＬ３との間、ワード線ＷＬ３とワード線ＷＬ５との間、ワード線ＷＬ５とワード線ＷＬ７との間に、それぞれ段差が設けられる。同様に、ワード線ＷＬ０とワード線ＷＬ２との間、ワード線ＷＬ２とワード線ＷＬ４との間、ワード線ＷＬ４とワード線ＷＬ６との間に、それぞれ段差が設けられる。
はしご部ＨＰの構成は、次のように言い換えることも出来る。はしご部ＨＰは、選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７に対応する導電体層において、それぞれテラス部分が設けられて当該テラス部分上にコンタクトＣＣが形成されるコンタクト領域に相当する。はしご部ＨＰは、Ｘ方向に順に並んだ第１サブ領域、第２サブ領域、及び第３サブ領域を含む。第１サブ領域には、ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６それぞれのテラス部分が設けられる。第２サブ領域には、１組のスリットＳＬＴＶが設けられる。第３サブ領域には、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７それぞれのテラス部分が設けられる。第１サブ領域には、セル領域ＣＡから離れる方向に高くなる段差が設けられる。第３サブ領域には、セル領域ＣＡに近づく方向に高くなる段差が設けられる。
選択ゲート線ＳＧＳ及びワード線ＷＬそれぞれのテラス部分は、Ｘ方向における幅が略等しく設けられる。このＸ方向におけるテラス部分の幅を、以降“１テラス分”と呼ぶ。はしご部ＨＰに設けられる１組のスリットＳＬＴＶのＸ方向の間隔は、テラス部分のＸ方向の幅よりも広く設計される。
選択ゲート線ＳＧＤそれぞれの、上層の配線層と重ならない部分は、引出領域ＨＡ内且つセル領域ＣＡと引出領域ＨＡとの境界の近傍に設けられる。選択ゲート線ＳＧＤに対応する導電体層それぞれのテラス部分は、Ｘ方向に段差を有して設けられる。
また、本例において、同一のブロックＢＬＫで同じ層に設けられた選択ゲート線ＳＧＳ及びワード線ＷＬは、引出領域ＨＡのはしご部ＨＰの周囲の領域を介して電気的に接続されている。言い換えると、選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７のそれぞれは、はしご部ＨＰにおいて、スリットＳＬＴＨ及びＳＬＴＶによって分断された部分を有しているが、はしご部ＨＰの周囲を迂回して連続的に設けられている。
複数のコンタクトＣＣは、引出領域ＨＡにおいて、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれのテラス部分上にそれぞれ設けられる。ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれは、対応するコンタクトＣＣを介してロウデコーダモジュール１５に電気的に接続される。
複数の支持柱ＨＲは、引出領域ＨＡにおいて、スリットＳＬＴ、ＳＬＴＨ、及びＳＬＴＶが形成される領域と、コンタクトＣＣが形成される領域とを除いた領域に適宜配置される。支持柱ＨＲは、Ｚ方向に延伸したホール内に絶縁部材が埋め込まれた構造を有し、積層された配線層、例えばワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤを貫通している。
図８は、図７のＶＩＩＩ―ＶＩＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図８には、引出領域ＨＡの近傍におけるセル領域ＣＡの一部も示されている。図８に示すように、引出領域ＨＡでは、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤに対応する複数の導電体層の一部が階段状に設けられる。すなわち、図示された領域には、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＳ及びＳＧＤに対応する複数のテラス部分が含まれている。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数の導電体層２６を含んでいる。
選択ゲート線ＳＧＳ並びにワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７それぞれのテラス部分の組と、ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６それぞれのテラス部分の組とが、１組のスリットＳＬＴＶを挟んで向かい合って設けられる。そして、Ｘ方向に隣り合うテラス部分によって、導電体層２３の２層分の段差が形成されている。また、選択ゲート線ＳＧＤに対応する導電体層２４それぞれのテラス部分が、Ｘ方向に並んで設けられる。そして、Ｘ方向に隣り合うテラス部分によって、導電体層２４の１層分の段差が形成されている。
選択ゲート線ＳＧＳに対応する導電体層２２と、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する８層の導電体層２３と、選択ゲート線ＳＧＤに対応する３層の導電体層２４とのそれぞれのテラス部分上に、それぞれ１本のコンタクトＣＣが設けられている。各コンタクトＣＣ上には、１個の導電体層２６が設けられ、電気的に接続される。各導電体層２６は、例えば導電体層２５と同じ配線層に含まれている。
支持柱ＨＲは、Ｚ方向に延伸して設けられ、例えば導電体層２２〜２４を貫通している。支持柱ＨＲの上端は、例えば導電体層２４と導電体層２５との間の層に含まれている。支持柱ＨＲの下端は、例えば導電体層２２よりも下層に含まれている。尚、支持柱ＨＲは、少なくとも１つの導電体層２３を貫通し、支持柱ＨＲの下端が導電体層２２まで到達していれば良い。支持柱ＨＲの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。
図９は、図７のＩＸ−ＩＸ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図９に示された断面は、ワード線ＷＬ０のテラス部分を含んでいる。
図９に示すように、１組のスリットＳＬＴＨに挟まれた領域において、選択ゲート線ＳＧＳに対応する導電体層２２と、ワード線ＷＬ０のテラス部分に対応する導電体層２３とが設けられ、ワード線ＷＬ０よりも上の層には導電体層２３が設けられていない。当該導電体層２３が設けられていない層には、それぞれ絶縁層が形成されている。
一方で、Ｙ方向に隣り合うスリットＳＬＴとスリットＳＬＴＨとの間には、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３が設けられている。つまり、ワード線ＷＬ０〜ＷＬ７に対応する複数の導電体層２３が設けられた領域と、導電体層２３のテラス部分が設けられた領域とが、スリットＳＬＴＨを境界として分かれている。
そして、はしご部ＨＰ内でセル領域ＣＡから遠い方にテラス部分が設けられた導電体層２３は、スリットＳＬＴＨの周辺部分、すなわちスリットＳＬＴ及びＳＬＴＨ間に設けられた導電体層２３を介して、セル領域ＣＡ内の導電体層２３と連続的に設けられる。また、当該領域において、複数の支持柱ＨＲと、スリットＳＬＴＨとのそれぞれの高さは、スリットＳＬＴの高さよりも低い。
［１−２］製造方法
以下に、図１０を適宜参照して、第１実施形態に係る半導体記憶装置１を形成するまでの一連の製造工程の一例について説明する。図１０は、第１実施形態に係る半導体記憶装置１の製造工程の一例を示すフローチャートである。図１１〜図３３のそれぞれは、第１実施形態に係る半導体記憶装置１の製造工程における、引出領域ＨＡを含む領域の断面構造の一例を示している。
まず、図１１及び図１２に示すように、積層配線部の犠牲部材５０及び５１が積層され（ステップＳ１０）、メモリピラーＭＰ及び支持柱ＨＲが形成される（ステップＳ１１）。具体的には、半導体基板２０上に、絶縁体層４０、導電体層２１、及び絶縁体層４１が順に形成される。絶縁体層４１上に、犠牲部材５０及び絶縁体層４２が交互に積層される。最上層の犠牲部材５０上に、絶縁体層４３が形成される。絶縁体層４３の厚さは、絶縁体層４２よりも厚い。絶縁体層４３上に、犠牲部材５１及び絶縁体層４４が交互に積層される。最上層の犠牲部材５１上に、絶縁体層４５が形成される。
導電体層２１が、ソース線ＳＬに対応している。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。絶縁体層４０、４１、４２、４３、４４、及び４５のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。犠牲部材５０が、選択ゲート線ＳＧＳ及びワード線ＷＬに対応している。例えば、犠牲部材５０が積層される層の数が、積層される選択ゲート線ＳＧＳ及びワード線ＷＬの本数に対応している。犠牲部材５１が、選択ゲート線ＳＧＤに対応している。例えば、犠牲部材５１が積層される層の数が、積層される選択ゲート線ＳＧＤの本数に対応している。犠牲部材５０及び５１のそれぞれは、例えば窒化シリコン（ＳｉＮ）を含んでいる。
そして、フォトリソグラフィ等によって、メモリピラーＭＰ及び支持柱ＨＲに対応する領域が開口したマスクが作成される。それから、形成されたマスクを用いた異方性エッチングによって、メモリピラーＭＰ及び支持柱ＨＲを形成するための空間が形成される。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。そして、設けられた空間にメモリピラーＭＰ及び支持柱ＨＲが形成される。メモリピラーＭＰは、セル領域ＣＡにおいて、例えば千鳥状に配置される。支持柱ＨＲは、引出領域ＨＡに配置される。また、支持柱ＨＲは、引出領域ＨＡのはしご部ＨＰにおいて、スリットＳＬＴＨ及びＳＬＴＶが設けられる領域と重ならないように配置される。
次に、図１３及び図１４に示すように、はしご形スリットＨＳＬＴが形成される（ステップＳ１２）。はしご形スリットＨＳＬＴは、スリットＳＬＴＨ及びＳＬＴＶが設けられる領域に設けられる開口部分に対応している。具体的には、まずフォトリソグラフィ等によって、はしご形スリットＨＳＬＴに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、はしご形スリットＨＳＬＴが形成される。
本工程で形成されるはしご形スリットＨＳＬＴは、犠牲部材５０及び５１、並びに絶縁体層４１、４２、４３、４４、及び４５を貫通し、はしご形スリットＨＳＬＴの底部は、例えば導電体層２１の表面で停止する。はしご形スリットＨＳＬＴの底部は、少なくとも最下層の犠牲部材５０を貫通していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
次に、図１５及び図１６に示すように、はしご形スリットＨＳＬＴ内に犠牲部材５２が埋め込まれる（ステップＳ１３）。具体的には、まずはしご形スリットＨＳＬＴ内が埋まるように、犠牲部材５２が形成される。そしてはしご形スリットＨＳＬＴ外に形成された犠牲部材５２が、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去される。犠牲部材５２は、例えばアモルファスシリコンである。なお、犠牲部材５２は、例えばカーボンを主成分とするカーボン膜であってもよい。
次に、図１７及び図１８に示すように、スリットＳＬＴＨ内の犠牲部材５２が除去される（ステップＳ１４）。具体的には、まず図１７に示すように、例えばフォトリソグラフィ等によって、スリットＳＬＴＨに対応する領域が開口したレジストＲＥＧ１が形成される。そして、レジストＲＥＧ１を用いた異方性エッチングによって、スリットＳＬＴＨ内の犠牲部材５２が除去される。そして、例えばＣＭＰによってレジストＲＥＧ１が除去される。その結果、図１８に示すように、スリットＳＬＴＨに対応する空間が設けられる。
次に、図１９及び図２０に示すように、スリットＳＬＴＨ内に絶縁体５３が埋め込まれる（ステップＳ１５）。具体的には、まずスリットＳＬＴＨ内が埋まるように、絶縁体５３が形成される。そしてスリットＳＬＴＨ外に形成された絶縁体５３が、例えばＣＭＰによって除去される。絶縁体５３は、例えば酸化シリコンである。
次に、図２１に示すように、スリットＳＬＴＶ内の犠牲部材５２の一部が、犠牲部材５２の上端が絶縁体層４３のレベル（高さ）になるまで、除去される（ステップＳ１６）。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴＶに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴＶ内の犠牲部材５２が、犠牲部材５２の上端が、絶縁体層４３のレベルに含まれるまで除去される。
次に、図２２及び図２３に示すように、一方のスリットＳＬＴＶ内の犠牲部材５２が、１ペア（１層の犠牲部材５０と１層の絶縁体層４２との組）分除去される（ステップＳ１７）。具体的には、まず図２２に示すように、例えばフォトリソグラフィ等によって、一方のスリットＳＬＴＶに対応する領域が開口したレジストＲＥＧ２が形成される。そして、図２３に示すように、レジストＲＥＧ２を用いた異方性エッチングによって、一方のスリットＳＬＴＶ内の犠牲部材５２が、Ｚ方向に１ペア分除去される。そして、例えばＣＭＰによってレジストＲＥＧ２が除去される。
次に、図２４に示すように、スリットＳＬＴＶを介して、隣り合うスリットＳＬＴ間且つ隣り合うスリットＳＬＴＨ間の犠牲部材５０及び５１が１テラス分除去される（ステップＳ１８）。具体的には、例えばスリットＳＬＴＶを介したウェットエッチングによって、犠牲部材５０及び５１が選択的に除去される。ウェットエッチングの時間を管理することで、犠牲部材５０及び５１がＸ方向に１テラス分除去されたところで、本工程のウェットエッチングは終了する。犠牲部材５０及び５１が除去された構造体は、複数の支持柱ＨＲによってその立体構造が維持される。
次に、犠牲部材５０及び５１を除去する処理が、所定の回数行われたかが確認される（ステップＳ１９）。回数が所定の回数に満たない場合（ステップＳ１９、ＮＯ）、ステップＳ２０の処理が実行される。
ステップＳ２０では、図２５に示すように、１組のスリットＳＬＴＶ内の犠牲部材５２が、２ペア分除去される。具体的には、例えばフォトリソグラフィ等によって、１組のスリットＳＬＴＶに対応する領域が開口したレジストが形成される。そして、レジストを用いた異方性エッチングによって、スリットＳＬＴＶ内の犠牲部材５２が、Ｚ方向に２ペア分除去される。そして、例えばＣＭＰによってレジストが除去される。
次に、ステップＳ１８が再び実行される。具体的には、図２６に示すように、スリットＳＬＴＶを介して、隣り合うスリットＳＬＴ間且つ隣り合うスリットＳＬＴＨ間の犠牲部材５０及び５１がＸ方向に１テラス分除去される（ステップＳ１８）。
次に、ステップＳ１９が再び実行され、犠牲部材５０及び５１を除去する処理が、所定の回数行われたかが確認される。ステップＳ１８とステップＳ２０とが繰り返し実行され、所定の回数行われると（ステップＳ１８、ＹＥＳ）、図２７に示すように、犠牲部材５０及び５１の加工が完了し、ステップＳ２１の処理が実行される。
ステップＳ２１では、図２８に示すように、スリットＳＬＴＶに絶縁体５４が形成される。具体的には、スリットＳＬＴＶ内及びスリットＳＬＴＶを介したウェットエッチングによって得られた空間内に絶縁体５４が形成される。
次に、図２９に示すように、犠牲部材５１の階段構造が形成される（ステップＳ２２）。具体的には、まずフォトリソグラフィ等によって、セル領域ＣＡと、セル領域ＣＡと隣接する引出領域ＨＡの端部とを覆うマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、引出領域ＨＡのマスクに覆われていない領域において、最上層の絶縁体層４４及び４５、並びに最上層の犠牲部材５１が除去される。そして、セル領域ＣＡと隣接する引出領域ＨＡの端部において、マスクのスリミングと異方性エッチングを絶縁体層４３が形成されている層に達するまで繰り返し行い、犠牲部材５１の階段構造が形成される。そして、異方性エッチングで生じた段差に絶縁体層６０が形成され、例えばＣＭＰによって平坦化される。
次に、図３０及び図３１に示すように、積層配線部の置換処理が実行される（ステップＳ２３）。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴが形成される。そして、スリットＳＬＴを介したウェットエッチングによって、犠牲部材５０及び５１が選択的に除去される。犠牲部材５０及び５１が除去された構造体は、複数の支持柱ＨＲや複数のメモリピラーＭＰ等によってその立体構造が保持される。そして、例えばＣＶＤ（Chemical Vapor Deposition）によって、犠牲部材５０及び５１が除去された空間に導電体が埋め込まれる。それから、エッチバック処理によって、スリットＳＬＴ内部に形成された導電体と、支持柱ＨＲの上端及びメモリピラーＭＰの上端よりも上に形成された導電体とが、それぞれ除去される。そして、スリットＳＬＴには絶縁体が埋め込まれる。
これにより、選択ゲート線ＳＧＳに対応する導電体層２２と、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３と、選択ゲート線ＳＧＤに対応する複数の導電体層２４とが形成される。
次に、図３２に示すように、スリットＳＨＥが形成される（ステップＳ２４）。具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥが形成される。そして、スリットＳＨＥには、絶縁体が埋め込まれる。
本工程で形成されるスリットＳＨＥは、最下層の導電体層２４を貫通し、スリットＳＨＥの底部は、例えば絶縁体層４３が設けられた層内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。
次に、図３３に示すように、複数のコンタクトＣＣが形成される（ステップＳ２５）。具体的には、はしご部ＨＰに設けられた選択ゲート線ＳＧＳ並びにワード線ＷＬ０〜ＷＬ７それぞれのテラス部分上と、選択ゲート線ＳＧＤそれぞれの階段部分上に、コンタクトＣＣが構成される。
以上で説明した第１実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰ、支持柱ＨＲ、ソース線ＳＬ、選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤ、コンタクトＣＣのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番は問題が生じない範囲で入れ替えられても良い。
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１によれば、半導体記憶装置１の製造コストを抑制することができる。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。
メモリセルが三次元に積層された半導体記憶装置では、例えばワード線ＷＬとして使用される板状の配線が積層され、各層ごとに設けられたテラス部分上にコンタクトを設けることで、ワード線とロウデコーダモジュール１５との間を接続している。
各層ごとにテラス部分を設ける方法として、スリミングとエッチングを繰り返し、階段状の構造を設ける場合が考えられる。図３４は、第１実施形態の比較例に係る半導体記憶装置１における製造途中の断面構造の一例であり、積層配線が形成される引出領域ＨＡの一部を簡略化して示している。図３４の（１）〜（３）は、階段状の構造を設ける代表的な工程に対応している。
まず、図３４の（１）に示すように、半導体基板ＳＵＢ上に、絶縁体と犠牲部材ＳＭとが交互に積層される。次に、図３４の（２）に示すように、スリミング及びエッチングの繰り返し処理が行われる。簡潔に述べると、マスクの縮小と、異方性エッチングとが繰り返され、階段状の構造が設けられる。最後に、図３４の（３）に示すように、絶縁体の埋め込み及び平坦化処理が行われる。
第１実施形態の比較例に係る半導体記憶装置１では、スリミング及びエッチングの繰り返し処理において、テラス部分の上方の構造が除去される。そして、テラス部分の上方に生じた空間が、絶縁体で埋め戻される。このように、第１実施形態の比較例に係る半導体記憶装置１では、異方性エッチングで除去し絶縁体で埋め戻す部分が大きい。つまり、異方性エッチング及び絶縁体で埋め戻す工程によるコストが大きくなり得る。
これに対して、第１実施形態に係る半導体記憶装置１では、はしご部ＨＰにおいて、向かい合った階段構造が、各テラス部分の上方の絶縁体層を除去することなく設けられる。また、階段構造を設けるために犠牲部材５０を除去する工程が、ウェットエッチングによって行われる。そして、犠牲部材５０が除去された空間が、絶縁体層で埋め戻される。
このため、第１実施形態に係る半導体記憶装置１では、エッチングで除去される犠牲部材の量と、絶縁体で埋め戻す量との双方が、第１実施形態の比較例に係る半導体記憶装置１と比べて少なく抑えられている。その結果、第１実施形態に係る半導体記憶装置１は、エッチング及び絶縁体で埋め戻す工程による製造コストを抑制することが出来る。
また、第１実施形態の比較例に係る半導体記憶装置１では、引出領域ＨＡ内のテラス部分を形成した後に引出領域ＨＡ内を絶縁体で埋め戻す際に、セル領域ＣＡ内の構造体の上方にも絶縁体が形成され得る。このため、例えばＣＭＰで平坦化をする際に、除去する絶縁体の量の違いや下地の構造の違いから、平坦化処理のばらつきが生じ得る。この結果、例えば引出領域ＨＡとセル領域ＣＡとの間で、段差が生じ得る。
これに対して、第１実施形態に係る半導体記憶装置１では、引出領域ＨＡ内のテラス部分を形成した後に絶縁体５４を埋め戻す量が、第１実施形態の比較例よりも少ない。また、引出領域ＨＡ内で、セル領域ＣＡ内と同様に犠牲部材５０と絶縁体層４２との積層構造が残る領域が多くなる。このため、第１実施形態に係る半導体記憶装置１では、第１実施形態の比較例に係る半導体記憶装置１と比べて、ＣＭＰで平坦化をする際に、除去する絶縁体の量や下地の構造の差異を小さくすることが出来る。
これにより、第１実施形態に係る半導体記憶装置１では、ＣＭＰによる平坦化のばらつきが抑制され、セル領域ＣＡと引出領域ＨＡとの間で段差の発生が抑制され得る。その結果、第１実施形態に係る半導体記憶装置１は、段差の発生に伴う不良の発生を抑制することが出来、歩留まりを改善することが出来る。
また、第１実施形態に係る半導体記憶装置１の製造方法では、図１０を参照して説明したステップＳ１７の工程において、１組のスリットＳＬＴＶにおいて、犠牲部材５２の高さに１ペア分の差を設けている。そして、図１０を参照して説明したステップＳ１８及びＳ２０を繰り返すたびに、１組のスリットＳＬＴＶを挟んで、お互いに異なる層のテラス部分が向かい合って同時に形成される。つまり、２層分のテラス部分が同時に形成される。
このため、第１実施形態に係る半導体記憶装置１の製造方法は、１層分のテラス部分を形成する工程を繰り返す場合と比べて、工程数を抑制することが出来る。つまり、第１実施形態に係る半導体記憶装置１は、製造コストを抑制することが出来る。
［１−４］第１実施形態の変形例
第１実施形態に係る半導体記憶装置１は、種々の変形が可能である。以下に、第１実施形態の第１変形例、第２変形例、及び第３変形例について順に説明する。
（第１実施形態の第１変形例）
図３５は、第１実施形態の第１変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例であり、図７と同様の領域を示している。図３５に示すように、第１実施形態の第１変形例に係る半導体記憶装置１は、第１実施形態に対してはしご部ＨＰの配置が異なる。
具体的には、第１実施形態の第１変形例に係る半導体記憶装置１では、はしご部ＨＰが、ブロックＢＬＫ０及びＢＬＫ１の組、ブロックＢＬＫ２及びＢＬＫ３の組、…、ブロックＢＬＫ（ｎ−１）及びＢＬＫｎの組のそれぞれに設けられる。そして、はしご部ＨＰは、例えばブロックＢＬＫ０及びＢＬＫ１間のスリットＳＬＴにまたがって配置される。言い換えると、はしご部ＨＰは１組のブロックＢＬＫにまたがって配置される。そして、はしご部ＨＰ内の１組のスリットＳＬＴＶが、組み合わされた２つのブロックＢＬＫの境界に設けられたスリットＳＬＴによって分断される。
また、はしご部ＨＰに設けられる選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７それぞれのテラス部分は、スリットＳＬＴによって分断される。具体的には、はしご部ＨＰのうち、ブロックＢＬＫ０に設けられるテラス部分は、ブロックＢＬＫ０の選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７それぞれに対応する。同様に、はしご部ＨＰのうち、ブロックＢＬＫ１に設けられるテラス部分は、ブロックＢＬＫ１の選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７それぞれに対応する。選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７それぞれのテラス部分上には、ブロックＢＬＫ０及びＢＬＫ１にそれぞれ対応して、２つのコンタクトＣＣが形成される。その他の構成は、第１実施形態と同様である。
以上のように、第１実施形態の第１変形例に係る半導体記憶装置１では、１つのはしご部ＨＰによって、２つのブロックＢＬＫに対応するテラス部分が形成されている。つまり、第１実施形態の第１変形例に係る半導体記憶装置１は、ブロックＢＬＫごとにはしご部ＨＰを配置する場合と比べて、はしご部ＨＰの配置に要する面積を抑制することが出来る。これにより、第１実施形態の第１変形例に係る半導体記憶装置１は、製造コストの増加を抑制することが出来る。
また、第１実施形態の第１変形例に係る半導体記憶装置１では、スリットＳＬＴが、はしご部ＨＰの１組のスリットＳＬＴＨの間に配置されている。このため、第１実施形態の第１変形例では、ステップＳ２３の積層配線部の置換処理時において、１組のスリットＳＬＴＨに挟まれた領域内の犠牲部材５０及び５１を除去するための時間が、第１実施形態よりも短縮され得る。従って、第１実施形態の第１変形例に係る半導体記憶装置１は、積層配線部の置換処理にかかるコストを第１実施形態よりも抑制することが出来る。
（第１実施形態の第２変形例）
図３６は、第１実施形態の第２変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例であり、図３と同様の領域を示している。図３６に示すように、第１実施形態の第２変形例に係る半導体記憶装置１は、第１実施形態に対してはしご部ＨＰの配置が異なる。
具体的には、第１実施形態の第２変形例に係る半導体記憶装置１は、メモリセルアレイ１０の平面レイアウトにおいて、Ｘ方向に引出領域ＨＡ１と、セル領域ＣＡと、引出領域ＨＡ２とに分割される。セル領域ＣＡは、Ｘ方向において、引出領域ＨＡ１及びＨＡ２に挟まれている。はしご部ＨＰは、ブロックＢＬＫごとに、引出領域ＨＡ１又は引出領域ＨＡ２のいずれかに、交互に配置される。
具体的には、図３６に示した例では、はしご部ＨＰは、引出領域ＨＡ１において、偶数のブロックＢＬＫに設けられ、引出領域ＨＡ２において、奇数のブロックＢＬＫに設けられる。そして、選択ゲート線ＳＧＳ及びワード線ＷＬそれぞれのコンタクトは、はしご部ＨＰに設けられる。例えば、図３６に示した例では、偶数のブロックＢＬＫでは引出領域ＨＡ１に設けられたはしご部ＨＰにコンタクトが設けられ、奇数のブロックＢＬＫでは引出領域ＨＡ２に設けられたはしご部ＨＰにコンタクトが設けられる。第１実施形態の第２変形例に係る半導体記憶装置１におけるその他の構成は、第１実施形態と同様である。
以上のように、メモリセルアレイ１０には、複数の引出領域ＨＡが設けられていても良い。また、はしご部ＨＰは、ブロックＢＬＫごとに少なくとも１つずつ配置されていれば良い。このような場合においても、第１実施形態の第２変形例に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来る。
（第１実施形態の第３変形例）
図３７は、第１実施形態の第３変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例であり、図３と同様の領域を示している。図３７に示すように、第１実施形態の第３変形例に係る半導体記憶装置１は、第１実施形態に対してはしご部ＨＰの配置が異なる。
具体的には、第１実施形態の第３変形例に係る半導体記憶装置１は、メモリセルアレイ１０の平面レイアウトにおいて、Ｘ方向にセル領域ＣＡ１と、引出領域ＨＡと、セル領域ＣＡ２とに分割される。セル領域ＣＡ１及びＣＡ２は、Ｘ方向において、引出領域ＨＡを挟んで配置される。引出領域ＨＡには、セル領域ＣＡ１及びＣＡ２で共用されるはしご部ＨＰが設けられる。
より具体的には、例えばセル領域ＣＡ１におけるワード線ＷＬ０と、セル領域ＣＡ２におけるワード線ＷＬ０とは、引出領域ＨＡにおいて共通接続され、はしご部ＨＰに設けられたワード線ＷＬ０のテラス部分に設けられたコンタクトを介して、ロウデコーダモジュール１５と接続される。第１実施形態の第３変形例に係る半導体記憶装置１におけるその他の構成は、第１実施形態と同様である。
以上のように、引出領域ＨＡが複数のセル領域ＣＡに挟まれ、メモリセルアレイ１０の中間部分に配置されても良い。このような場合においても、第１実施形態の第３変形例に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来る。
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、１つの引出領域ＨＡ内で、ブロックＢＬＫごとに複数のはしご部ＨＰを備える。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
［２−１］構成
図３８は、第２実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例であり、隣り合うブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。
図３８に示すように、第２実施形態に係る半導体記憶装置１は、引出領域ＨＡにおいて、複数のはしご部ＨＰ１及びＨＰ２を含む。はしご部ＨＰ１及びＨＰ２は、ブロックＢＬＫごとに、Ｘ方向に並び且つ離れて設けられる。はしご部ＨＰ１のスリットＳＬＴＨと、はしご部ＨＰ２のスリットＳＬＴＨとは、離れて設けられる。
はしご部ＨＰ１は、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ２、ＷＬ３、ＷＬ６及びＷＬ７のそれぞれのテラス部分を含んでいる。はしご部ＨＰ１において、選択ゲート線ＳＧＳ、並びにワード線ＷＬ３及びＷＬ７それぞれのテラス部分と、ワード線ＷＬ２及びＷＬ６それぞれのテラス部分とは、スリットＳＬＴＶ１及びＳＬＴＶ２を挟んで向かい合っている。具体的には、はしご部ＨＰ１には、ワード線ＷＬ６のテラス部分と、ワード線ＷＬ２のテラス部分と、スリットＳＬＴＶ２と、スリットＳＬＴＶ１と、選択ゲート線ＳＧＳのテラス部分と、ワード線ＷＬ３のテラス部分と、ワード線ＷＬ７のテラス部分とが、Ｘ方向にこの順番に配置される。
はしご部ＨＰ２は、例えばワード線ＷＬ０、ＷＬ１、ＷＬ４及びＷＬ５のそれぞれのテラス部分を含んでいる。はしご部ＨＰ２において、ワード線ＷＬ１及びＷＬ５それぞれのテラス部分と、ワード線ＷＬ０及びＷＬ４それぞれのテラス部分とが、スリットＳＬＴＶ３及びＳＬＴＶ４を挟んで向かい合っている。具体的には、はしご部ＨＰ２には、ワード線ＷＬ４のテラス部分と、ワード線ＷＬ０のテラス部分と、スリットＳＬＴＶ４と、スリットＳＬＴＶ３と、ワード線ＷＬ１のテラス部分と、ワード線ＷＬ５のテラス部分とが、Ｘ方向にこの順番に配置される。
図３９は、図３８のＸＸＸＩＸ−ＸＸＸＩＸ線に沿った断面図であり、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図３９に示すように、引出領域ＨＡでは、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤに対応する複数の導電体層の一部が階段状に設けられる。すなわち、図示された領域には、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＳに対応する複数のテラス部分が含まれている。
はしご部ＨＰ１において、選択ゲート線ＳＧＳ、並びにワード線ＷＬ３及びワード線ＷＬ７それぞれのテラス部分の組と、ワード線ＷＬ２及びＷＬ６それぞれのテラス部分の組とが、スリットＳＬＴＶ１及びＳＬＴＶ２の組を挟んで向かい合って設けられる。そして、Ｘ方向に隣り合うテラス部分によって、導電体層２３の４層分の段差が形成されている。
はしご部ＨＰ２において、ワード線ＷＬ１及びＷＬ５それぞれのテラス部分の組と、ワード線ＷＬ０及びＷＬ４それぞれのテラス部分の組とが、スリットＳＬＴＶ３及びＳＬＴＶ４の組を挟んで向かい合って設けられる。そして、Ｘ方向に隣り合うテラス部分によって、導電体層２３の４層分の段差が形成されている。
はしご部ＨＰ１及びＨＰ２の構成は、次のように言い換えることも出来る。はしご部ＨＰ１は、Ｘ方向に順に並んだ第１サブ領域、第２サブ領域、及び第３サブ領域を含む。はしご部ＨＰ１の第１サブ領域には、ワード線ＷＬ２及びＷＬ６それぞれのテラス部分が設けられる。はしご部ＨＰ１の第２サブ領域には、スリットＳＬＴＶ１及びＳＬＴＶ２が設けられる。はしご部ＨＰ１の第３サブ領域には、選択ゲート線ＳＧＳ、並びにワード線ＷＬ３及びＷＬ７それぞれのテラス部分が設けられる。はしご部ＨＰ２は、Ｘ方向に順に並んだ第１サブ領域、第２サブ領域、及び第３サブ領域を含む。はしご部ＨＰ２の第１サブ領域には、ワード線ＷＬ０及びＷＬ４それぞれのテラス部分が設けられる。はしご部ＨＰ２の第２サブ領域には、スリットＳＬＴＶ３及びＳＬＴＶ４が設けられる。はしご部ＨＰ２の第３サブ領域には、ワード線ＷＬ１及びＷＬ５それぞれのテラス部分が設けられる。はしご部ＨＰ１の第１サブ領域及びはしご部ＨＰ２の第１サブ領域には、セル領域ＣＡから離れる方向に高くなる段差が設けられる。はしご部ＨＰ１の第３サブ領域及びはしご部ＨＰ２の第３サブ領域には、セル領域ＣＡに近づく方向に高くなる段差が設けられる。
第２実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。
［２−２］製造方法
以下に、図４０を適宜参照して、第２実施形態に係る半導体記憶装置１を形成するまでの一連の製造工程の一例について説明する。図４０は、第２実施形態に係る半導体記憶装置１の製造工程の一例を示すフローチャートである。図４１〜図４６のそれぞれは、第２実施形態に係る半導体記憶装置１の製造工程における、引出領域ＨＡを含む領域の断面構造の一例を示している。
ステップＳ１０〜Ｓ１５の工程については、第１実施形態と同様である。図４１は、ステップＳ１５までの工程を終えた状態であり、はしご部ＨＰ１に設けられたスリットＳＬＴＶ１及びＳＬＴＶ２、並びにはしご部ＨＰ２に設けられたスリットＳＬＴＶ３及びＳＬＴＶ４のそれぞれに、犠牲部材５２が埋め込まれている。
次に、図４２に示すように、絶縁体層４３のレベルまで犠牲部材５２が除去される（ステップＳ３０）。具体的には、例えばフォトリソグラフィ等によって、スリットＳＬＴＶに対応する領域が開口したレジストが形成される。そして、レジストを用いた異方性エッチングによって、スリットＳＬＴＶ内の犠牲部材５２が、絶縁体層４３のレベルに含まれるまで除去される。そして、例えばＣＭＰによってレジストが除去される。
次に、図４３に示すように、スリットＳＬＴＶ１〜ＳＬＴＶ４それぞれに埋め込まれた犠牲部材５２が、異なる高さに加工される（ステップＳ３１）。具体的には、例えばフォトリソグラフィ等によって、スリットＳＬＴＶ２〜ＳＬＴＶ４に対応する領域が開口したレジストが形成される。そして、レジストを用いた異方性エッチングによって、スリットＳＬＴＶ２〜ＳＬＴＶ４内の犠牲部材５２が、１ペア分除去される。そして、例えばＣＭＰによってレジストが除去される。続いて、例えばフォトリソグラフィ等によって、スリットＳＬＴＶ３及びＳＬＴＶ４に対応する領域が開口したレジストが形成される。そして、レジストを用いた異方性エッチングによって、スリットＳＬＴＶ３及びＳＬＴＶ４内の犠牲部材５２が、１ペア分除去される。そして、例えばＣＭＰによってレジストが除去される。続いて、例えばフォトリソグラフィ等によって、スリットＳＬＴＶ４に対応する領域が開口したレジストが形成される。そして、レジストを用いた異方性エッチングによって、スリットＳＬＴＶ４内の犠牲部材５２が、１ペア分除去される。そして、例えばＣＭＰによってレジストが除去される。このようにして、スリットＳＬＴＶ１〜ＳＬＴＶ４それぞれに埋め込まれた犠牲部材５２の高さが、異なる高さに加工される。
次に、図４４に示すように、スリットＳＬＴＶ１〜ＳＬＴＶ４を介して、隣り合うスリットＳＬＴ間且つ隣り合うスリットＳＬＴＨ間の犠牲部材５０及び５１が１テラス分除去される（ステップＳ３２）。具体的には、例えばスリットＳＬＴＶ１〜ＳＬＴＶ４を介したウェットエッチングによって、犠牲部材５０及び５１が選択的に除去される。ウェットエッチングの時間を管理することで、犠牲部材５０及び５１がＸ方向に１テラス分除去されたところで、本工程のウェットエッチングは終了する。
次に、犠牲部材５０及び５１を除去する処理が、所定の回数行われたかが確認される（ステップＳ３３）。回数が所定の回数に満たない場合（ステップＳ３３、ＮＯ）、ステップＳ３４の処理が実行される。
ステップＳ３４では、図４５に示すように、スリットＳＬＴＶ１〜ＳＬＴＶ４内の犠牲部材５２が４ペア分除去される。具体的には、例えばフォトリソグラフィ等によって、スリットＳＬＴＶ１〜ＳＬＴＶ４に対応する領域が開口したレジストが形成される。そして、レジストを用いた異方性エッチングによって、スリットＳＬＴＶ１〜ＳＬＴＶ４内の犠牲部材５２が、Ｚ方向に４ペア分除去される。そして、例えばＣＭＰによってレジストが除去される。
次に、ステップＳ３２が再び実行される。具体的には、図４６に示すように、スリットＳＬＴＶを介して、犠牲部材５０及び５１がＸ方向に１テラス分除去される（ステップＳ３２）。
次に、ステップＳ３３が再び実行され、犠牲部材５０及び５１を除去する処理が、所定の回数行われたかが確認される。ステップＳ３２とステップＳ３４とが繰り返し実行され、所定の回数行われると（ステップＳ３３、ＹＥＳ）、犠牲部材５０及び５１の加工が完了し、ステップＳ２１の処理が実行される。
ステップＳ２１以降の工程は、第１実施形態と同様である。
［２−３］第２実施形態の効果
以上で説明した第２実施形態に係る半導体記憶装置１によれば、第１実施形態と同様に、半導体記憶装置１の製造コストを抑制することができる。
第２実施形態に係る半導体記憶装置１の製造方法では、図４０を参照して説明したステップＳ３１の工程において、スリットＳＬＴＶ１乃至ＳＬＴＶ４において、犠牲部材５２の高さが１ペアずつ異なる様に加工される。そして、図４０を参照して説明したステップＳ３２及びＳ３４を繰り返すたびに、スリットＳＬＴＶ１及びＳＬＴＶ２を挟んで、お互いに異なる層のテラス部分が向かい合って同時に形成され、これと同時に、スリットＳＬＴＶ３及びＳＬＴＶ４を挟んで、お互いに異なる層のテラス部分が向かい合って同時に形成される。つまり、４層分のテラス部分が同時に形成される。
このため、第２実施形態に係る半導体記憶装置１の製造方法は、１層分のテラス部分を形成する工程を繰り返す場合と比べて、工程数を抑制することが出来る。つまり、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、製造コストを抑制することが出来る。
［２−４］第２実施形態の変形例
第２実施形態に係る半導体記憶装置１は、種々の変形が可能である。以下に、第２実施形態の第１変形例、第２変形例、及び第３変形例について順に説明する。
（第２実施形態の第１変形例）
図４７は、第２実施形態の第１変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例であり、図３８と同様の領域を示している。図４７に示すように、第２実施形態の第１変形例に係る半導体記憶装置１は、第２実施形態に対してはしご部ＨＰ１及びＨＰ２の配置が異なる。なお、第２実施形態の第１変形例は、第２実施形態に対して、第１実施形態の第１変形例と同様の変形を行った例である。
具体的には、第２実施形態の第１変形例に係る半導体記憶装置１では、はしご部ＨＰが、ブロックＢＬＫ０及びＢＬＫ１の組、ブロックＢＬＫ２及びＢＬＫ３の組、…、ブロックＢＬＫ（ｎ−１）及びＢＬＫｎの組のそれぞれに設けられる。そして、はしご部ＨＰ１及びＨＰ２は、例えばブロックＢＬＫ０及びＢＬＫ１間のスリットＳＬＴにまたがって配置される。言い換えると、はしご部ＨＰ１及びＨＰ２は１組のブロックＢＬＫにまたがって配置される。そして、はしご部ＨＰ１及びＨＰ２に含まれるスリットＳＬＴＶ１〜ＳＬＴＶ４が、組み合わされた２つのブロックＢＬＫの境界に設けられたスリットＳＬＴによって分断される。
また、はしご部ＨＰ１及びＨＰ２に設けられる選択ゲート線ＳＧＳ並びにワード線ＷＬ０〜ＷＬ７それぞれのテラス部分は、スリットＳＬＴによって分断される。具体的には、はしご部ＨＰ１及びＨＰ２のうち、ブロックＢＬＫ０に設けられるテラス部分は、ブロックＢＬＫ０の選択ゲート線ＳＧＳ並びにワード線ＷＬ０〜ＷＬ７それぞれに対応する。同様に、はしご部ＨＰ１及びＨＰ２のうち、ブロックＢＬＫ１に設けられるテラス部分は、ブロックＢＬＫ１の選択ゲート線ＳＧＳ並びにワード線ＷＬ０〜ＷＬ７それぞれに対応する。第２実施形態の第１変形例に係る半導体記憶装置１におけるその他の構成は、第２実施形態と同様である。
以上のように、第２実施形態の第１変形例に係る半導体記憶装置１では、はしご部ＨＰ１及びＨＰ２によって、２つのブロックＢＬＫに対応するテラス部分が形成されている。つまり、第２実施形態の第１変形例に係る半導体記憶装置１は、ブロックＢＬＫごとにはしご部ＨＰ１及びＨＰ２を配置する場合と比べて、はしご部ＨＰ１及びＨＰ２の配置に要する面積を抑制することが出来る。これにより、第２実施形態の第１変形例に係る半導体記憶装置１は、製造コストの増加を抑制することが出来る。
また、第２実施形態の第１変形例に係る半導体記憶装置１では、スリットＳＬＴが、はしご部ＨＰ１及びＨＰ２それぞれの１組のスリットＳＬＴＨの間に配置されている。このため、第２実施形態の第１変形例では、ステップＳ２３の積層配線部の置換処理時において、１組のスリットＳＬＴＨに挟まれた領域内の犠牲部材５０及び５１を除去するための時間が、第１実施形態よりも短縮され得る。従って、第２実施形態の第１変形例に係る半導体記憶装置１は、積層配線部の置換処理にかかるコストを第２実施形態よりも抑制することが出来る。
（第２実施形態の第２変形例）
図４８は、第２実施形態の第２変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例であり、４つのブロックＢＬＫ０〜ＢＬＫ３に対応する領域を抽出して示している。図４８に示すように、第２実施形態の第２変形例に係る半導体記憶装置１は、第２実施形態に対してはしご部ＨＰ１及びＨＰ２の配置が異なる。
具体的には、はしご部ＨＰ１及びＨＰ２が、ブロックＢＬＫ０及びＢＬＫ１の組、ブロックＢＬＫ２及びＢＬＫ３の組、…、ブロックＢＬＫ（ｎ−１）及びＢＬＫｎの組のそれぞれに、交互に設けられる。すなわち、はしご部ＨＰ１は、例えばブロックＢＬＫ１及びＢＬＫ２間のスリットＳＬＴにまたがって配置され、はしご部ＨＰ２は、例えばブロックＢＬＫ２及びＢＬＫ３間のスリットＳＬＴにまたがって配置される。第２実施形態の第２変形例に係る半導体記憶装置１におけるその他の構成は、第２実施形態と同様である。
以上のように、第２実施形態の第２変形例に係る半導体記憶装置１では、はしご部ＨＰ１及びＨＰ２がＹ方向に交互に配置されている。つまり、第２実施形態の第２変形例に係る半導体記憶装置１は、はしご部ＨＰ１及びＨＰ２をＸ方向に並べて配置する場合と比べて、Ｘ方向の面積を抑制することが出来る。これにより、第２実施形態の第２変形例に係る半導体記憶装置１は、製造コストを抑制することが出来る。
（第２実施形態の第３変形例）
図４９は、第２実施形態の第３変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例であり、４つのブロックＢＬＫ０〜ＢＬＫ３に対応する領域を抽出して示している。図４９に示すように、第２実施形態の第３変形例に係る半導体記憶装置１は、第２実施形態に対してはしご部ＨＰ１及びＨＰ２の配置が異なる。
具体的には、第２実施形態の第３変形例に係る半導体記憶装置１は、メモリセルアレイ１０の平面レイアウトにおいて、Ｘ方向に引出領域ＨＡ１と、セル領域ＣＡと、引出領域ＨＡ２とに分割される。セル領域ＣＡは、Ｘ方向において、引出領域ＨＡ１及びＨＡ２に挟まれている。はしご部ＨＰ１及びＨＰ２は、ブロックＢＬＫごとに、引出領域ＨＡ１及びＨＡ２の一方と他方とに、それぞれ設けられる。図４９に示した例では、はしご部ＨＰ１は、ブロックＢＬＫごとに、引出領域ＨＡ１に配置される。はしご部ＨＰ２は、ブロックＢＬＫごとに、引出領域ＨＡ２に配置される。第２実施形態の第３変形例に係る半導体記憶装置１におけるその他の構成は、第２実施形態と同様である。
以上のように、メモリセルアレイ１０には、複数の引出領域ＨＡが設けられていても良い。このような場合においても、第２実施形態の第３変形例に係る半導体記憶装置１は、第２実施形態と同様の効果を得ることが出来る。
［３］その他の変形例等
第１実施形態では、コンタクトＣＣがＺ方向に一定の面積で延伸している場合について例示したが、コンタクトＣＣは第１実施形態で例示した形状に限定されない。図５０は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図５０に示した例では、コンタクトＣＣは、絶縁体層４２及び４３と接している部分は、絶縁体５４と接している部分よりも、Ｘ方向の幅が大きくなっている。すなわち、絶縁体層４２又は４３の高さにおけるコンタクトＣＣの外径と断面積は、導電体層２３の高さにおけるコンタクトＣＣの外径と断面積よりも大きくなり得る。
図１０を参照して説明したように、絶縁体層４２及び４３はステップＳ１０の工程で設けられ、絶縁体５４はステップＳ２１の工程で設けられる。絶縁体層４２及び４３と、絶縁体５４とでは、異なる工程で設けられるため、膜質もしくは材料が異なる場合がある。膜質もしくは材料が異なる場合、ステップＳ２５の工程でコンタクトＣＣを形成する際のエッチングにおいて選択比が異なり、絶縁体層４２及び４３と絶縁体５４とで、段差が生じ得る。つまり、コンタクトＣＣが段差を有する形状になり得る。
すなわち、コンタクトＣＣが段差を有する形状をしていた場合、外径と断面積の大きい部分と外径と断面積の小さい部分とで、コンタクトＣＣが膜質もしくは材料の異なる絶縁体と接していることが推測出来る。そして、テラス部分の形成に、上記実施形態で説明された方法が使用されていることが推測され得る。
第１実施形態では、絶縁体５４が隙間無く埋め込まれる場合について例示したが、絶縁体５４の形状は、第１実施形態で例示した場合に限定されない。図５１は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図５１に示した例では、絶縁体５４がシームを含んでいる。
図１０を参照して説明したように、絶縁体５４は、ステップＳ２１の工程においてスリットＳＬＴＶを介して満たされるため、シームが生じ得る。対して、絶縁体層４２及び４３は、ステップＳ１０の工程で設けられ、シームは生じない。
つまり、シームの生じている絶縁体と、シームの生じていない絶縁体とがＺ方向に交互に設けられていた場合、シームの生じている部分と生じていない部分とは、異なる製法で設けられた絶縁体であることが推測出来る。
図５２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図５２に示した例では、スリットＳＬＴＨは、スリットＳＬＴＶと接触し且つ導電体層２１と接触している箇所において、Ｚ方向に突出した突部ＯＥを有している。
図１０を参照して説明したように、スリットＳＬＴＨ及びＳＬＴＶに対応するはしご形スリットＨＳＬＴは、異方性エッチングで設けられる。この際、スリットＳＬＴＨに対応する部分と、スリットＳＬＴＶに対応する部分とが交差する箇所は、他の箇所と比べてよりエッチングが進みうる。このため、スリットＳＬＴＨとスリットＳＬＴＶとが交差する部分では、オーバーエッチングが発生し、突部ＯＥが生じ得る。
つまり、突部ＯＥの位置から、スリットＳＬＴＶとスリットＳＬＴＨとが交差していた位置を推測することが出来る。また、突部ＯＥと突部ＯＥとの距離から、スリットＳＬＴＶとスリットＳＬＴＶとの距離を推測することが出来る。
第１及び第２実施形態では、スリットＳＬＴＶに埋め込まれた犠牲部材５２を除去する方法として、異方性エッチングを例に説明したが、犠牲部材５２を除去する方法は異方性エッチングに限定されない。犠牲部材５２を選択的に除去することが出来れば、等方性エッチング、例えばウェットエッチングでも良い。
第１及び第２実施形態では、スリットＳＬＴＶが隣り合う２つのスリットＳＬＴＨの間に配置されている場合について説明したが、スリットＳＬＴＶとスリットＳＬＴＨは交差していても良い。隣り合う２つのスリットＳＬＴＨの間の領域の外側に設けられたスリットＳＬＴＶの部分には、例えば、図１０を参照して説明したステップＳ１４及びＳ１５の処理によって、スリットＳＬＴＨ内と同時に絶縁体５３が形成される。
第１及び第２実施形態では、支持柱ＨＲが絶縁体のみで構成される場合について例示したが、支持柱ＨＲの構造はその他の構造であっても良い。例えば、支持柱ＨＲは、メモリピラーＭＰと同様の構成を有していても良いし、メモリピラーＭＰに含まれた構成の一部を有していても良い。例えば、支持柱ＨＲがメモリピラーＭＰと同様の構成を有する場合、支持柱ＨＲの上面とメモリピラーＭＰの上面とが揃って設けられ得る。
第１及び第２実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造であっても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。
第１及び第２実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にワード線ＷＬ等の積層配線が形成された構造であっても良いし、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。このような貼り合わせ構造を有する場合、半導体基板２０に相当する構成は省略されても良い。
第１実施形態で説明に使用した図面では、メモリピラーＭＰや支持柱ＨＲがＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、メモリピラーＭＰや支持柱ＨＲは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴやスリットＳＨＥがテーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、第１及び第２実施形態では、メモリピラーＭＰ、支持柱ＨＲ、及びコンタクトＣＣのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。また、“外径”は、半導体基板２０と平行な断面における外径のことを示している。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２６…導電体層、３０…コア部材、３１…半導体層、３２…積層膜、３３…トンネル絶縁膜、３４…絶縁膜、３５…ブロック絶縁膜、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＣＡ…セル領域、ＨＡ…引出領域、ＭＰ…メモリピラー、ＨＲ…支持柱、ＣＶ，ＣＣ…コンタクト。

Claims (5)

  1. 第１方向に並んだ第１領域及び第２領域と、
    前記第１方向と交差する第２方向に絶縁体層を介して並んだ複数の導電体層と、
    前記第１領域から前記第２領域にわたって前記第１方向に延伸し且つ前記複数の導電体層を分断し、前記第１方向及び前記第２方向のそれぞれと交差する第３方向に並んで配置された第１部材及び第２部材と、
    前記第１領域における前記複数の導電体層を貫通して設けられた複数のピラーと、
    前記第１部材と前記第２部材との間の前記第２領域内で、前記第１方向に延伸し且つ前記複数の導電体層を貫通し、前記第３方向に並んだ第３部材及び第４部材と、
    を備え、
    前記第１領域における前記複数のピラーと前記複数の導電体層との交差部分がメモリセルとして機能し、
    前記第２領域は、前記第３部材及び前記第４部材に挟まれ且つ前記第１方向に並んだ第１サブ領域と第２サブ領域と第３サブ領域とを含むコンタクト領域を含み、
    前記複数の導電体層は、下層から上層に向かって順に並んだ第１導電体層、第２導電体層、第３導電体層、及び第４導電体層を含み、
    前記第１導電体層は、前記第１サブ領域内に、前記複数の導電体層のうち前記第１導電体層の上方の導電体層と重ならない第１テラス部分を含み、
    前記第２導電体層は、前記第３サブ領域内に、前記複数の導電体層のうち前記第２導電体層の上方の導電体層と重ならない第２テラス部分を含み、
    前記第３導電体層は、前記第１サブ領域内に、前記複数の導電体層のうち前記第３導電体層の上方の導電体層と重ならない第３テラス部分を含み、
    前記第４導電体層は、前記第３サブ領域内に、前記複数の導電体層のうち前記第４導電体層の上方の導電体層と重ならない第４テラス部分を含み、
    前記第１乃至第４テラス部分のそれぞれから、少なくとも１つのコンタクトが前記第２方向に延伸するように設けられ、
    前記複数の導電体層の前記第１サブ領域に設けられた部分と、前記複数の導電体層の前記第３サブ領域に設けられた部分とが、前記第２サブ領域を介して離れている、
    半導体記憶装置。
  2. 前記第１部材と前記第２部材との間を前記第１領域から前記第２領域にわたって前記第１方向に延伸し且つ前記複数の導電体層を分断し、前記第３方向に前記第１部材及び前記第２部材と並んだ第５部材をさらに備え、
    前記第５部材は、前記コンタクト領域内で、前記第３部材と前記第４部材との間に配置されている、
    請求項１に記載の半導体記憶装置。
  3. 前記第１テラス部分と、前記第２テラス部分と、前記第３テラス部分と、前記第４テラス部分とのそれぞれは、前記第１方向における長さが略等しい、
    請求項１に記載の半導体記憶装置。
  4. 前記第１乃至第３サブ領域は、前記第１方向に沿って前記第１領域から遠い順に、前記第１サブ領域、前記第２サブ領域、前記第３サブ領域の順に配置され、
    前記第１テラス部分は、前記第１部材と前記第３部材との間の領域を介して、前記第１領域内の前記第１導電体層と連続的に設けられ、
    前記第２テラス部分は、前記第１領域内の前記第２導電体層と前記第１方向に連続的に設けられ、
    前記第３テラス部分は、前記第１部材と前記第３部材との間の領域を介して、前記第１領域内の前記第３導電体層と連続的に設けられ、
    前記第４テラス部分は、前記第１領域内の前記第４導電体層と前記第１方向に連続的に設けられる、
    請求項１に記載の半導体記憶装置。
  5. 前記第１乃至第３サブ領域は、前記第１方向に沿って前記第１領域から遠い順に、前記第１サブ領域、前記第２サブ領域、前記第３サブ領域の順に配置され、
    前記複数の導電体層は、前記第１サブ領域内で前記第１領域から離れる方向に高くなる段差が形成され、前記第３サブ領域内で前記第１領域に近づく方向に高くなる段差が形成される、
    請求項１に記載の半導体記憶装置。
JP2020034818A 2020-03-02 2020-03-02 半導体記憶装置 Pending JP2021141102A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020034818A JP2021141102A (ja) 2020-03-02 2020-03-02 半導体記憶装置
TW109127675A TWI789613B (zh) 2020-03-02 2020-08-14 半導體記憶裝置
CN202010914516.2A CN113345901A (zh) 2020-03-02 2020-09-03 半导体存储装置
US17/018,062 US11729985B2 (en) 2020-03-02 2020-09-11 Semiconductor memory device
US18/327,973 US20230309313A1 (en) 2020-03-02 2023-06-02 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020034818A JP2021141102A (ja) 2020-03-02 2020-03-02 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2021141102A true JP2021141102A (ja) 2021-09-16

Family

ID=77463152

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020034818A Pending JP2021141102A (ja) 2020-03-02 2020-03-02 半導体記憶装置

Country Status (4)

Country Link
US (2) US11729985B2 (ja)
JP (1) JP2021141102A (ja)
CN (1) CN113345901A (ja)
TW (1) TWI789613B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021141102A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
CN112437984B (zh) * 2020-10-19 2023-04-04 长江存储科技有限责任公司 半导体器件及其形成方法
US11665894B2 (en) * 2021-03-04 2023-05-30 Micron Technology, Inc. Microelectronic devices, memory devices, and electronic systems

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279403B2 (ja) * 2008-08-18 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101702060B1 (ko) * 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
KR102045249B1 (ko) * 2013-01-18 2019-11-15 삼성전자주식회사 3차원 반도체 소자의 배선 구조물
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9224747B2 (en) * 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
KR102193685B1 (ko) * 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9305849B1 (en) * 2014-11-12 2016-04-05 Sandisk Technologies Inc. Method of making a three dimensional NAND device
US9356034B1 (en) * 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same
US20160293625A1 (en) * 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9646981B2 (en) * 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US9818753B2 (en) * 2015-10-20 2017-11-14 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9793139B2 (en) * 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
KR102624498B1 (ko) * 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9853050B2 (en) 2016-03-14 2017-12-26 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
KR20170119158A (ko) * 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
US9853049B2 (en) * 2016-04-21 2017-12-26 Samsung Electronics Co., Ltd. Memory devices having common source lines including layers of different materials
US9754963B1 (en) * 2016-08-22 2017-09-05 Sandisk Technologies Llc Multi-tier memory stack structure containing two types of support pillar structures
KR102650539B1 (ko) * 2016-09-23 2024-03-27 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR102629347B1 (ko) * 2016-12-08 2024-01-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2019009382A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
KR102400100B1 (ko) * 2017-11-17 2022-05-19 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
KR102518371B1 (ko) * 2018-02-02 2023-04-05 삼성전자주식회사 수직형 메모리 장치
JP2019161059A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US10504918B2 (en) * 2018-03-16 2019-12-10 Toshiba Memory Corporation Memory device
WO2019200565A1 (en) * 2018-04-18 2019-10-24 Yangtze Memory Technologies Co., Ltd. Method for forming staircase structure of three-dimensional memory device
JP2019212687A (ja) * 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2020009904A (ja) * 2018-07-09 2020-01-16 キオクシア株式会社 半導体メモリ
JP2020017572A (ja) * 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
CN113675206B (zh) * 2018-10-11 2024-05-17 长江存储科技有限责任公司 垂直存储器件
JP2021141102A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
JP2021150295A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
US11637119B2 (en) * 2020-05-18 2023-04-25 Sandisk Technologies Llc Three-dimensional memory device containing auxiliary support pillar structures and method of making the same

Also Published As

Publication number Publication date
TW202135283A (zh) 2021-09-16
TWI789613B (zh) 2023-01-11
US20210272977A1 (en) 2021-09-02
CN113345901A (zh) 2021-09-03
US11729985B2 (en) 2023-08-15
US20230309313A1 (en) 2023-09-28

Similar Documents

Publication Publication Date Title
US10586804B2 (en) Multi-layer wiring structure, method for manufacturing multi-layer wiring structure, and semiconductor device
JP2020155543A (ja) 半導体記憶装置
JP2021044397A (ja) 半導体記憶装置
JP2020107673A (ja) 半導体記憶装置
JP2021044446A (ja) 半導体記憶装置及びその製造方法
CN112242401B (zh) 半导体存储装置
CN110858592A (zh) 半导体存储器及半导体存储器的制造方法
CN111668224B (zh) 半导体存储装置
US20200251490A1 (en) Semiconductor memory device
TWI789613B (zh) 半導體記憶裝置
CN112117278B (zh) 半导体存储装置及其制造方法
JP2021150295A (ja) 半導体記憶装置
TWI717794B (zh) 半導體記憶體
JP2021034651A (ja) 半導体記憶装置
JP2020150073A (ja) 半導体記憶装置
JP2022108538A (ja) 半導体記憶装置
TW202131492A (zh) 半導體記憶裝置
JP2020198387A (ja) 半導体記憶装置
JP2020092168A (ja) 半導体記憶装置
WO2021181455A1 (ja) 半導体記憶装置及び半導体記憶装置の製造方法
JP2022050076A (ja) 半導体記憶装置及びその製造方法
CN115136308A (zh) 半导体存储装置
TWI812333B (zh) 半導體記憶體裝置
JP2022050227A (ja) 半導体記憶装置
JP2022032210A (ja) 半導体記憶装置