CN111668224B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够抑制芯片面积的增加的半导体存储装置。实施方式的半导体存储装置包含：第1半导体层，包含在第1方向上排列配置且第2方向上的位置互不相同的第1至第3部分；导电层，包含在第2方向上延伸的第4部分及在第1方向上延伸的第5部分；第1绝缘层，设置在第4部分与第1半导体层之间、及第5部分与第1半导体层之间；第1接触插塞，与第4部分连接；第2接触插塞，在形成着第1绝缘层的区域内与第1半导体层连接；第1配线；以及第1存储单元，在第1半导体层与第1配线之间存储信息。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-040267号(申请日：2019年3月6日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
已知有NAND(Not And，与非)型闪速存储器作为半导体存储装置。
发明内容
本发明要解决的问题是提供一种能够抑制芯片面积的增加的半导体存储装置。
实施方式的半导体存储装置包含：第1半导体层，包含在第1方向上排列配置且与第1方向交叉的第2方向上的位置互不相同的第1至第3部分；导电层，包含在第2方向上延伸的第4部分、及连接于第4部分并在第1方向上延伸的第5部分；第1绝缘层，设置在第4部分与第1半导体层之间、及第5部分与第1半导体层之间；第1接触插塞，在与第1方向及第2方向交叉的第3方向上延伸，并连接于第4部分；第2接触插塞，在第3方向上延伸，并在第1方向上形成着第1绝缘层的区域内与第1半导体层连接；第1配线，在第3方向上延伸；以及第1存储单元，在第1方向上设置在与第5部分隔开的位置，并在第1半导体层与第1配线之间存储信息。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的立体图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图4是表示第1实施方式的半导体存储装置所具备的存储单元阵列中的选择栅极线SGD的连接的电路图。
图5是表示第1实施方式的半导体存储装置所具备的存储单元阵列中的选择栅极线SGS的连接的电路图。
图6是第1实施方式的半导体存储装置所具备的存储单元阵列中的半导体层的俯视图。
图7是第1实施方式的半导体存储装置所具备的存储单元阵列中的字线及源极线的俯视图。
图8是第1实施方式的半导体存储装置所具备的存储单元阵列中的位线的俯视图。
图9是表示第1实施方式的半导体存储装置所具备的存储单元阵列中的全域选择栅极线的示意图。
图10是图6的区域RA的放大图。
图11是图6的区域RB的放大图。
图12是沿着图10中A1-A2的剖视图。
图13是沿着图10中B1-B2的剖视图。
图14是沿着图10中C1-C2的剖视图。
图15是表示第1实施方式的半导体存储装置所具备的存储单元阵列中的半导体层的布局的一例的图。
图16是表示第1实施方式的半导体存储装置所具备的存储单元阵列中的半导体层的布局的一例的图。
图17是第2实施方式的第1例的半导体存储装置所具备的存储单元阵列中的阶梯接触区域的俯视图。
图18是第2实施方式的第2例的半导体存储装置所具备的存储单元阵列中的阶梯接触区域的俯视图。
图19是第2实施方式的第3例的半导体存储装置所具备的存储单元阵列中的阶梯接触区域的俯视图。
图20是第3实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图21是表示第3实施方式的半导体存储装置所具备的存储单元阵列与行解码器的连接的图。
图22是表示第3实施方式的半导体存储装置所具备的存储单元阵列中的第1阶层的字线与第1行解码器的连接的图。
图23是表示第3实施方式的半导体存储装置中的字线与行解码器的连接的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下说明中，对于具有大致相同的功能及构成的构成要素标注相同符号，仅在需要的情况下进行重复说明。另外，以下所表示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法的，实施方式的技术思想并非将构成零件的材质、形状、构造、配置等特定为下述情况。实施方式的技术思想可以在权利要求书中施加各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底上方三维地积层着存储单元晶体管的三维积层型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1半导体存储装置的整体构成
首先，使用图1，对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本的整体构成的框图的一例。此外，在图1中，通过箭头线表示各块的连接的一部分，但块间的连接并不限定于此。
如图1所示，半导体存储装置1包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、定序器15、就绪/忙碌电路16、电压产生电路17、存储单元阵列18、行解码器19、感测放大器20、数据寄存器21、及列解码器22。
输入输出电路10控制与外部控制器2的信号DQ的输入输出。信号DQ例如包含数据DAT、地址ADD、及指令CMD。更具体来说，输入输出电路10将从外部控制器2接收的数据DAT发送到数据寄存器21，将地址ADD发送到地址寄存器13，将指令CMD发送到指令寄存器14。另外，输入输出电路10将从状态寄存器12接收的状态信息STS、从数据寄存器21接收的数据DAT、及从地址寄存器13接收的地址ADD等发送到外部控制器2。
逻辑控制电路11从外部控制器2接收各种控制信号。而且，逻辑控制电路11根据所接收的控制信号，控制输入输出电路10及定序器15。
状态寄存器12例如暂时保存写入动作、读出动作、及删除动作中的状态信息STS，并对外部控制器2通知动作是否已正常结束。
地址寄存器13暂时保存所接收的地址ADD。而且，地址寄存器13将行地址RADD传送到行解码器19，将列地址CADD传送到列解码器22。
指令寄存器14暂时保存所接收的指令CMD，并将该指令CMD传送到定序器15。
定序器15控制半导体存储装置1整体的动作。更具体来说，定序器15根据所接收的指令CMD，例如控制状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19、感测放大器20、数据寄存器21、及列解码器22等，而执行写入动作、读出动作、及删除动作等。
就绪/忙碌电路16根据定序器15的动作状况，将就绪/忙碌信号RBn发送到外部控制器2。
电压产生电路17根据定序器15的控制，产生写入动作、读出动作、及删除动作所需的电压，并将所产生的电压供给到例如存储单元阵列18、行解码器19、及感测放大器20等。行解码器19及感测放大器20将从电压产生电路17供给的电压施加到存储单元阵列18内的存储单元晶体管。
存储单元阵列18具备包含与行及列建立对应关系的多个非易失性的存储单元晶体管(以下也记载为“存储单元”)的多个块BLK(BLK0～BLK3)。各块BLK包含多个存储组件MU。而且，各存储组件MU包含多个存储器组MG。此外，存储单元阵列18内的块BLK、块BLK内的存储组件MU、及存储组件MU内的存储器组MG的个数为任意数量。关于存储单元阵列18的详细情况，将在下文进行叙述。
行解码器19对行地址RADD进行解码。行解码器19基于解码结果，对存储单元阵列18施加所需电压。
感测放大器20在读出动作时，感测从存储单元阵列18读出的数据。而且，感测放大器20将读出数据发送到数据寄存器21。另外，感测放大器20在写入动作时，将写入数据发送到存储单元阵列18。
数据寄存器21具备多个锁存电路。锁存电路暂时保存写入数据或读出数据。
列解码器22例如在写入动作、读出动作、及删除动作时，对列地址CADD进行解码，并根据解码结果选择数据寄存器21内的锁存电路。
1.1.2存储单元阵列的整体构成
接下来，使用图2，对存储单元阵列18的整体构成进行说明。图2是存储单元阵列18的立体图。此外，在图2的示例中，省略绝缘层的一部分。
如图2所示，存储单元阵列18包含多个半导体层31、多个字线柱WLP、多个字线WL、多个选择栅极线SGD及SGS、多个接触插塞CSGD及CSGS、多个全域选择栅极线GSGD及GSGS(未图示)、多个接触插塞CBL、多个位线BL、多个接触插塞CSL、以及源极线SL。
半导体层31对应于下述1个存储器组MG，作为形成多个存储单元晶体管MC以及选择晶体管ST1及ST2的通道层的主动区域发挥功能。半导体层31在平行于半导体衬底的X方向上延伸，并在垂直于半导体衬底的Z方向上隔开(介隔未图示的绝缘层)地积层。另外，在Z方向上的各层中，多个半导体层31沿着平行于半导体衬底且与X方向交叉的Y方向排列。
在配置在Y方向上的多个半导体层31之间，沿着X方向配置着在Z方向上延伸的多个字线柱WLP。换句话说，沿着Y方向交替地配置着沿着X方向配置的多个字线柱WLP与积层在Z方向上的多个半导体层31。在字线柱WLP的上方设置着在Y方向上延伸的字线WL。字线柱WLP包含电连接于设置在上方的字线WL的接触插塞CWL(也记载为“配线CWL”)及形成在接触插塞CWL的侧面的隧道绝缘膜。在半导体层31的同层，在字线柱WLP与半导体层31之间设置着块绝缘膜及电荷累积层。
在1个字线柱WLP与半导体层31交叉的位置设置1个存储单元晶体管MC。因此，多个存储单元晶体管MC经由半导体层31在X方向上连接。换句话说，多个存储单元晶体管MC的通道在X方向上连接。
在积层在Z方向上的多个半导体层31的X方向上的一端的附近区域，设置着贯通积层在Z方向上的多个半导体层31的接触插塞CBL。接触插塞CBL共通地连接于积层在Z方向上的多个半导体层31。对应于沿着Y方向配置的多个半导体层31设置着多个接触插塞CBL。在各接触插塞CBL上设置在X方向上延伸的位线BL。多个接触插塞CBL分别连接于不同的位线BL。
在积层在Z方向上的多个半导体层31的X方向上的另一端的附近区域，设置着贯通积层在Z方向上的多个半导体层31的接触插塞CSL。接触插塞CSL共通地连接于积层在Z方向上的多个半导体层31。对应于沿着Y方向配置的多个半导体层31设置着多个接触插塞CSL。在多个接触插塞CSL上，设置在Y方向上延伸的源极线SL。多个接触插塞CSL共通地连接于源极线SL。
沿着Y方向配置在1层的多个半导体层31的X方向上的一端分别与不同的绝缘层接触，这些绝缘层与在Y方向上延伸的选择栅极线SGD接触。因此，半导体层31与选择栅极线SGD不电连接。同样地，沿着Y方向配置在1层的多个半导体层31的X方向上的另一端分别与不同的绝缘层接触，这些绝缘层与在Y方向上延伸的选择栅极线SGS接触。因此，半导体层31与选择栅极线SGS不电连接。对应于各层的半导体层31的多个选择栅极线SGD及SGS与积层在Z方向上的多个半导体层31同层地分别积层。
在选择栅极线SGD的下方，沿着XY平面形成着多个全域选择栅极线GSGD。
在各全域选择栅极线GSGD上，配置着在Z方向上延伸的接触插塞CSGD。多个接触插塞CSGD沿着Y方向配置。接触插塞CSGD具有与多个选择栅极线SGD中的任一个电连接的连接部。也就是说，接触插塞CSGD将任一个全域选择栅极线GSGD与任一个选择栅极线SGD电连接。在图2的示例中，沿着Y方向配置的多个接触插塞CSGD的连接部与各层的选择栅极线SGD依次连接，多个连接部配置成阶梯状。因此，也将接触插塞CSGD记载为“阶梯接触插塞CSGD”。
在选择栅极线SGS的下方，沿着XY平面形成着多个全域选择栅极线GSGS(未图示)。
在各全域选择栅极线GSGS上，配置着在Z方向上延伸的接触插塞CSGS。多个接触插塞CSGS沿着Y方向配置。接触插塞CSGS具有与多个选择栅极线SGS中的任一个电连接的连接部。也就是说，接触插塞CSGS将任一个全域选择栅极线GSGS与任一个选择栅极线SGS电连接。与接触插塞CSGD同样地，也将接触插塞CSGS记载为“阶梯接触插塞CSGS”。
对应于1个选择栅极线SGD及SGS沿着Y方向配置的多个存储器组MG(半导体层31)包含在1个存储组件MU。另外，共通地连接于字线柱WLP的多个存储组件MU包含在1个块BLK。
1.1.3存储单元阵列的电路构成
接下来，使用图3～图5，对存储单元阵列18的电路构成进行说明。图3是存储单元阵列18的电路图。图4是表示选择栅极线SGD与全域选择栅极线GSGD的连接的电路图。图5是表示选择栅极线SGS与全域选择栅极线GSGS的连接的电路图。此外，图3的示例示出对应于积层在Z方向上并共通地连接于1个接触插塞CBL的多个半导体层31的多个存储器组MG。图4的示例示出连接于积层在Z方向上的多个选择栅极线SGD的各选择栅极线的接触插塞CSGD及全域选择栅极线GSGD。图5的示例示出连接于积层在Z方向上的多个选择栅极线SGS的各选择栅极线的接触插塞CSGS及全域选择栅极线GSGS。以下，将对应于最上层的半导体层31(存储器组MG)的选择栅极线记载为SGD1及SGS1，将对应于最下层的半导体层31(存储器组MG)的选择栅极线记载为SGDk(k为2以上的整数)及SGSk。
如图3所示，存储单元阵列18包含多个存储器组MG。存储器组MG分别包含2个存储器串MSa及MSb、以及选择晶体管ST1及ST2。以下，在不限定存储器串MSa及MSb的情况下，记载为存储器串MS。
存储器串MSa例如包含4个存储单元晶体管MCa0～MCa3。同样地，存储器串MSb例如包含4个存储单元晶体管MCb0～MCb3。以下，在不限定存储单元晶体管MCa0～MCa3及MCb0～MCb3的情况下，记载为存储单元晶体管MC。
存储单元晶体管MC具备控制栅极及电荷累积层，非易失地保存数据。此外，存储单元晶体管MC可以是对电荷累积层使用绝缘层的MONOS(metal oxide nitride oxidesilicon，金属氧化氮氧化硅)型，也可以是对电荷累积层使用导电层的FG(floating gate，浮栅)型。以下，在本实施方式中，以FG型为例进行说明。另外，存储器串MS各自所包含的存储单元晶体管MC的个数可以是8个或16个、32个、48个、64个、96个、128个等，其数量不受限定。
存储器串MSa所包含的存储单元晶体管MCa0～MCa3的电流路径串联地连接。同样地，存储器串MSb所包含的存储单元晶体管MCb0～MCb3的电流路径串联地连接。存储单元晶体管MCa0及MCb0的漏极共通地连接于选择晶体管ST1的源极。存储单元晶体管MCa3及MCb3的源极共通地连接于选择晶体管ST2的漏极。此外，存储器组MG所包含的选择晶体管ST1及ST2的个数为任意数量，只要分别为1个以上即可。
沿着Z方向配置的多个存储器组MG的存储单元晶体管MC的栅极经由接触插塞CWL共通地连接于1个字线WL。更具体来说，例如沿着Z方向配置的多个存储单元晶体管MCa0的栅极共通地连接于字线WLa0。同样地，存储单元晶体管MCa1、MCa2、及MCa3的栅极分别连接于字线WLa1、WLa2、及WLa3。存储单元晶体管MCb0～MCb3的栅极分别连接于字线WLb0～WLb3。
沿着Z方向配置的多个存储器组MG的选择晶体管ST1的漏极经由接触插塞CBL共通地连接于1个位线BL。另外，沿着Z方向配置的多个存储器组MG的选择晶体管ST1的栅极分别连接于不同的选择栅极线SGD。更具体来说，例如对应于配置在最上层的存储器组MG的选择晶体管ST1的栅极连接于选择栅极线SGD1。对应于配置在最下层的存储器组MG的选择晶体管ST1的栅极连接于选择栅极线SGDk。
沿着Z方向配置的多个存储器组MG的选择晶体管ST2的源极经由接触插塞CSL共通地连接于1个源极线SL。另外，沿着Z方向配置的多个存储器组MG的选择晶体管ST2的栅极分别连接于不同的选择栅极线SGS。更具体来说，例如对应于配置在最上层的存储器组MG的选择晶体管ST2的栅极连接于选择栅极线SGS1，对应于配置在最下层的存储器组MG的选择晶体管ST2的栅极连接于选择栅极线SGSk。
接下来，对选择栅极线SGD、接触插塞CSGD及全域选择栅极线GSGD的连接进行说明。以下，将积层在Z方向上的多个选择栅极线SGD1～SGDk分别所对应的接触插塞CSGD分别记载为CSGD1～CSGDk，将全域选择栅极线GSGD记载为GSGD1～GSGDk。
如图4所示，选择栅极线SGD1经由接触插塞CSGD1连接于全域选择栅极线GSGD1。其他选择栅极线SGD也一样。也就是说，积层在Z方向上的多个选择栅极线SGD经由不同的接触插塞CSGD，分别连接于不同的全域选择栅极线GSGD。
接下来，对选择栅极线SGS、接触插塞CSGS及全域选择栅极线GSGS的连接进行说明。以下，将积层在Z方向上的多个选择栅极线SGS1～SGSk分别所对应的接触插塞CSGS分别记载为CSGS1～CSGSk，将全域选择栅极线GSGS记载为GSGS1～GSGSk。
如图5所示，选择栅极线SGS1经由接触插塞CSGS1连接于全域选择栅极线GSGS1。其他选择栅极线SGS也一样。也就是说，积层在Z方向上的多个选择栅极线SGS经由不同的接触插塞CSGS，分别连接于不同的全域选择栅极线GSGS。
1.1.4存储单元阵列的平面构成
接下来，对存储单元阵列18的平面构成的一例进行说明。
1.1.4.1半导体层及选择栅极线的布局
首先，使用图6，对最上层的半导体层31、以及选择栅极线SGD及SGS的布局进行说明。图6是最上层的半导体层31、以及选择栅极线SGD及SGS的俯视图。此外，在图6的示例中，省略绝缘层的一部分。
如图6所示，存储单元阵列18包含：存储单元区域，设置着存储单元晶体管MC、即配置着字线柱WLP；SGD区域，在X方向上与存储单元区域的一端部相邻设置，为半导体层31与接触插塞CBL的连接区域且供选择晶体管ST1设置；SGS区域，在X方向上与存储单元区域的另一端部相邻设置，为半导体层31与接触插塞CSL的连接区域且供选择晶体管ST2设置；阶梯接触区域，在X方向上与SGD区域相邻设置，连接接触插塞CSGD及选择栅极线SGD；以及阶梯接触区域，在X方向上与SGS区域相邻设置，连接接触插塞CSGS及选择栅极线SGS。此外，存储单元阵列18所包含的存储单元区域、SGD区域、SGS区域、对应于选择栅极线SGD的阶梯接触区域、及对应于选择栅极线SGS的阶梯接触区域的个数为任意数量。
在存储单元区域中，在X方向上延伸的多个(在图6的示例中为12个)半导体层31沿着Y方向配置。在2个半导体层31之间，沿着X方向配置着多个(在图6的示例中为12个)字线柱WLP。另外，字线柱WLP以在Y方向上成为锯齿配置的方式配置。例如，字线柱WLP1与WLP2在X方向上相邻配置，字线柱WLP3在X方向上配置在字线柱WLP1与WLP2之间，在Y方向上配置在与字线柱WLP1及WLP2不同的位置。
在图6的示例中，设置在2个半导体层31之间且沿着X方向配置的12个字线柱WLP中的在两端各配置着2个的字线柱WLP对应于虚设存储单元晶体管DMC(以下也记载为“虚设单元”)。也就是说，沿着X方向依次配置2个虚设存储单元晶体管DMC、8个存储单元晶体管MC、及2个虚设存储单元晶体管DMC。例如，虚设存储单元晶体管DMC当将存储单元区域中形成在半导体层31的存储单元晶体管MC的通道区域与SGD区域及SGS区域中形成在半导体层31的选择晶体管ST1及ST2电连接时使用。此外，虚设存储单元晶体管DMC的个数为任意数量，也可以是0个。
在SGD区域中，在半导体层31的侧面，经由栅极氧化膜设置着选择栅极线SGD(详细情况将在下文进行叙述)。
另外，设置着分别连接于沿着Y方向配置的多个半导体层31的多个(在图6的示例中为12个)接触插塞CBL。在图6的示例中，多个接触插塞CBL以沿着Y方向成为4串(列)锯齿配置的方式设置。也就是说，将4列图案在Y方向上边重复边配置，所述4列图案是将在Y方向上相邻的4个接触插塞CBL边改变X方向上的位置边配置而成。
对于4串锯齿配置进行说明。例如，接触插塞CBL1～CBL4一边依次转换X方向上的位置一边配置。更具体来说，与接触插塞CBL1相邻的接触插塞CBL2在X方向上设置在与接触插塞CBL1不同的位置。与接触插塞CBL2相邻的接触插塞CBL3在X方向上设置在与接触插塞CBL1及CBL2不同的位置。同样地，与接触插塞CBL3相邻的接触插塞CBL4在X方向上设置在与接触插塞CBL1、CBL2、及CBL3不同的位置。
此时，例如以X方向上的接触插塞CBL1与CBL2之间的距离、接触插塞CBL2与接触插塞CBL3之间的距离、及接触插塞CBL3与CBL4之间的距离变得大致相同的方式，配置接触插塞CBL1～CBL4。
将此种4串锯齿配置在Y方向上重复。例如，在Y方向上与接触插塞CBL4相邻的接触插塞CBL5在X方向上配置在与接触插塞CBL1相同的位置。
此外，在4串锯齿配置中，X方向上的接触插塞CBL1～CBL4的位置为任意位置。例如，接触插塞CBL1～CBL4可以在X方向上并非配置在相同间隔，也可以调换X方向上的接触插塞CBL1～CBL4的顺序。另外，接触插塞CBL的配置并不限定于4串锯齿配置。例如，多个接触插塞CBL也可以沿着Y方向配置在一列，还可以是2串以上的锯齿配置。
在SGS区域中，在半导体层31的侧面，经由栅极氧化膜设置着选择栅极线SGS(详细情况将在下文进行叙述)。
另外，沿着Y方向相邻的2个半导体层31被收束成1个而共通地连接于1个接触插塞CSL。在图6的示例中，2个半导体层31共通地连接于1个接触插塞CSL，但并不限定于此。例如，也可以在1个半导体层31设置1个接触插塞CSL，还可以将3个以上的半导体层31收束而共通地连接于1个接触插塞CSL。
在对应于选择栅极线SGD的阶梯接触区域中，沿着Y方向设置着多个接触插塞CSGD。多个接触插塞CSGD贯通积层在Z方向上的多个选择栅极线SGD，并电连接于积层在Z方向上的多个选择栅极线SGD中的任一个。
另外，在对应于选择栅极线SGD的阶梯接触区域中，设置着贯通积层在Z方向上的多个选择栅极线SGD的多个虚设柱HR。虚设柱HR的配置为任意配置。虚设柱HR由绝缘层形成，从而不与其他配线电连接。虚设柱HR在下述蚀刻步骤中，作为在形成空隙时支撑绝缘层的柱发挥功能。
同样地，在对应于选择栅极线SGS的阶梯接触区域中，沿着Y方向设置着多个接触插塞CSGS。多个接触插塞CSGS贯通积层在Z方向上的多个选择栅极线SGS，并电连接于积层在Z方向上的多个选择栅极线SGS中的任一个。
另外，在对应于选择栅极线SGS的阶梯接触区域中，与对应于选择栅极线SGD的阶梯接触区域同样地，设置着贯通积层在Z方向上的多个选择栅极线SGS的多个虚设柱HR。
1.1.4.2字线及源极线的布局
接下来，对字线WL及源极线SL的布局进行说明。图7是字线WL及源极线SL的俯视图。图7的示例示出字线WL及源极线SL设置在同层的情况。此外，在图7的示例中，省略绝缘层的一部分。
如图7所示，在存储单元区域中，沿着X方向配置着在Y方向上延伸的多个(在图7的示例中为24条)字线WL。字线WL设置在字线柱WLP的上方，与配置在下方的多个字线柱WLP电连接。图7的示例示出X方向上的2条字线WL的间距(间隔)为沿着X方向配置的2个字线柱WLP的间距的1/2的情况。此外，可以任意设定字线WL的间距。例如，字线WL的间距也可以是字线柱WLP的间距的1/4。
另外，图7示出24条字线WL中的在两端各配置着2条的合计4条字线为虚设字线DWL的情况，但虚设字线DWL为任意条数及配置。例如，虚设字线DWL也可以是0条。
在SGS区域中，设置着在Y方向上延伸的源极线SL。源极线SL设置在接触插塞CSL上，与配置在下方的多个接触插塞CSL电连接。
1.1.4.3位线的布局
接下来，使用图8，对位线BL的布局进行说明。图8是位线BL的俯视图。图8的示例示出位线BL设置在字线WL及源极线SL的上方的情况。此外，在图8的示例中，省略绝缘层的一部分。
如图8所示，在X方向上延伸的多个(在图8的示例中为23条)位线BL沿着Y方向配置在字线WL及源极线SL的上方。位线BL设置在接触插塞CBL上，与配置在下方的多个接触插塞CBL电连接。图8的示例示出Y方向上的2条位线BL的间距(间隔)为Y方向上的2个接触插塞CBL的间距的1/2的情况。此外，可以任意设定位线BL的间距。例如，位线BL的间距也可以是接触插塞CBL的间距的1/4。
1.1.4.4全域选择栅极线的布局
接下来，使用图9，对全域选择栅极线GSGD及GSGS的布局进行说明。图9是表示存储单元阵列18中的全域选择栅极线GSGD及GSGS的配置的示意图。例如，全域选择栅极线GSGD及GSGS设置在存储单元阵列18的最下层。此外，在图9的示例中，省略绝缘层的一部分。
如图9所示，全域选择栅极线GSGD包含在X方向上延伸并连接于接触插塞CSGD的第1部分GSGD_1、以及连接于第1部分GSGD_1的端部并在Y方向上延伸的2个第2部分GSGD_2a及GSGD_2b。更具体来说，包含连接于第1部分GSGD_1的一端并向Y方向(图9的纸面的上方向)延伸的第2部分GSGD_2a、及连接于第1部分GSGD_1的另一端并向Y方向(图9的纸面的下方向)延伸的第2部分GSGD_2b。换句话说，在Y方向上延伸的全域选择栅极线GSGD在X方向上弯折，并连接于接触插塞CGSD。而且，全域选择栅极线GSGD如果连接到接触插塞CSGD则在Y方向上弯折然后延伸(以下，将此种形状记载为“曲柄形状”)。
在多个全域选择栅极线GSGD中，多个第1部分GSGD_1沿着Y方向配置，多个第2部分GSGD_2a及GSGD_2b沿着X方向配置。
全域选择栅极线GSGS也一样。
1.1.4.5存储单元区域、SGD区域、及阶梯接触区域的详细情况
接下来，使用图10，对存储单元区域、SGD区域、及对应于选择栅极线SGD的阶梯接触区域中的存储单元阵列18的平面构成的详细情况进行说明。图10是图6中的区域RA的放大图。此外，在图10的示例中，省略绝缘层的一部分。此外，在图10的示例中，为了简化说明，省略虚设存储单元晶体管DMC。
如图10所示，在沿着Y方向配置的2个半导体层31之间设置着存储器沟槽MT，存储器沟槽MT由未图示的绝缘层埋入。
在存储单元区域中，在半导体层31的侧面设置着绝缘层32。绝缘层32作为形成下述绝缘层36(块绝缘膜)及电荷累积层35时的蚀刻终止层发挥功能。
另外，在存储单元区域中，以将存储器沟槽MT分离的方式设置着多个字线柱WLP。字线柱WLP包含在Z方向上延伸的导电层33及与导电层33的侧面接触的绝缘层34。导电层33作为接触插塞CWL发挥功能。绝缘层34作为存储单元晶体管MC的隧道绝缘膜发挥功能。
在Y方向上，在字线柱WLP与半导体层31之间，以将绝缘层32分离的方式，设置着电荷累积层35及绝缘层36。绝缘层36作为块绝缘膜发挥功能。更具体来说，在XY平面中，沿着X方向的电荷累积层35的一侧面与字线柱WLP的绝缘层34接触，另一侧面(沿着X方向的另一侧面、及沿着Y方向的2个侧面)与绝缘层36接触。而且，绝缘层36的侧面的一部分与半导体层31及绝缘层32接触。
因此，在导电层33与半导体层31之间，从导电层33朝向半导体层31依次形成着绝缘层34、电荷累积层35、及绝缘层36。包含半导体层31的一部分、导电层33的一部分、绝缘层34的一部分、电荷累积层35、及绝缘层36的区域(也记载为半导体层31与字线柱WLP的交叉区域)作为存储单元晶体管MC发挥功能。在图10的示例中，在1个半导体层31中，半导体层31与设置在图10的纸面下侧的字线柱WLP的交叉区域作为存储单元晶体管MCa发挥功能，半导体层31与设置在图10的纸面上侧的字线柱WLP的交叉区域作为存储单元晶体管MCb发挥功能。另外，例如对应于1个半导体层31的多个存储单元晶体管MCa从SGD区域朝向SGS区域依次记载为MCa0、MCa1、…。存储单元晶体管MCb0、MCb1、…也一样。
在SGD区域中，设置着贯通半导体层31的导电层37。导电层37作为接触插塞CBL发挥功能。在图10的示例中，半导体层31在与导电层37的连接区域中具有圆形的形状。此外，半导体层31的与导电层37的连接区域中的形状为任意形状。例如，连接区域的形状也可以是多边形。连接区域只要是当加工贯通半导体层31的接触插塞CBL的空穴时能够在XY平面中确保用来使接触插塞CBL的空穴不因制造偏差等从半导体层31突出的充分的裕度的形状及大小即可。
在SGD区域中，以包围半导体层31的侧面的方式设置绝缘层38，也就是说，设置与X方向上的半导体层31的端部及朝向Y方向的半导体层31的侧面接触的绝缘层38。绝缘层38作为选择晶体管ST1的栅极绝缘膜发挥功能。绝缘层38的与接触半导体层31的侧面对向的侧面接触导电层39。
导电层39作为选择栅极线SGD发挥功能。更具体来说，导电层39包含在Y方向上延伸的第1部分39a、及在SGD区域中在X方向上延伸且沿着X方向的一侧面与绝缘层38接触、端部连接于导电层39的第1部分39a的多个第2部分39b。以下，在限定导电层39的第1部分的情况下，记载为导电层39a，在限定导电层39的第2部分的情况下，记载为导电层39b。
SGD区域的半导体层31、绝缘层38、及导电层39b在X方向上呈阶梯状地延伸。换句话说，SGD区域的半导体层31、绝缘层38、及导电层39b一边改变Y方向上的位置一边在X方向上延伸。此外，SGD区域的半导体层31、绝缘层38、及导电层39b也可以一边呈曲线状地弯曲一边在X方向上延伸。由此，SGD区域的半导体层31、绝缘层38、及导电层39b以与在Y方向上相邻的另一半导体层31、绝缘层38、及导电层39b具有预先设定的距离以上的间隔且在Y方向上成为最密的方式配置。关于SGD区域中的半导体层31的布局的详细情况，将在下文进行叙述。
在SGD区域中，从存储单元区域到导电层37的包含半导体层31、绝缘层38、及导电层39b的区域作为选择晶体管ST1发挥功能。更具体来说，导电层39b作为选择晶体管ST1的栅极电极发挥功能，绝缘层38作为选择晶体管ST1的栅极绝缘膜发挥功能，且在半导体层31形成选择晶体管ST1的通道。因此，对应于4串接触插塞CBL的选择晶体管ST1的栅极长度各不相同。其中，以选择晶体管ST1的栅极长度成为由装置特性决定的最小值以上的方式设定从存储单元区域到接触插塞CBL的距离。
在阶梯接触区域中，设置着贯通导电层39a的导电层40及绝缘层44。导电层40作为接触插塞CSGD发挥功能。绝缘层44作为虚设柱HR发挥功能。导电层40电连接于积层在Z方向上的导电层39a中的任一个。绝缘层41以与导电层40的侧面(以下也记载为“外表面”)接触的方式设置。绝缘层42以与绝缘层41的外表面的一部分接触的方式设置。绝缘层43以与绝缘层42的外表面接触的方式设置。
1.1.4.6存储单元区域、SGS区域、及阶梯接触区域的详细情况
接下来，使用图11，对存储单元区域、SGS区域、及对应于选择栅极线SGS的阶梯接触区域中的存储单元阵列18的平面构成的详细情况进行说明。图11是图6中的区域RB的放大图。此外，在图11的示例中，省略绝缘层的一部分。此外，在图11的示例中，为了简化说明，省略虚设存储单元晶体管DMC。
如图11所示，2个半导体层31在SGS区域的附近共通地连接，在SGS区域中，设置着贯通半导体层31的导电层45。导电层45作为接触插塞CSL发挥功能。与图10同样地，在图11的示例中，半导体层31在与导电层45的连接区域中具有圆形的形状。此外，导电层45也可以由与导电层37(接触插塞CBL)相同的导电材料构成。
在SGS区域中，与绝缘层38同样地，以包围半导体层31的侧面的方式设置着绝缘层46。绝缘层46作为选择晶体管ST2的栅极绝缘膜发挥功能。此外，绝缘层46也可以由与绝缘层38相同的绝缘材料构成。
绝缘层46的与接触半导体层31的侧面对向的侧面接触导电层47。导电层47作为选择栅极线SGS发挥功能。更具体来说，导电层47包含在Y方向上延伸的第1部分、及在SGS区域中一侧面与绝缘层46接触、端部与导电层47的第1部分接触的多个第2部分。此外，导电层47也可以由与导电层39(选择栅极线SGD)相同的导电材料构成。
在SGS区域中，从存储单元区域到导电层45的包含半导体层31、绝缘层46、及导电层47的第2部分的区域作为选择晶体管ST2发挥功能。更具体来说，导电层47的第2部分作为选择晶体管ST2的栅极电极发挥功能，绝缘层46作为选择晶体管ST2的栅极绝缘膜发挥功能，且在半导体层31形成选择晶体管ST1的通道。
在阶梯接触区域中，设置着贯通导电层47的第1部分的导电层49及绝缘层44。导电层49作为接触插塞CSGS发挥功能。导电层49电连接于积层在Z方向上的导电层47的第1部分中的任一个。与对应于选择栅极线SGD的阶梯接触区域同样地，以包围导电层49的方式设置着绝缘层41～43。此外，导电层49也可以由与导电层40(接触插塞CSGD)相同的导电材料构成。
1.1.5存储单元阵列的剖面构成
接下来，对存储单元阵列18的剖面构成的一例进行说明。
1.1.5.1存储单元区域的剖面构成
首先，使用图12，对存储单元区域的剖面构成进行说明。图12示出沿着图10中的A1-A2线的剖视图。
如图12所示，在半导体衬底50上形成着绝缘层51。对绝缘层51例如使用氧化硅(SiO2)。在绝缘层51中包含形成在半导体衬底50上的晶体管(未图示)或多个配线层(未图示)。在绝缘层51上形成着存储单元阵列18。
更具体来说，在绝缘层51上形成着绝缘层52。绝缘层52作为加工用于存储器沟槽MT、各种接触插塞等的空穴时的蚀刻终止层发挥功能。绝缘层52只要是能够获得相对于形成在上层的绝缘层53充分的蚀刻选择比的绝缘材料即可，例如使用氮化硅(SiN)、金属氧化物、或氧化铝(AlO)等。
在绝缘层52上形成绝缘层53。例如，对绝缘层53使用SiO2。在绝缘层53上，在各层间介隔绝缘层53而积层例如9层半导体层31。也就是说，在绝缘层52上，交替地积层例如9层绝缘层53及9层半导体层31。此外，半导体层31的积层数为任意数量。对半导体层31例如使用多晶硅。
在最上层的半导体层31上形成绝缘层54。对绝缘层54例如使用SiO2。
形成贯通绝缘层54以及交替地积层的9层半导体层31及9层绝缘层53且底面到达绝缘层52的空穴AH。在空穴AH内形成字线柱WLP。在空穴AH的侧面及底面形成绝缘层34，空穴AH的内部由导电层33埋入。在绝缘层34与半导体层31之间，形成着与绝缘层34的侧面接触的电荷累积层35及设置在电荷累积层35与半导体层31之间的绝缘层36。
对导电层33使用导电材料。导电材料例如可以是金属材料，也可以是添加了杂质的半导体材料。以下，对于对导电层33使用W及TiN的情况进行说明。此外，TiN用作利用CVD(chemical vapor deposition，化学气相沉积)形成W时的阻挡金属。
对绝缘层34使用绝缘材料。绝缘材料例如可以是使用铪(Hf)及SiO2的Hf(Si)Ox/SiO2/Hf(Si)Ox的积层构造，也可以是SiO2。Hf(Si)Ox可以在HfOx含有Si，也可以不含有Si。
对电荷累积层35例如使用多晶硅。此外，电荷累积层35也可以含有氮化钽(TaN)、氮化钛(TiN)、钨(W)、钌(Ru)等金属。
对绝缘层36例如使用SiO2或氮氧化硅(SiON)。
另外，形成着贯通绝缘层54以及交替地积层的9层半导体层31及9层绝缘层53且底面到达绝缘层52的存储器沟槽MT。存储器沟槽MT内的内部由绝缘层55埋入。对绝缘层55例如使用SiO2。
在绝缘层55与半导体层31之间形成着绝缘层32。对绝缘层32例如使用SiO2。
1.1.5.2 SGD区域的剖面构成
接下来，使用图13，对SGD区域的剖面构成进行说明。图13示出沿着图10中的B1-B2线的剖视图。
如图13所示，与图12同样地，在绝缘层52上，交替地积层例如9层绝缘层53及9层半导体层31，在最上层的半导体层31上形成着绝缘层54。
形成着贯通绝缘层54以及交替地积层的9层半导体层31及9层绝缘层53且底面到达绝缘层52的空穴BH。在空穴BH内形成接触插塞CBL。空穴BH的内部由导电层37埋入。对导电层37使用导电材料。导电材料例如可以是金属材料，也可以是添加了杂质的半导体材料。
在SGD区域中，在绝缘层55与半导体层31之间，形成着与绝缘层55的侧面接触的导电层39及设置在导电层39与半导体层31之间的绝缘层38。对导电层39使用导电材料。导电材料例如可以是金属材料，也可以是添加了杂质的Si等半导体。以下，对于对导电层39使用添加了磷(P)的多晶硅的情况进行说明。对绝缘层38例如使用SiO2。
1.1.5.3阶梯接触区域的剖面构成
接下来，使用图14，对与选择栅极线SGD对应的阶梯接触区域的剖面构成进行说明。图14示出沿着图10中的C1-C2线的剖视图。
如图14所示，在绝缘层51的上表面附近形成着在X方向上延伸的多个导电层60。导电层60作为全域选择栅极线GSGD发挥功能。对导电层60例如使用金属材料、或添加了杂质的半导体等。
在绝缘层52上，交替地积层例如9层绝缘层53及9层导电层39。导电层39形成在与半导体层31相同的层。在最上层的导电层39上形成着绝缘层54。
形成着贯通绝缘层54且底面到达所积层的导电层39中的任一个导电层的多个空穴HL1。在各导电层39上形成至少1个以上的空穴HL1。因此，空穴HL1的个数为导电层39的层数以上。图14的示例示出底面到达从上层数起的第3层导电层39的空穴HL1、底面到达从上层数起的第4层导电层39的空穴HL1、及底面到达从上层数起的第5层导电层39的空穴HL1。
在空穴HL1的侧面及底面的一部分形成着绝缘层43。对绝缘层43例如使用SiN。另外，在空穴HL1内，形成着侧面与绝缘层43接触的绝缘层42。对绝缘层42例如使用SiO2。
形成着贯通空穴HL1内且底面到达导电层60的空穴HL2。在空穴HL2的侧面的一部分形成着绝缘层41，空穴HL2的内部由导电层40埋入。对绝缘层41例如使用SiO2。对导电层40使用导电材料。导电材料例如也可以是金属材料。以下，对于对导电层40使用W及TiN的情况进行说明。
在空穴HL1的底面附近，去除绝缘层43的一部分及相同层中的绝缘层41，在导电层40中形成着向侧面突出的连接部57。连接部57的底面连接于导电层39。也就是说，导电层40(接触插塞CSGD)的底面电连接于导电层60(全域选择栅极线GSGD)，并经由突出的连接部57电连接于任一层的导电层39(选择栅极线SGD)。
例如，连接部57的上表面的高度位置低于设置在上方的导电层39的底面。
1.2 SGD区域中的半导体层的布局
接下来，使用图15及图16，对SGD区域中的半导体层31的布局的一例进行说明。图15及图16示出在Y方向上最密地配置SGD区域中的半导体层31的情况的一例，为了简化说明，省略导电层37(接触插塞CBL)、绝缘层38、导电层39(选择栅极线SGD)。
如图15所示，将分别设置着对应于4串锯齿配置的接触插塞CBL(未图示)的圆形的连接区域的4个半导体层31按照连接区域与存储单元区域由近到远的顺序设为半导体层31a～31d。半导体层31a～31d各自包含对应于连接区域的连接部分CP、及一边改变Y方向上的位置一边在X方向上排列配置的多个引出部分HP。也就是说，半导体层31a～31d将4列图案Y方向上边重复边配置，所述4列图案是将在Y方向上相邻的连接部分CP边改变X方向上的位置边配置而成。以下，将从连接部分CP朝向存储单元区域依次配置的引出部分记载为引出部分HPL1～HPL3，将从连接部分CP朝向阶梯接触区域依次配置的引出部分记载为HPR1～HPR3。以下，在不限定引出部分HPL1～HPL3及HPR1～HPR3中的哪一个的情况下，记载为引出部分HP。此外，连接部分CP及引出部分HP的形状并不分别限定为圆形及矩形形状。
以下，将引出部分HP的Y方向上的宽度设为w1。另外，将连接部分CP的直径设为r1。此外，在以下说明中，对在半导体层31a～31d中各引出部分HP的Y方向上的宽度相同且各连接部分CP的直径相同的情况进行说明，但各部分的大小也可以各不相同。
引出部分HPL1及HPR1以成为相互从连接部分CP的中心点对称的位置的方式，X方向上的一端分别与连接部分CP相接。在Y方向上，将从连接部分CP的中心到引出部分HPL1及HPR1的中心的位移量设为sf。位移量sf、宽度w1、及直径r1处于0＜sf＜((r1)-(w1))/2的关系。在Y方向上相邻的2个半导体层31中，将从连接部分CP到在Y方向上相邻的引出部分HP的Y方向上的距离设为d1，将在Y方向上相邻的2个引出部分HP的Y方向上的最小距离设为d2。例如，距离d1及d2是考虑制造步骤中光刻法的重合精度或加工等的工艺裕度而决定的最小尺寸。距离d1及距离d2较佳为大致相同。通过以距离d1与距离d2成为相同的长度的方式配置半导体层31，半导体层31在Y方向上配置在最密间距。此外，距离d1也可以比距离d2长。
接下来，对半导体层31a～31d具体地进行说明。
半导体层31a包含连接部分CP、以及引出部分HPL1及HPR1～HPR3。从连接部分CP朝向存储单元区域设置着引出部分HPL1。引出部分HPL1在Y方向上设置在从连接部分CP的中心向接近半导体层31b的方向位移位移量sf的位置。
引出部分HPR1～HPR3以从连接部分CP朝向阶梯接触区域一边改变Y方向上的位置一边在X方向上相互邻接的方式设置。也就是说，引出部分HPR1～HPR3沿着X方向配置为阶梯状。引出部分HPR1在Y方向上设置在从连接部分CP的中心向远离半导体层31b的方向位移位移量sf的位置。引出部分HPR2在Y方向上设置在从引出部分HPR1的位置向接近半导体层31b的方向位移的位置。引出部分HPR3在Y方向上设置在从引出部分HPR2的位置向接近半导体层31b的方向位移的位置。
半导体层31b包含连接部分CP、以及引出部分HPL1、HPR1、及HPR2。引出部分HPL1、HPR1、及HPR2相对于连接部分CP的位置关系与半导体层31a相同。
半导体层31c包含连接部分CP、以及引出部分HPL1、HPL2、及HPR1。引出部分HPL1及HPR1相对于连接部分CP的位置关系与半导体层31a及31b相同。
引出部分HPL1及HPL2以从连接部分CP朝向存储单元区域一边改变Y方向上的位置一边在X方向上相互邻接的方式设置。也就是说，引出部分HPL1及HPL2沿着X方向配置为阶梯状。引出部分HPL2在Y方向上设置在从引出部分HPL1的位置向接近半导体层31b的方向位移的位置。
半导体层31d包含连接部分CP、以及引出部分HPL1～HPL3及HPR1。引出部分HPL1、HPL2、及HPR1相对于连接部分CP的位置关系与半导体层31c相同。
引出部分HPL1～HPL3以从连接部分CP朝向存储单元区域一边改变Y方向上的位置一边在X方向上相互邻接的方式设置。也就是说，引出部分HPL1～HPL3沿着X方向配置为阶梯状。引出部分HPL3在Y方向上设置在从引出部分HPL2的位置向接近半导体层31c的方向位移的位置。
半导体层31a的连接部分CP与半导体层31b的引出部分HPL1及半导体层31d的引出部分HPL3的距离、半导体层31b的连接部分CP与半导体层31a的引出部分HPR1及半导体层31c的引出部分HPL1的距离、半导体层31c的连接部分CP与半导体层31b的引出部分HPR1及半导体层31d的引出部分HPL1的距离、以及半导体层31d的连接部分CP与半导体层31c的引出部分HPR1及半导体层31a的引出部分HPR3的距离分别为距离d1。
另外，半导体层31a的引出部分HPR2与半导体层31b的引出部分HPR1的距离、半导体层31a的引出部分HPR3与半导体层31b的引出部分HPR2的距离、半导体层31b的引出部分HPR2与半导体层31c的引出部分HPR1的距离、半导体层31b的引出部分HPL1与半导体层31c的引出部分HPL2的距离、半导体层31c的引出部分HPL1与半导体层31d的引出部分HPL2的距离、半导体层31c的引出部分HPL2与半导体层31d的引出部分HPL3的距离、半导体层31d的引出部分HPL1与半导体层31a的引出部分HPR2的距离、及半导体层31d的引出部分HPL2与半导体层31a的引出部分HPR1的距离分别为距离d2。
Y方向上半导体层31a的连接部分CP的中心与半导体层31b的连接部分CP的中心的距离、半导体层31b的连接部分CP的中心与半导体层31c的连接部分CP的中心的距离、及半导体层31c的连接部分CP的中心与半导体层31d的连接部分CP的中心的距离分别相同，分别设为距离x。因此，距离x处于下述式子所示的关系。
x＝(r1)/2+(d1)+(w1)/2-(sf)
另外，将Y方向上半导体层31d的连接部分CP的中心与半导体层31a的连接部分CP的中心的距离设为y。因此，距离y处于下述式子所示的关系。
y＝-(r1)/2+3(w1)/2-(d1)+2(d2)+3(sf)
Y方向上的4串锯齿配置的1周期的距离、即从1个半导体层31a的连接部分CP的中心到在Y方向上相邻的另一半导体层31a的连接部分CP的中心的距离处于下述式子所示的关系。
3x+y＝(r1)+3(w1)+2(d1)+2(d2)
因此，Y方向上的4串锯齿配置的1周期的距离(3x+y)并不依存于位移量sf。相对于此，Y方向上的连接部分CP的间隔(距离x及y)、即接触插塞CBL间的距离依存于位移量sf，从而存在粗密。
接下来，对根据相邻的2个半导体层31的引出部分HP的距离求出4串锯齿配置的1周期的距离的情况进行说明。
如图16所示，Y方向上半导体层31a的引出部分HPR3的中心与半导体层31b的引出部分HPR2的中心的距离和半导体层31b的引出部分HPR2的中心与半导体层31c的引出部分HPR1的中心的距离相同，分别设为距离a。将Y方向上半导体层31c的引出部分HPR1的中心与半导体层31d的引出部分HPR1的中心的距离设为距离b。另外，将Y方向上半导体层31d的引出部分HPR1的中心与半导体层31a的引出部分HPR3的中心的距离设为距离c。因此，距离a、b、及c处于下述式子所示的关系。
a＝(w1)+(d2)
b＝(r1)/2+(w1)/2+(d1)-(sf)
c＝(r1)/2+(w1)/2+(d1)+(sf)
Y方向上的4串锯齿配置的1周期的距离、即从1个半导体层31a的引出部分HPR3的中心到在Y方向上相邻的另一半导体层31a的引出部分HPR3的中心的距离处于下述式子所示的关系。
2a+b+c＝(r1)+3(w1)+2(d1)+2(d2)
也就是说，处于2a+b+c＝3x+y的关系。
1.3本实施方式的效果
如果是本实施方式的构成，则能够提供能够抑制芯片面积的增加的半导体存储装置。
更具体来说，在SGD区域中，能够将多个半导体层31的连接部分CP设为锯齿配置。进而，能够将半导体层31(以及绝缘层38及导电层39b)的多个引出部分HP在X方向上配置为阶梯状。由此，例如在相邻的2个半导体层31a及31b中，能够将半导体层31a的连接部分CP与半导体层31b的引出部分HPL1的距离d1和半导体层31a的引出部分HP与半导体层31b的引出部分HP的距离d2设为大致相同。由此，在Y方向上，能够最密地配置半导体层31。因此，能够抑制芯片面积的增加。
2.第2实施方式
接下来，对第2实施方式进行说明。在第2实施方式中，对于阶梯接触区域中的接触插塞CSGD(导电层40)、选择栅极线SGD(导电层39a)、及虚设柱HR(绝缘层44)的布局，说明3个示例。以下，以与第1实施方式的不同点为中心进行说明。
2.1第1例
首先，使用图17，对第1例进行说明。此外，在图17的示例中，为了简化说明，SGD区域的半导体层31朝向X方向延伸(也就是说，不具有阶梯形状)。
如图17所示，例如在阶梯接触区域中，多个绝缘层44(虚设柱HR)朝向Y方向排列为2列。而且，沿着X方向(以在Y方向上成为相同位置的方式)配置着1个半导体层31及2个绝缘层44。此外，Y方向上的半导体层31的位置与2个绝缘层44的位置也可以不同。
在阶梯接触区域中，导电层39a的朝向X方向的面成为以各绝缘层44为中心的多个同心圆组成的形状。也就是说，导电层39a的朝向X方向的面具有曲线部分。如果将从绝缘层44的侧面到导电层39a的侧面的最小距离设为d3，则各绝缘层44配置在导电层39a内距导电层39a的侧面距离d3内侧。例如，距离d3是考虑在制造步骤中形成导电层39a时的工艺裕度而决定的最小尺寸。另外，在Y方向上相邻的2个绝缘层44的距离未达2×(d3)。也就是说，以将绝缘层44作为中心的导电层39a的同心圆各自在Y方向上相互相交的方式设定距离d3。
例如，在Y方向上相邻配置的4个半导体层31的每一个上设置1个接触插塞CSGD(导电层40)。在导电层40的侧面，依次设置着绝缘层41～43。导电层40在X方向上配置在2列绝缘层44之间。导电层40以从导电层40的侧面到绝缘层44的侧面的间隔成为距离d4以上的方式配置。例如，距离d4是考虑在制造步骤中形成导电层40时的工艺裕度而决定的最小尺寸。距离d4比距离d3短。如图17所示，绝缘层44也能够以贯通绝缘层43的方式设置，只要与导电层40的间隔为距离d4以上即可。
2.2第2例
接下来，使用图18，对第2例进行说明。此外，在图18的示例中，为了简化说明，SGD区域的半导体层31朝向X方向延伸。以下，以与第1例的不同点为中心进行说明。
如图18所示，在本例中，8个虚设柱HR相对于绝缘层43(即导电层40)隔开相同距离而配置。
更具体来说，例如在Y方向上相邻配置的4个半导体层31的每一个上设置8个绝缘层44及1个接触插塞CSGD(导电层40)。在导电层40的侧面依次设置着绝缘层41～43。
1个半导体层31与2个绝缘层44沿着X方向配置。如果将从绝缘层44的侧面到绝缘层43的侧面的距离设为d5，则8个绝缘层44配置在与绝缘层43隔开距离d5的位置。也就是说，8个绝缘层44配置在与导电层40隔开相同距离的位置。例如，距离d5是考虑在制造步骤中形成绝缘层44时的工艺裕度而决定的最小尺寸。
在阶梯接触区域中，导电层39a的朝向X方向的面成为以各绝缘层44为中心的多个同心圆组成的形状。各绝缘层44配置在导电层39a内距导电层39a的侧面距离d3内侧。
在图18的示例中，4个半导体层31中的在距阶梯接触区域相对较近的位置设置着连接部分CP的2个半导体层31、及配置在距SGD区域相对较远的位置的绝缘层44沿着X方向配置。而且，4个半导体层31中的在距阶梯接触区域相对较远的位置设置着连接部分CP的2个半导体层31、及配置在距SGD区域相对较近的位置的绝缘层44沿着X方向配置。由此，无论连接部分CP(导电层37)的配置如何，均能够确保从导电层37到导电层39a比预先设定的距离长的距离(能够确保一定以上的距离)。
2.3第3例
接下来，使用图19，对第3例进行说明。以下，以与第1例及第2例的不同点为中心进行说明。
如图19所示，在本例中，8个虚设柱HR相对于接触插塞CSGD分别隔开不同的距离而配置。
更具体来说，将对应于4串锯齿配置的接触插塞CBL的4个半导体层31按照连接部分CP(接触插塞CBL)与存储单元区域的由近到远的顺序(与阶梯接触区域由远到近的顺序)设为半导体层31a～31d。例如，4个半导体层31a～31d的每一个上设置8个绝缘层44及1个接触插塞CSGD(导电层40)。在导电层40的侧面依次形成着绝缘层41～43。
在阶梯接触区域中，导电层39a的朝向X方向的面成为以各绝缘层44为中心的多个同心圆组成的形状。各绝缘层44配置在导电层39a内距导电层39a的侧面距离d3内侧。
例如，8个绝缘层44在X方向上的位置各不相同。以下，将沿着X方向与半导体层31a并排配置的绝缘层44设为绝缘层44a。同样地，将沿着X方向与半导体层31b并排配置的绝缘层44设为绝缘层44b。将沿着X方向与半导体层31c并排配置的绝缘层44设为绝缘层44c。将沿着X方向与半导体层31d并排配置的绝缘层44设为绝缘层44d。而且，将从绝缘层44a的侧面到绝缘层43的侧面的距离设为d6。同样地，将从绝缘层44b的侧面到绝缘层43的侧面的距离设为d7。将从绝缘层44c的侧面到绝缘层43的侧面的距离设为d8。将从绝缘层44d的侧面到绝缘层43的侧面的距离设为d9。例如，距离d6～d9为图18中所说明的距离d5以上的距离。
距离d6～d9也可以互不相同，只要从绝缘层44的侧面到绝缘层43的侧面(即导电层40)的间隔是预先设定的距离以上即可。例如，在图19的示例中，绝缘层44a～44d根据半导体层31a～31d的连接部分CP的配置，在X方向上从SGD区域侧依次配置着绝缘层44a、绝缘层44b、绝缘层44c、及绝缘层44d。而且，基于绝缘层44a～44d的配置分别设定距离d6～d9。由此，4个半导体层31a～31d无论连接部分CP(导电层37)的配置如何，均能够确保从导电层37到导电层39a比预先设定的距离长的距离。
2.4本实施方式的效果
本实施方式可以应用于第1实施方式。
进而，如果是本实施方式的第1例的构成，则可以贯通绝缘层43形成绝缘层44，只要绝缘层44与导电层40之间隔为预先设定的距离以上即可。由此，能够抑制X方向上的阶梯接触区域的面积增加。
进而，如果是本实施方式的第2例及第3例的构成，则可以任意设定Y方向上的绝缘层44的位置，只要绝缘层44与导电层40的间隔为预先设定的距离以上即可。由此，能够抑制X方向上的SGD区域的面积增加。进而，能够使从半导体层31的连接部分CP、即接触插塞CBL到导电层39a的侧面的间隔成为预先设定的距离以上。因此，能够抑制导电层39b的配线长度的偏差，从而抑制连接于选择晶体管ST1的选择栅极线SGD的电压的偏差。
3.第3实施方式
接下来，对第3实施方式进行说明。在第3实施方式中，对在Z方向上积层着多个存储单元阵列18的情况下的字线WL与行解码器19的连接进行说明。以下，以与第1及第2实施方式的不同点为中心进行说明。
3.1存储单元阵列的剖面构成
首先，使用图20，对存储单元阵列18的剖面构成进行说明。此外，在图20的示例中，为了简化说明，省略绝缘层的一部分及半导体衬底50。
如图20所示，在未图示的半导体衬底50的上方，存储单元阵列18的第1～第4阶层积层而设置。第1～第4阶层各自分别对应于第1实施方式中所说明的存储单元阵列18的构成。在以下说明中，将对应于第1阶层的接触插塞记载为CWL_1、CBL_1、CH_1、及CSL_1，将字线WL记载为WL_1，将源极线SL记载为SL_1。第2～第4阶层也一样。
更具体来说，在阶梯接触区域中，在第1阶层的下方形成着全域选择栅极线GSGD及GSGS。
在全域选择栅极线GSGD及GSGS上形成绝缘层52，进而在该绝缘层之上形成着第1阶层。
在第1阶层中，在接触插塞CWL_1上形成着字线WL_1。在接触插塞CBL_1上形成着接触插塞CH_1。在接触插塞CSL_1上形成着源极线SL_1。接触插塞CSGD在第1～第4阶层的各阶层中连接于任一个选择栅极线SGD，底面连接于全域选择栅极线GSGD。同样地，接触插塞CSGS在第1～第4阶层的各阶层中连接于任一个选择栅极线SGS，底面连接于全域选择栅极线GSGS。
在字线WL_1的上方形成对应于第2阶层的绝缘层52，进而在该绝缘层之上形成着第2阶层。
在第2阶层中，在接触插塞CWL_2上形成着字线WL_2。接触插塞CBL_2贯通绝缘层52并形成在接触插塞CH_1上。在接触插塞CBL_2上形成着接触插塞CH_2。接触插塞CSL_2贯通绝缘层52并形成在源极线SL_1上。在接触插塞CSL_2上形成着源极线SL_2。
在字线WL_2的上方形成对应于第3阶层的绝缘层52，进而在该绝缘层之上形成着第3阶层。
在第3阶层中，在接触插塞CWL_3上形成着字线WL_3。接触插塞CBL_3贯通绝缘层52并形成在接触插塞CH_2上。在接触插塞CBL_3上形成着接触插塞CH_3。接触插塞CSL_3贯通绝缘层52并形成在源极线SL_2上。在接触插塞CSL_3上形成着源极线SL_3。
在字线WL_3的上方形成对应于第4阶层的绝缘层52，进而在该绝缘层之上形成着第4阶层。
在第4阶层中，在接触插塞CWL_4上形成着字线WL_4。接触插塞CBL_4贯通绝缘层52并形成在接触插塞CH_3上。在接触插塞CBL_4上形成着接触插塞CH_4。在接触插塞CH_4上形成着接触插塞VY。在接触插塞VY上形成着在X方向上延伸的位线BL。也就是说，在1个位线BL连接着接触插塞CBL_1～CBL_4。
接触插塞CSL_4贯通绝缘层52并形成在源极线SL_3上。在接触插塞CSL_4上形成着源极线SL_4。也就是说，源极线SL_1～SL_4共通地连接。
3.2字线及行解码器的构成
3.2.1字线及行解码器的整体构成
接下来，使用图21，对字线WL及行解码器19的整体构成进行说明。
如图21所示，第1～第4阶层各自的存储单元阵列18例如包含4个块BLK(BLK0～BLK3)。在实施方式中，4个块BLK分享位线BL。更具体来说，例如位线BL(4k)(k为0以上的整数)连接于块BLK0。同样地，位线BL(4k+1)连接于块BLK1，位线BL(4k+2)连接于块BLK2，位线BL(4k+3)连接于块BLK3。
行解码器19包含第1行解码器19_1、第2行解码器19_2、第3行解码器19_3、及第4行解码器。第1行解码器19_1对应于第1阶层的存储单元阵列18。第2行解码器19_2对应于第2阶层的存储单元阵列18。第3行解码器19_3对应于第3阶层的存储单元阵列18。第4行解码器19_4对应于第4阶层的存储单元阵列18。
在各阶层中，块BLK0～BLK3的字线WL共通地连接于行解码器19。更具体来说，例如第1阶层的4个块BLK0～BLK3的字线WLa0共通地连接于第1行解码器19_1。同样地，块BLK0～BLK3的字线WLb0共通地连接于第1行解码器19_1。其他字线WL也一样。与第1阶层同样地，第2阶层的块BLK0～BLK3的字线WL共通地连接于第2行解码器19_2。第3阶层的块BLK0～BLK3的字线WL共通地连接于第3行解码器19_3。第4阶层的块BLK0～BLK3的字线WL共通地连接于第4行解码器19_4。
例如，在写入动作或读出动作中，通过选择第1行解码器19_1～第4行解码器～19_4中的任一个，能够选择1个阶层。进而，通过选择位线BL，能够选择块BLK0～BLK3中的任一个。
3.2.2字线与行解码器的连接的具体例
接下来，使用图22及图23，对字线WL与行解码器19的连接的具体例进行说明。图22是表示第1阶层的存储单元阵列18与第1行解码器19_1的连接的一例的俯视图。图23是表示第1～第4阶层中的字线WL与行解码器19的连接的剖视图。此外，在图22的示例中，表示第1阶层的存储单元阵列18与第1行解码器19_1的连接，第2～第4阶层也一样。
如图22所示，将各块BLK中的字线WL记载为字线WL0～WL5。在字线WL0～WL5的下方，设置着在X方向上延伸的配线GWL0～GWL5。例如，各块BLK的字线WL0经由接触插塞V1共通地连接于配线GWL0。同样地，各块BLK的字线WL1～WL5经由接触插塞V1分别共通地连接于配线GWL1～GWL5。
在配线GWL0～GWL5的下方，设置着在Y方向上延伸的配线GGWL0～GGWL5。配线GWL0～GWL5经由接触插塞V2分别连接于配线GGWL0～GGWL5。配线GGWL0～GGWL5经由接触插塞V3分别连接于第1行解码器19_1。
接下来，对字线WL与行解码器19的连接的剖面构成进行说明。
如图23所示，第1阶层的字线WL经由接触插塞V1、配线GWL、接触插塞V2、配线GGWL、及接触插塞V3连接于第1行解码器19_1。第2～第4阶层也一样。因此，根据所对应的阶层，接触插塞V3的高度不同。
3.3本实施方式的效果
本实施方式的构成也可以应用于第1及第2实施方式。
如果是本实施方式的构成，则在各阶层中，能够将被分配多个位线BL的多个块BLK的字线WL共通地连接于行解码器19。由此，即便在积层着多个存储单元阵列的构成中，也能够抑制行解码器19的面积增加。因此，能够抑制芯片面积的增加。
4.变化例等
上述实施方式的半导体存储装置包含：第1半导体层(31)，包含在第1方向(X方向)上排列配置且与第1方向交叉的第2方向(Y方向)上的位置互不相同的第1至第3部分(HPR1～HPR3)；导电层(39)，包含在第2方向(Y方向)上延伸的第4部分(39a)、及连接于第4部分并在第1方向上延伸的第5部分(39b)；第1绝缘层(38)，设置在第4部分与第1半导体层之间、及第5部分与第1半导体层之间；第1接触插塞(CSGD)，在与第1方向及第2方向交叉的第3方向(Z方向)上延伸，并连接于第4部分；第2接触插塞(37、CBL)，在第3方向上延伸，在第1方向上形成着第1绝缘层的区域(SGD区域)内与第1半导体层连接；第1配线(CWL)，在第3方向上延伸；以及第1存储单元，在第1方向上设置在与第5部分隔开的位置，并在第1半导体层与第1配线之间存储信息。
通过应用上述实施方式，能够提供一种能够抑制芯片面积的增加的半导体存储装置。此外，实施方式并不限定于上述所说明的方式，可以进行各种变化。
上述实施方式中的所谓“连接”也包括彼此之间例如介隔晶体管或电阻等其他任一构件间接地连接的状态。
在上述实施方式中，所谓相同距离包括因制造偏差等产生的误差。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式可以通过其他各种方式实施，可以在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
[符号的说明]
1 半导体存储装置
2 外部控制器
10 输入输出电路
11 逻辑控制电路
12 状态寄存器
13 地址寄存器
14 指令寄存器
15 定序器
16 就绪/忙碌电路
17 电压产生电路
18 存储单元阵列
19 行解码器
20 感测放大器
21 数据寄存器
22 列解码器
31 半导体层
32、34、36、38、41～44、46、51～55 绝缘层
33、37、39、40、45、47、49、60 导电层
35 电荷累积层
50 半导体衬底
57 连接部
60 导电层

Claims (17)

1.一种半导体存储装置，具备：第1半导体层，包含在第1方向上排列配置且与所述第1方向交叉的第2方向上的位置互不相同的第1至第3部分；
导电层，包含在所述第2方向上延伸的第4部分、及连接于所述第4部分并在所述第1方向上延伸的第5部分；
第1绝缘层，设置在所述第4部分与所述第1半导体层之间、及所述第5部分与所述第1半导体层之间；
第1接触插塞，在与所述第1方向及所述第2方向交叉的第3方向上延伸，并连接于所述第4部分；
第2接触插塞，在所述第3方向上延伸，并在所述第1方向上形成着所述第1绝缘层的区域内与所述第1半导体层连接；
第1配线，在所述第3方向上延伸；以及
第1存储单元，在所述第1方向上设置在与所述第5部分隔开的位置，并在所述第1半导体层与所述第1配线之间存储信息。
2.根据权利要求1所述的半导体存储装置，其中所述第1绝缘层在所述第2方向上设置在所述第5部分与所述第1至第3部分之间，并在所述第1方向上设置在所述第4部分与所述第3部分之间。
3.根据权利要求1所述的半导体存储装置，其中所述第1半导体层还包含：第6部分，与所述第1部分相接，并与所述第2接触插塞连接；及
第7部分，在相对于所述第6部分的中心与所述第1部分成为点对称的位置与所述第6部分连接。
4.根据权利要求3所述的半导体存储装置，其中所述第1部分与所述第7部分在所述第2方向上的位置不同。
5.根据权利要求1所述的半导体存储装置，其中所述第1存储单元包含：第2绝缘层，设置在所述第1配线与所述第1半导体层之间；
电荷累积层，设置在所述第1配线与所述第2绝缘层之间；及
第3绝缘层，设置在所述第1配线与所述电荷累积层之间。
6.根据权利要求1所述的半导体存储装置，还具备：第2半导体层，在所述第2方向上与所述第1半导体层相邻，并包含在所述第1方向上排列配置且所述第2方向上的位置互不相同的第8及第9部分；
第4绝缘层；以及
第2存储单元，为了在所述第2半导体层与所述第1配线之间存储信息而在所述第2方向上设置在与所述第1存储单元隔开的位置；
所述导电层还包含在所述第2方向上与所述第5部分隔开并在所述第1方向上延伸的第10部分，且
所述第4绝缘层设置在所述第2半导体层与所述第10部分之间及所述第2半导体层与所述第4部分之间。
7.根据权利要求6所述的半导体存储装置，其中所述第2方向上的所述第2部分与所述第8部分的距离和所述第3部分与所述第9部分的距离相同。
8.一种半导体存储装置，具备：第1及第2半导体层，在第1方向上相邻配置，并在与所述第1方向交叉的第2方向上延伸；
导电层，包含在所述第1方向上延伸的第1部分、在所述第2方向上延伸的第2部分、及在所述第1方向上与所述第2部分隔开并在所述第2方向上延伸的第3部分；
第1绝缘层，设置在所述第1部分与所述第1半导体层之间、及所述第2部分与所述第1半导体层之间；
第2绝缘层，设置在所述第1部分与所述第2半导体层之间、及所述第3部分与所述第2半导体层之间；
第1接触插塞，在与所述第1方向及所述第2方向交叉的第3方向上延伸，并连接于所述第1部分；
第3绝缘层，设置在所述第1部分与所述第1接触插塞之间；
第4及第5绝缘层，在所述第3方向上延伸，并贯通所述第1部分；
第2接触插塞，在所述第3方向上延伸，并在所述第2方向上形成着所述第1绝缘层的区域内与所述第1半导体层连接；
第3接触插塞，在所述第3方向上延伸，并在所述第2方向上形成着所述第2绝缘层的所述区域内与所述第2半导体层连接；
第1配线，在所述第1方向上设置在所述第1半导体层与所述第2半导体层之间，并在所述第3方向上延伸；
第1存储单元，为了在所述第1半导体层与所述第1配线之间存储信息而在所述第2方向上设置在与所述第2部分隔开的位置；以及
第2存储单元，为了在所述第2半导体层与所述第1配线之间存储信息而在所述第1方向上设置在与所述第1存储单元隔开的位置；
所述第1半导体层与所述第4绝缘层沿着所述第2方向配置，
所述第2半导体层与所述第5绝缘层沿着所述第2方向配置，
所述第1部分的朝向所述第2方向的侧面与所述第4绝缘层的距离和所述侧面与所述第5绝缘层的距离相同，且
所述侧面的一部分弯曲。
9.根据权利要求8所述的半导体存储装置，其中所述第4绝缘层与所述第5绝缘层沿着所述第1方向配置。
10.根据权利要求8所述的半导体存储装置，其中所述第4绝缘层及所述第5绝缘层中的至少一个与所述第3绝缘层相接。
11.根据权利要求8所述的半导体存储装置，其中所述第3绝缘层与所述第4绝缘层的距离和所述第3绝缘层与所述第5绝缘层的距离相同。
12.根据权利要求8所述的半导体存储装置，其中所述第1及第2存储单元分别包含：第6绝缘层，设置在所述第1配线与所述第1半导体层之间；
电荷累积层，设置在所述第1配线与所述第2绝缘层之间；及
第7绝缘层，设置在所述第1配线与所述电荷累积层之间。
13.根据权利要求8所述的半导体存储装置，其中所述第2接触插塞在所述第1及第2方向上配置在与所述第3接触插塞不同的位置。
14.一种半导体存储装置，具备：半导体衬底；
第1存储单元阵列，包含第1存储块及第2存储块，所述第1存储块包含积层在垂直于所述半导体衬底的第1方向上并在平行于所述半导体衬底的第2方向上延伸的多个第1半导体层、在与所述第1及第2方向交叉的第3方向上与所述多个第1半导体层相邻并在所述第1方向上延伸的第1配线、及连接于所述第1配线并在所述第3方向上延伸的第1字线，所述第2存储块包含积层在所述第1方向上并在所述第2方向上延伸的多个第2半导体层、在所述第3方向上与所述多个第2半导体层相邻并在所述第1方向上延伸的第2配线、及连接于所述第2配线并在所述第3方向上延伸的第2字线；
第2存储单元阵列，设置在所述第1存储单元阵列上并包含第3存储块及第4存储块，所述第3存储块包含积层在所述第1方向上并在所述第2方向上延伸的多个第3半导体层、在所述第3方向上与所述多个第3半导体层相邻并在所述第1方向上延伸的第3配线、及连接于所述第3配线并在所述第3方向上延伸的第3字线，所述第4存储块包含积层在所述第1方向上并在所述第2方向上延伸的多个第4半导体层、在所述第3方向上与所述多个第4半导体层相邻并在所述第1方向上延伸的第4配线、及连接于所述第4配线并在所述第3方向上延伸的第4字线；
第1接触插塞，连接于所述多个第1半导体层及所述多个第3半导体层，并在所述第3方向上延伸；
第2接触插塞，连接于所述多个第2半导体层及所述多个第4半导体层，并在所述第3方向上延伸；
第1行解码器，连接于所述第1及第2字线；以及
第2行解码器，连接于所述第3及第4字线。
15.根据权利要求14所述的半导体存储装置，其中所述第1存储块包含为了在所述多个第1半导体层与所述第1配线之间存储信息而设置的多个第1存储单元。
16.根据权利要求14所述的半导体存储装置，其中所述第1存储块还包含：多个导电层，分别包含在所述第3方向上延伸的第1部分、及连接于所述第1部分并在所述第2方向上延伸的第2部分，并积层在所述第1方向上；
多个第1绝缘层，分别设置在所述第1部分与所述多个第1半导体层中的一个之间、及所述第2部分与所述多个第1半导体层中的所述1个之间；以及
第1接触插塞，在所述第1方向上延伸，并连接于所述多个导电层中的一个导电层的所述第1部分。
17.根据权利要求15所述的半导体存储装置，其中所述多个第1存储单元分别包含：第2绝缘层，设置在所述第1配线与所述第1半导体层之间；
电荷累积层，设置在所述第1配线与所述第2绝缘层之间；及
第3绝缘层，设置在所述第1配线与所述电荷累积层之间。
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