TWI777089B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種可抑制晶片面積增加之半導體記憶裝置。 實施形態之半導體記憶裝置包含：第1半導體層，其包含在第1方向排列配置、且第2方向上之位置互不相同之第1至第3部分；導電層，其包含在第2方向延伸之第4部分、及於第1方向延伸之第5部分；第1絕緣層，其設置於第4部分與第1半導體層之間、及第5部分與第1半導體層之間；第1接觸插塞，其與第4部分連接；第2接觸插塞，其於形成有第1絕緣層之區域內與第1半導體層連接；第1配線；以及第1記憶單元，其於第1半導體層與第1配線之間記憶資訊。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
已知有NAND(Not And，反及)型快閃記憶體作為半導體記憶裝置。
本發明所欲解決之問題係提供一種可抑制晶片面積之增加之半導體記憶裝置。
實施形態之半導體記憶裝置包含：第1半導體層，其包含在第1方向排列配置、且與第1方向交叉之第2方向上之位置互不相同之第1至第3部分；導電層，其包含在第2方向延伸之第4部分、及連接於第4部分並於第1方向延伸之第5部分；第1絕緣層，其設置於第4部分與第1半導體層之間、及第5部分與第1半導體層之間；第1接觸插塞，其於與第1方向及第2方向交叉之第3方向延伸，並連接於第4部分；第2接觸插塞，其於第3方向延伸，並於第1方向上形成有第1絕緣層之區域內與第1半導體層連接；第1配線，其於第3方向延伸；以及第1記憶單元，其於第1方向上設置於與第5部分隔開之位置，並於第1半導體層與第1配線之間記憶資訊。
以下，參照圖式對實施形態進行說明。再者，於以下說明中，對於具有大致相同之功能及構成之構成要素標註相同符號，僅於需要之情形時進行重複說明。又，以下所表示之各實施形態係例示用以將該實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定為下述情況者。實施形態之技術思想可於申請專利範圍中施加各種變更。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板上方三維地積層有記憶單元電晶體之三維積層型NAND型快閃記憶體為例進行說明。
1.1構成 1.1.1半導體記憶裝置之整體構成 首先，使用圖1，對半導體記憶裝置之整體構成進行說明。圖1係表示半導體記憶裝置之基本之整體構成之方塊圖之一例。再者，於圖1中，藉由箭頭線表示各塊之連接之一部分，但塊間之連接並不限定於此。
如圖1所示，半導體記憶裝置1包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、定序器15、就緒/忙碌電路16、電壓產生電路17、記憶單元陣列18、列解碼器19、感測放大器20、資料暫存器21、及行解碼器22。
輸入輸出電路10控制與外部控制器2之信號DQ之輸入輸出。信號DQ例如包含資料DAT、位址ADD、及指令CMD。更具體而言，輸入輸出電路10將自外部控制器2接收之資料DAT發送至資料暫存器21，將位址ADD發送至位址暫存器13，將指令CMD發送至指令暫存器14。又，輸入輸出電路10將自狀態暫存器12接收之狀態資訊STS、自資料暫存器21接收之資料DAT、及自位址暫存器13接收之位址ADD等發送至外部控制器2。
邏輯控制電路11自外部控制器2接收各種控制信號。而且，邏輯控制電路11根據所接收之控制信號，控制輸入輸出電路10及定序器15。
狀態暫存器12例如暫時保存寫入動作、讀出動作、及刪除動作中之狀態資訊STS，並對外部控制器2通知動作是否已正常結束。
位址暫存器13暫時保存所接收之位址ADD。而且，位址暫存器13將列位址RADD傳送至列解碼器19，將行位址CADD傳送至行解碼器22。
指令暫存器14暫時保存所接收之指令CMD，並將該指令CMD傳送至定序器15。
定序器15控制半導體記憶裝置1整體之動作。更具體而言，定序器15根據所接收之指令CMD，例如控制狀態暫存器12、就緒/忙碌電路16、電壓產生電路17、列解碼器19、感測放大器20、資料暫存器21、及行解碼器22等，而執行寫入動作、讀出動作、及刪除動作等。
就緒/忙碌電路16根據定序器15之動作狀況，將就緒/忙碌信號RBn發送至外部控制器2。
電壓產生電路17根據定序器15之控制，產生寫入動作、讀出動作、及刪除動作所需之電壓，並將所產生之電壓供給至例如記憶單元陣列18、列解碼器19、及感測放大器20等。列解碼器19及感測放大器20將自電壓產生電路17供給之電壓施加至記憶單元陣列18內之記憶單元電晶體。
記憶單元陣列18具備包含與列及行建立對應關係之複數個非揮發性之記憶單元電晶體(以下亦記載為「記憶單元」)之複數個塊BLK(BLK0～BLK3)。各塊BLK包含複數個記憶組件MU。而且，各記憶組件MU包含複數個記憶體群MG。再者，記憶單元陣列18內之塊BLK、塊BLK內之記憶組件MU、及記憶組件MU內之記憶體群MG之個數為任意數量。關於記憶單元陣列18之詳細情況，將於下文進行敍述。
列解碼器19對列位址RADD進行解碼。列解碼器19基於解碼結果，對記憶單元陣列18施加所需電壓。
感測放大器20於讀出動作時，感測自記憶單元陣列18讀出之資料。而且，感測放大器20將讀出資料發送至資料暫存器21。又，感測放大器20於寫入動作時，將寫入資料發送至記憶單元陣列18。
資料暫存器21具備複數個鎖存電路。鎖存電路暫時保存寫入資料或讀出資料。
行解碼器22例如於寫入動作、讀出動作、及刪除動作時，對行位址CADD進行解碼，並根據解碼結果選擇資料暫存器21內之鎖存電路。
1.1.2記憶單元陣列之整體構成 其次，使用圖2，對記憶單元陣列18之整體構成進行說明。圖2係記憶單元陣列18之立體圖。再者，於圖2之例中，省略絕緣層之一部分。
如圖2所示，記憶單元陣列18包含複數個半導體層31、複數個字元線柱WLP、複數個字元線WL、複數個選擇閘極線SGD及SGS、複數個接觸插塞CSGD及CSGS、複數個全域選擇閘極線GSGD及GSGS(未圖示)、複數個接觸插塞CBL、複數個位元線BL、複數個接觸插塞CSL、以及源極線SL。
半導體層31對應於下述1個記憶體群MG，作為形成複數個記憶單元電晶體MC以及選擇電晶體ST1及ST2之通道層之工作區域發揮功能。半導體層31於平行於半導體基板之X方向上延伸，並於垂直於半導體基板之Z方向上隔開(介隔未圖示之絕緣層)地積層。又，於Z方向上之各層中，複數個半導體層31沿著平行於半導體基板且與X方向交叉之Y方向排列。
於配置於Y方向上之複數個半導體層31之間，沿著X方向配置有於Z方向上延伸之複數個字元線柱WLP。換言之，沿著Y方向交替地配置有沿著X方向配置之複數個字元線柱WLP與積層於Z方向上之複數個半導體層31。於字元線柱WLP之上方設置有於Y方向上延伸之字元線WL。字元線柱WLP包含電性連接於設置於上方之字元線WL之接觸插塞CWL(亦記載為「配線CWL」)及形成於接觸插塞CWL之側面之隧道絕緣膜。於半導體層31之同層，於字元線柱WLP與半導體層31之間設置有阻擋絕緣膜及電荷儲存層。
於1個字元線柱WLP與半導體層31交叉之位置設置1個記憶單元電晶體MC。因此，複數個記憶單元電晶體MC經由半導體層31於X方向上連接。換言之，複數個記憶單元電晶體MC之通道於X方向上連接。
於積層於Z方向上之複數個半導體層31之X方向上之一端之附近區域，設置有貫通積層於Z方向上之複數個半導體層31之接觸插塞CBL。接觸插塞CBL共通地連接於積層於Z方向上之複數個半導體層31。對應於沿著Y方向配置之複數個半導體層31設置有複數個接觸插塞CBL。於各接觸插塞CBL上設置在X方向上延伸之位元線BL。複數個接觸插塞CBL分別連接於不同之位元線BL。
於積層於Z方向上之複數個半導體層31之X方向上之另一端之附近區域，設置有貫通積層於Z方向上之複數個半導體層31之接觸插塞CSL。接觸插塞CSL共通地連接於積層於Z方向上之複數個半導體層31。對應於沿著Y方向配置之複數個半導體層31設置有複數個接觸插塞CSL。於複數個接觸插塞CSL上，設置在Y方向上延伸之源極線SL。複數個接觸插塞CSL共通地連接於源極線SL。
沿著Y方向配置於1層之複數個半導體層31之X方向上之一端分別與不同之絕緣層接觸，該等絕緣層與於Y方向上延伸之選擇閘極線SGD接觸。因此，半導體層31與選擇閘極線SGD不電性連接。同樣地，沿著Y方向配置於1層之複數個半導體層31之X方向上之另一端分別與不同之絕緣層接觸，該等絕緣層與於Y方向上延伸之選擇閘極線SGS接觸。因此，半導體層31與選擇閘極線SGS不電性連接。對應於各層之半導體層31之複數個選擇閘極線SGD及SGS與積層於Z方向上之複數個半導體層31同層地分別積層。
於選擇閘極線SGD之下方，沿著XY平面形成有複數個全域選擇閘極線GSGD。
於各全域選擇閘極線GSGD上，配置有於Z方向上延伸之接觸插塞CSGD。複數個接觸插塞CSGD沿著Y方向配置。接觸插塞CSGD具有與複數個選擇閘極線SGD中之任一者電性連接之連接部。亦即，接觸插塞CSGD將任一個全域選擇閘極線GSGD與任一個選擇閘極線SGD電性連接。於圖2之例中，沿著Y方向配置之複數個接觸插塞CSGD之連接部與各層之選擇閘極線SGD依序連接，複數個連接部配置成階梯狀。因此，亦將接觸插塞CSGD記載為「階梯接觸插塞CSGD」。
於選擇閘極線SGS之下方，沿著XY平面形成有複數個全域選擇閘極線GSGS(未圖示)。
於各全域選擇閘極線GSGS上，配置有於Z方向上延伸之接觸插塞CSGS。複數個接觸插塞CSGS沿著Y方向配置。接觸插塞CSGS具有與複數個選擇閘極線SGS中之任一者電性連接之連接部。亦即，接觸插塞CSGS將任一個全域選擇閘極線GSGS與任一個選擇閘極線SGS電性連接。與接觸插塞CSGD同樣地，亦將接觸插塞CSGS記載為「階梯接觸插塞CSGS」。
對應於1個選擇閘極線SGD及SGS沿著Y方向配置之複數個記憶體群MG(半導體層31)包含於1個記憶組件MU。又，共通地連接於字元線柱WLP之複數個記憶組件MU包含於1個塊BLK。
1.1.3記憶單元陣列之電路構成 其次，使用圖3～圖5，對記憶單元陣列18之電路構成進行說明。圖3係記憶單元陣列18之電路圖。圖4係表示選擇閘極線SGD與全域選擇閘極線GSGD之連接之電路圖。圖5係表示選擇閘極線SGS與全域選擇閘極線GSGS之連接之電路圖。再者，圖3之例示出對應於積層於Z方向上並共通地連接於1個接觸插塞CBL之複數個半導體層31之複數個記憶體群MG。圖4之例示出連接於積層於Z方向上之複數個選擇閘極線SGD之各者之接觸插塞CSGD及全域選擇閘極線GSGD。圖5之例示出連接於積層於Z方向上之複數個選擇閘極線SGS之各者之接觸插塞CSGS及全域選擇閘極線GSGS。以下，將對應於最上層之半導體層31(記憶體群MG)之選擇閘極線記載為SGD1及SGS1，將對應於最下層之半導體層31(記憶體群MG)之選擇閘極線記載為SGDk(k為2以上之整數)及SGSk。
如圖3所示，記憶單元陣列18包含複數個記憶體群MG。記憶體群MG分別包含2個記憶體串MSa及MSb、以及選擇電晶體ST1及ST2。以下，於不限定記憶體串MSa及MSb之情形時，記載為記憶體串MS。
記憶體串MSa例如包含4個記憶單元電晶體MCa0～MCa3。同樣地，記憶體串MSb例如包含4個記憶單元電晶體MCb0～MCb3。以下，於不限定記憶單元電晶體MCa0～MCa3及MCb0～MCb3之情形時，記載為記憶單元電晶體MC。
記憶單元電晶體MC具備控制閘極及電荷儲存層，非揮發地保存資料。再者，記憶單元電晶體MC可為對電荷儲存層使用絕緣層之MONOS(metal oxide nitride oxide silicon，金屬氧化氮氧化矽)型，亦可為對電荷儲存層使用導電層之FG(floating gate，浮閘)型。以下，於本實施形態中，以FG型為例進行說明。又，記憶體串MS各自所包含之記憶單元電晶體MC之個數可為8個或16個、32個、48個、64個、96個、128個等，其數量不受限定。
記憶體串MSa所包含之記憶單元電晶體MCa0～MCa3之電流路徑串聯地連接。同樣地，記憶體串MSb所包含之記憶單元電晶體MCb0～MCb3之電流路徑串聯地連接。記憶單元電晶體MCa0及MCb0之汲極共通地連接於選擇電晶體ST1之源極。記憶單元電晶體MCa3及MCb3之源極共通地連接於選擇電晶體ST2之汲極。再者，記憶體群MG所包含之選擇電晶體ST1及ST2之個數為任意數量，只要分別為1個以上即可。
沿著Z方向配置之複數個記憶體群MG之記憶單元電晶體MC之閘極經由接觸插塞CWL共通地連接於1個字元線WL。更具體而言，例如沿著Z方向配置之複數個記憶單元電晶體MCa0之閘極共通地連接於字元線WLa0。同樣地，記憶單元電晶體MCa1、MCa2、及MCa3之閘極分別連接於字元線WLa1、WLa2、及WLa3。記憶單元電晶體MCb0～MCb3之閘極分別連接於字元線WLb0～WLb3。
沿著Z方向配置之複數個記憶體群MG之選擇電晶體ST1之汲極經由接觸插塞CBL共通地連接於1個位元線BL。又，沿著Z方向配置之複數個記憶體群MG之選擇電晶體ST1之閘極分別連接於不同之選擇閘極線SGD。更具體而言，例如對應於配置於最上層之記憶體群MG之選擇電晶體ST1之閘極連接於選擇閘極線SGD1。對應於配置於最下層之記憶體群MG之選擇電晶體ST1之閘極連接於選擇閘極線SGDk。
沿著Z方向配置之複數個記憶體群MG之選擇電晶體ST2之源極經由接觸插塞CSL共通地連接於1個源極線SL。又，沿著Z方向配置之複數個記憶體群MG之選擇電晶體ST2之閘極分別連接於不同之選擇閘極線SGS。更具體而言，例如對應於配置於最上層之記憶體群MG之選擇電晶體ST2之閘極連接於選擇閘極線SGS1，對應於配置於最下層之記憶體群MG之選擇電晶體ST2之閘極連接於選擇閘極線SGSk。
其次，對選擇閘極線SGD、接觸插塞CSGD及全域選擇閘極線GSGD之連接進行說明。以下，將積層於Z方向上之複數個選擇閘極線SGD1～SGDk分別所對應之接觸插塞CSGD分別記載為CSGD1～CSGDk，將全域選擇閘極線GSGD記載為GSGD1～GSGDk。
如圖4所示，選擇閘極線SGD1經由接觸插塞CSGD1連接於全域選擇閘極線GSGD1。其他選擇閘極線SGD亦相同。亦即，積層於Z方向上之複數個選擇閘極線SGD經由不同之接觸插塞CSGD，分別連接於不同之全域選擇閘極線GSGD。
其次，對選擇閘極線SGS、接觸插塞CSGS及全域選擇閘極線GSGS之連接進行說明。以下，將積層於Z方向上之複數個選擇閘極線SGS1～SGSk分別所對應之接觸插塞CSGS分別記載為CSGS1～CSGSk，將全域選擇閘極線GSGS記載為GSGS1～GSGSk。
如圖5所示，選擇閘極線SGS1經由接觸插塞CSGS1連接於全域選擇閘極線GSGS1。其他選擇閘極線SGS亦相同。亦即，積層於Z方向上之複數個選擇閘極線SGS經由不同之接觸插塞CSGS，分別連接於不同之全域選擇閘極線GSGS。
1.1.4記憶單元陣列之平面構成 其次，對記憶單元陣列18之平面構成之一例進行說明。
1.1.4.1半導體層及選擇閘極線之佈局 首先，使用圖6，對最上層之半導體層31、以及選擇閘極線SGD及SGS之佈局進行說明。圖6係最上層之半導體層31、以及選擇閘極線SGD及SGS之俯視圖。再者，於圖6之例中，省略絕緣層之一部分。
如圖6所示，記憶單元陣列18包含：記憶單元區域，其設置有記憶單元電晶體MC、即配置有字元線柱WLP；SGD區域，其於X方向上與記憶單元區域之一端部相鄰設置，為半導體層31與接觸插塞CBL之連接區域且供選擇電晶體ST1設置；SGS區域，其於X方向上與記憶單元區域之另一端部相鄰設置，為半導體層31與接觸插塞CSL之連接區域且供選擇電晶體ST2設置；於X方向上與SGD區域相鄰設置、連接接觸插塞CSGD及選擇閘極線SGD之階梯接觸區域；以及於X方向上與SGS區域相鄰設置、連接接觸插塞CSGS及選擇閘極線SGS之階梯接觸區域。再者，記憶單元陣列18所包含之記憶單元區域、SGD區域、SGS區域、對應於選擇閘極線SGD之階梯接觸區域、及對應於選擇閘極線SGS之階梯接觸區域之個數為任意數。
於記憶單元區域中，於X方向上延伸之複數個(於圖6之例中為12個)半導體層31沿著Y方向配置。於2個半導體層31之間，沿著X方向配置有複數個(於圖6之例中為12個)字元線柱WLP。又，字元線柱WLP以於Y方向上成為錯位配置之方式配置。例如，字元線柱WLP1與WLP2於X方向上相鄰配置，字元線柱WLP3於X方向上配置於字元線柱WLP1與WLP2之間，於Y方向上配置於與字元線柱WLP1及WLP2不同之位置。
於圖6之例中，設置於2個半導體層31之間且沿著X方向配置之12個字元線柱WLP中之於兩端各配置有2個之字元線柱WLP對應於虛設記憶單元電晶體DMC(以下亦記載為「虛設單元」)。亦即，沿著X方向依序配置2個虛設記憶單元電晶體DMC、8個記憶單元電晶體MC、及2個虛設記憶單元電晶體DMC。例如，虛設記憶單元電晶體DMC當將記憶單元區域中形成於半導體層31之記憶單元電晶體MC之通道區域與SGD區域及SGS區域中形成於半導體層31之選擇電晶體ST1及ST2電性連接時使用。再者，虛設記憶單元電晶體DMC之個數為任意數量，亦可為0個。
於SGD區域中，於半導體層31之側面，經由閘極氧化膜設置有選擇閘極線SGD(詳細情況將於下文進行敍述)。
又，設置有分別連接於沿著Y方向配置之複數個半導體層31之複數個(於圖6之例中為12個)接觸插塞CBL。於圖6之例中，複數個接觸插塞CBL以沿著Y方向排成4排(行)錯位配置之方式設置。亦即，將4行圖案於Y方向上一面重複一面配置，上述4行圖案係將於Y方向上相鄰之4個接觸插塞CBL一面改變X方向上之位置一面配置而成。
對於4排錯位配置進行說明。例如，接觸插塞CBL1～CBL4一面依序轉換X方向上之位置一面配置。更具體而言，與接觸插塞CBL1相鄰之接觸插塞CBL2於X方向上設置於與接觸插塞CBL1不同之位置。與接觸插塞CBL2相鄰之接觸插塞CBL3於X方向上設置於與接觸插塞CBL1及CBL2不同之位置。同樣地，與接觸插塞CBL3相鄰之接觸插塞CBL4於X方向上設置於與接觸插塞CBL1、CBL2、及CBL3不同之位置。
此時，例如以X方向上之接觸插塞CBL1與CBL2之間之距離、接觸插塞CBL2與接觸插塞CBL3之間之距離、及接觸插塞CBL3與CBL4之間之距離變得大致相同之方式，配置接觸插塞CBL1～CBL4。
將此種4排錯位配置於Y方向上重複。例如，於Y方向上與接觸插塞CBL4相鄰之接觸插塞CBL5於X方向上配置於與接觸插塞CBL1相同之位置。
再者，於4排錯位配置中，X方向上之接觸插塞CBL1～CBL4之位置為任意位置。例如，接觸插塞CBL1～CBL4可於X方向上並非配置於相同間隔，亦可調換X方向上之接觸插塞CBL1～CBL4之順序。又，接觸插塞CBL之配置並不限定於4排錯位配置。例如，複數個接觸插塞CBL亦可沿著Y方向配置於一列，還可為2串以上之錯位配置。
於SGS區域中，於半導體層31之側面，經由閘極氧化膜設置有選擇閘極線SGS(詳細情況將於下文進行敍述)。
又，沿著Y方向相鄰之2個半導體層31被收束成1個而共通地連接於1個接觸插塞CSL。於圖6之例中，2個半導體層31共通地連接於1個接觸插塞CSL，但並不限定於此。例如，亦可於1個半導體層31設置1個接觸插塞CSL，還可將3個以上之半導體層31收束而共通地連接於1個接觸插塞CSL。
於對應於選擇閘極線SGD之階梯接觸區域中，沿著Y方向設置有複數個接觸插塞CSGD。複數個接觸插塞CSGD貫通積層於Z方向上之複數個選擇閘極線SGD，並電性連接於積層於Z方向上之複數個選擇閘極線SGD中之任一個。
又，於對應於選擇閘極線SGD之階梯接觸區域中，設置有貫通積層於Z方向上之複數個選擇閘極線SGD之複數個虛設柱HR。虛設柱HR之配置為任意配置。虛設柱HR由絕緣層形成，從而不與其他配線電性連接。虛設柱HR於下述蝕刻步驟中，作為於形成空隙時支撐絕緣層之柱發揮功能。
同樣地，於對應於選擇閘極線SGS之階梯接觸區域中，沿著Y方向設置有複數個接觸插塞CSGS。複數個接觸插塞CSGS貫通積層於Z方向上之複數個選擇閘極線SGS，並電性連接於積層於Z方向上之複數個選擇閘極線SGS中之任一個。
又，於對應於選擇閘極線SGS之階梯接觸區域中，與對應於選擇閘極線SGD之階梯接觸區域同樣地，設置有貫通積層於Z方向上之複數個選擇閘極線SGS之複數個虛設柱HR。
1.1.4.2字元線及源極線之佈局 其次，對字元線WL及源極線SL之佈局進行說明。圖7係字元線WL及源極線SL之俯視圖。圖7之例示出字元線WL及源極線SL設置於同層之情形。再者，於圖7之例中，省略絕緣層之一部分。
如圖7所示，於記憶單元區域中，沿著X方向配置有於Y方向上延伸之複數個(於圖7之例中為24條)字元線WL。字元線WL設置於字元線柱WLP之上方，與配置於下方之複數個字元線柱WLP電性連接。圖7之例示出X方向上之2條字元線WL之間距(間隔)為沿著X方向配置之2個字元線柱WLP之間距之1/2之情形。再者，可任意設定字元線WL之間距。例如，字元線WL之間距亦可為字元線柱WLP之間距之1/4。
又，圖7示出24條字元線WL中之於兩端各配置有2條之合計4條字元線為虛設字元線DWL之情形，但虛設字元線DWL為任意條數及配置。例如，虛設字元線DWL亦可為0條。
於SGS區域中，設置有於Y方向上延伸之源極線SL。源極線SL設置於接觸插塞CSL上，與配置於下方之複數個接觸插塞CSL電性連接。
1.1.4.3位元線之佈局 其次，使用圖8，對位元線BL之佈局進行說明。圖8係位元線BL之俯視圖。圖8之例示出位元線BL設置於字元線WL及源極線SL之上方之情形。再者，於圖8之例中，省略絕緣層之一部分。
如圖8所示，於X方向上延伸之複數個(於圖8之例中為23條)位元線BL沿著Y方向配置於字元線WL及源極線SL之上方。位元線BL設置於接觸插塞CBL上，與配置於下方之複數個接觸插塞CBL電性連接。圖8之例示出Y方向上之2條位元線BL之間距(間隔)為Y方向上之2個接觸插塞CBL之間距之1/2之情形。再者，可任意設定位元線BL之間距。例如，位元線BL之間距亦可為接觸插塞CBL之間距之1/4。
1.1.4.4全域選擇閘極線之佈局 其次，使用圖9，對全域選擇閘極線GSGD及GSGS之佈局進行說明。圖9係表示記憶單元陣列18中之全域選擇閘極線GSGD及GSGS之配置之模式圖。例如，全域選擇閘極線GSGD及GSGS設置於記憶單元陣列18之最下層。再者，於圖9之例中，省略絕緣層之一部分。
如圖9所示，全域選擇閘極線GSGD包含在X方向上延伸並連接於接觸插塞CSGD之第1部分GSGD_1、以及連接於第1部分GSGD_1之端部並於Y方向上延伸之2個第2部分GSGD_2a及GSGD_2b。更具體而言，包含連接於第1部分GSGD_1之一端並向Y方向(圖9之紙面之上方向)延伸之第2部分GSGD_2a、及連接於第1部分GSGD_1之另一端並向Y方向(圖9之紙面之下方向)延伸之第2部分GSGD_2b。換言之，於Y方向上延伸之全域選擇閘極線GSGD於X方向上彎折，並連接於接觸插塞CGSD。而且，全域選擇閘極線GSGD若連接至接觸插塞CSGD則於Y方向上彎折然後延伸(以下，將此種形狀記載為「曲柄形狀」)。
於複數個全域選擇閘極線GSGD中，複數個第1部分GSGD_1沿著Y方向配置，複數個第2部分GSGD_2a及GSGD_2b沿著X方向配置。
全域選擇閘極線GSGS亦相同。
1.1.4.5記憶單元區域、SGD區域、及階梯接觸區域之詳細情況 其次，使用圖10，對記憶單元區域、SGD區域、及對應於選擇閘極線SGD之階梯接觸區域中的記憶單元陣列18之平面構成之詳細情況進行說明。圖10係圖6中之區域RA之放大圖。再者，於圖10之例中，省略絕緣層之一部分。再者，於圖10之例中，為了簡化說明，省略虛設記憶單元電晶體DMC。
如圖10所示，於沿著Y方向配置之2個半導體層31之間設置有記憶體溝槽MT，記憶體溝槽MT由未圖示之絕緣層埋入。
於記憶單元區域中，於半導體層31之側面設置有絕緣層32。絕緣層32作為形成下述絕緣層36(阻擋絕緣膜)及電荷儲存層35時之蝕刻終止層發揮功能。
又，於記憶單元區域中，以將記憶體溝槽MT分離之方式設置有複數個字元線柱WLP。字元線柱WLP包含在Z方向上延伸之導電層33及與導電層33之側面接觸之絕緣層34。導電層33作為接觸插塞CWL發揮功能。絕緣層34作為記憶單元電晶體MC之隧道絕緣膜發揮功能。
於Y方向上，於字元線柱WLP與半導體層31之間，以將絕緣層32分離之方式，設置有電荷儲存層35及絕緣層36。絕緣層36作為阻擋絕緣膜發揮功能。更具體而言，於XY平面中，沿著X方向之電荷儲存層35之一側面與字元線柱WLP之絕緣層34接觸，另一側面(沿著X方向之另一側面、及沿著Y方向之2個側面)與絕緣層36接觸。而且，絕緣層36之側面之一部分與半導體層31及絕緣層32接觸。
因此，於導電層33與半導體層31之間，自導電層33朝向半導體層31依序形成有絕緣層34、電荷儲存層35、及絕緣層36。包含半導體層31之一部分、導電層33之一部分、絕緣層34之一部分、電荷儲存層35、及絕緣層36之區域(亦記載為半導體層31與字元線柱WLP之交叉區域)作為記憶單元電晶體MC發揮功能。於圖10之例中，於1個半導體層31中，半導體層31與設置於圖10之紙面下側之字元線柱WLP之交叉區域作為記憶單元電晶體MCa發揮功能，半導體層31與設置於圖10之紙面上側之字元線柱WLP之交叉區域作為記憶單元電晶體MCb發揮功能。又，例如對應於1個半導體層31之複數個記憶單元電晶體MCa自SGD區域朝向SGS區域依序記載為MCa0、MCa1、…。記憶單元電晶體MCb0、MCb1、…亦相同。
於SGD區域中，設置有貫通半導體層31之導電層37。導電層37作為接觸插塞CBL發揮功能。於圖10之例中，半導體層31於與導電層37之連接區域中具有圓形之形狀。再者，半導體層31之與導電層37之連接區域中之形狀為任意形狀。例如，連接區域之形狀亦可為多邊形。連接區域只要為當加工貫通半導體層31之接觸插塞CBL之孔時可於XY平面中確保用以使接觸插塞CBL之孔不因製造偏差等自半導體層31突出之充分之裕度之形狀及大小即可。
於SGD區域中，以包圍半導體層31之側面之方式設置絕緣層38，亦即，設置與X方向上之半導體層31之端部及朝向Y方向之半導體層31之側面接觸之絕緣層38。絕緣層38作為選擇電晶體ST1之閘極絕緣膜發揮功能。絕緣層38之與接觸半導體層31之側面對向之側面接觸導電層39。
導電層39作為選擇閘極線SGD發揮功能。更具體而言，導電層39包含在Y方向上延伸之第1部分39a、及於SGD區域中於X方向上延伸且沿著X方向之一側面與絕緣層38接觸、端部連接於導電層39之第1部分39a之複數個第2部分39b。以下，於限定導電層39之第1部分之情形時，記載為導電層39a，於限定導電層39之第2部分之情形時，記載為導電層39b。
SGD區域之半導體層31、絕緣層38、及導電層39b於X方向上呈階梯狀地延伸。換言之，SGD區域之半導體層31、絕緣層38、及導電層39b一面改變Y方向上之位置一面於X方向上延伸。再者，SGD區域之半導體層31、絕緣層38、及導電層39b亦可一面呈曲線狀地彎曲一面於X方向上延伸。藉此，SGD區域之半導體層31、絕緣層38、及導電層39b以與於Y方向上相鄰之另一半導體層31、絕緣層38、及導電層39b具有預先設定之距離以上之間隔且於Y方向上成為最密之方式配置。關於SGD區域中之半導體層31之佈局之詳細情況，將於下文進行敍述。
於SGD區域中，自記憶單元區域至導電層37之包含半導體層31、絕緣層38、及導電層39b之區域作為選擇電晶體ST1發揮功能。更具體而言，導電層39b作為選擇電晶體ST1之閘極電極發揮功能，絕緣層38作為選擇電晶體ST1之閘極絕緣膜發揮功能，且於半導體層31形成選擇電晶體ST1之通道。因此，對應於4排接觸插塞CBL之選擇電晶體ST1之閘極長度各不相同。其中，以選擇電晶體ST1之閘極長度成為由裝置特性決定之最小值以上之方式設定自記憶單元區域至接觸插塞CBL之距離。
於階梯接觸區域中，設置有貫通導電層39a之導電層40及絕緣層44。導電層40作為接觸插塞CSGD發揮功能。絕緣層44作為虛設柱HR發揮功能。導電層40電性連接於積層於Z方向上之導電層39a中之任一個。絕緣層41以與導電層40之側面(以下亦記載為「外表面」)接觸之方式設置。絕緣層42以與絕緣層41之外表面之一部分接觸之方式設置。絕緣層43以與絕緣層42之外表面接觸之方式設置。
1.1.4.6記憶單元區域、SGS區域、及階梯接觸區域之詳細情況 其次，使用圖11，對記憶單元區域、SGS區域、及對應於選擇閘極線SGS之階梯接觸區域中的記憶單元陣列18之平面構成之詳細情況進行說明。圖11係圖6中之區域RB之放大圖。再者，於圖11之例中，省略絕緣層之一部分。再者，於圖11之例中，為了簡化說明，省略虛設記憶單元電晶體DMC。
如圖11所示，2個半導體層31於SGS區域之附近共通地連接，於SGS區域中，設置有貫通半導體層31之導電層45。導電層45作為接觸插塞CSL發揮功能。與圖10同樣地，於圖11之例中，半導體層31於與導電層45之連接區域中具有圓形之形狀。再者，導電層45亦可由與導電層37(接觸插塞CBL)相同之導電材料構成。
於SGS區域中，與絕緣層38同樣地，以包圍半導體層31之側面之方式設置有絕緣層46。絕緣層46作為選擇電晶體ST2之閘極絕緣膜發揮功能。再者，絕緣層46亦可由與絕緣層38相同之絕緣材料構成。
絕緣層46之與接觸半導體層31之側面對向之側面接觸導電層47。導電層47作為選擇閘極線SGS發揮功能。更具體而言，導電層47包含在Y方向上延伸之第1部分、及於SGS區域中一側面與絕緣層46接觸、端部與導電層47之第1部分接觸之複數個第2部分。再者，導電層47亦可由與導電層39(選擇閘極線SGD)相同之導電材料構成。
於SGS區域中，自記憶單元區域至導電層45之包含半導體層31、絕緣層46、及導電層47之第2部分之區域作為選擇電晶體ST2發揮功能。更具體而言，導電層47之第2部分作為選擇電晶體ST2之閘極電極發揮功能，絕緣層46作為選擇電晶體ST2之閘極絕緣膜發揮功能，且於半導體層31形成選擇電晶體ST1之通道。
於階梯接觸區域中，設置有貫通導電層47之第1部分之導電層49及絕緣層44。導電層49作為接觸插塞CSGS發揮功能。導電層49電性連接於積層於Z方向上之導電層47之第1部分中之任一個。與對應於選擇閘極線SGD之階梯接觸區域同樣地，以包圍導電層49之方式設置有絕緣層41～43。再者，導電層49亦可由與導電層40(接觸插塞CSGD)相同之導電材料構成。
1.1.5記憶單元陣列之剖面構成 其次，對記憶單元陣列18之剖面構成之一例進行說明。
1.1.5.1記憶單元區域之剖面構成 首先，使用圖12，對記憶單元區域之剖面構成進行說明。圖12示出沿著圖10中之A1-A2線之剖視圖。
如圖12所示，於半導體基板50上形成有絕緣層51。對絕緣層51例如使用氧化矽(SiO2 )。於絕緣層51中包含形成於半導體基板50上之電晶體(未圖示)或複數個配線層(未圖示)。於絕緣層51上形成有記憶單元陣列18。
更具體而言，於絕緣層51上形成有絕緣層52。絕緣層52作為加工用於記憶體溝槽MT、各種接觸插塞等之孔時之蝕刻終止層發揮功能。絕緣層52只要為可獲得相對於形成於上層之絕緣層53充分之蝕刻選擇比之絕緣材料即可，例如使用氮化矽(SiN)、金屬氧化物、或氧化鋁(AlO)等。
於絕緣層52上形成絕緣層53。例如，對絕緣層53使用SiO2 。於絕緣層53上，於各層間介隔絕緣層53而積層例如9層半導體層31。亦即，於絕緣層52上，交替地積層例如9層絕緣層53及9層半導體層31。再者，半導體層31之積層數為任意數量。對半導體層31例如使用多晶矽。
於最上層之半導體層31上形成絕緣層54。對絕緣層54例如使用SiO2 。
形成貫通絕緣層54以及交替地積層之9層半導體層31及9層絕緣層53且底面到達絕緣層52之孔AH。於孔AH內形成字元線柱WLP。於孔AH之側面及底面形成絕緣層34，孔AH之內部由導電層33埋入。於絕緣層34與半導體層31之間，形成有與絕緣層34之側面接觸之電荷儲存層35及設置於電荷儲存層35與半導體層31之間之絕緣層36。
對導電層33使用導電材料。導電材料例如可為金屬材料，亦可為添加了雜質之半導體材料。以下，對於對導電層33使用W及TiN之情形進行說明。再者，TiN用作利用CVD(chemical vapor deposition，化學氣相沈積)形成W時之阻障金屬。
對絕緣層34使用絕緣材料。絕緣材料例如可為使用鉿(Hf)及SiO2 之Hf(Si)Ox /SiO2 /Hf(Si)Ox 之積層構造，亦可為SiO2 。Hf(Si)Ox 可於HfOx 含有Si，亦可不含有Si。
對電荷儲存層35例如使用多晶矽。再者，電荷儲存層35亦可含有氮化鉭(TaN)、氮化鈦(TiN)、鎢(W)、釕(Ru)等金屬。
對絕緣層36例如使用SiO2 或氮氧化矽(SiON)。
又，形成有貫通絕緣層54以及交替地積層之9層半導體層31及9層絕緣層53且底面到達絕緣層52之記憶體溝槽MT。記憶體溝槽MT內之內部由絕緣層55埋入。對絕緣層55例如使用SiO2 。
於絕緣層55與半導體層31之間形成有絕緣層32。對絕緣層32例如使用SiO2 。
1.1.5.2 SGD區域之剖面構成 其次，使用圖13，對SGD區域之剖面構成進行說明。圖13示出沿著圖10中之B1-B2線之剖視圖。
如圖13所示，與圖12同樣地，於絕緣層52上，交替地積層例如9層絕緣層53及9層半導體層31，於最上層之半導體層31上形成有絕緣層54。
形成有貫通絕緣層54以及交替地積層之9層半導體層31及9層絕緣層53且底面到達絕緣層52之孔BH。於孔BH內形成接觸插塞CBL。孔BH之內部由導電層37埋入。對導電層37使用導電材料。導電材料例如可為金屬材料，亦可為添加了雜質之半導體材料。
於SGD區域中，於絕緣層55與半導體層31之間，形成有與絕緣層55之側面接觸之導電層39及設置於導電層39與半導體層31之間之絕緣層38。對導電層39使用導電材料。導電材料例如可為金屬材料，亦可為添加了雜質之Si等半導體。以下，對於對導電層39使用添加了磷(P)之多晶矽之情形進行說明。對絕緣層38例如使用SiO2 。
1.1.5.3階梯接觸區域之剖面構成 其次，使用圖14，對與選擇閘極線SGD對應之階梯接觸區域之剖面構成進行說明。圖14示出沿著圖10中之C1-C2線之剖視圖。
如圖14所示，於絕緣層51之上表面附近形成有於X方向上延伸之複數個導電層60。導電層60作為全域選擇閘極線GSGD發揮功能。對導電層60例如使用金屬材料、或添加了雜質之半導體等。
於絕緣層52上，交替地積層例如9層絕緣層53及9層導電層39。導電層39形成於與半導體層31相同之層。於最上層之導電層39上形成有絕緣層54。
形成有貫通絕緣層54且底面到達所積層之導電層39中之任一者之複數個孔HL1。於各導電層39上形成至少1個以上之孔HL1。因此，孔HL1之個數為導電層39之層數以上。圖14之例示出底面到達自上層數起之第3層導電層39之孔HL1、底面到達自上層數起之第4層導電層39之孔HL1、及底面到達自上層數起之第5層導電層39之孔HL1。
於孔HL1之側面及底面之一部分形成有絕緣層43。對絕緣層43例如使用SiN。又，於孔HL1內，形成有側面與絕緣層43接觸之絕緣層42。對絕緣層42例如使用SiO2 。
形成有貫通孔HL1內且底面到達導電層60之孔HL2。於孔HL2之側面之一部分形成有絕緣層41，孔HL2之內部由導電層40埋入。對絕緣層41例如使用SiO2 。對導電層40使用導電材料。導電材料例如亦可為金屬材料。以下，對於對導電層40使用W及TiN之情形進行說明。
於孔HL1之底面附近，絕緣層43之一部分及相同層中之絕緣層41被去除，於導電層40中形成有向側面突出之連接部57。連接部57之底面連接於導電層39。亦即，導電層40(接觸插塞CSGD)之底面電性連接於導電層60(全域選擇閘極線GSGD)，並經由突出之連接部57電性連接於任一層之導電層39(選擇閘極線SGD)。
例如，連接部57之上表面之高度位置低於設置於上方之導電層39之底面。
1.2 SGD區域中之半導體層之佈局 其次，使用圖15及圖16，對SGD區域中之半導體層31之佈局之一例進行說明。圖15及圖16示出於Y方向最密地配置SGD區域中之半導體層31之情形之一例，為了簡化說明，省略導電層37(接觸插塞CBL)、絕緣層38、及導電層39(選擇閘極線SGD)。
如圖15所示，將分別設置有對應於4排錯位配置之接觸插塞CBL(未圖示)之圓形之連接區域之4個半導體層31按照連接區域與記憶單元區域由近至遠之順序設為半導體層31a～31d。半導體層31a～31d各自包含對應於連接區域之連接部分CP、及一面改變Y方向上之位置一面於X方向上排列配置之複數個引出部分HP。亦即，半導體層31a～31d於Y方向重複配置有將於Y方向相鄰之連接部分CP改變X方向上之位置並配置的4行圖案。以下，將自連接部分CP朝向記憶單元區域依序配置之引出部分記載為引出部分HPL1～HPL3，將自連接部分CP朝向階梯接觸區域依序配置之引出部分記載為HPR1～HPR3。以下，於不限定引出部分HPL1～HPL3及HPR1～HPR3中之何者之情形時，記載為引出部分HP。再者，連接部分CP及引出部分HP之形狀並不分別限定為圓形及矩形形狀。
以下，將引出部分HP之Y方向上之寬度設為w1。又，將連接部分CP之直徑設為r1。再者，於以下說明中，對於半導體層31a～31d中各引出部分HP之Y方向上之寬度相同且各連接部分CP之直徑相同的情形進行說明，但各部分之大小亦可各不相同。
引出部分HPL1及HPR1以成為相互自連接部分CP之中心點對稱之位置之方式，X方向上之一端分別與連接部分CP相接。於Y方向上，將自連接部分CP之中心至引出部分HPL1及HPR1之中心之位移量設為sf。位移量sf、寬度w1、及直徑r1處於0＜sf＜((r1)-(w1))/2之關係。於Y方向上相鄰之2個半導體層31中，將自連接部分CP至在Y方向上相鄰之引出部分HP之Y方向上之距離設為d1，將於Y方向上相鄰之2個引出部分HP之Y方向上之最小距離設為d2。例如，距離d1及d2係考慮製造步驟中光微影法之重合精度或加工等之製程裕度而決定之最小尺寸。距離d1及距離d2較佳為大致相同。藉由以距離d1與距離d2成為相同之長度之方式配置半導體層31，半導體層31於Y方向上配置於最密間距。再者，距離d1亦可較距離d2長。
其次，對半導體層31a～31d具體地進行說明。
半導體層31a包含連接部分CP、以及引出部分HPL1及HPR1～HPR3。自連接部分CP朝向記憶單元區域設置有引出部分HPL1。引出部分HPL1於Y方向上設置於自連接部分CP之中心向接近半導體層31b之方向位移位移量sf之位置。
引出部分HPR1～HPR3以自連接部分CP朝向階梯接觸區域一面改變Y方向上之位置一面於X方向上相互鄰接之方式設置。亦即，引出部分HPR1～HPR3沿著X方向配置為階梯狀。引出部分HPR1於Y方向上設置於自連接部分CP之中心向遠離半導體層31b之方向位移位移量sf之位置。引出部分HPR2於Y方向上設置於自引出部分HPR1之位置向接近半導體層31b之方向位移之位置。引出部分HPR3於Y方向上設置於自引出部分HPR2之位置向接近半導體層31b之方向位移之位置。
半導體層31b包含連接部分CP、以及引出部分HPL1、HPR1、及HPR2。引出部分HPL1、HPR1、及HPR2相對於連接部分CP之位置關係與半導體層31a相同。
半導體層31c包含連接部分CP、以及引出部分HPL1、HPL2、及HPR1。引出部分HPL1及HPR1相對於連接部分CP之位置關係與半導體層31a及31b相同。
引出部分HPL1及HPL2以自連接部分CP朝向記憶單元區域一面改變Y方向上之位置一面於X方向上相互鄰接之方式設置。亦即，引出部分HPL1及HPL2沿著X方向配置為階梯狀。引出部分HPL2於Y方向上設置於自引出部分HPL1之位置向接近半導體層31b之方向位移之位置。
半導體層31d包含連接部分CP、以及引出部分HPL1～HPL3及HPR1。引出部分HPL1、HPL2、及HPR1相對於連接部分CP之位置關係與半導體層31c相同。
引出部分HPL1～HPL3以自連接部分CP朝向記憶單元區域一面改變Y方向上之位置一面於X方向上相互鄰接之方式設置。亦即，引出部分HPL1～HPL3沿著X方向配置為階梯狀。引出部分HPL3於Y方向上設置於自引出部分HPL2之位置向接近半導體層31c之方向位移之位置。
半導體層31a之連接部分CP與半導體層31b之引出部分HPL1及半導體層31d之引出部分HPL3之距離、半導體層31b之連接部分CP與半導體層31a之引出部分HPR1及半導體層31c之引出部分HPL1之距離、半導體層31c之連接部分CP與半導體層31b之引出部分HPR1及半導體層31d之引出部分HPL1之距離、以及半導體層31d之連接部分CP與半導體層31c之引出部分HPR1及半導體層31a之引出部分HPR3之距離分別為距離d1。
又，半導體層31a之引出部分HPR2與半導體層31b之引出部分HPR1之距離、半導體層31a之引出部分HPR3與半導體層31b之引出部分HPR2之距離、半導體層31b之引出部分HPR2與半導體層31c之引出部分HPR1之距離、半導體層31b之引出部分HPL1與半導體層31c之引出部分HPL2之距離、半導體層31c之引出部分HPL1與半導體層31d之引出部分HPL2之距離、半導體層31c之引出部分HPL2與半導體層31d之引出部分HPL3之距離、半導體層31d之引出部分HPL1與半導體層31a之引出部分HPR2之距離、及半導體層31d之引出部分HPL2與半導體層31a之引出部分HPR1之距離分別為距離d2。
Y方向上半導體層31a之連接部分CP之中心與半導體層31b之連接部分CP之中心之距離、半導體層31b之連接部分CP之中心與半導體層31c之連接部分CP之中心之距離、及半導體層31c之連接部分CP之中心與半導體層31d之連接部分CP之中心之距離分別相同，分別設為距離x。因此，距離x處於下述之式所示之關係。 x=(r1)/2+(d1)+(w1)/2-(sf)
又，將Y方向上半導體層31d之連接部分CP之中心與半導體層31a之連接部分CP之中心之距離設為y。因此，距離y處於下述之式所示之關係。 y=-(r1)/2+3(w1)/2-(d1)+2(d2)+3(sf)
Y方向上之4排錯位配置之1週期之距離、即自1個半導體層31a之連接部分CP之中心至在Y方向上相鄰之另一半導體層31a之連接部分CP之中心之距離處於下述之式所示之關係。 3x+y=(r1)+3(w1)+2(d1)+2(d2)
因此，Y方向上之4排錯位配置之1週期之距離(3x+y)並不依存於位移量sf。相對於此，Y方向上之連接部分CP之間隔(距離x及y)、即接觸插塞CBL間之距離依存於位移量sf，從而存在粗密。
其次，對根據相鄰之2個半導體層31之引出部分HP之距離求出4排錯位配置之1週期之距離之情形進行說明。
如圖16所示，Y方向上半導體層31a之引出部分HPR3之中心與半導體層31b之引出部分HPR2之中心的距離和半導體層31b之引出部分HPR2之中心與半導體層31c之引出部分HPR1之中心的距離相同，分別設為距離a。將Y方向上半導體層31c之引出部分HPR1之中心與半導體層31d之引出部分HPR1之中心的距離設為距離b。又，將Y方向上半導體層31d之引出部分HPR1之中心與半導體層31a之引出部分HPR3之中心的距離設為距離c。因此，距離a、b、及c處於下述之式所示之關係。 a=(w1)+(d2) b=(r1)/2+(w1)/2+(d1)-(sf) c=(r1)/2+(w1)/2+(d1)+(sf)
Y方向上之4排錯位配置之1週期之距離、即自1個半導體層31a之引出部分HPR3之中心至在Y方向上相鄰之另一半導體層31a之引出部分HPR3之中心的距離處於下述之式所示之關係。 2a+b+c=(r1)+3(w1)+2(d1)+2(d2)
亦即，處於2a+b+c=3x+y之關係。
1.3本實施形態之效果 若為本實施形態之構成，則可提供可抑制晶片面積之增加之半導體記憶裝置。
更具體而言，於SGD區域中，可將複數個半導體層31之連接部分CP設為錯位配置。進而，可將半導體層31(以及絕緣層38及導電層39b)之複數個引出部分HP於X方向上配置為階梯狀。藉此，例如於相鄰之2個半導體層31a及31b中，可將半導體層31a之連接部分CP與半導體層31b之引出部分HPL1的距離d1和半導體層31a之引出部分HP與半導體層31b之引出部分HP的距離d2設為大致相同。藉此，於Y方向上，可最密地配置半導體層31。因此，可抑制晶片面積之增加。
2.第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，對於階梯接觸區域中之接觸插塞CSGD(導電層40)、選擇閘極線SGD(導電層39a)、及虛設柱HR(絕緣層44)之佈局，說明3個示例。以下，以與第1實施形態之不同點為中心進行說明。
2.1第1例 首先，使用圖17，對第1例進行說明。再者，於圖17之例中，為了簡化說明，SGD區域之半導體層31朝向X方向延伸(亦即，不具有階梯形狀)。
如圖17所示，例如於階梯接觸區域中，複數個絕緣層44(虛設柱HR)朝向Y方向排列為2行。而且，沿著X方向(以於Y方向上成為相同位置之方式)配置有1個半導體層31及2個絕緣層44。再者，Y方向上之半導體層31之位置與2個絕緣層44之位置亦可不同。
於階梯接觸區域中，導電層39a之朝向X方向之面成為以各絕緣層44為中心之複數個同心圓組成之形狀。亦即，導電層39a之朝向X方向之面具有曲線部分。若將自絕緣層44之側面至導電層39a之側面之最小距離設為d3，則各絕緣層44配置於導電層39a內距導電層39a之側面距離d3內側。例如，距離d3係考慮於製造步驟中形成導電層39a時之製程裕度而決定之最小尺寸。又，於Y方向上相鄰之2個絕緣層44之距離未達2×(d3)。亦即，以將絕緣層44作為中心之導電層39a之同心圓各自於Y方向上相互相交之方式設定距離d3。
例如，於Y方向上相鄰配置之4個半導體層31之每一個上設置1個接觸插塞CSGD(導電層40)。於導電層40之側面，依序設置有絕緣層41～43。導電層40於X方向上配置於2行絕緣層44之間。導電層40以自導電層40之側面至絕緣層44之側面之間隔成為距離d4以上之方式配置。例如，距離d4係考慮於製造步驟中形成導電層40時之製程裕度而決定之最小尺寸。距離d4較距離d3短。如圖17所示，絕緣層44亦能夠以貫通絕緣層43之方式設置，只要與導電層40之間隔為距離d4以上即可。
2.2第2例 其次，使用圖18，對第2例進行說明。再者，於圖18之例中，為了簡化說明，SGD區域之半導體層31朝向X方向延伸。以下，以與第1例之不同點為中心進行說明。
如圖18所示，於本例中，8個虛設柱HR相對於絕緣層43(即導電層40)隔開相同距離而配置。
更具體而言，例如於Y方向上相鄰配置之4個半導體層31之每一個上設置8個絕緣層44及1個接觸插塞CSGD(導電層40)。於導電層40之側面依序設置有絕緣層41～43。
1個半導體層31與2個絕緣層44沿著X方向配置。若將自絕緣層44之側面至絕緣層43之側面之距離設為d5，則8個絕緣層44配置於與絕緣層43隔開距離d5之位置。亦即，8個絕緣層44配置於與導電層40隔開相同距離之位置。例如，距離d5係考慮於製造步驟中形成絕緣層44時之製程裕度而決定之最小尺寸。
於階梯接觸區域中，導電層39a之朝向X方向之面成為以各絕緣層44為中心之複數個同心圓組成之形狀。各絕緣層44配置於導電層39a內距導電層39a之側面距離d3內側。
於圖18之例中，4個半導體層31中之於距階梯接觸區域相對較近之位置設置有連接部分CP的2個半導體層31、及配置於距SGD區域相對較遠之位置之絕緣層44沿著X方向配置。而且，4個半導體層31中之於距階梯接觸區域相對較遠之位置設置有連接部分CP的2個半導體層31、及配置於距SGD區域相對較近之位置之絕緣層44沿著X方向配置。藉此，無論連接部分CP(導電層37)之配置如何，均可確保自導電層37至導電層39a較預先設定之距離長之距離(可確保一定以上之距離)。
2.3第3例 其次，使用圖19，對第3例進行說明。以下，以與第1例及第2例之不同點為中心進行說明。
如圖19所示，於本例中，8個虛設柱HR相對於接觸插塞CSGD分別隔開不同之距離而配置。
更具體而言，將對應於4排錯位配置之接觸插塞CBL之4個半導體層31按照連接部分CP(接觸插塞CBL)與記憶單元區域之由近至遠之順序(與階梯接觸區域由遠至近之順序)設為半導體層31a～31d。例如，4個半導體層31a～31d之每一個上設置8個絕緣層44及1個接觸插塞CSGD(導電層40)。於導電層40之側面依序形成有絕緣層41～43。
於階梯接觸區域中，導電層39a之朝向X方向之面成為以各絕緣層44為中心之複數個同心圓組成之形狀。各絕緣層44配置於導電層39a內距導電層39a之側面距離d3內側。
例如，8個絕緣層44於X方向上之位置各不相同。以下，將沿著X方向與半導體層31a並排配置之絕緣層44設為絕緣層44a。同樣地，將沿著X方向與半導體層31b並排配置之絕緣層44設為絕緣層44b。將沿著X方向與半導體層31c並排配置之絕緣層44設為絕緣層44c。將沿著X方向與半導體層31d並排配置之絕緣層44設為絕緣層44d。而且，將自絕緣層44a之側面至絕緣層43之側面之距離設為d6。同樣地，將自絕緣層44b之側面至絕緣層43之側面之距離設為d7。將自絕緣層44c之側面至絕緣層43之側面之距離設為d8。將自絕緣層44d之側面至絕緣層43之側面之距離設為d9。例如，距離d6～d9為圖18中所說明之距離d5以上之距離。
距離d6～d9亦可互不相同，只要自絕緣層44之側面至絕緣層43之側面(即導電層40)之間隔為預先設定之距離以上即可。例如，於圖19之例中，絕緣層44a～44d根據半導體層31a～31d之連接部分CP之配置，於X方向上自SGD區域側依序配置有絕緣層44a、絕緣層44b、絕緣層44c、及絕緣層44d。而且，基於絕緣層44a～44d之配置分別設定距離d6～d9。藉此，4個半導體層31a～31d無論連接部分CP(導電層37)之配置如何，均可確保自導電層37至導電層39a較預先設定之距離長之距離。
2.4本實施形態之效果 本實施形態可應用於第1實施形態。
進而，若為本實施形態之第1例之構成，則可貫通絕緣層43形成絕緣層44，只要絕緣層44與導電層40之間隔為預先設定之距離以上即可。藉此，可抑制X方向上之階梯接觸區域之面積增加。
進而，若為本實施形態之第2例及第3例之構成，則可任意設定Y方向上之絕緣層44之位置，只要絕緣層44與導電層40之間隔為預先設定之距離以上即可。藉此，可抑制X方向上之SGD區域之面積增加。進而，可使自半導體層31之連接部分CP、即接觸插塞CBL至導電層39a之側面之間隔成為預先設定之距離以上。因此，可抑制導電層39b之配線長度之偏差，從而抑制連接於選擇電晶體ST1之選擇閘極線SGD之電壓之偏差。
3.第3實施形態 其次，對第3實施形態進行說明。於第3實施形態中，對在Z方向上積層有複數個記憶單元陣列18之情形時之字元線WL與列解碼器19之連接進行說明。以下，以與第1及第2實施形態之不同點為中心進行說明。
3.1記憶單元陣列之剖面構成 首先，使用圖20，對記憶單元陣列18之剖面構成進行說明。再者，於圖20之例中，為了簡化說明，省略絕緣層之一部分及半導體基板50。
如圖20所示，於未圖示之半導體基板50之上方，記憶單元陣列18之第1～第4階層積層而設置。第1～第4階層各自分別對應於第1實施形態中所說明之記憶單元陣列18之構成。於以下說明中，將對應於第1階層之接觸插塞記載為CWL_1、CBL_1、CH_1、及CSL_1，將字元線WL記載為WL_1，將源極線SL記載為SL_1。第2～第4階層亦相同。
更具體而言，於階梯接觸區域中，於第1階層之下方形成有全域選擇閘極線GSGD及GSGS。
於全域選擇閘極線GSGD及GSGS上形成絕緣層52，進而於該絕緣層之上形成有第1階層。
於第1階層中，於接觸插塞CWL_1上形成有字元線WL_1。於接觸插塞CBL_1上形成有接觸插塞CH_1。於接觸插塞CSL_1上形成有源極線SL_1。接觸插塞CSGD於第1～第4階層之各階層中連接於任一個選擇閘極線SGD，底面連接於全域選擇閘極線GSGD。同樣地，接觸插塞CSGS於第1～第4階層之各階層中連接於任一個選擇閘極線SGS，底面連接於全域選擇閘極線GSGS。
於字元線WL_1之上方形成對應於第2階層之絕緣層52，進而於該絕緣層之上形成有第2階層。
於第2階層中，於接觸插塞CWL_2上形成有字元線WL_2。接觸插塞CBL_2貫通絕緣層52並形成於接觸插塞CH_1上。於接觸插塞CBL_2上形成有接觸插塞CH_2。接觸插塞CSL_2貫通絕緣層52並形成於源極線SL_1上。於接觸插塞CSL_2上形成有源極線SL_2。
於字元線WL_2之上方形成對應於第3階層之絕緣層52，進而於該絕緣層之上形成有第3階層。
於第3階層中，於接觸插塞CWL_3上形成有字元線WL_3。接觸插塞CBL_3貫通絕緣層52並形成於接觸插塞CH_2上。於接觸插塞CBL_3上形成有接觸插塞CH_3。接觸插塞CSL_3貫通絕緣層52並形成於源極線SL_2上。於接觸插塞CSL_3上形成有源極線SL_3。
於字元線WL_3之上方形成對應於第4階層之絕緣層52，進而於該絕緣層之上形成有第4階層。
於第4階層中，於接觸插塞CWL_4上形成有字元線WL_4。接觸插塞CBL_4貫通絕緣層52並形成於接觸插塞CH_3上。於接觸插塞CBL_4上形成有接觸插塞CH_4。於接觸插塞CH_4上形成有接觸插塞VY。於接觸插塞VY上形成有於X方向上延伸之位元線BL。亦即，於1個位元線BL連接有接觸插塞CBL_1～CBL_4。
接觸插塞CSL_4貫通絕緣層52並形成於源極線SL_3上。於接觸插塞CSL_4上形成有源極線SL_4。亦即，源極線SL_1～SL_4共通地連接。
3.2字元線及列解碼器之構成 3.2.1字元線及列解碼器之整體構成 其次，使用圖21，對字元線WL及列解碼器19之整體構成進行說明。
如圖21所示，第1～第4階層各自之記憶單元陣列18例如包含4個塊BLK(BLK0～BLK3)。於實施形態中，4個塊BLK分享位元線BL。更具體而言，例如位元線BL(4k)(k為0以上之整數)連接於塊BLK0。同樣地，位元線BL(4k+1)連接於塊BLK1，位元線BL(4k+2)連接於塊BLK2，位元線BL(4k+3)連接於塊BLK3。
列解碼器19包含第1列解碼器19_1、第2列解碼器19_2、第3列解碼器19_3、及第4行解碼器。第1列解碼器19_1對應於第1階層之記憶單元陣列18。第2列解碼器19_2對應於第2階層之記憶單元陣列18。第3列解碼器19_3對應於第3階層之記憶單元陣列18。第4列解碼器19_4對應於第4階層之記憶單元陣列18。
於各階層中，塊BLK0～BLK3之字元線WL共通地連接於列解碼器19。更具體而言，例如第1階層之4個塊BLK0～BLK3之字元線WLa0共通地連接於第1列解碼器19_1。同樣地，塊BLK0～BLK3之字元線WLb0共通地連接於第1列解碼器19_1。其他字元線WL亦相同。與第1階層同樣地，第2階層之塊BLK0～BLK3之字元線WL共通地連接於第2列解碼器19_2。第3階層之塊BLK0～BLK3之字元線WL共通地連接於第3列解碼器19_3。第4階層之塊BLK0～BLK3之字元線WL共通地連接於第4列解碼器19_4。
例如，於寫入動作或讀出動作中，藉由選擇第1列解碼器19_1～第4列解碼器～19_4中之任一個，可選擇1個階層。進而，藉由選擇位元線BL，可選擇塊BLK0～BLK3中之任一個。
3.2.2字元線與列解碼器之連接之具體例 其次，使用圖22及圖23，對字元線WL與列解碼器19之連接之具體例進行說明。圖22係表示第1階層之記憶單元陣列18與第1列解碼器19_1之連接之一例之俯視圖。圖23係表示第1～第4階層中之字元線WL與列解碼器19之連接之剖視圖。再者，於圖22之例中，表示第1階層之記憶單元陣列18與第1列解碼器19_1之連接，第2～第4階層亦相同。
如圖22所示，將各塊BLK中之字元線WL記載為字元線WL0～WL5。於字元線WL0～WL5之下方，設置有於X方向上延伸之配線GWL0～GWL5。例如，各塊BLK之字元線WL0經由接觸插塞V1共通地連接於配線GWL0。同樣地，各塊BLK之字元線WL1～WL5經由接觸插塞V1分別共通地連接於配線GWL1～GWL5。
於配線GWL0～GWL5之下方，設置有於Y方向上延伸之配線GGWL0～GGWL5。配線GWL0～GWL5經由接觸插塞V2分別連接於配線GGWL0～GGWL5。配線GGWL0～GGWL5經由接觸插塞V3分別連接於第1列解碼器19_1。
其次，對字元線WL與列解碼器19之連接之剖面構成進行說明。
如圖23所示，第1階層之字元線WL經由接觸插塞V1、配線GWL、接觸插塞V2、配線GGWL、及接觸插塞V3連接於第1列解碼器19_1。第2～第4階層亦相同。因此，根據所對應之階層，接觸插塞V3之高度不同。
3.3本實施形態之效果 本實施形態之構成亦可應用於第1及第2實施形態。
若為本實施形態之構成，則於各階層中，可將被分配複數個位元線BL之複數個塊BLK之字元線WL共通地連接於列解碼器19。藉此，即便在積層有複數個記憶單元陣列之構成中，亦可抑制列解碼器19之面積增加。因此，可抑制晶片面積之增加。
4.變化例等 上述實施形態之半導體記憶裝置包含：第1半導體層(31)，其包含在第1方向(X方向)上排列配置且與第1方向交叉之第2方向(Y方向)上之位置互不相同之第1至第3部分(HPR1～HPR3)；導電層(39)，其包含在第2方向(Y方向)上延伸之第4部分(39a)、及連接於第4部分並於第1方向上延伸之第5部分(39b)；第1絕緣層(38)，其設置於第4部分與第1半導體層之間、及第5部分與第1半導體層之間；第1接觸插塞(CSGD)，其於與第1方向及第2方向交叉之第3方向(Z方向)上延伸，並連接於第4部分；第2接觸插塞(37、CBL)，其於第3方向上延伸，於第1方向上形成有第1絕緣層之區域(SGD區域)內與第1半導體層連接；第1配線(CWL)，其於第3方向上延伸；以及第1記憶單元，其於第1方向上設置於與第5部分隔開之位置，並於第1半導體層與第1配線之間記憶資訊。
藉由應用上述實施形態，可提供一種可抑制晶片面積之增加之半導體記憶裝置。再者，實施形態並不限定於上述所說明之形態，可進行各種變化。
上述實施形態中之所謂「連接」亦包括彼此之間例如介隔電晶體或電阻等其他任一構件間接地連接之狀態。
於上述實施形態中，所謂相同距離包括因製造偏差等產生之誤差。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可藉由其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其等同之範圍內。
[相關申請]  本申請享有以日本專利申請2019-040267號(申請日：2019年3月6日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置 2:外部控制器 10:輸入輸出電路 11:邏輯控制電路 12:狀態暫存器 13:位址暫存器 14:指令暫存器 15:定序器 16:就緒/忙碌電路 17:電壓產生電路 18:記憶單元陣列 19:列解碼器 19_1:第1列解碼器 19_2:第2列解碼器 19_3:第3列解碼器 19_4:第4列解碼器 20:感測放大器 21:資料暫存器 22:行解碼器 31:半導體層 31a:半導體層 31b:半導體層 31c:半導體層 31d:半導體層 32:絕緣層 33:導電層 34:絕緣層 35:電荷儲存層 36:絕緣層 37:導電層 38:絕緣層 39:導電層 39a:導電層 39b:導電層 40:導電層 41:絕緣層 42:絕緣層 43:絕緣層 44:絕緣層 44a:絕緣層 44b:絕緣層 44c:絕緣層 44d:絕緣層 45:導電層 46:絕緣層 47:導電層 49:導電層 50:半導體基板 51:絕緣層 52:絕緣層 53:絕緣層 54:絕緣層 55:絕緣層 57:連接部 60:導電層 ADD:位址 AH:孔 BH:孔 BL:位元線 BLK0:塊 BLK1:塊 BLK2:塊 BLK3:塊 CADD:行位址 CBL:接觸插塞 CBL1:接觸插塞 CBL2:接觸插塞 CBL3:接觸插塞 CBL4:接觸插塞 CBL5:接觸插塞 CBL_1:接觸插塞 CBL_2:接觸插塞 CBL_3:接觸插塞 CBL_4:接觸插塞 CH_1:接觸插塞 CH_2:接觸插塞 CH_3:接觸插塞 CH_4:接觸插塞 CMD:指令 CP:連接部分 CSGD:接觸插塞 CSGD1～CSGDk:接觸插塞 CSGS:接觸插塞 CSGS1～CSGSk:接觸插塞 CSL:接觸插塞 CSL_1:接觸插塞 CSL_2:接觸插塞 CSL_3:接觸插塞 CSL_4:接觸插塞 CWL:接觸插塞 CWL_1:接觸插塞 CWL_2:接觸插塞 CWL_3:接觸插塞 CWL_4:接觸插塞 DAT:資料 DQ:信號 DWL:虛設字元線 GGWL:配線 GGWL0:配線 GGWL1:配線 GGWL2:配線 GGWL3:配線 GGWL4:配線 GGWL5:配線 GSGD:全域選擇閘極線 GSGD1～GSGDk:全域選擇閘極線 GSGD_1:第1部分 GSGD_2a:第2部分 GSGD_2b:第2部分 GSGS:全域選擇閘極線 GSGS1～GSGSk:全域選擇閘極線 GWL:配線 GWL0:配線 GWL1:配線 GWL2:配線 GWL3:配線 GWL4:配線 GWL5:配線 HPL1:引出部分 HPL2:引出部分 HPL3:引出部分 HPR1:引出部分 HPR2:引出部分 HPR3:引出部分 HR:虛設柱 HL1:孔 HL2:孔 MCa0:記憶單元電晶體 MCa1:記憶單元電晶體 MCa2:記憶單元電晶體 MCa3:記憶單元電晶體 MCb0:記憶單元電晶體 MCb1:記憶單元電晶體 MCb2:記憶單元電晶體 MCb3:記憶單元電晶體 MG:記憶體群 MSa:記憶體串 MSb:記憶體串 MT:記憶體溝槽 RA:區域 RADD:列位址 RB:區域 RBn:就緒/忙碌信號 SGD:選擇閘極線 SGD1～SGDk:選擇閘極線 SGS:選擇閘極線 SGS1～SGSk:選擇閘極線 SL:源極線 SL_1:源極線 SL_2:源極線 SL_3:源極線 SL_4:源極線 ST1:選擇電晶體 ST2:選擇電晶體 STS:狀態資訊 V1:接觸插塞 V2:接觸插塞 V3:接觸插塞 VY:接觸插塞 WL:字元線 WL0:字元線 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線 WL5:字元線 WLa0:字元線 WLa1:字元線 WLa2:字元線 WLa3:字元線 WLb0:字元線 WLb1:字元線 WLb2:字元線 WLb3:字元線 WLP:字元線柱 WLP1:字元線柱 WLP2:字元線柱 WLP3:字元線柱 WL_1:字元線 WL_2:字元線 WL_3:字元線 WL_4:字元線
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之半導體記憶裝置所具備之記憶單元陣列之立體圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶單元陣列之電路圖。 圖4係表示第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的選擇閘極線SGD之連接之電路圖。 圖5係表示第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的選擇閘極線SGS之連接之電路圖。 圖6係第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的半導體層之俯視圖。 圖7係第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的字元線及源極線之俯視圖。 圖8係第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的位元線之俯視圖。 圖9係表示第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的全域選擇閘極線之模式圖。 圖10係圖6之區域RA之放大圖。 圖11係圖6之區域RB之放大圖。 圖12係沿著圖10中A1-A2之剖視圖。 圖13係沿著圖10中B1-B2之剖視圖。 圖14係沿著圖10中C1-C2之剖視圖。 圖15係表示第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的半導體層之佈局之一例之圖。 圖16係表示第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的半導體層之佈局之一例之圖。 圖17係第2實施形態之第1例之半導體記憶裝置所具備之記憶單元陣列中的階梯接觸區域之俯視圖。 圖18係第2實施形態之第2例之半導體記憶裝置所具備之記憶單元陣列中的階梯接觸區域之俯視圖。 圖19係第2實施形態之第3例之半導體記憶裝置所具備之記憶單元陣列中的階梯接觸區域之俯視圖。 圖20係第3實施形態之半導體記憶裝置所具備之記憶單元陣列之剖視圖。 圖21係表示第3實施形態之半導體記憶裝置所具備之記憶單元陣列與列解碼器之連接的圖。 圖22係表示第3實施形態之半導體記憶裝置所具備之記憶單元陣列中的第1階層之字元線與第1列解碼器之連接之圖。 圖23係表示第3實施形態之半導體記憶裝置中之字元線與列解碼器之連接的剖視圖。
31:半導體層
32:絕緣層
33:導電層
34:絕緣層
35:電荷儲存層
36:絕緣層
37:導電層
38:絕緣層
39:導電層
39a:導電層
39b:導電層
40:導電層
41:絕緣層
42:絕緣層
43:絕緣層
44:絕緣層
CBL:接觸插塞
CSGD:接觸插塞
CWL:接觸插塞
HR:虛設柱
MCa0:記憶單元電晶體
MCa1:記憶單元電晶體
MCb0:記憶單元電晶體
MT:記憶體溝槽
SGD:選擇閘極線
ST1:選擇電晶體
WLP:字元線柱

Claims (17)

  1. 一種半導體記憶裝置，其具備： 第1半導體層，其包含在第1方向排列配置、且與上述第1方向交叉之第2方向上之位置互不相同之第1至第3部分； 導電層，其包含在上述第2方向延伸之第4部分、及連接於上述第4部分並於上述第1方向延伸之第5部分； 第1絕緣層，其設置於上述第4部分與上述第1半導體層之間、及上述第5部分與上述第1半導體層之間； 第1接觸插塞，其於與上述第1方向及上述第2方向交叉之第3方向延伸，並連接於上述第4部分； 第2接觸插塞，其於上述第3方向延伸，並於上述第1方向上形成有上述第1絕緣層之區域內與上述第1半導體層連接； 第1配線，其於上述第3方向延伸；以及 第1記憶單元，其於上述第1方向上設置於與上述第5部分隔開之位置，並於上述第1半導體層與上述第1配線之間記憶資訊。
  2. 如請求項1之半導體記憶裝置，其中上述第1絕緣層於上述第2方向上設置於上述第5部分與上述第1至第3部分之間，並於上述第1方向上設置於上述第4部分與上述第3部分之間。
  3. 如請求項1之半導體記憶裝置，其中上述第1半導體層更包含： 第6部分，其與上述第1部分相接，並與上述第2接觸插塞連接；及 第7部分，其於相對於上述第6部分之中心與上述第1部分成點對稱之位置與上述第6部分連接。
  4. 如請求項3之半導體記憶裝置，其中上述第1部分與上述第7部分於上述第2方向上之位置不同。
  5. 如請求項1之半導體記憶裝置，其中上述第1記憶單元包含： 第2絕緣層，其設置於上述第1配線與上述第1半導體層之間； 電荷儲存層，其設置於上述第1配線與上述第2絕緣層之間；及 第3絕緣層，其設置於上述第1配線與上述電荷儲存層之間。
  6. 如請求項1之半導體記憶裝置，其更具備： 第2半導體層，其於上述第2方向與上述第1半導體層相鄰，並包含在上述第1方向排列配置且上述第2方向上之位置互不相同之第8及第9部分； 第4絕緣層；以及 第2記憶單元，其為了於上述第2半導體層與上述第1配線之間記憶資訊而於上述第2方向上設置於與上述第1記憶單元隔開之位置； 上述導電層更包含在上述第2方向與上述第5部分隔開並於上述第1方向延伸之第10部分，且 上述第4絕緣層設置於上述第2半導體層與上述第10部分之間及上述第2半導體層與上述第4部分之間。
  7. 如請求項6之半導體記憶裝置，其中上述第2方向上之上述第2部分與上述第8部分之距離和上述第3部分與上述第9部分之距離相同。
  8. 一種半導體記憶裝置，其具備： 第1及第2半導體層，其等在第1方向相鄰配置，並於與上述第1方向交叉之第2方向延伸； 導電層，其包含在上述第1方向延伸之第1部分、於上述第2方向延伸之第2部分、及於上述第1方向與上述第2部分隔開並於上述第2方向延伸之第3部分； 第1絕緣層，其設置於上述第1部分與上述第1半導體層之間、及上述第2部分與上述第1半導體層之間； 第2絕緣層，其設置於上述第1部分與上述第2半導體層之間、及上述第3部分與上述第2半導體層之間； 第1接觸插塞，其於與上述第1方向及上述第2方向交叉之第3方向延伸，並連接於上述第1部分； 第3絕緣層，其設置於上述第1部分與上述第1接觸插塞之間； 第4及第5絕緣層，其等在上述第3方向延伸，並貫通上述第1部分； 第2接觸插塞，其於上述第3方向延伸，並於上述第2方向上在形成有上述第1絕緣層之區域內與上述第1半導體層連接； 第3接觸插塞，其於上述第3方向延伸，並於上述第2方向上在形成有上述第2絕緣層之上述區域內與上述第2半導體層連接； 第1配線，其於上述第1方向上設置於上述第1半導體層與上述第2半導體層之間，並於上述第3方向延伸； 第1記憶單元，其為了於上述第1半導體層與上述第1配線之間記憶資訊而於上述第2方向上設置於與上述第2部分隔開之位置；以及 第2記憶單元，其為了於上述第2半導體層與上述第1配線之間記憶資訊而於上述第1方向上設置於與上述第1記憶單元隔開之位置； 上述第1半導體層與上述第4絕緣層沿著上述第2方向配置， 上述第2半導體層與上述第5絕緣層沿著上述第2方向配置， 上述第1部分之朝向上述第2方向之側面與上述第4絕緣層之距離和上述側面與上述第5絕緣層之距離相同，且 上述側面之一部分彎曲。
  9. 如請求項8之半導體記憶裝置，其中上述第4絕緣層與上述第5絕緣層沿著上述第1方向配置。
  10. 如請求項8之半導體記憶裝置，其中上述第4絕緣層及上述第5絕緣層之至少一者與上述第3絕緣層相接。
  11. 如請求項8之半導體記憶裝置，其中上述第3絕緣層與上述第4絕緣層之距離和上述第3絕緣層與上述第5絕緣層之距離相同。
  12. 如請求項8之半導體記憶裝置，其中上述第1及第2記憶單元各自包含： 第6絕緣層，其設置於上述第1配線與上述第1半導體層之間； 電荷儲存層，其設置於上述第1配線與上述第2絕緣層之間；及 第7絕緣層，其設置於上述第1配線與上述電荷儲存層之間。
  13. 如請求項8之半導體記憶裝置，其中上述第2接觸插塞於上述第1及第2方向上配置於與上述第3接觸插塞不同之位置。
  14. 一種半導體記憶裝置，其具備： 半導體基板； 第1記憶單元陣列，其包含第1記憶塊及第2記憶塊，上述第1記憶塊包含積層於與上述半導體基板垂直之第1方向並於與上述半導體基板平行之第2方向延伸之複數個第1半導體層、於與上述第1及第2方向交叉之第3方向上與上述複數個第1半導體層相鄰並於上述第1方向延伸之第1配線、及連接於上述第1配線並於上述第3方向延伸之第1字元線；上述第2記憶塊包含積層於上述第1方向並於上述第2方向延伸之複數個第2半導體層、於上述第3方向上與上述複數個第2半導體層相鄰並於上述第1方向延伸之第2配線、及連接於上述第2配線並於上述第3方向延伸之第2字元線； 第2記憶單元陣列，其設置於上述第1記憶單元陣列上，並包含第3記憶塊及第4記憶塊，上述第3記憶塊包含積層於上述第1方向並於上述第2方向延伸之複數個第3半導體層、於上述第3方向上與上述複數個第3半導體層相鄰並於上述第1方向延伸之第3配線、及連接於上述第3配線並於上述第3方向延伸之第3字元線；上述第4記憶塊包含積層於上述第1方向上並於上述第2方向延伸之複數個第4半導體層、於上述第3方向上與上述複數個第4半導體層相鄰並於上述第1方向延伸之第4配線、及連接於上述第4配線並於上述第3方向延伸之第4字元線； 第1接觸插塞，其連接於上述複數個第1半導體層及上述複數個第3半導體層，並於上述第3方向延伸； 第2接觸插塞，其連接於上述複數個第2半導體層及上述複數個第4半導體層，並於上述第3方向延伸； 第1列解碼器，其連接於上述第1及第2字元線；以及 第2列解碼器，其連接於上述第3及第4字元線。
  15. 如請求項14之半導體記憶裝置，其中上述第1記憶塊包含為了於上述複數個第1半導體層與上述第1配線之間記憶資訊而設置之複數個第1記憶單元。
  16. 如請求項14之半導體記憶裝置，其中上述第1記憶塊更包含： 複數個導電層，其等各自包含在上述第3方向延伸之第1部分、及連接於上述第1部分並於上述第2方向延伸之第2部分，且積層於上述第1方向； 複數個第1絕緣層，其等分別設置於上述第1部分與上述複數個第1半導體層之一者之間、及上述第2部分與上述複數個第1半導體層中之上述一者之間；以及 第1接觸插塞，其於上述第1方向延伸，並連接於上述複數個導電層之一者之上述第1部分。
  17. 如請求項15之半導體記憶裝置，其中上述複數個第1記憶單元各自包含： 第2絕緣層，其設置於上述第1配線與上述第1半導體層之間； 電荷儲存層，其設置於上述第1配線與上述第2絕緣層之間；及 第3絕緣層，其設置於上述第1配線與上述電荷儲存層之間。
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