JP6416053B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

実施形態は、不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリは、大容量データの記憶装置として広く普及している。現在、記憶素子を微細化することによってビットあたりのコスト削減や大容量化が進められており、今後の一層の微細化が進展することが要求されている。しかし、フラッシュメモリをさらに微細化するためには、リソグラフィー技術開発や、短チャネル効果、素子間干渉、素子間ばらつきの抑制など、解決すべき多くの課題がある。このため、単純な平面内の微細化技術の開発だけでは、今後継続的に記憶密度を向上させることは困難となる可能性が高い。
そこで、近年、メモリセルの集積度を高めるために、その構造を従来の二次元（平面）構造から三次元（立体）構造へと移行させる開発が行われ、様々な三次元不揮発性半導体記憶装置が提案されている。その内の１つである垂直ゲート(Vertical Gate；VG)型半導体メモリ構造は、半導体基板上に複数の半導体層（チャネル）を備え、かつ、各半導体内に複数のメモリセル（例えば、NANDセル）が配置される。
しかし、チャネルとしての半導体層は、メモリセルの集積度の向上と共に、細く、かつ、長くなり、チャネル抵抗の増大によるメモリセルのオン電流の低下が問題となっている。この問題は、半導体層として、多結晶材料（例えば、多結晶シリコン）を用いる場合に顕著となる。
A Highly Scalable Vertical Gate (VG) 3D NAND Flash with Robust Program Disturb Immunity Using a Novel PN Diode Decoding Structure, C.H.Hung et al., 2011 Symposium on VLSI Technology Digest of Technical Papers, pp.68-69
実施形態は、三次元不揮発性半導体記憶装置において、メモリセルのオン電流を向上させる技術を提案する。
実施形態によれば、不揮発性半導体記憶装置は、第１の方向に、第１の絶縁層、半導体層、及び、第２の絶縁層の順で積み重ねられ、かつ、前記第１の方向に交差する第２の方向に延びる第１の構造と、前記第１及び第２の方向に交差する第３の方向に面する前記半導体層の表面上に配置され、前記第２の方向に直列接続される複数のメモリセルと、前記第２の方向における前記第１の構造の第１及び第２の端部の少なくとも１つに接触し、かつ、前記第１及び第２の端部間の領域の少なくとも一部を覆わない第３の絶縁層と、を具備し、前記第２の方向における前記半導体層内の半導体原子の格子間隔は、前記第１の方向における前記半導体層内の半導体原子の格子間隔よりも大きく、表面を有する半導体基板をさらに具備し、前記第１の構造は、前記表面上に配置され、前記第１の方向は、前記表面に垂直な方向であり、前記第２及び第３の方向は、前記表面に平行な方向であり、前記半導体基板及び前記半導体層は、シリコン原子を含み、前記第２の方向において、前記半導体層内の前記シリコン原子の格子間隔は、前記半導体基板内の前記シリコン原子の格子間隔よりも大きく、前記第１の方向において、前記半導体層内の前記シリコン原子の格子間隔は、前記半導体基板内の前記シリコン原子の格子間隔よりも小さい。
不揮発性半導体記憶装置の第１の実施例を示す平面図。 図１のＩＩ−ＩＩ線に沿う断面図。 半導体原子の格子間隔を示す図。 不揮発性半導体記憶装置の第２の実施例を示す斜視図。 不揮発性半導体記憶装置の第２の実施例を示す斜視図。 不揮発性半導体記憶装置の第２の実施例を示す斜視図。 図４の構造を製造する方法を示す平面図。 図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。 図４の構造を製造する方法を示す平面図。 図９のＸ−Ｘ線に沿う断面図。 図４の構造を製造する方法を示す平面図。 図１１のＸＩＩ−ＸＩＩ線に沿う断面図。 図１１のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。 図４の構造を製造する方法を示す断面図。 図４の構造を製造する方法を示す断面図。 引張応力が発生するメカニズムを説明する平面図。 図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。 図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。 堆積膨張が引張応力に変化される例を示す断面図。 堆積膨張がフィン構造の高さを大きくする例を示す断面図。 図４の構造を製造する方法を示す断面図。 図４の構造を製造する方法を示す断面図。 図４の構造を製造する方法を示す断面図。 図４の構造を製造する方法を示す平面図。 図２４のＸＸＶ−ＸＸＶ線に沿う断面図。 図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。 不揮発性半導体記憶装置の第３の実施例を示す平面図。 不揮発性半導体記憶装置の第３の実施例を示す平面図。 不揮発性半導体記憶装置の第３の実施例を示す平面図。 不揮発性半導体記憶装置の第３の実施例を示す平面図。 不揮発性半導体記憶装置の第３の実施例を示す平面図。 不揮発性半導体記憶装置の第３の実施例を示す平面図。 不揮発性半導体記憶装置の第３の実施例を示す平面図。 不揮発性半導体記憶装置の第３の実施例を示す平面図。 不揮発性半導体記憶装置の第３の実施例を示す平面図。 不揮発性半導体記憶装置の適用例を示す斜視図。 不揮発性半導体記憶装置の適用例を示す斜視図。
以下、図面を参照しながら実施例を説明する。
（第１の実施例）
図１は、不揮発性半導体記憶装置の平面図である。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
半導体基板１は、例えば、シリコン基板である。絶縁層２は、例えば、酸化シリコン層であり、半導体基板１上に配置される。
第１の構造Ｆｉｎは、絶縁層２上に配置される。第１の構造Ｆｉｎは、例えば、半導体基板１の表面に垂直な第１の方向に積み重ねられる複数（本例では、４つ）の半導体層３ａ，３ｂ，３ｃ，３ｄを有する。また、第１の構造Ｆｉｎは、半導体基板１の表面に平行な第２の方向に延びる。
半導体層３ａ，３ｂ，３ｃ，３ｄは、例えば、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５により互いに絶縁される。
第１の方向において、絶縁層４ａ，４ｂ，４ｃ，４ｄの厚さは、互いに等しいのが望ましい。また、最上層としての絶縁層５は、第１の構造Ｆｉｎを形成するときのマスクとして機能させてもよい。この場合、第１の方向において、絶縁層５は、絶縁層４ａ，４ｂ，４ｃ，４ｄよりも厚いのが望ましい。
本例では、４つの半導体層３ａ，３ｂ，３ｃ，３ｄを積み重ねているが、第１の構造Ｆｉｎ内の半導体層の数は、これに限定されることはない。第１の構造Ｆｉｎ内の半導体層の数が多いほど、不揮発性半導体記憶装置のメモリ容量の増大にとっては望ましい。
メモリセルＭＣは、第１及び第２の方向に交差する第３の方向における半導体層３ａ，３ｂ，３ｃ，３ｄの表面上に配置される。
例えば、セルユニット（メモリストリング）Ｎａ，Ｎｂ，Ｎｃ，Ｎｄは、第３の方向における半導体層３ａ，３ｂ，３ｃ，３ｄの表面上に配置される。セルユニットＮａ，Ｎｂ，Ｎｃ，Ｎｄの各々は、第２の方向に直列接続される複数のメモリセルＭＣを含む。
本例では、１つのセルユニットは、直列接続される２つのメモリセルＭＣを含むが、１つのセルユニット内のメモリセルの数は、これに限定されることはない。１つのセルユニット内のメモリセルＭＣの数は、４、８、１６、３２など、であってもよい。
また、セルユニットＮａ，Ｎｂ，Ｎｃ，Ｎｄの各々は、直列接続される複数のメモリセルＭＣの両端に１つずつ接続される２つの選択トランジスタを備えていてもよい。
メモリセルＭＣは、ＦＥＴ（Filed effect transistor）構造を有する。例えば、メモリセルＭＣは、半導体層３ａ，３ｂ，３ｃ，３ｄの第３の方向に面する表面上に第２の構造を備える。第２の構造は、例えば、ゲート絶縁層（トンネル絶縁層）、電荷蓄積層、ブロック絶縁層、及び、コントロールゲート電極を備える。
ワード線ＷＬは、コントロールゲート電極として機能する。
半導体層３ａ，３ｂ，３ｃ，３ｄは、メモリセルＭＣのチャネルとして機能する。この場合、半導体層３ａ，３ｂ，３ｃ，３ｄは、単結晶構造であるのが望ましいが、多結晶構造や、アモルファス構造などであってもよい。
半導体層３ａ，３ｂ，３ｃ，３ｄが多結晶構造又はアモルファス構造であるとき、メモリセルＭＣの微細化により、第３の方向における第１の構造Ｆｉｎの幅が狭くなると、メモリセルのＭＣのチャネル抵抗の増大が顕著となる。その結果、メモリセルＭＣのオン電流が低下する。
これを防ぐため、例えば、第１の方向における半導体層３ａ，３ｂ，３ｃ，３ｄの厚さを大きくすると、第１の方向における第１の構造Ｆｉｎの高さが大きくなる。これは、第１の構造Ｆｉｎのパターニングを難しくする。
そこで、本例では、第２の方向（チャネル電流が流れる方向）において、半導体層３ａ，３ｂ，３ｃ，３ｄに引張応力（Tensile stress）を印加することにより、メモリセルＭＣに流れるオン電流を増大される技術を提案する。
ＦＥＴにおいて、チャネルとしての半導体層に、チャネル電流が流れる方向に引張応力を印加すると、半導体層の結晶構造（単結晶／多結晶／アモルファス）、結晶方位や、配向性など、に関係なく、チャネルＦＥＴのオン電流が増大する。しかし、本例の不揮発性半導体記憶装置は、三次元構造を有する。即ち、ＦＥＴとしてのメモリセルＭＣのチャネルに引張応力を印加するためには、一工夫が必要である。
従って、本例では、メモリセルＭＣのチャネルに引張応力を印加するため、製造プロセスにおいて、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５に体積膨張（volume expansion）を発生させる。
例えば、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５が酸化シリコンを備えるとき、これらに酸素原子を注入することにより、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５を酸素リッチな状態に変化させ、かつ、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５に体積膨張を発生させる。
ここで、酸素リッチな状態とは、酸化シリコンの酸素の化学量論比（ＳｉＯ２）よりも多い酸素を含む状態を意味する。例えば、シリコンと酸素の割合が１：ｘ（ｘは２より大きい数）の酸化シリコンは、酸素リッチな状態にある。
絶縁層４ａ，４ｂ，４ｃ，４ｄ，５への酸素原子の注入は、例えば、これらを酸素雰囲気中に晒すことにより行うことができる。例えば、メモリセルＭＣのゲート絶縁層が酸化シリコンを備えるとき、このゲート絶縁層は、酸素雰囲気中での熱酸化工程により形成される。そこで、例えば、この熱酸化工程において、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５への酸素原子の注入を行うことができる。
絶縁層４ａ，４ｂ，４ｃ，４ｄ，５に体積膨張が発生すると、図１６乃至図１８に示すように、第１の構造Ｆｉｎは、第１の方向へ伸びようとする。
しかし、本例では、第２の方向における第１の構造Ｆｉｎの第１及び第２の端部の少なくとも１つに接触し、かつ、第１及び第２の端部間の領域の少なくとも一部を覆わない絶縁層６を備える。絶縁層６は、例えば、第１及び第２の端部を除く、第１の構造Ｆｉｎの中央部を覆わない（以下の実施例も同様）。
絶縁層６は、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５が体積膨張するときに、第１の方向への第１の構造Ｆｉｎの伸び（extension）を抑えるサポーターとしての機能を備える。また、絶縁層６は、第１の構造Ｆｉｎの中央部を覆わないことから、第１の構造Ｆｉｎを覆う層間絶縁層とは異なる。
この場合、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５は、体積膨張により第１の方向に伸びることができないため、それらの間に配置される半導体層３ａ，３ｂ，３ｃ，３ｄを圧縮する。従って、第２の方向（チャネル電流が流れる方向）における引張応力が、半導体層３ａ，３ｂ，３ｃ，３ｄ内に発生する。
これにより、メモリセルＭＣのオン電流を増大させることができる。
また、第２の方向において、半導体層３ａ，３ｂ，３ｃ，３ｄ内に引張応力を発生させることにより、以下の付随的効果が発生する。
VG型半導体メモリ構造において、データのライト／イレーズは、チャネルとしての半導体層３ａ，３ｂ，３ｃ，３ｄとメモリセルＭＣの電荷蓄積層との間の電荷の移動により実行される。しかし、ライト／イレーズが繰り返されると、メモリセルＭＣのゲート絶縁層（トンネル絶縁層）にダメージ（欠陥）が発生し、かつ、そのダメージに電荷がトラップされる。ゲート絶縁層にトラップされた電荷は、メモリセルＭＣからのデータのリードにおいて、メモリセルＭＣの閾値電圧を変動させる。また、リードにおいて、その電荷がデトラップされると、それによってチャネル電流が変動する。これらの現象は、リードディスターブや、リードエラーなど、の原因となる。
しかし、第２の方向において、半導体層３ａ，３ｂ，３ｃ，３ｄ内に引張応力を発生させると、半導体層３ａ，３ｂ，３ｃ，３ｄと絶縁層４ａ，４ｂ，４ｃ，４ｄ，５との間のバンド構造が変化し、このような電荷のトラップ／デトラップが発生し難くなる。これにより、リードディスターブや、リードエラーなど、を防止し、リード性能を向上できる。
絶縁層６は、第１の方向への第１の構造Ｆｉｎの伸びを抑えるサポーターとしての機能を有効に発揮するため、例えば、窒化シリコンや、炭化シリコンなど、を備えるのが望ましい。
尚、図３に示すように、第２の方向において、半導体層３ａ，３ｂ，３ｃ，３ｄ内に引張応力が発生すると、第２の方向における半導体層３ａ，３ｂ，３ｃ，３ｄ内の半導体原子の格子間隔ｂは、第１の方向における半導体層３ａ，３ｂ，３ｃ，３ｄ内の半導体原子の格子間隔ｃよりも大きくなる。
また、例えば、半導体基板１及び半導体層３ａ，３ｂ，３ｃ，３ｄがシリコン原子を含むとき、第２の方向において、半導体層３ａ，３ｂ，３ｃ，３ｄ内のシリコン原子の格子間隔ｂは、半導体基板１内のシリコン原子の格子間隔ａよりも大きく、かつ、第１の方向において、半導体層３ａ，３ｂ，３ｃ，３ｄ内のシリコン原子の格子間隔ｃは、半導体基板１内のシリコン原子の格子間隔ａよりも小さくなる。
本例では、絶縁層６は、第２の方向における第１の構造Ｆｉｎの両端（第１及び第２の端部）に接触する。即ち、絶縁層６は、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５の体積膨張時に、第１の構造Ｆｉｎが第１の方向に伸びないように、第１の構造Ｆｉｎを第２の方向の両端から支えている。
しかし、絶縁層６は、第２の方向における第１の構造Ｆｉｎの一端（第１又は第２の端部）のみに接触していてもよい。
（第２の実施例）
第２の実施例は、第１の実施例において、メモリセルの構造を具体化する例である。
VG型半導体メモリ構造は、メモリセル構造によって大きく２つに分類される。その１つは、電荷蓄積層として電気的にフローティング状態の導電層（フローティングゲート電極）を用いるVG-FG（Vertical gate-Floating gate）型であり、もう１つは、電荷蓄積層として電荷をトラップする絶縁層（電荷トラップ層）を用いるVG-SONOS（Vertical gate-Silicon/Oxide/Nitride/Oxide/Silicon）型である。
いずれのタイプも、半導体基板上の半導体層（チャネル）の側面上に、ゲート絶縁層、電荷蓄積層、ブロック絶縁層（ＩＰＤ層）、及び、コントロールゲート電極の順で積み重ねられるゲート積層構造（メモリセル）を備えている点に特徴を有する。
(1) 構造
図４は、不揮発性半導体記憶装置の斜視図である。
本例は、メモリセルＭＣがVG-FG型の例である。メモリセルＭＣ以外の要素については、第１の実施例（図１及び図２）と同じであるため、第１の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
セルユニット（メモリストリング）Ｎａ，Ｎｂ，Ｎｃ，Ｎｄは、第３の方向における半導体層３ａ，３ｂ，３ｃ，３ｄの表面上に配置される。セルユニットＮａ，Ｎｂ，Ｎｃ，Ｎｄの各々は、第２の方向に直列接続される複数のメモリセルＭＣを含む。
メモリセルＭＣは、半導体層３ａ，３ｂ，３ｃ，３ｄの第３の方向に面する表面上に第２の構造を備える。第２の構造は、例えば、ゲート絶縁層（トンネル絶縁層）７、電荷蓄積層（電気的にフローティング状態の導電層）８、ブロック絶縁層９、及び、コントロールゲート電極１０を備える。
ワード線ＷＬは、コントロールゲート電極１０として機能する。
本例のメモリセルＭＣは、コントロールゲート電極１０が、第１の方向における電荷蓄積層８の表面の一部を覆っている。この構造により、メモリセルＭＣのカップリング比を向上させることができる。
図５は、不揮発性半導体記憶装置の斜視図である。
本例は、図４のメモリセルＭＣの変形例である。メモリセルＭＣ以外の要素については、第１の実施例（図１及び図２）と同じであるため、第１の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
本例のメモリセルＭＣは、コントロールゲート電極１０が、第３の方向における電荷蓄積層８の表面のみを覆っている。
この構造により、コントロールゲート電極１０の下層となるブロック絶縁層９の凹凸がなくなるため、リード／ライト時にブロック絶縁層９に生じるリーク電流を減らすことができる。また、コントロールゲート電極１０のパターニングが容易化される。
図６は、不揮発性半導体記憶装置の斜視図である。
本例は、メモリセルＭＣがVG-SONOS型の例である。メモリセルＭＣ以外の要素については、第１の実施例（図１及び図２）と同じであるため、第１の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
セルユニット（メモリストリング）Ｎａ，Ｎｂ，Ｎｃ，Ｎｄは、第３の方向における半導体層３ａ，３ｂ，３ｃ，３ｄの表面上に配置される。セルユニットＮａ，Ｎｂ，Ｎｃ，Ｎｄの各々は、第２の方向に直列接続される複数のメモリセルＭＣを含む。
メモリセルＭＣは、半導体層３ａ，３ｂ，３ｃ，３ｄの第３の方向に面する表面上に第２の構造を備える。第２の構造は、例えば、ゲート絶縁層（トンネル絶縁層）７、電荷蓄積層（電荷をトラップする絶縁層）８、ブロック絶縁層９、及び、コントロールゲート電極１０を備える。
ワード線ＷＬは、コントロールゲート電極１０として機能する。
本例では、コントロールゲート電極１０を共有する複数のメモリセルＭＣは、電荷蓄積層８も共有する。このような構造であっても、電荷蓄積層８は、電荷トラップ型であるため、複数のメモリセルＭＣの電荷蓄積層８内の電荷（情報）が混同することはない。
また、電荷蓄積層８の分離工程が不要であるため、製造プロセスが容易化される。
(2) 材料例
次に、図４乃至図６の構造の各要素を構成する材料例を説明する。
これら不揮発性半導体記憶装置を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
半導体層３ａ，３ｂ，３ｃ，３ｄは、例えば、シリコン層である。シリコン層は、単結晶状態であるのが望ましいが、多結晶状態や、アモルファス状態などであってもよい。また、半導体層３ａ，３ｂ，３ｃ，３ｄは、例えば、Ｇｅなどの半導体層や、ＳｉＧｅなどの化合物半導体層であってもよい。
絶縁層２，４ａ，４ｂ，４ｃ，４ｄ，５は、例えば、酸化シリコン層である。絶縁層２，４ａ，４ｂ，４ｃ，４ｄ，５は、例えば、酸化シリコン層、窒化シリコン層など、を含む積層構造であってもよい。
絶縁層５は、ハードマスク層として機能させるため、絶縁層３，４ａ，４ｂ，４ｃ，４ｄと異なる材料、例えば、窒化アルミニウム層を備えていてもよい。
ゲート絶縁層７及びブロック絶縁層９は、例えば、酸化シリコン層、窒化シリコン層など、である。ゲート絶縁層７及びブロック絶縁層９は、酸窒化シリコン層や、酸化シリコン層と窒化シリコン層との組み合わせなど、とすることもできる。
ゲート絶縁層７及びブロック絶縁層９は、酸化ハフニウム層（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ）、酸化アルミニウム層（Ａｌ２Ｏ３）、酸化ランタンアルミニウム層（ＬａＡｌＯ３）、酸化ランタンアルミニウムシリコン層（ＬａＡｌＳｉＯ）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア(ＨｆＯＮ)、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）、ランタンアルミシリケート(ＬａＡｌＳｉＯ)、及び、これらの組成比を変化させた材料など、であってもよい。
ゲート絶縁層７及びブロック絶縁層９は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
コントロールゲート電極１０は、例えば、導電性シリコン層を含んでいるのが一般的である。但し、パターニングが可能であることを条件に、半導体メモリの各世代に応じた最適な材料を適宜選択できる。
例えば、コントロールゲート電極１０は、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）など、のような金属化合物を備える。また、コントロールゲート電極１０は、金属的な電気伝導特性を示す、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、及び、これらのシリサイドでもよい。
電荷蓄積層８が電気的にフローティング状態の導電層であるとき、例えば、電荷蓄積層８は、導電性シリコン層を含んでいるのが一般的である。但し、パターニングが可能であることを条件に、半導体メモリの各世代に応じた最適な材料を適宜選択できる。
また、電荷蓄積層８は、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）など、のような金属化合物でもよい。さらに、電荷蓄積層８は、金属的な電気伝導特性を示す、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、及び、これらのシリサイドでもよい。
電荷蓄積層８は、コントロールゲート電極１０と同じ材料を含んでいてもよいし、コントロールゲート電極１０と異なる材料を含んでいてもよい。
電荷蓄積層８が電荷をトラップする絶縁層であるとき、例えば、電荷蓄積層８は、シリコン窒化膜（Ｓｉ３Ｎ４）、又は、その構成元素であるシリコン及び窒素の組成比を変化させた材料を備える。また、電荷蓄積層８は、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア(ＨｆＯ２)、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン(Ｌａ２Ｏ３)、ランタン・アルミネート（ＬａＡｌＯ３）、などでもよい。
(3) 製造方法
図４の構造を製造する方法の例を説明する。
まず、図７及び図８に示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、Ｐ型）の半導体基板（例えば、シリコン基板）１を用意する。この半導体基板１上に、絶縁層（例えば、酸化シリコン層）２、絶縁層（例えば、酸化シリコン層）４ａ，４ｂ，４ｃ，４ｄ，５、及び、半導体層（例えば、多結晶シリコン層）３ａ，３ｂ，３ｃ，３ｄを含む積層構造を形成する。
この後、ＰＥＰ（Photo Engraving Process）により、この積層構造内に開口部を形成する。また、例えば、ＬＰＣＶＤ及びＣＭＰを用いて、開口部内に絶縁層６を満たす。絶縁層６は、例えば、窒化シリコン層、炭化シリコン層など、である。
次に、図９及び図１０に示すように、ＰＥＰにより、マスク層１１を形成する。また、マスク層１１をマスクにして、ＲＩＥにより、上述の積層構造をパターニングする。その結果、図１１、図１２、及び、図１３に示すように、第２の方向の一端が絶縁層６に接触する第１の構造（フィン構造）Ｆｉｎが形成される。
次に、図１４に示すように、例えば、ウェットエッチングにより、半導体層３ａ，３ｂ，３ｃ，３ｄを、それぞれ、選択的にシュリンクする。即ち、半導体層３ａ，３ｂ，３ｃ，３ｄの第３の方向の幅は、それぞれ、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５の第３の方向の幅よりも狭くなる。
次に、図１５に示すように、例えば、酸素雰囲気中において、熱酸化を行うことにより、第３の方向において、半導体層３ａ，３ｂ，３ｃ，３ｄの表面上に、それぞれ、ゲート絶縁層（例えば、酸化シリコン層）７を形成する。
この時、図１６、図１７、及び、図１８に示すように、第２の方向において、半導体層３ａ，３ｂ，３ｃ，３ｄ内に引張応力が発生する。
即ち、熱酸化により、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５内に酸素原子が注入され、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５は、酸素リッチな状態へ変化し、かつ、体積膨張が発生する。しかし、第１の構造Ｆｉｎの第１の方向への伸び（extension）は、サポーターとしての絶縁層６により抑えられるため、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５の体積膨張は、半導体層３ａ，３ｂ，３ｃ，３ｄを第１の方向に圧縮する力に変換される。
従って、第２の方向において、半導体層３ａ，３ｂ，３ｃ，３ｄ内に引張応力が発生する。これにより、半導体層３ａ，３ｂ，３ｃ，３ｄにおいて、バンド構造や、有効質量など、の変化が発生し、半導体層３ａ，３ｂ，３ｃ，３ｄをチャネルとするメモリセルのオン電流を増加させることができる。
また、図１９に示すように、本例では、サポーターとしての絶縁層６により第１の構造Ｆｉｎを支えているため、熱酸化による第１の構造Ｆｉｎの第１の方向への伸びが抑えられる。即ち、熱酸化の前後において、第１の方向における第１の構造Ｆｉｎの高さは、実質的に変化しない。
これに対し、図２０に示すように、サポーターとしての絶縁層６を有しない比較例では、第１の構造Ｆｉｎは、熱酸化により、第１の方向へ伸張する。即ち、熱酸化により、絶縁層内に酸素原子が注入されるため、第１の方向における第１の構造の高さは、熱酸化前よりも熱酸化後のほうが大きくなる。
また、この熱酸化により、ゲート絶縁層の形成と同時に第１の方向における半導体層の表面も酸化されるため、半導体層は、薄く、かつ、絶縁層は厚くなる。即ち、半導体層と絶縁層の厚さの比が変化する。
尚、上述の引張応力を発生させる効果を有効にするため、絶縁層６は、酸素雰囲気中での熱酸化により体積膨張が発生しない材料、例えば、窒化シリコン層や、炭化シリコン層など、であるのが望ましい。
次に、図２１に示すように、第１の構造Ｆｉｎを覆う導電層（例えば、不純物がドープされた多結晶シリコン層）８’を形成する。また、ＲＩＥにより、導電層８’をエッチングすることにより、導電層８’を、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５間の凹部内のみに残存させる。
その結果、図２２に示すように、互いに電気的に分離された複数の電荷蓄積層（フローティングゲート電極）８が、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５間の凹部内に形成される。
次に、図２３に示すように、例えば、ウェットエッチングにより、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５を、それぞれ、選択的にシュリンクする。即ち、絶縁層４ａ，４ｂ，４ｃ，４ｄ，５の第３の方向の表面は、それぞれ、第３の方向に露出する電荷蓄積層８の表面よりも内側に配置される。
最後に、図２４、図２５、及び、図２６に示すように、第１の構造Ｆｉｎを覆うブロック絶縁層９及びコントロールゲート電極１０を形成する。また、例えば、ＰＥＰ及びＲＩＥにより、コントロールゲート電極１０をパターニングすることにより、第１の構造Ｆｉｎを跨ぐワード線ＷＬを形成する。
以上のステップにより、図４の構造を得ることができる。
（第３の実施例）
第３の実施例は、第１及び第２の実施例における第１の構造（フィン構造）Ｆｉｎのレイアウトに関する。以下の説明において、第１の構造Ｆｉｎは、第１及び第２の実施例における第１の構造Ｆｉｎに対応し、絶縁層６は、第１及び第２の実施例における絶縁層６に対応する。
図２７は、不揮発性半導体記憶装置のレイアウトの第１の例である。
複数（本例では、５つ）の第１の構造Ｆｉｎの各々は、第１の方向に交差する第２の方向に延び、かつ、第１及び第２の方向に交差する第３の方向に並ぶ。
梁としての第２の構造１２−１は、第２の方向における複数の第１の構造Ｆｉｎの複数の第１の端部に接触し、かつ、複数の第１の構造と同じ複数の層を備える。第２の構造１２−１は、複数のセルユニットのドレイン領域（Ｄ）として機能する。
サポーターとしての絶縁層６は、第２の方向に面する第２の構造１２−１の表面に接触し、複数の第１の構造Ｆｉｎを覆わない。
また、梁としての第２の構造１２−２は、第２の方向における複数の第１の構造Ｆｉｎの複数の第２の端部に接触し、かつ、複数の第１の構造と同じ複数の層を備える。第２の構造１２−２は、複数のセルユニットのソース領域（Ｓ）として機能する。
サポーターとしての絶縁層６は、第２の方向に面する第２の構造１２−２の表面に接触し、複数の第１の構造Ｆｉｎを覆わない。
このレイアウトによれば、複数の第１の構造Ｆｉｎ内の半導体層に引張応力を効率的に印加することができる。
尚、第２の構造１２−１に接触する絶縁層６、及び、第２の構造１２−２に接触する絶縁層６のうちの１つを省略してもよい。
図２８は、不揮発性半導体記憶装置のレイアウトの第２の例である。
第２の例は、第１の例と比べると、ソース領域（Ｓ）とドレイン領域（Ｄ）のレイアウトが異なる。
第２の例では、複数の第１の構造Ｆｉｎのうち、左端から奇数番目の第１の構造Ｆｉｎは、第２の構造１２−１をドレイン領域（Ｄ）とし、左端から偶数番目の第１の構造Ｆｉｎは、第２の構造１２−２をドレイン領域（Ｄ）とする。
このレイアウトでは、左端から奇数番目の第１の構造Ｆｉｎのソース領域（Ｓ）は、第２の構造１２−２に物理的に結合（combine）されるが、第２の構造１２−２内のドレイン領域（Ｄ）からは、電気的に分離(isolate)される。
また、左端から偶数番目の第１の構造Ｆｉｎのソース領域（Ｓ）は、第２の構造１２−１に物理的に接続されるが、第２の構造１２−１内のドレイン領域（Ｄ）からは、電気的に分離される。
このレイアウトでも、複数の第１の構造Ｆｉｎ内の半導体層に引張応力を効率的に印加することができる。
尚、第２の構造１２−１に接触する絶縁層６、及び、第２の構造１２−２に接触する絶縁層６のうちの１つを省略してもよい。
図２９は、不揮発性半導体記憶装置のレイアウトの第３の例である。
第３の例は、第１の例と比べると、ソース領域（Ｓ）とドレイン領域（Ｄ）のレイアウトが異なる。
第３の例では、第２の構造１２−１，１２−２は、共に、ドレイン領域（Ｄ）として機能する。この場合、複数の第１の構造Ｆｉｎの中央部にソース領域（Ｓ）が設けられる。
このレイアウトでも、複数の第１の構造Ｆｉｎ内の半導体層に引張応力を効率的に印加することができる。
尚、第２の構造１２−１に接触する絶縁層６、及び、第２の構造１２−２に接触する絶縁層６のうちの１つを省略してもよい。
図３０は、不揮発性半導体記憶装置のレイアウトの第４の例である。
第４の例は、第１の例と比べると、複数の第１の構造Ｆｉｎの複数の第２の端部を互いに結合する、図２７の第２の構造１２−２が存在しない点に特徴を有する。
即ち、複数の第１の構造Ｆｉｎのソース領域（Ｓ）側において、サポーターとしての絶縁層６は、複数の第１の構造Ｆｉｎの複数の第２の端部に接触し、かつ、複数の第１の構造Ｆｉｎの中央部を覆わない。
このレイアウトでも、複数の第１の構造Ｆｉｎ内の半導体層に引張応力を効率的に印加することができる。
尚、第２の構造１２−１に接触する絶縁層６、及び、複数の第１の構造Ｆｉｎのソース領域（Ｓ）側の複数の第２の端部に接触する絶縁層６のうちの１つを省略してもよい。
図３１は、不揮発性半導体記憶装置のレイアウトの第５の例である。
第５の例は、第１の例と比べると、複数の第１の構造Ｆｉｎの複数の第１の端部を互いに結合する、図２７の第２の構造１２−１が存在しない点に特徴を有する。
即ち、複数の第１の構造Ｆｉｎのドレイン領域（Ｄ）側において、サポーターとしての絶縁層６は、複数の第１の構造Ｆｉｎの複数の第１の端部に接触し、かつ、複数の第１の構造Ｆｉｎの中央部を覆わない。
このレイアウトでも、複数の第１の構造Ｆｉｎ内の半導体層に引張応力を効率的に印加することができる。
尚、第２の構造１２−２に接触する絶縁層６、及び、複数の第１の構造Ｆｉｎのドレイン領域（Ｄ）側の複数の第１の端部に接触する絶縁層６のうちの１つを省略してもよい。
図３２は、不揮発性半導体記憶装置のレイアウトの第６の例である。
第６の例は、第１の例と比べると、第２の構造１２−１，１２−２が、共に、ドレイン領域（Ｄ）であり、かつ、ソース領域（Ｓ）が、第２の構造１２−１，１２−２から物理的に分離されている点に特徴を有する。
第６の例では、複数の第１の構造Ｆｉｎのうち、左端から奇数番目の第１の構造Ｆｉｎは、第２の構造１２−１をドレイン領域（Ｄ）とし、左端から偶数番目の第１の構造Ｆｉｎは、第２の構造１２−２をドレイン領域（Ｄ）とする。
左端から奇数番目の第１の構造Ｆｉｎのソース領域（Ｓ）は、第２の構造１２−２から物理的に分離(isolate)される。また、左端から偶数番目の第１の構造Ｆｉｎのソース領域（Ｓ）は、第２の構造１２−１から物理的に分離される。
このレイアウトでも、複数の第１の構造Ｆｉｎ内の半導体層に引張応力を効率的に印加することができる。
尚、第２の構造１２−１に接触する絶縁層６、及び、第２の構造１２−２に接触する絶縁層６のうちの１つを省略してもよい。
図３３は、不揮発性半導体記憶装置のレイアウトの第７の例である。
第７の例は、第６の例の特徴を含む。さらに、第７の例は、第６の例と比べると、複数の第１の構造Ｆｉｎのソース領域（Ｓ）側の端部に、サポーターとしての絶縁層６が接触している点に特徴を有する。
このレイアウトでも、複数の第１の構造Ｆｉｎ内の半導体層に引張応力を効率的に印加することができる。
尚、第２の構造１２−１に接触する絶縁層６、第２の構造１２−２に接触する絶縁層６、及び、複数の第１の構造Ｆｉｎのソース領域（Ｓ）側の端部に接触する絶縁層６のうちの１つを省略してもよい。
図３４は、不揮発性半導体記憶装置のレイアウトの第８の例である。
第８の例は、第７の例の特徴を含む。さらに、第８の例は、第７の例と比べると、複数の第１の構造Ｆｉｎのソース領域（Ｓ）側の絶縁層６が、複数の第１の構造Ｆｉｎの第３の方向における表面の一部を覆っている点に特徴を有する。
このレイアウトでも、複数の第１の構造Ｆｉｎ内の半導体層に引張応力を効率的に印加することができる。
尚、第２の構造１２−１に接触する絶縁層６、第２の構造１２−２に接触する絶縁層６、及び、複数の第１の構造Ｆｉｎのソース領域（Ｓ）側の端部に接触する絶縁層６のうちの１つを省略してもよい。
図３５は、不揮発性半導体記憶装置のレイアウトの第９の例である。
複数（本例では、４つ）の第１の構造Ｆｉｎの各々は、第１の方向に交差する第２の方向に延び、かつ、第１及び第２の方向に交差する第３の方向に並ぶ。
複数の第１の構造Ｆｉｎのうち、２つの第１の構造Ｆｉｎは、ペアとなり、ソース領域（Ｓ）を共有する。２つの第１の構造Ｆｉｎに共有されたソース領域（Ｓ）は、梁としての第２の構造として機能する。ドレイン領域（Ｄ）は、第１の構造Ｆｉｎの中央部に配置される。
サポーターとしての絶縁層６は、ソース領域（Ｓ）の周囲に配置され、かつ、ソース領域（Ｓ）に接触する。
このレイアウトでも、複数の第１の構造Ｆｉｎ内の半導体層に引張応力を効率的に印加することができる。
尚、絶縁層６は、ソース領域（Ｓ）の一部に接触していてもよい。即ち、絶縁層６のパターンを簡易にし、かつ、絶縁層６と第１の構造Ｆｉｎとの合わせずれを防止するために、絶縁層６は、例えば、ペアとなる２つの第１の構造Ｆｉｎ間のみに配置してもよい。
（適用例）
上述の第１乃至第３の実施例を、例えば、VLB (Vertical gate ladder-Bit cost scalable memory)に適用した場合を説明する。
図３６及び図３７は、VLBの斜視図を示している。
複数の第１の構造（フィン構造）Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の各々は、半導体層３ａ，３ｂ，３ｃを有する。上述の第１及び第３の実施例では、半導体層の積層数が４層であったが、本例では、半導体層の積層数が３層である。
VG(Vertical gate)-NANDは、上述の第１乃至第３の実施例で説明した複数のセルユニット（メモリストリング）Ｎａ、Ｎｂ，Ｎｃを含む。
複数の第１の構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の両端は、第３の方向に延びる梁としての第２の構造１２−１，１２−２に接続される。第２の構造１２−１，１２−２は、複数の第１の構造Ｆｉｎ１、Ｆｉｎ２，Ｆｉｎ３と同様に、半導体層３ａ，３ｂ，３ｃを有する。
但し、第２の構造１２−１，１２−２内の半導体層３ａ，３ｂ，３ｃは、低抵抗化のため、不純物領域１３ａ，１３ｂ，１３ｃを有する。
第２の構造１２−１，１２−２の第３の方向の端部は、複数のセルユニットＮａ、Ｎｂ，Ｎｃのうちの１つを選択するための機能を備える。
例えば、図３６の例では、第２の構造１２−１，１２−２の第３の方向の端部は、階段形状を有する。また、ビット線ＢＬａ，ＢＬｂ，ＢＬｃは、コンタクトプラグ１４ａ，１４ｂ，１４ｃを介して、第２の構造１２−１内のアクティブエリア３ａ，３ｂ，３ｃに、それぞれ、独立に接続される。ソース線ＳＬは、コンタクトプラグ１５ａ，１５ｂ，１５ｃを介して、第２の構造１２−２内のアクティブエリア３ａ，３ｂ，３ｃに、それぞれ、独立に接続される。
また、図３７の例では、第２の構造１２−１，１２−２の第３の方向の端部は、アクティブエリア３ａ，３ｂ，３ｃに共通に接続される共通半導体層１６−１，１６−２と、レイヤー選択トランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃとを有する。
ビット線ＢＬは、コンタクトプラグ１７−１を介して、共通半導体層１６−１に接続され、ソース線ＳＬは、コンタクトプラグ１７−２を介して、共通半導体層１６−２に接続される。
レイヤー選択トランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、それぞれ、選択ゲート電極ＳＧａ，ＳＧｂ，ＳＧｃを有する。
レイヤー選択トランジスタＬＳＴａは、選択ゲート電極ＳＧａにより覆われる最下層としてのアクティブエリア３ａ内に不純物領域１８ａを有する。レイヤー選択トランジスタＬＳＴｂは、選択ゲート電極ＳＧｂにより覆われる中間層としてのアクティブエリア３ｂ内に不純物領域１８ｂを有する。レイヤー選択トランジスタＬＳＴｃは、選択ゲート電極ＳＧｃにより覆われる最上層としてのアクティブエリア３ｃ内に不純物領域１８ｃを有する。
これにより、複数のセルユニットＮａ、Ｎｂ，Ｎｃのうちの１つ（複数の第１の構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の１つの半導体層）を選択することができる。
（むすび）
以上、実施形態によれば、三次元不揮発性半導体記憶装置において、メモリセルのオン電流を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１： 半導体基板、 ３ａ，３ｂ，３ｃ，３ｄ： アクティブエリア（半導体層）、 ２，４ａ，４ｂ，４ｃ，４ｄ，５： 絶縁層、 ６： 絶縁層（サポーター）、 ７： ゲート絶縁層、 ８： 電荷蓄積層、 ９： ブロック絶縁層、 １０： コントロールゲート電極。

Claims (5)

  1. 第１の方向に、第１の絶縁層、半導体層、及び、第２の絶縁層の順で積み重ねられ、かつ、前記第１の方向に交差する第２の方向に延びる第１の構造と、前記第１及び第２の方向に交差する第３の方向に面する前記半導体層の表面上に配置され、前記第２の方向に直列接続される複数のメモリセルと、前記第２の方向における前記第１の構造の第１及び第２の端部の少なくとも１つに接触し、かつ、前記第１及び第２の端部間の領域の少なくとも一部を覆わない第３の絶縁層と、
    を具備し、
    前記第２の方向における前記半導体層内の半導体原子の格子間隔は、前記第１の方向における前記半導体層内の半導体原子の格子間隔よりも大きく、
    表面を有する半導体基板をさらに具備し、
    前記第１の構造は、前記表面上に配置され、前記第１の方向は、前記表面に垂直な方向であり、前記第２及び第３の方向は、前記表面に平行な方向であり、
    前記半導体基板及び前記半導体層は、シリコン原子を含み、前記第２の方向において、前記半導体層内の前記シリコン原子の格子間隔は、前記半導体基板内の前記シリコン原子の格子間隔よりも大きく、前記第１の方向において、前記半導体層内の前記シリコン原子の格子間隔は、前記半導体基板内の前記シリコン原子の格子間隔よりも小さい、
    不揮発性半導体記憶装置。
  2. 第１の方向に、第１の絶縁層、半導体層、及び、第２の絶縁層の順で積み重ねられ、かつ、前記第１の方向に交差する第２の方向に延びる第１の構造と、前記第１及び第２の方向に交差する第３の方向に面する前記半導体層の表面上に配置され、前記第２の方向に直列接続される複数のメモリセルと、前記第２の方向における前記第１の構造の第１及び第２の端部の少なくとも１つに接触し、かつ、前記第１及び第２の端部間の領域の少なくとも一部を覆わない第３の絶縁層と、
    を具備し、
    前記第１及び第２の絶縁層は、酸化シリコンを備え、前記第３の絶縁層は、窒化シリコン及び炭化シリコンのうちの少なくともいずれかを備え、
    表面を有する半導体基板をさらに具備し、
    前記第１の構造は、前記表面上に配置され、前記第１の方向は、前記表面に垂直な方向であり、前記第２及び第３の方向は、前記表面に平行な方向であり、
    前記半導体基板及び前記半導体層は、シリコン原子を含み、前記第２の方向において、前記半導体層内の前記シリコン原子の格子間隔は、前記半導体基板内の前記シリコン原子の格子間隔よりも大きく、前記第１の方向において、前記半導体層内の前記シリコン原子の格子間隔は、前記半導体基板内の前記シリコン原子の格子間隔よりも小さい、
    不揮発性半導体記憶装置。
  3. 前記第１及び第２の絶縁層は、シリコンと酸素の割合が１：ｘ（ｘは２より大きい数）の酸化シリコンを備える、請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 第１の方向に、第１の絶縁層、半導体層、及び、第２の絶縁層の順で積み重ねられ、かつ、前記第１の方向に交差する第２の方向に延びる第１の構造と、前記第１及び第２の方向に交差する第３の方向に面する前記半導体層の表面上に配置され、前記第２の方向に直列接続される複数のメモリセルと、前記第２の方向における前記第１の構造の第１及び第２の端部の少なくとも１つに接触し、かつ、前記第１及び第２の端部間の領域の少なくとも一部を覆わない第３の絶縁層と、を具備し、
    前記第２の方向における前記半導体層内の半導体原子の格子間隔は、前記第１の方向における前記半導体層内の半導体原子の格子間隔よりも大きく、
    前記第１及び第２の絶縁層は、シリコンと酸素の割合が１：ｘ（ｘは２より大きい数）の酸化シリコンを備える、
    不揮発性半導体記憶装置。
  5. 第１の方向に、第１の絶縁層、半導体層、及び、第２の絶縁層の順で積み重ねられ、かつ、前記第１の方向に交差する第２の方向に延びる第１の構造と、前記第１及び第２の方向に交差する第３の方向に面する前記半導体層の表面上に配置され、前記第２の方向に直列接続される複数のメモリセルと、前記第２の方向における前記第１の構造の第１及び第２の端部の少なくとも１つに接触し、かつ、前記第１及び第２の端部間の領域の少なくとも一部を覆わない第３の絶縁層と、を具備し、
    前記第１及び第２の絶縁層は、酸化シリコンを備え、前記第３の絶縁層は、窒化シリコン及び炭化シリコンのうちの少なくともいずれかを備え、
    前記第１及び第２の絶縁層は、シリコンと酸素の割合が１：ｘ（ｘは２より大きい数）の酸化シリコンを備える、
    不揮発性半導体記憶装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020092141A (ja) 2018-12-04 2020-06-11 キオクシア株式会社 半導体記憶装置
JP2020145296A (ja) 2019-03-06 2020-09-10 キオクシア株式会社 半導体記憶装置
KR102726271B1 (ko) * 2019-09-09 2024-11-07 삼성전자주식회사 3차원 반도체 장치
US12120881B2 (en) 2019-09-09 2024-10-15 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
KR102753282B1 (ko) * 2019-11-14 2025-01-14 에스케이하이닉스 주식회사 박막 형성 방법 및 이를 이용한 비휘발성 메모리 장치의 제조방법
CN113078165B (zh) * 2020-01-03 2023-07-25 联华电子股份有限公司 非挥发性存储器及其形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4449374B2 (ja) 2003-09-04 2010-04-14 株式会社日立製作所 半導体装置
KR100674952B1 (ko) 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
US7352018B2 (en) 2005-07-22 2008-04-01 Infineon Technologies Ag Non-volatile memory cells and methods for fabricating non-volatile memory cells
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
US20080153236A1 (en) 2006-12-22 2008-06-26 Ning Cheng Flash memory devices and methods for fabricating the same
JP2008218727A (ja) 2007-03-05 2008-09-18 Renesas Technology Corp 半導体装置とその製造方法
US8779495B2 (en) 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
US7714377B2 (en) 2007-04-19 2010-05-11 Qimonda Ag Integrated circuits and methods of manufacturing thereof
JP4575471B2 (ja) * 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法
US7867831B2 (en) 2008-05-28 2011-01-11 Hynix Semiconductor Inc. Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
FR2933802B1 (fr) 2008-07-10 2010-10-15 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand.
KR20100007229A (ko) 2008-07-11 2010-01-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101478678B1 (ko) 2008-08-21 2015-01-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101558851B1 (ko) 2009-01-06 2015-10-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
KR101028993B1 (ko) 2009-06-30 2011-04-12 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
WO2011114502A1 (ja) 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
JP5073014B2 (ja) * 2010-06-11 2012-11-14 株式会社東芝 半導体装置およびその製造方法
US20120327714A1 (en) * 2011-06-23 2012-12-27 Macronix International Co., Ltd. Memory Architecture of 3D Array With Diode in Memory String
US9331093B2 (en) * 2014-10-03 2016-05-03 Sandisk Technologies Inc. Three dimensional NAND device with silicon germanium heterostructure channel

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