KR101478678B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 적어도 하나의 제 1 반도체층 및 적어도 하나의 제 2 반도체층이 제공된다. 적어도 하나의 제어 게이트 전극은 상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 2 반도체층 사이에 제공된다. 적어도 하나의 제 1 층 선택 라인은 상기 적어도 하나의 제 1 반도체층에 용량 결합된다. 적어도 하나의 제 2 층 선택 라인은 상기 적어도 하나의 제 2 반도체층에 용량 결합된다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 집적도를 높일 필요가 있다. 이러한 점에서, 다층 구조의 비휘발성 메모리 소자는 메모리셀들을 수직으로 적층할 수 있어서 종래의 단층 구조보다 고집적화 될 수 있다.
하지만, 다층 구조의 비휘발성 메모리 소자는 각층의 메모리셀에 대한 선택적인 동작이 용이하지 않고 또한 그 제조 방법도 복잡하다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 적층 구조에 대한 접근이 용이한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 적어도 하나의 제 1 반도체층이 제공되고, 상기 적어도 하나의 제 1 반도체층에 대향 배치된 적어도 하나의 제 2 반도체층이 제공된다. 적어도 하나의 제어 게이트 전극은 상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 2 반도체층 사이에 제공된다. 적어도 하나의 제 1 층 선택 라인은 상기 적어도 하나의 제 1 반도체층에 용량 결합된다. 적어도 하나의 제 2 층 선택 라인은 상기 적어도 하나의 제 2 반도체층에 용량 결합된다.
상기 비휘발성 메모리 소자의 일 예에 있어서, 적어도 하나의 제 1 전하 저장층이 상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제어 게이트 전극 사이에 더 제공되고, 적어도 하나의 제 2 전하 저장층이 상기 적어도 하나의 제 2 반도체층 및 상기 적어도 하나의 제어 게이트 전극 사이에 더 제공될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 적어도 하나의 제 1 터널링 저장층이 상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 1 전하 저장층 사이에 더 제공되고, 적어도 하나의 제 2 터널링 절연층이 상기 적어도 하나의 제 2 반도체층 및 상기 적어도 하나의 제 2 전하 저장층 사이에 더 제공될 수 있다. 나아가, 적어도 하나의 제 1 블로킹 절연층이 상기 적어도 하나의 제 1 전하 저장층 및 상기 적어도 하나의 제어 게이트 전극 사이에 더 제공되고, 적어도 하나의 제 2 블로킹 절연층이 상기 적어도 하나의 제 2 전하 저장층 및 상기 적어도 하 나의 제어 게이트 전극 사이에 더 제공될 수 있다.
상기 비휘발성 메모리 소자의 또 다른 예에 있어서, 적어도 하나의 제 1 유전층이 상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 1 층 선택 라인 사이에 더 제공되고, 적어도 하나의 제 2 유전층이 상기 적어도 하나의 제 2 반도체층 및 상기 적어도 하나의 제 2 층 선택 라인 사이에 더 제공될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 적어도 하나의 제 1 반도체층을 적층시킨다. 상기 적어도 하나의 제 1 반도체층에 대향되게 적어도 하나의 제 2 반도체층을 적층시킨다. 상기 적어도 하나의 제 1 반도체층에 용량 결합된 적어도 하나의 제 1 층 선택 라인을 형성한다. 상기 적어도 하나의 제 2 반도체층에 용량 결합된 적어도 하나의 제 2 층 선택 라인을 형성한다. 상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 2 반도체층 사이에 적어도 하나의 제어 게이트 전극을 형성한다.
상기 비휘발성 메모리 소자의 제조 방법의 일 예에 의하면, 기판 상에 복수의 층간 절연층들을 형성하는 단계; 및 상기 층간 절연층들을 덮도록 에피택셜층을 형성하는 단계를 적어도 한번 반복하고, 상기 에피택셜층을 패터닝하여 상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 2 반도체층을 형성할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 의하면, 상기 에피택셜층은 에피택셜 측면 과성장(epitaxial lateral overgrowth)법을 이용할 수 있다. 나아가, 상기 에피택셜층은 상기 복수의 층간 절연층들 사이의 복수의 연결 부분들 을 포함하고, 상기 에피택셜층의 패터닝은 상기 복수의 연결 부분들을 제거하는 것을 포함할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 또 다른 예에 의하면, 상기 적어도 하나의 제 1 및 제 2 반도체층들의 일측 측벽들을 리세스시키는 단계를 더 포함하고, 상기 적어도 하나의 제 1 및 제 2 층 선택 라인들은 상기 적어도 하나의 제 1 및 제 2 반도체층들의 리세스된 일측 측벽들 상에 형성할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 메모리셀들은 다층 구조로 적층될 수 있다. 이에 따라, 메모리셀들의 적층 개수를 늘림으로써 비휘발성 메모리 소자는 용이하게 고집적화 될 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 소자에서, 메모리셀들은 제 1 및 제 2 층 선택 라인들을 이용하여 선택적으로 동작될 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 다층 구조의 비휘발성 메모리 소자가 경제적으로 제조될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위 하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 용어들은 해당 기술 분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 하나 또는 그 이상의 개수를 의미하며, 하나 또는 복수와도 동일한 의미로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다.
도 1을 참조하면, 적어도 하나의 제 1 반도체층, 예컨대 복수의 제 1 반도체층들(120a)이 서로 적층될 수 있다. 적어도 하나의 제 2 반도체층, 예컨대 복수의 제 2 반도체층들(120b)은 제 1 반도체층들(120a)에 대향되게 적층될 수 있다. 제 1 반도체층들(120a) 및 제 2 반도체층들(120a)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
예를 들어, 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)은 단결정 구조를 가질 수 있고, 예컨대 단결정 기판 위에 성장된 에피택셜층들로 제공될 수 있다. 다른 예로, 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)은 다결정 구조를 가질 수도 있다. 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)은 적절한 반도체 물질, 예컨대 실리콘, 게르마늄, 실리콘 게르마늄 등으로 구성될 수 있고, 이 실시예의 범위가 이러한 예에 제한되지 않는다. 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)은 동일한 반도체 물질로 구성되거나 또는 다른 반도체 물질로 구성될 수도 있다.
제 1 반도체층들(120a)은 그들 사이에 층간 절연층들(110)을 개재하여 적층 될 수 있고, 제 2 반도체층들(120b)은 그들 사이에 층간 절연층들(110)을 개재하여 적층될 수 있다. 층간 절연층들(110)은 적절한 절연 물질로 구성될 수 있고, 그 물질의 종류에 이 실시예의 범위가 제한되지 않는다.
적어도 하나의 제어 게이트 전극, 예컨대 복수의 제어 게이트 전극들(160)은 제 1 반도체층들(120a) 및 제 2 반도체층들(120b) 사이에 제공될 수 있다. 제어 게이트 전극들(160)은 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)의 측벽들을 가로질러 신장될 수 있다. 제어 게이트 전극들(160)은 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)의 신장 방향을 따라서 이격 배치될 수 있다. 제어 게이트 전극들(160)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
적어도 하나의 제 1 전하 저장층(150a)은 제 1 반도체층들(120a)과 제어 게이트 전극들(160)의 사이에 제공될 수 있다. 적어도 하나의 제 2 전하 저장층(150b)은 제 2 반도체층들(120b)과 제어 게이트 전극들(160)의 사이에 제공될 수 있다. 제 1 전하 저장층(150a)은 제 1 반도체층들(120a) 및 제어 게이트 전극들을 가로질러 신장될 수 있다. 제 2 전하 저장층(150b)은 제 2 반도체층들(120b) 및 제어 게이트 전극들을 가로질러 신장될 수 있다.
제 1 및 제 2 전하 저장층들(150a, 150b)은 데이터 저장을 위한 전하 저장 매체로 이용될 수 있다. 예를 들어, 제 1 및 제 2 전하 저장층들(150a, 150b)에 전하들을 저장하여 데이터를 프로그램하고, 그 전하들을 제거하여 데이터를 소거할 수 있다.
따라서, 제 1 및 제 2 전하 저장층들(150a, 150b)은 전하 저장 능력을 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 및 제 2 전하 저장층들(150a, 150b)은 전하 트랩 물질, 예컨대 실리콘 질화층, 양자 도트(quantum dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 양자 도트 또는 나노크리스탈은 도전체, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 이 경우, 비휘발성 메모리 소자는 제 1 및 제 2 전하 저장층들(150a, 150b)의 국부적인 전하 저장 능력을 이용하여 멀티 비트 동작을 수행할 수 있다.
적어도 하나의 제 1 터널링 절연층(145a)은 제 1 반도체층들(120a)과 제 1 전하 저장층(150a)의 사이에 제공되고, 적어도 하나의 제 2 터널링 절연층(145b)은 제 2 반도체층들(120b)과 제 2 전하 저장층(150b)의 사이에 제공될 수 있다. 적어도 하나의 제 1 블로킹 절연층(155a)은 제 1 전하 저장층(150a)과 제어 게이트 전극들(160)의 사이에 제공되고, 적어도 하나의 제 2 블로킹 절연층(155b)은 제 2 전하 저장층(150b)과 제어 게이트 전극들(160)의 사이에 제공될 수 있다.
제 1 및 제 2 터널링 절연층들(145a, 145b)과, 제 1 및 제 2 블로킹 절연층들(155a, 155b)은 적절한 절연 물질에서 선택될 수 있고, 예컨대 산화물, 질화물, 고유전율 물질 또는 이들 가운데 둘 이상의 적층 구조를 포함할 수 있다. 이 실시예에서, 고유전율 물질은 산화물 및 질화물보다 높은 유전 상수를 갖는 유전 물질을 지칭할 수 있다.
적어도 하나의 제 1 층 선택 라인, 예컨대 복수의 제 1 층 선택 라인들(135a)은 제 1 반도체층들(120a)에 용량 결합될 수 있다. 적어도 하나의 제 2 층 선택 라인, 예컨대 복수의 제 2 층 선택 라인들(135b)은 제 2 반도체층들(120b)에 용량 결합될 수 있다. 예를 들어, 제 1 층 선택 라인들(135a)은 제어 게이트 전극들(160) 반대편의 제 1 반도체층들(120a)의 측벽들 상에 배치되고, 제 2 층 선택 라인들(135b)은 제어 게이트 전극들(160) 반대편의 제 2 반도체층들(120b)의 측벽들 상에 배치될 수 있다.
적어도 하나의 제 1 유전층, 예컨대 복수의 제 1 유전층들(132a)은 제 1 반도체층들(120a) 및 제 1 층 선택 라인들(135a) 사이에 제공될 수 있다. 적어도 하나의 제 2 유전층, 예컨대 복수의 제 2 유전층들(132b)은 제 2 반도체층들(120b) 및 제 2 층 선택 라인들(135b) 사이에 제공될 수 있다. 제 1 층 선택 라인들(135a)은 제 1 반도체층들(120a)의 전위를 용량적으로 제어하기 위해서 이용될 수 있고, 제 2 층 선택 라인들(135b)은 제 2 반도체층들(120b)의 전위를 용량적으로 제어하기 위해서 이용될 수 있다.
전술한 비휘발성 메모리 소자에 의하면, 메모리셀들(미도시)은 다층 낸드 구조로 제공될 수 있다. 이에 따라, 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)의 적층 개수를 늘림으로써 비휘발성 메모리 소자는 용이하게 고집적화 될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 2를 참조하면, 복수의 제 1 터널링 절연층들(145a'), 복수의 제 1 전하 저장층들(150a') 및 복수의 제 1 블로킹 절연층들(155a')이 제 1 반도체층들(120a) 및 제어 게이트 전극들(160) 사이에 개재될 수 있다. 제 1 터널링 절연층들(145a'), 제 1 전하 저장층들(150a') 및 제 1 블로킹 절연층들(155a')은 제어 게이트 전극들(160)의 측벽들에 정렬되게 제공될 수 있다.
복수의 제 2 터널링 절연층들(145b'), 복수의 제 2 전하 저장층들(150b') 및 복수의 제 2 블로킹 절연층들(155b')이 제 2 반도체층들(120b) 및 제어 게이트 전극들(160) 사이에 개재될 수 있다. 제 2 터널링 절연층들(145b'), 제 2 전하 저장층들(150b') 및 제 2 블로킹 절연층들(155b')은 제어 게이트 전극들(160)의 측벽들에 정렬되게 제공될 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 등가 회로도이다.
도 3을 참조하면, 비트 라인들(BL11, BL21) 및 층 선택 라인들(LSL11, LSL21)은 제 1 층에 2열로 배열된 메모리셀들(TM)에 결합될 수 있다. 비트 라인들(BL12, BL22) 및 층 선택 라인들(LSL12, LSL22)은 제 2 층에 2열로 배열된 메모리 셀들(TM)에 결합될 수 있다. 비트 라인들(BL13, BL23) 및 층 선택 라인들(LSL13, LSL23)은 제 3 층에 2열로 배열된 메모리셀들(TM)에 결합될 수 있다. 메모리셀들(TM)의 층수는 예시적으로 도시되었고, 비휘발성 메모리 소자의 용량에 따라 적절하게 선택될 수 있다.
워드 라인들(WL1, WL2, WL3, WL4, WL5)은 각 층의 같은 행에 배열된 메모리 셀들(TM)에 공유로 결합하도록 배치될 수 있다. 워드 라인들(WL1, WL2, WL3, WL4, WL5) 및 메모리셀들(TM)의 수는 예시적으로 도시되었고, 이 실시예의 범위를 제한하지 않는다. 워드 라인들(WL1, WL2, WL3, WL4, WL5)은 도 1 및 도 2의 제어 게이트 전극들(160)에 대응될 수 있다.
이하에서는 비휘발성 메모리 소자의 동작 방법을 예시적으로 설명한다.
표 1은 비휘발성 메모리 소자의 프로그램 동작 조건을 나타낸다.
프로그램 읽기 소거
SEL_LSL 0V 0V F/T
USL_LSL VPI VRI F/T
SEL_WL Vpgm Vref 0V
USL_WL Vpass Vpass 0V
SEL_BL 0V Vread F/T
USL_BL Vcc 0V F/T
Body 0V 0V Vers
표 1에서, 선택 층 선택 라인(SEL_LSL)은 층 선택 라인들(LSL11, LSL21, LSL12, LSL22, LSL13, LSL23) 가운데 선택된 하나를 지칭하고, 비선택 층 선택 라인(USL_LSL)은 선택된 층 선택 라인(SEL_LSL)을 제외한 나머지를 지칭한다. 선택 비트 라인(SEL_BL)은 비트 라인들(BL11, BL21, BL12, BL22, BL13, BL23) 가운데 선택된 하나를 지칭하고, 비선택 비트 라인(USL_BL)은 선택 비트 라인(SEL_BL)을 제외한 나머지를 지칭한다. 선택 워드 라인(SEL_WL)은 워드 라인들(WL1, WL2, WL3, WL4, WL5) 가운데 선택된 하나를 지칭하고, 비선택 워드 라인(USL_WL)은 선택 워드 라인(SEL_WL)을 제외한 나머지를 지칭한다. 바디(Body)는 메모리셀들(TM)의 바디를 지칭할 수 있다.
프로그램 동작을 위하여, 선택 워드 라인(SEL_WL)에 프로그램 전압(Vpgm)을 인가하고, 비선택 워드 라인(USL_WL)에 패스 전압(Vpass)을 인가할 수 있다. 선택 비트 라인(SEL_BL)에는 0V를 인가하고 비선택 비트 라인(USL_BL)에는 동작 전압(Vcc)을 인가하고, 바디(Body)에는 0V를 인가할 수 있다. 선택 층 선택 라인(SEL_LSL)에는 0V를 인가하고, 비선택 층 선택 라인들(USL_LSL)에는 프로그램 방지 전압(VPI)을 인가할 수 있다.
이 경우, 선택 워드 라인(SEL_WL), 선택 비트 라인(USL_BL) 및 선택 층 선택 라인(SEL_LSL)에 결합된 메모리셀(TM)에는 전하들이 주입될 수 있다. 하지만, 비선택 워드 라인(SEL_WL), 비선택 비트 라인(USL_BL) 또는 비선택 층 선택 라인(USL_LSL)에 결합된 메모리셀들(TM)에는 전자가 고갈되어 전하들이 주입되지 않는다.
예를 들어, 프로그램 방지 전압(VPI)은 0이 아닌 양의 전압으로 선택될 수 있다. 이 경우, 비선택 층 선택 라인들(USL_LSL)과 결합된 메모리셀들(TM)의 채널 전위는 양의 값이 될 수 있다. 이러한 양의 프로그램 방지 전압(VPI)의 인가는 비선택 비트 라인들(USL_BL)에 채널 부스팅 전압을 인가한 경우와 유사하다. 다른 예로, 프로그램 방지 전압(VPI)은 0이 아닌 음의 전압으로 선택될 수 있다. 이 경우, 비선택 층 선택 라인들(USL_LSL)과 결합된 메모리셀들(TM)의 채널 전위는 음의 값이 될 수 있다. 이러한 음의 프로그램 방지 전압(VPI)의 인가는 비선택 층 선택 라인(USL_LSL)에 결합된 메모리셀들(TM)의 채널에 음의 바이어스 전압을 인가한 경우와 유사하다.
읽기 동작을 위하여, 선택 워드 라인(SEL_WL)에 비교 전압(Vref)을 인가하고, 비선택 워드 라인(USL_WL)에 패스 전압(Vpass)을 인가할 수 있다. 선택 비트 라인(SEL_BL)에는 읽기 전압(Vread)을 인가하고, 비선택 비트 라인(USL_BL)에는 0V를 인가하고, 바디(body)에는 0V를 인가할 수 있다. 선택 층 선택 라인(SEL_LSL)에는 0V를 인가하고, 비선택 층 선택 라인(USL_LSL)에는 읽기 방지 전압(VRI)을 인가할 수 있다.
예를 들어, 읽기 방지 전압(VRI)은 0이 아닌 음의 전압에서 선택될 수 있다. 이러한 음의 읽기 전압(VRI)은 전술한 음의 프로그램 방지 전압(VPI)과 동일한 역할을 수행할 수 있다.
소거 동작은 선택 워드 라인들(SEL_WL) 및 비선택 워드 라인들(USL_WL)에 0V를 인가하고 바디(Body)에 소거 전압(Vers)을 인가하여 수행할 수 있다. 이 경우, 선택 층 선택 라인(SEL_LSL), 비선택 층 선택 라인(USL_LSL), 선택 비트 라인(SEL_BL) 및 비선택 비트 라인(USL_BL)은 플로팅 될 수 있다(표 1에서, "F/T"로 표시됨).
도 4 내지 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 4를 참조하면, 기판(105) 상에 층간 절연층들(110)을 패터닝할 수 있다. 예를 들어, 기판(105) 상에 적절한 절연층(미도시)을 형성하고, 이 절연층을 포토리소그래피 및 식각 기술을 이용하여 패터닝함으로써, 층간 절연층들(110)을 형성할 수 있다. 기판(105)은 단결정 구조를 갖는 반도체일 수 있다.
도 5를 참조하면, 층간 절연층들(110)을 덮도록 기판(105) 상에 에피택셜층(120)을 형성할 수 있다. 에피택셜층(120)은 층간 절연층들(110) 사이의 기판(105) 상의 연결 부분(115)을 포함할 수 있다. 예를 들어, 에피택셜층(120)은 기판(105)과 동일한 물질이거나 또는 기판(105)과 그 격자 상수가 매우 유사한 물질일 수 있다. 예를 들어, 실리콘과 실리콘게르마늄은 그 격자 상수가 유사하여 상대방 위에서 에피택셜층으로 각각 성장될 수 있다.
예를 들어, 에피택셜층(120)은 에피택셜 측면 과성장(epitaxial lateral overgrowth; ELO)법을 이용하여 형성할 수 있다. 기판(105)으로부터 연결 부분(115)이 먼저 성장되고, 이어서 연결 부분(115)으로부터 층간 절연층들(110) 위의 측면 방향으로 성장이 계속되어, 에피택셜층(120)이 형성될 수 있다. 따라서, 에피택셜층(120)은 층간 절연층들(110)을 덮도록 그 두께가 조절될 수 있다. 에피택셜층(120)은 기판(105)의 격자와 매칭 구조를 갖고, 따라서 단결정 구조를 가질 수 있다.
이 실시예의 변형된 예에서, 에피택셜층(120)은 다결정 구조의 반도체층으로 대체될 수도 있다.
도 6을 참조하면, 도 4 및 도 5의 단계들을 한번 이상 반복하여, 에피택셜층들(120)의 적층 구조를 형성할 수 있다. 이러한 반복 회수에 의해서 에피택셜층들(120)의 적층 개수가 조절될 수 있다.
도 7을 참조하면, 에피택셜층들(120)을 패터닝하여, 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)을 형성할 수 있다. 에피택셜층들(120)은 연결 부분들(115)이 제거되도록 패터닝될 수 있다. 연결 부분들(115)이 제거되고, 제 1 반도체층들(120a) 및 제 2 반도체층들(120b) 사이에는 제 1 트렌치들(125)이 형성될 수 있다. 이러한 패터닝은 포토리소그래피 및 식각 기술을 이용할 수 있다.
이에 따르면, 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)은 층간 절연층들(110)을 개재하여 적층될 수 있다. 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)은 서로 대향 이격 배치될 수 있다.
도 8을 참조하면, 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)의 사이의 제 1 트렌치들(125)에 매몰 절연층들(130)을 형성할 수 있다. 이 경우, 제 1 반도체층들(120a)의 인접한 둘, 및 제 2 반도체층들(120b)의 인접한 둘 사이에는 제 1 트렌치들(125)이 여전히 잔류할 수 있다.
도 9를 참조하면, 제 1 트렌치들(125)에 의해서 노출된 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)의 측벽들을 선택적으로 리세스시킬 수 있다. 이에 따라, 매몰 절연층들(130) 반대편의 제 1 및 제 2 반도체층들(120a, 120b)의 단부들이 층간 절연층들(110)의 단부들보다 후퇴될 수 있다. 홈들(127)은 제 1 및 제 2 반도체층들(120a, 120b)의 리세스된 측벽들과 층간 절연층들(110) 사이에 형성될 수 있다. 홈들(127)은 제 1 트렌치들(125)과 도통될 수 있다.
예를 들어, 제 1 및 제 2 반도체층들(120a, 120b)의 리세스는 등방성 식각을 이용할 수 있다. 예컨대, 등방성 식각은 습식 식각 또는 케미컬 건식 식각(chemical dry etch)을 이용할 수 있다.
도 10을 참조하면, 제 1 반도체층들(120a)의 리세스된 측벽들 상에 제 1 유전층들(132a)을 형성하고, 제 2 반도체층들(120b)의 리세스된 측벽들 상에 제 2 유전층들(132b)을 형성할 수 있다. 예를 들어, 제 1 유전층들(132a) 및 제 2 유전층들(132b)은 제 1 반도체층들(120a) 및 제 2 반도체층들(120b)의 노출 표면을 선택적으로 산화시켜 형성할 수 있다. 다른 예로, 제 1 유전층들(132a) 및 제 2 유전층들(132b)은 절연층을 증착한 후, 이를 식각하여 스페이서 형태로 형성할 수도 있다.
이어서, 홈들(127) 및 제 1 트렌치들(125)을 매립하도록 도전층들(135)을 형성할 수 있다. 선택적으로, 도전층들(135)은 평탄화될 수 있다.
도 11을 참조하면, 도전층들(135)을 패터닝하여 제 1 층 선택 라인들(135a) 및 제 2 층 선택 라인들(135b)을 형성할 수 있다. 제 1 층 선택 라인들(135a)은 매몰 절연층들(130) 반대편의 제 1 반도체층들(120a)의 측벽들 상에 제 1 유전층들(132a)을 개재하여 형성되고, 층간 절연층들(110)에 의해서 서로 분리될 수 있다. 제 2 층 선택 라인들(135b)은 매몰 절연층들(130) 반대편의 제 2 반도체층들(120b)의 측벽들 상에 제 2 유전층들(132b)을 개재하여 형성되고, 층간 절연층들(110)에 의해서 서로 분리될 수 있다.
예를 들어, 제 1 및 제 2 층 선택 라인들(135a, 135b)은 도 10의 홈들(127) 내부에 한정될 수 있다. 제 1 층 선택 라인들(135a) 및 제 2 층 선택 라인들(135b) 사이에는 다시 제 1 트렌치들(125)이 잔류될 수 있다.
도 12를 참조하면, 매몰 절연층들(130)을 선택적으로 제거하여, 제 2 트렌치들(140)을 형성할 수 있다. 예를 들어, 메몰 절연층들(130)의 제거는 포토리소그래피 및 식각 기술을 이용할 수 있다.
도 13을 참조하면, 제 2 트렌치들(140) 내부의 제 1 및 제 2 반도체층들(120a, 120b)의 측벽들 상에 제 1 및 제 2 터널링 절연층들(145a, 145b)을 형성할 수 있다. 이어서, 제 2 트렌치들(140) 내부의 제 1 및 제 2 터널링 절연층들(145a, 145b) 상에 제 1 및 제 2 전하 저장층들(150a, 150b)을 형성할 수 있다. 이어서, 제 2 트렌치들(140) 내부의 제 1 및 제 2 전하 저장층들(150a, 150b) 상에 제 1 및 제 2 블로킹 절연층들(155a, 155b)을 형성할 수 있다.
이어서, 제 2 트렌치들(140) 내부의 제 1 및 제 2 블로킹 절연층들(155a, 155b) 사이에 개재되도록 제어 게이트 전극들(160)을 형성할 수 있다. 따라서, 제 1 및 제 2 층 선택 라인들(135a, 135b)은 제어 게이트 전극들(160) 반대편의 제 1 및 제 2 반도체층들(120a, 120b)의 측벽들 상에 배치될 수 있다.
예를 들어, 제어 게이트 전극들(160)은 제 2 트렌치들(140)을 매립하도록 제 1 및 제 2 블로킹 절연층들(155a, 155b) 상에 도전층(미도시)을 형성하고, 이를 패터닝하여 형성할 수 있다. 한편, 이 실시예의 변형되 s예에서, 제 1 및 제 2 터널링 절연층들(145a, 145b), 제 1 및 제 2 전하 저장층들(150a, 150b) 및 제 1 및 제 2 블로킹 절연층들(150a, 150b)이 제어 게이트 전극들(160)에 정렬되도록 더 패터닝 될 수도 있다.
이 실시예에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 제어 게이트 전극들(160)은 제 1 및 제 2 층 선택 라인들(135a, 135b)의 형성 후에 형성될 수 있다.
도 14 내지 도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다. 이 실시예에 따른 제조 방법은 도 4 내지 도 13의 제조 방법에서 일부 순서를 바꾼 것에 대응할 수 있고, 두 실시예들에서 중복된 설명은 생략된다. 도 14는 도 7의 제조 단계에 이어서 제공될 수 있다.
도 14를 참조하면, 제 1 트렌치들(125) 내부의 제 1 및 제 2 반도체층들(120a, 120b)의 측벽들 상에 제 1 및 제 2 터널링 절연층들(145a, 145b)을 형성할 수 있다. 이어서, 제 1 트렌치들(125) 내부의 제 1 및 제 2 터널링 절연층들(145a, 145b) 상에 제 1 및 제 2 전하 저장층들(150a, 150b)을 형성할 수 있다. 이어서, 제 1 트렌치들(125) 내부의 제 1 및 제 2 전하 저장층들(150a, 150b) 상에 제 1 및 제 2 블로킹 절연층들(155a, 155b)을 형성할 수 있다.
이어서, 제 1 트렌치들(125) 내부의 제 1 및 제 2 블로킹 절연층들(155a, 155b) 사이에 개재되도록 제어 게이트 전극들(160)을 형성할 수 있다.
도 15를 참조하면, 제어 게이트 전극들(160) 반대편의 제 1 및 제 2 반도체층들(120a, 120b)의 측벽들을 리세스시켜 홈들(127)을 형성할 수 있다. 이러한 리세스 단계는 도 9의 설명을 참조할 수 있다.
도 16을 참조하면, 제어 게이트 전극들(160) 반대편의 제 1 및 제 2 반도체층들(120a, 120b)의 측벽들 상에 제 1 및 제 2 유전층들(132a, 132b)을 형성할 수 있다. 이어서, 홈들(127) 및 제 1 트렌치들(125) 내부에 도전층들(135)을 형성할 수 있다.
도 17을 참조하면, 도전층들(135)을 패터닝하여 제 1 층 선택 라인들(135a) 및 제 2 층 선택 라인들(135b)을 형성할 수 있다.
이 실시예에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 제 1 및 제 2 층 선택 라인들(135a, 135b)은 제어 게이트 전극들(160)을 형성한 후에 형성될 수 있다.
전술한 비휘발성 메모리 소자의 제조 방법들에 의하면, 적층 구조의 메모리셀들이 동시에 형성될 수 있어서 경제적이다.
도 18은 본 발명의 일 실시예에 따른 메모리 카드(500)를 보여주는 개략적인 블록도이다.
도 18을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(510)의 명령에 따라서, 메모리(520)와 제어기(510)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(500)는 메모리(520)에 데이터를 저장하거나 또는 메모리(520)로부터 데이터를 외부로 출력할 수 있다. 메모리(520)는 도 1 내지 도 3에서 설명한 비휘발성 메모리 소자들의 어느 하나와 같은 구조를 가질 수 있다.
이러한 메모리 카드(500)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(500)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 19는 본 발명의 일 실시예에 따른 전자 시스템(600)을 보여주는 개략적인 블록도이다.
도 19를 참조하면, 프로세서(610), 입/출력 장치(630) 및 메모리(620)는 버스(bus, 640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(610)는 프로그램을 실행하고, 시스템(600)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 시스템(600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(600)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(620)는 프로세서(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(620)는 도 1 내지 도 3에서 설명한 비휘발성 메모리 소자들의 어느 하나와 동일한 구조를 가질 수 있다.
예를 들어, 이러한 시스템(600)은 메모리(620)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 등가 회로도이고;
도 4 내지 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이고;
도 14 내지 도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이고;
도 18은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략적인 블록도이고;
도 19는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 개략적인 블록도이다.

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  10. 적어도 하나의 제 1 반도체층을 적층시키는 단계;
    상기 적어도 하나의 제 1 반도체층에 대향되게 적어도 하나의 제 2 반도체층을 적층시키는 단계;
    상기 적어도 하나의 제 1 반도체층에 용량 결합된 적어도 하나의 제 1 층 선택 라인을 형성하는 단계;
    상기 적어도 하나의 제 2 반도체층에 용량 결합된 적어도 하나의 제 2 층 선택 라인을 형성하는 단계; 및
    상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 2 반도체층 사이에 적어도 하나의 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법에 있어서,
    기판 상에 복수의 층간 절연층들을 형성하는 단계; 및
    상기 층간 절연층들을 덮도록 에피택셜층을 형성하는 단계를 적어도 한번 반복하고,
    상기 에피택셜층을 패터닝하여, 상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 2 반도체층을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  11. 삭제
  12. 제 10 항에 있어서, 상기 에피택셜층은 에피택셜 측면 과성장(epitaxial lateral overgrowth)법을 이용하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  13. 제 10 항에 있어서, 상기 에피택셜층은 상기 복수의 층간 절연층들 사이의 복수의 연결 부분들을 포함하고, 상기 에피택셜층의 패터닝은 상기 복수의 연결 부분들을 제거하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  14. 제 10 항에 있어서, 상기 적어도 하나의 제 1 및 제 2 층 선택 라인들을 형성하기 전에,
    상기 적어도 하나의 제 1 및 제 2 반도체층들의 일측 측벽들을 리세스시키는 단계를 더 포함하고,
    상기 적어도 하나의 제 1 및 제 2 층 선택 라인들은 상기 적어도 하나의 제 1 및 제 2 반도체층들의 리세스된 일측 측벽들 상에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서, 상기 적어도 하나의 제 1 및 제 2 층 선택 라인들을 형성하기 전에,
    상기 적어도 하나의 제 1 반도체층의 리세스된 일측 측벽 상에 적어도 하나의 제 1 유전층을 형성하는 단계; 및
    상기 적어도 하나의 제 2 반도체층의 리세스된 일측 측벽 상에 적어도 하나 의 제 2 유전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  16. 제 10 항에 있어서, 상기 적어도 하나의 제어 게이트 전극은 상기 적어도 하나의 제 1 층 선택 라인 반대편의 상기 적어도 하나의 제 1 반도체층의 측벽 및 상기 적어도 하나의 제 2 층 선택 라인 반대편의 상기 적어도 하나의 제 2 반도체층의 측벽 사이에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 적어도 하나의 제 1 반도체층을 적층시키는 단계;
    상기 적어도 하나의 제 1 반도체층에 대향되게 적어도 하나의 제 2 반도체층을 적층시키는 단계;
    상기 적어도 하나의 제 1 반도체층에 용량 결합된 적어도 하나의 제 1 층 선택 라인을 형성하는 단계;
    상기 적어도 하나의 제 2 반도체층에 용량 결합된 적어도 하나의 제 2 층 선택 라인을 형성하는 단계; 및
    상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 2 반도체층 사이에 적어도 하나의 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법에 있어서,
    상기 적어도 하나의 제 1 층 선택 라인 및 상기 적어도 하나의 제 2 층 선택 라인을 형성한 후에 상기 적어도 하나의 제어 게이트 전극을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제 10 항에 있어서, 상기 적어도 하나의 제어 게이트 전극을 형성한 후, 상기 적어도 하나의 제 1 층 선택 라인 및 상기 적어도 하나의 제 2 층 선택 라인을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 적어도 하나의 제 1 반도체층을 적층시키는 단계;
    상기 적어도 하나의 제 1 반도체층에 대향되게 적어도 하나의 제 2 반도체층을 적층시키는 단계;
    상기 적어도 하나의 제 1 반도체층에 용량 결합된 적어도 하나의 제 1 층 선택 라인을 형성하는 단계;
    상기 적어도 하나의 제 2 반도체층에 용량 결합된 적어도 하나의 제 2 층 선택 라인을 형성하는 단계;
    상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 2 반도체층 사이에 적어도 하나의 제어 게이트 전극을 형성하는 단계;
    상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제어 게이트 전극 사이에 적어도 하나의 제 1 전하 저장층을 형성하는 단계; 및
    상기 적어도 하나의 제 2 반도체층 및 상기 적어도 하나의 제어 게이트 전극 사이에 적어도 하나의 제 2 전하 저장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  20. 삭제
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Families Citing this family (174)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
US8164134B2 (en) 2009-06-09 2012-04-24 Samsung Electronics Co., Ltd. Semiconductor device
KR101597686B1 (ko) * 2009-11-03 2016-02-25 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20110134160A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 비휘발성 메모리 소자의 제조 방법
US9159739B2 (en) 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US9397093B2 (en) 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
CN102959693B (zh) * 2010-06-30 2015-08-19 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
US8193054B2 (en) 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8928061B2 (en) 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
US10128261B2 (en) 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
KR101660262B1 (ko) * 2010-09-07 2016-09-27 삼성전자주식회사 수직형 반도체 소자의 제조 방법
US8363476B2 (en) * 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
TWI466233B (zh) * 2011-10-28 2014-12-21 Macronix Int Co Ltd 一種多層接觸窗的結構與實施方式
US8946808B2 (en) * 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US8878278B2 (en) 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US20130256777A1 (en) * 2012-03-30 2013-10-03 Seagate Technology Llc Three dimensional floating gate nand memory
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US8828884B2 (en) 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
US8614126B1 (en) 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
US9449982B2 (en) 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9093480B2 (en) 2013-04-01 2015-07-28 Sandisk Technologies Inc. Spacer passivation for high aspect ratio etching of multilayer stacks for three dimensional NAND device
US9099496B2 (en) 2013-04-01 2015-08-04 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in FG NAND memory
US9728584B2 (en) * 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
US9437606B2 (en) 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
US9252151B2 (en) 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
US9230980B2 (en) 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
US9023719B2 (en) 2013-09-17 2015-05-05 Sandisk Technologies Inc. High aspect ratio memory hole channel contact formation
US9230973B2 (en) 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
CN104576597B (zh) * 2013-10-29 2017-05-03 旺宏电子股份有限公司 一种接触窗结构及其形成方法
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9230905B2 (en) 2014-01-08 2016-01-05 Sandisk 3D Llc Trench multilevel contact to a 3D memory array and method of making thereof
JP2015167200A (ja) 2014-03-04 2015-09-24 株式会社東芝 不揮発性半導体記憶装置
US9343507B2 (en) 2014-03-12 2016-05-17 Sandisk 3D Llc Dual channel vertical field effect transistor including an embedded electrode
US9331088B2 (en) 2014-03-25 2016-05-03 Sandisk 3D Llc Transistor device with gate bottom isolation and method of making thereof
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
US9552991B2 (en) 2014-04-30 2017-01-24 Sandisk Technologies Llc Trench vertical NAND and method of making thereof
US9331094B2 (en) 2014-04-30 2016-05-03 Sandisk Technologies Inc. Method of selective filling of memory openings
US9548313B2 (en) * 2014-05-30 2017-01-17 Sandisk Technologies Llc Method of making a monolithic three dimensional NAND string using a select gate etch stop layer
US9553146B2 (en) 2014-06-05 2017-01-24 Sandisk Technologies Llc Three dimensional NAND device having a wavy charge storage layer
US9524779B2 (en) 2014-06-24 2016-12-20 Sandisk Technologies Llc Three dimensional vertical NAND device with floating gates
US9768270B2 (en) 2014-06-25 2017-09-19 Sandisk Technologies Llc Method of selectively depositing floating gate material in a memory device
US9379124B2 (en) 2014-06-25 2016-06-28 Sandisk Technologies Inc. Vertical floating gate NAND with selectively deposited ALD metal films
US9455263B2 (en) * 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9305932B2 (en) 2014-06-30 2016-04-05 Sandisk Technologies Inc. Methods of making three dimensional NAND devices
US9397107B2 (en) 2014-06-30 2016-07-19 Sandisk Technologies Llc Methods of making three dimensional NAND devices
US9177966B1 (en) 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
US9570460B2 (en) 2014-07-29 2017-02-14 Sandisk Technologies Llc Spacer passivation for high-aspect ratio opening film removal and cleaning
US9136130B1 (en) 2014-08-11 2015-09-15 Sandisk Technologies Inc. Three dimensional NAND string with discrete charge trap segments
US9356031B2 (en) 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
US9583539B2 (en) 2014-08-19 2017-02-28 Sandisk Technologies Llc Word line connection for memory device and method of making thereof
US9230983B1 (en) 2014-08-20 2016-01-05 Sandisk Technologies Inc. Metal word lines for three dimensional memory devices
US9576975B2 (en) 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US9601502B2 (en) 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9401309B2 (en) 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9230974B1 (en) 2014-08-26 2016-01-05 Sandisk Technologies Inc. Methods of selective removal of blocking dielectric in NAND memory strings
US9236392B1 (en) 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9666590B2 (en) 2014-09-24 2017-05-30 Sandisk Technologies Llc High stack 3D memory and method of making
US9515085B2 (en) 2014-09-26 2016-12-06 Sandisk Technologies Llc Vertical memory device with bit line air gap
US9984754B2 (en) * 2014-09-29 2018-05-29 Toshiba Memory Corporation Memory device and method for operating the same
US9305934B1 (en) 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
US9230979B1 (en) 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9236396B1 (en) 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US9305849B1 (en) 2014-11-12 2016-04-05 Sandisk Technologies Inc. Method of making a three dimensional NAND device
US9698152B2 (en) 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9698223B2 (en) 2014-11-25 2017-07-04 Sandisk Technologies Llc Memory device containing stress-tunable control gate electrodes
US9496419B2 (en) 2014-11-25 2016-11-15 Sandisk Technologies Llc Ruthenium nucleation layer for control gate electrodes in a memory structure
US9570455B2 (en) 2014-11-25 2017-02-14 Sandisk Technologies Llc Metal word lines for three dimensional memory devices
US9793288B2 (en) 2014-12-04 2017-10-17 Sandisk Technologies Llc Methods of fabricating memory device with spaced-apart semiconductor charge storage regions
US9553100B2 (en) 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
US9754956B2 (en) 2014-12-04 2017-09-05 Sandisk Technologies Llc Uniform thickness blocking dielectric portions in a three-dimensional memory structure
US9583350B2 (en) * 2015-01-05 2017-02-28 Macronix International Co., Ltd. Memory device and method for fabricating the same
US9780182B2 (en) 2015-02-04 2017-10-03 Sandisk Technologies Llc Molybdenum-containing conductive layers for control gate electrodes in a memory structure
US10741572B2 (en) 2015-02-04 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same
US9984963B2 (en) 2015-02-04 2018-05-29 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9356034B1 (en) 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same
US9419058B1 (en) 2015-02-05 2016-08-16 Sandisk Technologies Llc Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof
US9484296B2 (en) 2015-02-12 2016-11-01 Sandisk Technologies Llc Self-aligned integrated line and via structure for a three-dimensional semiconductor device
US9583615B2 (en) 2015-02-17 2017-02-28 Sandisk Technologies Llc Vertical transistor and local interconnect structure
US9698202B2 (en) 2015-03-02 2017-07-04 Sandisk Technologies Llc Parallel bit line three-dimensional resistive random access memory
US9870945B2 (en) 2015-03-10 2018-01-16 Sandisk Technologies Llc Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
US9530788B2 (en) 2015-03-17 2016-12-27 Sandisk Technologies Llc Metallic etch stop layer in a three-dimensional memory structure
CN106158846B (zh) * 2015-03-31 2019-08-20 旺宏电子股份有限公司 存储元件及其制造方法
US9799671B2 (en) 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
US9601508B2 (en) 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
US9397046B1 (en) 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9666281B2 (en) 2015-05-08 2017-05-30 Sandisk Technologies Llc Three-dimensional P-I-N memory device and method reading thereof using hole current detection
US10074661B2 (en) 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9859422B2 (en) 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US9443861B1 (en) 2015-05-28 2016-09-13 Sandisk Technologies Llc Fluorine-blocking insulating spacer for backside contact structure of three-dimensional memory structures
US9646981B2 (en) 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9419012B1 (en) 2015-06-19 2016-08-16 Sandisk Technologies Llc Three-dimensional memory structure employing air gap isolation
US9356043B1 (en) 2015-06-22 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage
US10622368B2 (en) 2015-06-24 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
US9613977B2 (en) 2015-06-24 2017-04-04 Sandisk Technologies Llc Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices
US9530785B1 (en) 2015-07-21 2016-12-27 Sandisk Technologies Llc Three-dimensional memory devices having a single layer channel and methods of making thereof
US9627399B2 (en) 2015-07-24 2017-04-18 Sandisk Technologies Llc Three-dimensional memory device with metal and silicide control gates
JP6416053B2 (ja) 2015-07-31 2018-10-31 東芝メモリ株式会社 不揮発性半導体記憶装置
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9543318B1 (en) 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9576966B1 (en) 2015-09-21 2017-02-21 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9646975B2 (en) 2015-09-21 2017-05-09 Sandisk Technologies Llc Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
US9806089B2 (en) 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
US9842907B2 (en) 2015-09-29 2017-12-12 Sandisk Technologies Llc Memory device containing cobalt silicide control gate electrodes and method of making thereof
US9659955B1 (en) 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
US9620512B1 (en) 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9793139B2 (en) 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
US9899399B2 (en) 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9754820B2 (en) 2016-02-01 2017-09-05 Sandisk Technologies Llc Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof
US9589839B1 (en) 2016-02-01 2017-03-07 Sandisk Technologies Llc Method of reducing control gate electrode curvature in three-dimensional memory devices
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US10355015B2 (en) 2016-03-23 2019-07-16 Sandisk Technologies Llc Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US10224104B2 (en) 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9711530B1 (en) 2016-03-25 2017-07-18 Sandisk Technologies Llc Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures
US9728547B1 (en) 2016-05-19 2017-08-08 Sandisk Technologies Llc Three-dimensional memory device with aluminum-containing etch stop layer for backside contact structure and method of making thereof
US9985046B2 (en) 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US10121794B2 (en) 2016-06-20 2018-11-06 Sandisk Technologies Llc Three-dimensional memory device having epitaxial germanium-containing vertical channel and method of making thereof
US10355139B2 (en) 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US9978768B2 (en) 2016-06-29 2018-05-22 Sandisk Technologies Llc Method of making three-dimensional semiconductor memory device having laterally undulating memory films
US9659866B1 (en) 2016-07-08 2017-05-23 Sandisk Technologies Llc Three-dimensional memory structures with low source line resistance
US10529620B2 (en) 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
US10381372B2 (en) 2016-07-13 2019-08-13 Sandisk Technologies Llc Selective tungsten growth for word lines of a three-dimensional memory device
US9748266B1 (en) 2016-07-20 2017-08-29 Sandisk Technologies Llc Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof
US9824966B1 (en) 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US9805805B1 (en) 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
US10050054B2 (en) 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
US9881929B1 (en) 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US9929174B1 (en) 2016-10-28 2018-03-27 Sandisk Technologies Llc Three-dimensional memory device having non-uniform spacing among memory stack structures and method of making thereof
US9985098B2 (en) 2016-11-03 2018-05-29 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US9991277B1 (en) 2016-11-28 2018-06-05 Sandisk Technologies Llc Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
US9876031B1 (en) 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
KR102673120B1 (ko) * 2016-12-05 2024-06-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10141328B2 (en) * 2016-12-15 2018-11-27 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10032908B1 (en) 2017-01-06 2018-07-24 Sandisk Technologies Llc Multi-gate vertical field effect transistor with channel strips laterally confined by gate dielectric layers, and method of making thereof
US10115735B2 (en) 2017-02-24 2018-10-30 Sandisk Technologies Llc Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof
US9960180B1 (en) 2017-03-27 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device with partially discrete charge storage regions and method of making thereof
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10224340B2 (en) 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US10438964B2 (en) 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
US10147875B1 (en) 2017-08-31 2018-12-04 Micron Technology, Inc. Semiconductor devices and electronic systems having memory structures
US10453798B2 (en) 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
US10115459B1 (en) 2017-09-29 2018-10-30 Sandisk Technologies Llc Multiple liner interconnects for three dimensional memory devices and method of making thereof
US10229931B1 (en) 2017-12-05 2019-03-12 Sandisk Technologies Llc Three-dimensional memory device containing fluorine-free tungsten—word lines and methods of manufacturing the same
US10373969B2 (en) 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10256247B1 (en) 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof
US11217532B2 (en) 2018-03-14 2022-01-04 Sandisk Technologies Llc Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same
US10355017B1 (en) 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US10770459B2 (en) 2018-03-23 2020-09-08 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures
US10756186B2 (en) 2018-04-12 2020-08-25 Sandisk Technologies Llc Three-dimensional memory device including germanium-containing vertical channels and method of making the same
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US11355516B2 (en) * 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158736A1 (en) 2005-12-28 2007-07-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
US20080073635A1 (en) 2006-09-21 2008-03-27 Masahiro Kiyotoshi Semiconductor Memory and Method of Manufacturing the Same
US20090001419A1 (en) 2007-03-27 2009-01-01 Samsung Electronics Co., Ltd. Non-Volatile Memory Devices and Methods of Fabricating the Same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247907B2 (en) * 2005-05-20 2007-07-24 Silicon Storage Technology, Inc. Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
KR20080091416A (ko) 2008-08-14 2008-10-13 김성동 3차원 반도체 장치, 그 제조 방법 및 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158736A1 (en) 2005-12-28 2007-07-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
US20080073635A1 (en) 2006-09-21 2008-03-27 Masahiro Kiyotoshi Semiconductor Memory and Method of Manufacturing the Same
US20090001419A1 (en) 2007-03-27 2009-01-01 Samsung Electronics Co., Ltd. Non-Volatile Memory Devices and Methods of Fabricating the Same

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US8053302B2 (en) 2011-11-08
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