KR101456811B1 - 인접 메모리 셀 사이의 서로 다른 실질적 수직 거리를 갖는 메모리 어레이 - Google Patents
인접 메모리 셀 사이의 서로 다른 실질적 수직 거리를 갖는 메모리 어레이 Download PDFInfo
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- 230000015654 memory Effects 0.000 title claims abstract description 283
- 238000003491 array Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 65
- 239000004020 conductor Substances 0.000 claims description 130
- 238000003860 storage Methods 0.000 claims description 71
- 239000004065 semiconductor Substances 0.000 claims description 67
- 239000003989 dielectric material Substances 0.000 claims description 55
- 239000000463 material Substances 0.000 claims description 27
- 230000006870 function Effects 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000011232 storage material Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
메모리 어레이 및 그 형성 방법이 개시된다. 이러한 하나의 메모리 어레이는 실질적 수직부를 갖는 직렬 연결 메모리 셀의 스트링을 갖는다. 실질적 수직부의 일 단부에서 인접한 메모리 셀 사이의 거리는, 실질적 수직부의 대향 단부에서 인접한 메모리 셀 사이의 거리보다 크다. 다른 실시예의 경우, 메모리 셀의 각자의 제어 게이트의 두께, 및/또는, 차례로 인접한 제어 게이트 사이의 유전체의 두께는, 실질적 수직부의 대향 단부로부터 각자의 제어 게이트/유전체의 거리가 증가함에 따라 증가할 수 있다.
Description
본 발명은 일반적으로 메모리에 관한 것이고, 특히, 하나 이상의 실시예에서, 본 발명은 실질적 수직부의 일 단부에서 인접 메모리 셀들 사이의 거리가 상기 실질적 수직부의 대향 단부에서 인접 메모리 셀 사이의 거리보다 큰 경우의 메모리 어레이와 그 형성 과정에 관련된다.
메모리 소자는 통상적으로, 컴퓨터 또는 다른 전자 소자에서 내부, 반도체, 집적 회로로 제공된다. 임의-접근 메모리(RAM), 읽기 전용 메모리(ROM), 동적 임의 접근 메모리(DRAM), 동기식 동적 임의 접근 메모리(SDRAM) 및 플래시 메모리를 포함한, 서로 다른 조율의 많은 메모리들이 존재한다.
플래시 메모리 소자는 폭넓은 범위의 전자 응용예에 대한 비-휘발성 메모리의 인기있는 소스로 개발되고 있다. 비-휘발성 메모리는 파워 공급없이 소정의 연장된 주기동안 데이터 값을 보유할 수 있는 메모리다. 플래시 메모리 소자는 통상적으로, 고 메모리 밀도, 고-신뢰도, 및 저-전력소모를 가능하게 하는 일-트랜지스터 메모리 셀을 이용한다. 전하-저장 구조(가령, 부동 게이트 또는 전하 트랩) 또는 다른 물리적 현상(가령, 상변화, 또는 편광)의 프로그래밍(종종 기록(writing)이라고도 불림)을 통해, 셀의 임계 전압 변화는 각 셀의 데이터 값을 결정한다. 플래시 메모리 및 다른 비-휘발성 메모리의 보편적 용도는 개인용 컴퓨터, 개인용 휴대 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가정용 기기, 차량, 무선 장치, 이동 전화, 및 탈착형 메모리 모듈을 포함할 수 있고, 비-휘발성 메모리의 용도는 계속 확장되고 있다.
NAND 플래시 메모리 소자는 기본 메모리 셀 구조가 배열되는 논리 형태에 대해 요청되는 보편적인 형태의 플래시 메모리 소자다. 통상적으로, NAND 플래시 메모리 소자에 대한 메모리 셀의 어레이는, 워드 라인과 같이, 액세스 라인을 형성하기 위해 어레이의 일 로우의 각각의 메모리 셀의 제어 게이트가 함께 연결되도록, 배열된다. 어레이의 칼럼은 소스-드레인, 한 쌍의 선택 라인, 소스 선택 라인 및 드레인 선택 라인 사이에서, 직렬로 함께 연결되는 메모리 셀의 스트링(종종 NAND 스트링으로 불림)을 포함한다.
"칼럼"은 로컬 비트 라인과 같은 로컬 데이터 라인에 공통적으로 연결되는 일 그룹의 메모리 셀을 의미한다. 이는 어떤 특정 배향 또는 선형 관계를 요구하지 않으며, 대신에, 메모리 셀과 데이터 라인 사이의 논리 관계를 의미한다. 소스 선택 라인은 NAND 스트링과 소스 선택 라인 사이의 각각의 교차점에서 소스 선택 게이트를 포함하고, 드레인 선택 라인은 NAND 스트링과 드레인 선택 라인 사이의 각각의 교차점에서 드레인 선택 게이트를 포함한다. 각각의 소스 선택 게이트는 소스 라인에 연결되고, 각각의 드레인 선택 게이트는 칼럼 비트 라인과 같은, 데이터 라인에 연결된다.
메모리 제조사가 경쟁력을 유지하기 위해, 메모리 설계자는 메모리 소자의 밀도의 증가를 계속적으로 시도하고 있다. 플래시 메모리 소자의 밀도 증가는 일반적으로, 메모리 셀 사이의 간격 감소 및/또는 메모리 셀의 소형화를 요구한다. 더 작은 치수의 일부 소자 요소는 셀의 작동 문제를 야기할 수 있다. 예를 들어, 소스/드레인 영역 사이의 채널이 짧아져서, 심각한 단락 채널 결과를 야기할 수 있다.
메모리 소자의 밀도를 증가시키는 한가지 방법은 가령, 3차원 메모리 어레이라고 종종 불리는, 적층 메모리 어레이를 형성하는 것이다. 예를 들어, 일 타입의 3차원 메모리 어레이는 실질적 수직인 NAND 스트링과 같은, 적층 메모리 요소의 필라를 포함할 수 있다.
도 1A는 위에 놓인 메모리 셀의 스트링에 대한 채널 영역으로 작용할 수 있는 실질적으로 수직인 반도체 필라(120)에 인접하여 위치하는 메모리 셀(110)의 실질적으로 수직인 스트링을 포함하는 종래 기술의 메모리 어레이(100)의 일부분의 예를 제시한다. 즉, 스트링의 하나 이상의 메모리 셀(110)의 작동 중, 대응하는 반도체 필라(120) 내에 채널이 형성될 수 있다.
도 1B 및 1C는 메모리 어레이(100) 내의 서로 다른 레벨(가령, 수직 레벨)에 위치하는 메모리 셀(110T, 110B)의 단면을 각각 도시한다. 예를 들어, 메모리 셀(110T)은 메모리 셀(110B)이 위치하는 수직 레벨(가령, 메모리 어레이(100)의 하부 근처)보다 높은 수직 레벨(가령, 메모리 어레이(100)의 상부 근처)에 위치한다.
반도체 필라(120)는 상부로부터 하부 방향으로 가늘어져서, 도 1A-1C에 도시되는 바와 같이, 메모리 어레이(100) 상부 근처의 메모리 셀(110T)에서보다, 메모리 어레이(100) 하부 근처의 메모리 셀(110B)에서 반도체 필라(120)의 반경을 더 작게 한다. 전하-저장 구조(130)는 반도체 필라(120)에 인접하여 위치하고, 상부로부터 하부 방향으로 또한 가늘어질 수 있다. 전하-저장 구조(130)의 반경은 메모리 셀(110T)에서보다 메모리 셀(110B)에서 더 작을 수 있다. 메모리 셀(110)은 전하-저장 구조(130)에 인접하여 위치하는 제어 게이트(140)를 (가령, 워드 라인과 같이, 액세스 라인의 일부분 또는 액세스 라인에 연결되는 부분으로) 포함할 수 있다.
반도체 필라(120) 및 전하-저장 구조(130)는 교번하는 유전체 및 전도체와 같이, 물질을 통해 형성되는 개구부 내에 종종 형성되며, 예를 들어, 제어 게이트(140)를 형성하고, 따라서, 상기 개구부의 전체 형상을 취한다. 일부 경우에, 이러한 개구부를 형성하는 프로세스, 예를 들어, 에칭은, 상부로부터 하부 방향으로 가늘어지는 개구부를 도출하고, 따라서, 그 내부에 형성되는 반도체 필라(120) 및 전하-저장 구조(130)를 도시되는 바와 같이 가늘어지게 한다.
메모리 셀(110T, 110B)에서의 필라(120)의 반경 차이 및/또는 메모리 셀(110T, 100B)에서의 전하-저장 구조(130)의 반경 차이는 메모리 셀(110T, 110B)의 프로그래밍 성질의 차이를 야기할 수 있다. 이는 메모리 셀의 프로그래밍 성질이 메모리 셀의 스트링의 높이에 걸쳐 변화할 수 있음을 의미한다. 예를 들어, 메모리 셀(110T)에서 필라(120)의 큰 반경 및/또는 메모리 셀(110T)에서 전하-저장 구조(130)의 큰 반경은 메모리 셀(110B)에 비해 더 느리게 메모리 셀(110T)을 프로그래밍할 수 있다. 이는 메모리 셀(110T)에서의 필라(120)의 큰 반경 및/또는 메모리 셀(110T)에서 전하-저장 구조(130)의 큰 반경과 연관된, 감소된 게이트 결합비에 부분적으로 기인하며, 게이트 결합비는 프로그래밍 중 제어 게이트(140)에 인가되는 전압에 대한, 프로그래밍 중 전하-저장 구조(130)에 부여되는 전압의 비로 규정될 수 있다.
추가적으로, 인접 메모리 셀 사이의 용량성 결합으로 인한 인접 메모리 셀 사이의 셀간 간섭(가령, 와류 커패시턴스로 불림)은, 예를 들어, 메모리 셀(110T)에서 필라(120)의 큰 반경 및/또는 메모리 셀(110T)에서 전하-저장 구조(130)의 큰 반경으로 인해, 메모리 셀(110B)에서보다 메모리 셀(110T)에서 클 수 있다. 셀간 간섭은 게이트 결합비를 감소시키도록 또한 작용할 수 있다.
상술한 이유로, 그리고 본 명세서를 읽고 이해한 후 당 업자에게 명백해질 아래 설명되는 다른 이유로, 적층 메모리 요소의 필라를 갖는 기존의 메모리 어레이에 대한 대안이 당 업계에 필요하다.
도 1A는 종래 기술의 일례의 메모리 어레이를 제시한다.
도 1B 및 1C는 도 1A의 메모리 어레이 내의 서로 다른 레벨에 위치하는 메모리 셀의 단면도를 각각 도시한다.
도 2는 일 실시예에 따른, 메모리 시스템의 단순화된 블록도다.
도 3A-3E는 다른 실시예에 따른, 다양한 제조 단계 중 메모리 어레이의 일부분의 단면도다.
도 4는 다른 실시예에 따른 메모리 어레이의 일부분의 단면도다.
도 1B 및 1C는 도 1A의 메모리 어레이 내의 서로 다른 레벨에 위치하는 메모리 셀의 단면도를 각각 도시한다.
도 2는 일 실시예에 따른, 메모리 시스템의 단순화된 블록도다.
도 3A-3E는 다른 실시예에 따른, 다양한 제조 단계 중 메모리 어레이의 일부분의 단면도다.
도 4는 다른 실시예에 따른 메모리 어레이의 일부분의 단면도다.
다음의 상세한 설명에서, 상세한 설명의 일부분을 형성하고 구체적인 실시예를 도해를 통해 도시하는, 첨부 도면을 참조한다. 도면에서, 유사한 도면 부호는 여러 도면 전체에 걸쳐 실질적으로 유사한 구성요소를 나타낸다. 다른 실시예가 이용될 수 있고, 구조적, 논리적, 및 전기적 변화가 본 개시내용의 범위로부터 벗어나지 않으면서 이루어질 수 있다. 따라서, 다음의 상세한 설명은 제한적인 측면으로 간주되어서는 안된다.
용어 반도체는 예를 들어, 물질층, 웨이퍼, 기판을 의미할 수 있고, 임의의 베이스 반도체 구조를 포함한다. "반도체"는 실리콘-온-사파이어(SOS) 기술, 실리콘-온-인설레이터(SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 도핑되지 않은 반도체, 베이스 반도체 구조에 의해 지지되는 실리콘의 에피택시층, 및 당 분야에 잘 알려져 있는 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 더욱이, 다음의 설명에서 반도체를 참조할 때, 과거의 공정 단계들을 이용하여 베이스 반도체 구조에 영역/정션을 형성할 수 있고, 용어 반도체는 이러한 영역/정션을 수용하는 하부층을 포함할 수 있다.
도 2는 일 실시예에 따라, 전자 시스템의 일부분으로 프로세서(230)와 통신하는 NAND 플래시 메모리 소자(200)의 단순화된 블록도다. 프로세서(230)는 메모리 컨트롤러 또는 다른 외부 호스트 장치일 수 있다. 메모리 소자(200)는 발명의 실시예에 따라 형성되는 메모리 셀의 어레이(204)를 포함한다. 로우 디코더(208) 및 칼럼 디코더(201)가 제공되어 어드레스 신호를 디코딩한다. 어드레스 신호가 수신되고 디코딩되어 메모리 어레이(204)에 액세스할 수 있다.
일부 실시예에서, 메모리 어레이(204)는 직렬-연결된 메모리 셀들의 실질적으로 수직인 스트링을 포함할 수 있고, 실질적으로 수직인 스트링의 일 단부에서 인접 메모리 셀들 사이의 거리는 실질적으로 수직인 스트링의 대향 단부에서 인접 셀들 사이의 거리보다 크다. 예를 들어, 하나 이상의 이러한 실시예에서, 실질적으로 수직인 스트링의 차례로 인접한 메모리 셀들 사이의 거리는, 실질적으로 수직인 스트링의 대향 단부, 가령, 하부로부터 차례로 인접한 메모리 셀들의 거리가 증가함에 따라, 증가한다. 적어도 일부 실시예에서, 실질적으로 수직인 스트링의 메모리 셀의 각자의 제어 게이트의 두께는, 실질적으로 수직인 스트링의 대향 단부로부터 각자의 제어 게이트의 거리가 증가함에 따라, 또한 증가할 수 있다. 적어도 일부 다른 실시예에서, 실질적으로 수직인 스트링의 차례로 인접한 메모리 셀들 사이의 거리는, 실질적으로 수직인 스트링의 대향 단부로부터 차례로 인접한 메모리 셀들의 거리의 스텝 함수로 증가한다.
메모리 소자(200)는 메모리 소자(200)에 대한 명령, 어드레스, 데이터의 입력은 물론, 메모리 소자(200)로부터 데이터 및 상태 정보의 출력을 또한 관리하기 위한 입/출력(I/O) 제어 회로(212)를 또한 포함한다. 어드레스 레지스터(214)는 I/O 제어 회로(212)와, 그리고, 로우 디코더(208) 및 칼럼 디코더(210)와 통신하여 디코딩 이전에 어드레스 신호를 래칭한다. 명령 레지스터(224)는 I/O 제어 회로(212) 및 제어 로직(216)과 통신하여 유입 명령을 래칭한다. 제어 로직(216)은 명령에 따라 메모리 어레이(204)에 대한 액세스를 제어하고, 외부 프로세서(230)에 대한 상태 정보를 발생시킨다. 제어 로직(216)은 로우 디코더(208) 및 칼럼 디코더(210)와 통신하여, 어드레스에 따라 로우 디코더(208) 및 칼럼 디코더(210)를 제어할 수 있다.
제어 로직(216)은 캐시 레지스터(218)와 또한 통신한다. 캐시 레지스터(218)는, 메모리 어레이(104)가 각각 다른 데이터를 쓰거나 읽느라고 비지(busy)할 때, 데이터를 일시적으로 저장하기 위해 제어 로직(216)에 의해 지시되는 바와 같이, 입력 또는 출력의 데이터를 래칭한다. 쓰기 작동 중, 메모리 어레이(204)로 전달을 위해 캐시 레지스터(218)로부터 데이터 레지스터(220)로 데이터가 전달되고, 그 후 새 데이터가 I/O 제어 회로(212)로부터 캐시 레지스터 내에 래칭된다. 읽기 작동 중, 외부 프로세서(230)로 출력을 위해 캐시 레지스터(218)로부터 I/O 제어 회로(212)로 데이터가 전달되며, 그 후 새 데이터가 데이터 레지스터(220)로부터 캐시 레지스터(218)로 전달된다. 상태 레지스터(222)는 I/O 제어 회로(212) 및 제어 로직(216)과 통신하여, 프로세서(230)로 출력을 위한 상태 정보를 래칭한다.
메모리 소자(200)는 프로세서(230)로부터 제어 링크(232)를 통해 제어 로직(216)에서 제어 신호를 수신한다. 제어 신호는 적어도 칩 이네이블(CE#), 명령 래치 이네이블(CLE), 어드레스 래치 이네이블(ALE), 및 쓰기 이네이블(WE#)을 포함할 수 있다. 메모리 소자(200)는 (명령을 나타내는) 명령 신호, (어드레스를 나타내는) 어드레스 신호, 및 (데이터를 나타내는) 데이터 신호를 프로세서(230)로부터 멀티플렉싱된 입/출력(I/O) 버스(234)을 통해 수신하고, 데이터를 I/O 버스(234)를 통해 프로세서(230)에 출력한다.
예를 들어, 명령이 I/O 제어 회로(212)에서 I/O 버스(234)의 입/출력(I/O) 핀 [7:0]을 통해 수신되고, 명령 레지스터(224)에 기록된다. 어드레스는 I/O 제어 회로(212)에서 버스(134)의 입/출력(I/O) 핀 [7:0]을 통해 수신되고, 어드레스 레지스터(214)에 기록된다. 데이터는 I/O 제어 회로(212)에서 8-비트 장치의 경우 입/출력(I/O) 핀 [7:0] 또는 16-비트 장치의 경우 입/출력(I/O) 핀 [15:0]을 통해 수신되고, 캐시 레지스터(218)에 기록된다. 이어서 데이터는 메모리 어레이(204)의 프로그래밍을 위해 데이터 레지스터(220)에 기록된다. 다른 실시예의 경우, 캐시 레지스터(218)가 생략될 수 있고, 데이터가 데이터 레지스터(220)에 직접 기록된다. 데이터는 8-비트 장치의 경우 입/출력(I/O) 핀 [7:0]을 통해, 16-비트 장치의 경우 입/출력(I/O) 핀 [15:0]을 통해 또한 출력된다.
추가적인 회로 및 신호가 제공될 수 있고 도 2의 메모리 소자가 단순화되어 있음을 당 업자는 이해할 수 있을 것이다. 도 2를 참조하여 설명되는 다양한 블록 구성요소들의 기능이 집적 회로 소자의 개별 구성요소 또는 구성요소 부분에 반드시 할당되지는 않을 수 있다. 예를 들어, 집적 회로 소자의 단일 구성요소 또는 구성요소 부분이 도 2의 2개 이상의 블록 구성요소의 기능을 수행하도록 적응될 수 있다. 대안으로서, 집적 회로 소자의 하나 이상의 구성요소 또는 구성요소 부분이 도 2의 단일 블록 구성요소의 기능을 수행하도록 조합될 수 있다.
추가적으로, 다양한 신호의 수신 및 출력을 위해 인기있는 규약에 따라 특정 I/O 핀이 설명되고 있으나, 다른 조합 또는 개수의 I/O 핀이 다양한 실시예에서 사용될 수 있다.
도 3A-3E는 다양한 제조 단계 중 메모리 어레이(300)의 일부분의 단면도다. 메모리 어레이(300)는 일부 실시예의 경우 도 2의 메모리 어레이(204)의 일부분을 형성할 수 있다.
도 3A의 구조의 형성은, 예를 들어, p-타입 또는 n-타입 전도도를 갖도록 전도성으로 도핑될 수 있는, 일부 실시예에서, 실리콘, 예를 들어, 단결정 실리콘으로 구성될 수 있는, 반도체(302) 위에 유전체(304)를 형성하는 단계를 포함할 수 있다. 유전체(304)는 일반적으로 하나 이상의 유전 물질로 형성된다. 예를 들어, 유전체(302)는 옥사이드, 가령, 실리콘 옥사이드, 옥시나이트라이드, 가령, 실리콘 옥시나이트라이드, 등으로부터 형성될 수 있다.
그 후 전도체(310)가 유전체(304) 위에 형성될 수 있다. 전도체(310)는 일반적으로, 전도성 도핑된 폴리실리콘과 같은, 하나 이상의 전도 물질로 형성된다. 그 후 전도체(310)는 내부에 개구부(312)를 형성하도록 패턴처리될 수 있다. 예를 들어, 마스크(도시되지 않음), 가령, 포토-레지스트와 같은 이미징 레지스트가 전도체(310) 위에 형성 및 패턴처리되어, 제거를 위한 전도체(310)의 영역을 형성한다. 제거를 위해 형성되는 영역은 이어서, 가령, 에칭에 의해 제거되어, 전도체(310) 내에서 종료되는 개구부(312)를 형성할 수 있다. 일부 실시예에서, 개구부(312)는 도 3A의 면 평면에 실질적으로 수직으로 연장되는 슬롯일 수 있다.
그 후 옥사이드, 나이트라이드, 등과 같은 희생 물질(315)이 개구부(312) 내에 형성될 수 있다. 예를 들어, 희생 물질(315)이 개구부(312)를 과충전할 수 있고, 가령, 개구부(312)에 인접한, 전도체(310)의 상측 표면에 걸쳐 연장된다. 그 후 희생 물질(315)은 가령, 화학-기계적 평탄화(CMP)에 의해, 전도체(310)의 상측 표면으로부터 제거되어, 희생 물질(315)의 상측 표면이 전도체(310)의 상측 표면과 실질적으로 동평면을 이루게 될 수 있다. 일반적으로, 하부층을 보호하면서 희생 물질(315)을 차후에 선택적으로 제거할 수 있도록, 희생 물질(315)이 선택될 수 있다.
그 후 전도체(310) 및 희생 물질(315) 위에 유전체(318)가 형성될 수 있다. 유전체(318)는 일반적으로 하나 이상의 유전 물질로 형성된다. 예를 들어, 유전체(318)는 옥사이드, 가령, 실리콘 옥사이드, 옥시나이트라이드, 가령, 실리콘 옥시나이트라이드, 등으로부터 형성될 수 있다.
그 후 교번하는 유전체(320) 및 전도체(330)가 유전체(318) 위에 형성된다. 유전체(320)는 하나 이상의 유전 물질로 형성되는 것이 일반적이다. 전도체(330)는 하나 이상의 전도 물질로부터 형성될 수 있다. 예를 들어, 유전체(320)는 옥사이드, 가령, 실리콘 옥사이드, 옥시나이트라이드, 가령, 실리콘 옥시나이트라이드, 등으로부터 형성될 수 있다. 전도체(320)는 일부 실시예의 경우 전도성 도핑된 폴리실리콘으로부터 형성될 수 있다.
각자의 유전체(320)의 두께는 유전체(318)의 상측 표면으로부터 각자의 유전체(320)의 거리(가령, 수직 거리)(가령, 상측 표면 위의 각자의 유전체(320)의 높이)가 점진적으로 또는 스텝 함수로 증가함에 따라 증가할 수 있다. 예를 들어, 두께가 점진적으로 증가하는 경우, 유전체(318)의 상측 표면 위의 개별 유전체(320)의 높이가 클수록, 개별 유전체(320)의 두께가 크다. 다른 예에서, 두께가 스텝 함수로 증가할 경우, 두께는 유전체(318)의 상측 표면 위의 개별 유전체(320)의 높이의 스텝 함수로 증가한다.
각자의 전도체(330)의 두께는 유전체(318)의 상측 표면으로부터 각자의 전도체(330)의 거리(가령, 수직 거리)(예를 들어, 상측 표면 위의 각자의 전도체(330)의 높이)가 증가함에 따라 또한 증가할 수 있다. 다시, 두께가 점진적으로 증가하는 실시예에서, 전도체(310)의 상측 표면 위의 개별 전도체(330)의 높이가 클수록, 개별 전도체(330)의 두께가 크다. 다른 실시예에서, 각자의 전도체(330)의 두께는 유전체(318)의 상측 표면으로부터 각자의 전도체(330)의 거리의 스텝 함수로 증가할 수 있다.
도 3B의 예에서, 두께(t300 , c1)를 갖는 전도체(3301)가 유전체(318) 위에 형성되고, 두께(t300 , d1)를 갖는 유전체(3201)가 전도체(3301) 위에 형성되며, 두께(t300 , c2)를 갖는 전도체(3302)가 유전체(3201) 위에 형성되고, 두께(t300 , d2)를 갖는 유전체(3202)가 전도체(3302) 위에 형성되며, 두께(t300 , c3)를 갖는 전도체(3303)가 유전체(3202) 위에 형성되고, 두께(t300 , d3)를 갖는 유전체(3203)가 전도체(3303) 위에 형성되며, 두께(t300 , c4)를 갖는 전도체(3304)가 유전체(3203) 위에 형성되고, 두께(t300,d4)를 갖는 유전체(3204)가 전도체(3304) 위에 형성되며, 두께(t300 , c5)를 갖는 전도체(3305)가 유전체(3204) 위에 형성된다.
유전체(3204)의 두께(t300 , d4)는 유전체(3203)의 두께(t300 , d3)보다 크다. 유전체(3203)의 두께(t300 , d3)는 유전체(3202)의 두께(t300 , d2)보다 크다. 유전체(3202)의 두께(t300,d2)는 유전체(3201)의 두께(t300 , d2)보다 크다. 유전체(318)의 두께는 유전체(3201)의 두께(t300 , d1)보다 크거나, 작거나, 동일할 수 있다.
전도체(3305)의 두께(t300 , c5)는 전도체(3304)의 두께(t300 , c4)보다 크다. 전도체(3304)의 두께(t300 , c4)는 전도체(3303)의 두께(t300,c3)보다 크다. 전도체(3303)의 두께(t300,c3)는 전도체(3302)의 두께(t300 , c2)보다 크다. 전도체(3302)의 두께(t300 , c2)는 전도체(3301)의 두께(t300 , c1)보다 크다.
그 후 전도체(3305)를 패턴처리하여, 전도체(3305-3301), 유전체(3204-3201), 및 유전체(318)를 통해 개구부(335)를 형성할 수 있고, 개구부(335)는 도 3C에 도시되는 바와 같이, 희생 물질(315) 상에서 또는 내에서 중단된다. 예를 들어, 마스크(도시되지 않음), 가령, 포토레지스트의 마스크가 전도체(3305) 위에 형성될 수 있고, 전도체(3305-3301), 유전체(3204-3201), 및 유전체(318)를 노출시키는 부분에 대해 패턴처리될 수 있다. 전도체(3305-3301), 유전체(3204-3201), 및 유전체(318)의 노출부가 그 후, 가령, 에칭에 의해, 제거되어, 노출되는 전도체(3305-3301), 유전체(3204-3201), 유전체(318)의 단부를 남기는 개구부(335)를 형성한다.
개구부(335)는 실질적으로 수직일 수 있다. 예를 들어, 개구부(335)는 각각 실질적으로 수직인 중심축(가령, 회전축)(337)을 가질 수 있다. 개구부(335)는 상부로부터 하부 방향으로 가늘어질 수 있다(가령, 모일 수 있다). 여기서 사용되는 바와 같이, 상부 및 하부는 상대적인 배치를 의미할 뿐, 어떤 특정 절대 배향을 요하지 않는다. 도면과 관련하여, 요소의 하부는 반도체(302)에 대체로 가장 가까운 상기 요소의 부분을 의미할 것이며, 상기 요소의 상부는 반도체(302)로부터 대체로 가장 멀리 떨어진 요소의 부분을 의미할 것이다.
하나 이상의 실시예에서, 희생 물질(315)과 동일한 물질 가이드라인을 따를 수 있는 희생 물질(340)은, 그 후, 도 3C에 도시되는 바와 같이, 개구부(335) 내에 형성될 수 있다. 그 후 희생 물질(315, 340)은, 도 3D에서, 가령, 에칭에 의해, 제거되어 개구부(348)를 형성할 수 있다. 예를 들어, 희생 물질(315, 340)은 실질적으로 동시에(가령, 동시에) 제거될 수 있다. 다른 실시예에서, 개구부(335) 내에 어떤 희생 물질(340)도 형성되지 않는다.
개구부(335)로부터 물질(340)의 제거는 개구부(335)를 실질적으로 재개방한다(가령, 실질적으로 개선한다). 이와 같이, 개구부(348)는 실질적으로 재개방된 개구부에 연결되는 전도체(310) 내 실질적으로 수평인 부분과 실질적으로 수직인 부분으로 실질적으로 재개방된 개구부(335)를 포함하는 것으로 간주될 수 있다.
터널 유전층, 전하 저장층, 및 차단 유전체의 스택을 포함하는 것과 같은 전하-저장 구조(350)는 개구부(348)를 선형화하도록 전도체(310), 전도체(3301-3305), 유전체(3201-3204), 및 유전체(318)에 인접하게 개구부(348) 내에 형성될 수 있다. 예를 들어, 전하 저장 구조(350)는 화학적 기상 증착(CVD), 원자층 증착(ALD), 등과 같은 등각 증착 프로세스(conformal deposition process)에 의해 형성될 수 있다.
전하 저장 구조(350)는 전하를 저장할 수 있는 하나 이상의 물질로 형성되는 것이 일반적이다. 일부 실시예의 경우, 전하 저장 구조(350)는 전도체(310), 전도체(3301-3305), 유전체(3201-3204), 및 유전체(318)에 인접하여 형성되는 터널 옥사이드와 같은 터널 유전체와, 터널 유전체에 인접하여(가령, 상에) 형성되는 나이트라이드와 같은 전하 저장 물질과, 전하 저장 물질에 인접하여(가령, 상에) 형성되는, 차단 옥사이드와 같은, 차단 유전체를 포함할 수 있다. 다른 실시예의 경우, 전하 저장 구조(350)는 매립된 금속 입자 또는 매립된 나노결정(가령, 실리콘, 게르마늄, 또는 금속 결정) 실리콘 풍부 유전체, 또는 SiON/Si3N4와 같은 매립된 전도 입자(가령, 나노-도트)와 함께, 약 10의 K를 갖는 알루미나(Al2O3)와 같은, 고-유전상수(고-K) 유전체와 같은, 유전체일 수 있다. 다른 전하-저장 구조도 또한 알려져 있다.
반도체 구조(355), 가령, 폴리실리콘이 전하 저장 구조(350)에 인접한 개구부(348)의 나머지 내에 형성될 수 있다. 예를 들어, 반도체 구조(355)는 개구부(348)의 나머지를 실질적으로 충전할 수 있다. 반도체 구조(355)는, 그 상측 표면이 전도체(3305)의 상측 표면과 실질적으로 동평면이도록(가령, 동평면이도록), 가령, CMP를 이용하여, 평탄화될 수 있다. 일부 실시예의 경우, 반도체 구조(355)는 연속 구조일 수 있다.
반도체 구조(355)의 일부분(가령, 실질적으로 수직인 부분)은 전도체(310) 내의 반도체 구조(355)의 부분(가령, 실질적으로 수평인 부분)에 의해 하부에서 함께 연결될 수 있는 실질적으로 수직인 필라(3601, 3602)(가령, 반도체 필라)를 형성할 수 있다. 예를 들어, 필라(3601, 3602)는 각각 실질적으로 수직인 중심축(가령, 회전축)(3621, 3622)을 가질 수 있다. 반도체 구조(355)의 필라(3601, 3602) 및 실질적으로 수평인 부분은 도 3D에 도시되는 바와 같이, 연속적일 수 있다.
필라(3601, 3602)는 상부로부터 하부 방향으로 가늘어질 수 있다. 즉, 각각 축(3621, 3622)에 실질적으로 수직인 필라(3621, 3622)의 단면 영역은 필라(3621, 3622)의 상부로부터 필라(3621, 3622)의 하부 방향으로 감소할 수 있다.
일부 실시예의 경우, 전하 저장 구조(350)는 전도체(310) 내의 반도체 구조(350)의 부분(가령, 실질적으로 수평인 부분)에 인접하여 전하 저장 구조(355)의 제 3 부분에 연결되는 필라(3601, 3602)에 각각 인접한 실질적으로 수직인 제 1 부분 및 제 2 부분을 포함하는 것으로 간주될 수 있다. 필라(3601, 3602)에 각각 인접한 전하 저장 구조(350)의 실질적으로 수직인 제 1 부분 및 제 2 부분의 중심축(가령, 회전축)은 실질적으로 수직인 축(3611, 3612)이다. 다른 실시예의 경우, 전하 저장 구조(350)의 제 3 부분의 실질적으로 수직인 제 1 및 제 2 부분과 제 3 부분은 연속적일 수 있다. 필라(3601, 3602)에 각각 인접한 전하 저장 구조(350)의 실질적으로 수직인 제 1 부분 및 제 2 부분은 상부로부터 하부 방향으로 또한 가늘어질 수 있다.
유전체(370)는 도 3E에서 도 3D의 구조 위에 형성될 수 있다. 유전체(370)는 하나 이상의 유전 물질로 형성되는 것이 일반적이다. 예를 들어, 유전체(370)는 옥사이드, 가령, 실리콘 옥사이드, 옥시나이트라이드, 가령, 실리콘 옥시나이트라이드, 등으로부터 형성될 수 있다.
유전체(370)는 전도체(3305), 전하 저장 구조(350)의 단부, 및 필라(360) 위에 형성될 수 있다. 전도체(372)는 그 후 유전체(370) 위에 형성될 수 있다. 전도체(372)는 전도성으로 도핑된 폴리실리콘과 같은 하나 이상의 전도 물질로 형성되는 것이 일반적이다. 그 후 유전체(374)가 전도체(372) 위에 형성될 수 있다. 유전체(374)는 하나 이상의 유전 물질로 형성되는 것이 일반적이다. 예를 들어, 유전체(374)는 옥사이드, 가령, 실리콘 옥사이드, 옥시나이트라이드, 가령, 실리콘 옥시나이트라이드, 등으로부터 형성될 수 있다.
유전체(374)는 그 후 유전체(374), 전도체(372), 및 유전체(370)를 통해 필라(360) 상에서 또는 내에서 중단되는 개구부(376)(가령, 구멍)을 형성하기 위해 패턴처리될 수 있다. 예를 들어, 포토레지스트의, 마스크(도시되지 않음)는 유전체(374) 위에 형성될 수 있고, 유전체(374), 전도체(372), 및 유전체(370)를 노출시키기 위해 패턴처리될 수 있다. 유전체(374), 전도체(372), 및 유전체(370)의 노출부는 그 후, 가령, 에칭에 의해, 제거되어, 개구부(376)를 형성할 수 있다. 개구부(376)는 도 3E에 도시되는 바와 같이, 필라(360)와 정렬될 수 있다. 개구부(376)는 실질적으로 수직일 수 있고, 및/또는, 상부로부터 하부 방향으로 가늘어질 수 있다.
그 후, 개구부(376)를 선형화하도록 유전체(374), 전도체(372), 및 유전체(370)에 인접하여 개구부(376) 내에 유전체(378)가 형성될 수 있다. 유전체(378)는 하나 이상의 유전 물질로 형성되는 것이 일반적이다. 예를 들어, 유전체(378)는 옥사이드, 가령, 실리콘 옥사이드, 옥시나이트라이드, 가령, 실리콘 옥시나이트라이드, 등으로부터 형성될 수 있다.
반도체 구조(379), 가령, 폴리실리콘이 필라(360) 위에, 그리고, 유전체(378)에 인접하여 개구부(376) 의 나머지 내에 형성되어 개구부(376)의 나머지를 실질적으로 충전할 수 있다. 반도체 구조(379)는 필라(3601, 3602)와 각각 정렬되는 반도체 필라(3801, 3802)를 형성한다. 반도체 필라(3801, 3802)는 실질적으로 수직일 수 있고, 및/또는, 상부로부터 하부 방향으로 가늘어질 수 있다.
개구부(382)는 그 후 필라(3801, 3802) 사이에서, 필라(3601, 3602) 사이에서, 그리고, 유전체(374), 전도체(372), 유전체(370), 전도체(3301-3305), 및 유전체(3201-3204)를 통해 형성되어 유전체(318) 상에서, 또는, 내에서 정지된다. 옥사이드, 나이트라이드, 벌크 절연체, 등과 같은 유전체(384)는 그 후 개구부(382) 내에 형성되어 개구부(382)를 실질적으로 충전할 수 있다. 반도체 구조(379) 및 유전체(384)는 가령, CMP를 이용하여, 편광되어, 그 상측 표면이 유전체(374)의 상측 표면과 실질적으로 동평면이 된다(가령, 동평면이 된다). 유전체(384)는 하나 이상의 유전 물질로 형성되는 것이 일반적이다. 예를 들어, 유전체(384)는 옥사이드, 가령, 실리콘 옥사이드, 옥시나이트라이드, 가령, 실리콘 옥시나이트라이드, 벌크 절연체, 등으로부터 형성될 수 있다.
유전체(384)는 필라(3801)에 인접하여 위치하는, 일 측부 상에 소스 선택 게이트(385)와 같은 선택 게이트를 형성한다. 유전체(384)는 필라(3802)에 인접하에 위치하는, 다른 측부 상에, 드레인 선택 게이트(386)와 같은 다른 선택 게이트를 형성한다. 다시 말해서, 유전체(384)는 소스 선택 게이트(385)와 드레인 선택 게이트(386) 사이에 삽입된다.
필라(3801)는 소스 선택 게이트(385)의 채널 영역을 형성한다. 다시 말해서, 소스 선택 게이트(385)의 작동 중, 전도 채널이 필라(3801)의 반도체 구조(379) 내에 형성될 수 있다. 필라(3801)에 인접한 유전체(378)는 소스 선택 게이트(385)의 게이트 유전체를 형성하고, 필라(3801)에 인접한 유전체(378)에 인접하고 이와 교차하는 전도체(372)의 부분은 예를 들어, 소스 선택 게이트의(가령, ~에 연결된) 일부분으로 소스 선택 게이트의 제어 게이트를 형성한다.
필라(3802)는 드레인 선택 게이트(386)의 채널 영역을 형성한다. 다시 말해서, 드레인 선택 게이트(386)의 작동 중, 전도 채널이 필라(3802)의 반도체 구조(379) 내에 형성될 수 있다. 필라(3802)에 인접한 유전체(378)는 드레인 선택 게이트(386)의 게이트 유전체를 형성하고, 필라(3802)에 인접한 유전체(378)에 인접하고 이에 교차하는 전도체(372)의 부분은 예를 들어, 드레인 선택 게이트의(가령, ~에 연결된) 일부분으로 드레인 선택 게이트(386)의 제어 게이트를 형성한다.
유전체(384)는 직렬 연결된 메모리 셀(388)의 측부 상에 메모리 셀의 스트링(가령, NAND 스트링)의 일부분을 추가로 형성한다. 예를 들어, 필라(3601)에 인접하게(가령, 상에) 형성되는 직렬 연결된 메모리 셀(3881-3885)은 스트링의 제 1 실질적으로 수직인 부분을 형성할 수 있고, 필라(3602)에 인접하게 (상에) 형성되는 직렬 연결된 메모리 셀(3886-38810)은 스트링의 제 2 실질적으로 수직인 부분을 형성할 수 있다.
반도체 구조(355)(가령, 필라(3601, 3602)에 대응하는 부분과, 필라(3601, 3602)에 연결된 전도체(310) 내의 부분, 예를 들어, 실질적으로 수평인 부분)는 메모리 셀(3881-38810)의 채널 영역을 형성하고, 메모리 셀(3881-38810)을 직렬로 전기적으로 연결한다. 즉, 메모리 셀(388)의 스트링의 작동 중, 전도 채널이 반도체 구조(355) 내에 형성될 수 있다. 필라(3601, 3602)에 연결되는 전도체(310) 내의 부분(가령, 실질적으로 수직인 부분)은 전도체(310)에 적절한 바이어스를 인가할 때, 직렬 연결된 메모리 셀(388)의 제 1 부분을 직렬 연결된 메모리 셀(388)의 스트링의 제 2 부분에 전기적으로 연결할 수 있다.
필라(3801)에 대응하는(가령, ~를 형성하는) 반도체 구조(379)는 메모리 셀(3881)과 직렬로, 따라서, 메모리 셀의 스트링의 일 단부와 직렬로, 소스 선택 게이트(385)를 전기적으로 연결한다. 예를 들어, 필라(3801)는 스트링의 제 1 실질적으로 수직인 부분의 상측 단부와 직렬로 소스 선택 게이트(385)를 전기적으로 연결할 수 있다. 필라(3802)에 대응하는(가령, ~를 형성하는) 반도체 구조(379)는 메모리 셀(38810)과 직렬로, 따라서, 메모리 셀의 스트링의 대향 단부와 직렬로, 소스 선택 게이트(386)를 전기적으로 연결한다. 예를 들어, 필라(3802)는 스트링의 제 2 실질적으로 수직인 부분의 상측 단부와 직렬로 소스 선택 게이트(386)를 전기적으로 연결할 수 있다.
각각의 메모리 셀(388)은 도 3E에 도시되는 바와 같이, 반도체 구조(355)의 일부분을 채널 영역으로 포함하고, 제어 게이트(390)와 교차하는, 상기 반도체 구조(355)의 상기 일부분에 인접한 전하 저장 구조(350)의 일부분을 포함하며, 전하 저장 구조(350)의 상기 일부분에 인접한, 워드 라인과 같은, 가령, 액세스 라인의(가령, ~에 연결된) 일부분으로, 제어 게이트(390)를 포함한다. 예를 들어, 메모리 셀(3881-3885)은 제어 게이트(3901-3905)와, 필라(3601)에 인접한 전하 저장 구조(350)의 일부분의 교차점에서 각각 형성될 수 있고, 메모리 셀(3886-38810)은 제어 게이트(3906-39010)와, 필라(3602)에 인접한 전하 저장 구조(350)의 일부분의 교차점에 각각 형성될 수 있다.
개구부(382)는 전도체(3301)를 제어 게이트(3905, 3906)로 분리시키고, 전도체(3302)를 제어 게이트(3904, 3907)로 분리시키며, 전도체(3303)를 제어 게이트(3903, 3908)로 분리시키고, 전도체(3304)를 제어 게이트(3902, 3909)로 분리시키며, 전도체(3305)를 제어 게이트(3901, 39010)로 분리시킨다. 개구부(382) 내의 유전체(384)는 필라(3601)에 인접한, 제어 게이트(390)를, 따라서 메모리 셀(388)을, 제어 게이트(390)로부터, 따라서, 필라(3602)에 인접한 메모리 셀(388)을, 전기적으로 분리시켜서, 각자의 필라(3601, 3602)에 인접한 메모리 셀(388)이 반도체 구조(355)에 의해 전기적으로 연결되게 된다.
제어 게이트(3901, 39010)가 전도체(3305)로부터 형성되고, 따라서, 실질적으로 두께(가령, 두께)(t300 , c5)를 갖는다(도 3B). 제어 게이트(3902, 3909)가 전도체(3304)로부터 형성되고, 따라서, 실질적으로 두께(가령, 두께)(t300 , c4 < t300 , c5)를 갖는다(도 3B). 제어 게이트(3903, 3908)는 전도체(3303)로부터 형성되고, 따라서, 실질적으로 두께(가령, 두께)(t300 , c3 < t300 , c4)를 갖는다(도 3B). 제어 게이트(3904, 3907)는 전도체(3302)로부터 형성되고, 따라서, 실질적으로 두께(가령, 두께)(t300 , c2 < t300 , c3)를 갖는다(도 3B). 제어 게이트(3905, 3906)는 전도체(3301)로부터 형성되고, 따라서, 실질적으로 두께(가령, 두께)(t300 , c1 < t300 , c2)를 갖는다(도 3B).
개구부(382) 및 그 안에 형성되는 유전체(384)는, 필라(3601, 3602)에 각자 인접한 전하 저장 구조(350)의 제 1 부분 및 제 2 부분에 각자 인접한 부분으로 각각의 유전체(3201-3204)를 분리시킨다. 유전체(320)의 일부분은 차례로 인접한 메모리 셀(388)의 차례로 인접한 제어 게이트(390) 사이에 삽입되고, 따라서, 각자의 유전체(320)의 두께는 차례로 인접한 제어 게이트(390) 사이의 거리(간격)에 대응한다.
유전체(3204)의 일부분이 차례로 인접한 제어 게이트(3901, 3902) 사이에 삽입되고, 유전체(3204)의 다른 일부분이 차례로 인접한 제어 게이트(3909, 39010) 사이에 삽입되며, 이는 차례로 인접한 제어 게이트(3901, 3902) 사이와, 차례로 인접한 제어 게이트(3909, 39010) 사이의 거리(가령, 간격)가 유전체(3204)의 실질적으로 두께(가령, 두께)(t300 , d4)임을 의미한다. 유전체(3203)의 일부분이 차례로 인접한 제어 게이트(3902, 3903) 사이에 삽입되고, 유전체(3203)의 다른 일부분이 차례로 인접한 제어 게이트(3908, 3909) 사이에 배치되며, 이는, 차례로 인접한 제어 게이트(3902, 3903) 사이와, 차례로 인접한 제어 게이트(3908, 3909) 사이의 거리(가령, 간격)가 유전체(3203)의 실질적으로 두께(가령, 두께)(t300 , d3)임을 의미한다. 유전체(3202)의 일부분이 차례로 인접한 제어 게이트(3903, 3904) 사이에 삽입되고, 유전체(3202)의 다른 일부분이 차례로 인접한 제어 게이트(3907, 3908) 사이에 삽입되며, 이는 차례로 인접한 제어 게이트(3903, 3904) 사이와, 차례로 인접한 제어 게이트(3907, 3908) 사이의 거리(가령, 간격)가 유전체(3203)의 실질적으로 두께(가령, 두께)(t300 , d2)임을 의미한다. 유전체(3201)의 일부분이 차례로 인접한 제어 게이트(3904, 3905) 사이에 삽입되고, 유전체(3201)의 다른 일부분이 차례로 인접한 제어 게이트(3906, 3907) 사이에 배치되며, 이는, 차례로 인접한 제어 게이트(3904, 3905) 사이와, 차례로 인접한 제어 게이트(3906, 3907) 사이의 거리(가령, 간격)가 유전체(3201)의 실질적으로 두께(가령, 두께)(t300 , d1)임을 의미한다.
각자의 유전체(320)가 위치하는 메모리 셀(388)의 스트링의 실질적으로 수직인 부분의 하부로부터 각자의 유전체(320)의 (가령, 수직) 거리(가령, 하부 위에서 각자의 유전체(320)의 높이)가 증가함에 따라, 각자의 유전체(320)의 두께가 증가한다. 이는 메모리 셀(388)의 스트링의 실질적으로 수직인 부분의 하부(가령, ~위의, 차례로 인접한 제어 게이트(390)의 거리, 따라서, 차례로 인접한 제어 게이트(390)에 각각 대응하는 차례로 인접한 메모리 셀(388)의 거리)로부터, 차례로 인접한 제어 게이트의 거리, 따라서, 차례로 인접한 제어 게이트(390)에 각각 대응하는 차례로 인접한 메모리 셀(388)의 거리가 증가함에 따라, 차례로 인접한 제어 게이트(390) 사이의 거리, 따라서, 사이의 유전체(320)로부터 나타나는, 차례로 인접한 제어 게이트(390)에 각각 대응하는 차례로 인접한 메모리 셀(388) 사이의 거리가 증가함을 의미한다. 즉, 실질적으로 수직인 필라(360) 상의 한 쌍의 차례로 인접한 메모리 셀(388)의 높이가 클수록, 유전체(320)의 두께, 따라서, 상기 한 쌍의 차례로 인접한 메모리 셀(388)의 차례로 인접한 메모리 셀(388) 사이의 거리(가령, 간격)가 크다.
달리 말하자면, 실질적으로 수직인 필라(360)의 하부 위의 한 쌍의 차례로 인접한 메모리 셀(388)의 높이가 클수록, 상기 한 쌍의 차례로 인접한 메모리 셀(388)의 차례로 인접한 메모리 셀(388) 사이의, 유전체(320)의 두께, 따라서, 거리(가령, 간격)이 크다. 예를 들어, 실질적으로 수직인 필라(360)의 하부 위의 한 쌍의 제어 게이트(390)의 높이가 클수록, 상기 한 쌍의 제어 게이트(390)의 차례로 인접한 제어 게이트(390) 사이의 유전체(320)의 두께가 크다.
다시 말해서, 필라(360)의 하부 위 유전체(320)의 높이가 클수록, 유전체(320)의 두께가 크다. 예를 들어, 필라(360)의 하부로부터 유전체(320)의 거리가 증가함에 따라, 차례로 인접한 제어 게이트 사이의 유전체(320)의 두께가 증가한다. 다른 실시예의 경우, 유전체(320)의 두께가 스텝 함수로 증가하는 경우, 차례로 인접한 제어 게이트(390) 사이의 거리, 따라서, 차례로 인접한 메모리 셀(388)들 사이의 거리가, 필라(360)의 하부로부터 차례로 인접한 제어 게이트(390)의 거리, 따라서, 차례로 인접한 메모리 셀(388)의 거리의 스텝 함수로 증가한다.
일부 실시예의 경우, 서로 다른 높이에서 유전체(320)의 두께 사이의 차이가, 예를 들어, 유전체(320)의 중심에서, 유전체(320)의 내측 반경 사이의 차이에 직접 비례하거나 실질적으로 동일할 수 있다. 예를 들어, 유전체(3201, 3203)의 두께 사이의 차이는 r3-r1과 실질적으로 동일하거나 직접 비례할 수 있고, 이때, 도 3에 도시되는 바와 같이, r3는 유전체(3203)의 중심에서의 유전체(3203)의 내측 반경이고, r1은 도 3에 도시되는 바와 같이, 유전체(3201)의 중심에서 유전체(3201)의 내측 반경이다.
메모리 셀(388)을 지닌 메모리 셀(388)의 스트링의 실질적으로 수직인 부분의 하부로부터 메모리 셀(388)의 거리(가령, 하부 위에서 메모리 셀(388)의 높이)가 증가함에 따라, 제어 게이트(390)의 두께, 따라서, 메모리 셀(388)의 대응하는 워드라인의 두께가 증가한다. 즉, 실질적으로 수직인 필라(360) 상에서 메모리 셀(388)의 높이, 따라서, 상기 메모리 셀(388)의 제어 게이트(390)의 높이가 클수록, 상기 메모리 셀(388)의 제어 게이트(390)의 두께가 크다. 달리 말하자면, 실질적으로 수직인 필라(360)의 하부 위의, 메모리 셀(388)의 높이, 따라서, 제어 게이트(390)의 높이가 클수록, 메모리 셀(388)의 제어 게이트(390)의 두께가 크다.
일부 실시예의 경우, 서로 다른 높이에서 제어 게이트(390)의 두께 사이의 차이는 가령, 제어 게이트(390)의 중심에서, 해당 제어 게이트(390)의 내측 반경 사이의 차이와 실질적으로 동일하거나 정비례할 수 있다. 예를 들어, 제어 게이트(3906, 3909)의 두께 사이의 차이는 r9-r6와 실질적으로 동일하거나 정비례할 수 있고, 이때, 도 3E에 도시되는 바와 같이, r9는 제어 게이트(3909)의 중심에서 제어 게이트(3909)의 내측 반경이고, r6는 제어 게이트(3906)의 중심에서 제어 게이트(3906)의 내측 반경이다.
메모리 셀(388)의 스트링이 형성되는 필라(360)의 하부와 메모리 셀(388)의 스트링의 하부 위의 높이를 증가시킬 때 유전체(320)의 두께 증가와 제어 게이트(390)의 두께 증가 모두는 메모리 셀(388)의 스트링의 하부와 필라(360)의 하부 위의 높이를 증가시키면서, 제어 게이트 내에서, 따라서, 워드 라인 내에서 리치(P300)를 증가시킨다. 제어 게이트, 따라서, 워드 라인의 피치(P)는 차례로 인접한 제어 게이트(가령, 워드 라인) 사이의 중심간 거리로 규정될 수 있다. 도 3E의 예에서, 제어 게이트(3901, 3902) 사이와, 제어 게이트(39010, 3909) 사이의 제어 게이트 피치(P300 ,4)는 제어 게이트(3902, 3903) 사이와 제어 게이트(3909, 3908) 사이의 제어 게이트 피치(P300 ,3)보다 크고, 제어 게이트(3903, 3904) 사이와, 제어 게이트(3908, 3907) 사이의 제어 게이트 피치(P300 ,3)는 제어 게이트(3903, 3904) 사이와 제어 게이트(3908, 3907) 사이의 제어 게이트 피치(P300 ,2)보다 크며, 제어 게이트(39014, 39025) 사이와, 제어 게이트(390107, 39096) 사이의 제어 게이트 피치(P300 ,2)는 제어 게이트(39024, 39035) 사이와 제어 게이트(39097, 39086) 사이의 제어 게이트 피치(P300 ,1)보다 크다(도 3 참조).
차례로 인접한 메모리 셀(388)의 차례로 인접한 제어 게이트(390) 사이의 거리 증가와, 필라 위의 높이를 갖는 제어 게이트(390)의 두께 증가로 인한, 필라(360) 하부 위의 높이를 갖는 제어 게이트 피치의 증가는, 필라 하부 위의 높이 증가와 함께 전하 저장 구조 및 필라의 반경 증가로 인해, 메모리 셀의 프로그래밍 속도 감소를 보상하도록 작용할 수 있고, 필라 하부 위의 높이 증가와 함께 셀간 간섭 증가를 보상하도록 작용할 수 있다.
일부 실시예의 경우, 소스 선택 게이트(385) 위의 유전체(374) 위에, 필라(3801)에 인접한 유전체(378)의 상측 단부 위에, 그리고, 필라(3801)의 상측 표면 위에, 그리고 따라서 소스 선택 게이트(385) 위에, 소스 라인(391)이 하나 이상의 전도 물질로부터 형성될 수 있다. 예를 들어, 소스 라인(391)은 필라(3801)의 상측 표면과 전기적으로 연결될 수 있고, 가령, 물리적으로 직접 접촉할 수 있다. 따라서, 소스 라인(391)은 필라(3801)를 통해 소스 선택 게이트(385)에 전기적으로 연결되고, 따라서, 소스 선택 게이트(385)에 의해 메모리 셀(388)의 스트링의 단부에 선택적으로 전기적 연결된다. 예를 들어, 소스 선택 게이트(385)는 필라(3601)에 인접한 스트링의 제 1 실질적으로 수직인 부분의 상측 단부에 소스 라인(391)을 선택적으로 전기적 연결할 수 있다. 즉, 소스 선택 게이트(385)는 필라(3601)에 인접한 스트링의 제 1 실질적으로 수직인 부분의 상측 단부에 위치한, 메모리 셀(3881)에 소스 라인(391)을 선택적으로 전기적 연결할 수 있다.
소스 선택 게이트(385) 및 드레인 선택 게이트(386) 각각 위의 유전체(374) 위에, 필라(3802)에 각각 인접한 유전체(378)의 상측 단부 위에, 필라(3802)의 상측 단부 위에, 소스 라인(391) 위에, 그리고 따라서, 소스 선택 게이트(385) 및 드레인 선택 게이트(386) 위에, 유전체(392)가 형성될 수 있다. 유전체(392)는 하나 이상의 유전 물질로 형성되는 것이 일반적이다. 예를 들어, 유전체(392)는 옥사이드, 가령, 실리콘 옥사이드, 옥시나이트라이드, 가령, 실리콘 옥시나이트라이드, 등으로부터 형성될 수 있다.
그 후, 필라(3802)와 전기적으로, 예를 들어, 물리적으로, 접촉하도록, 하나 이상의 전도 물질로부터 유전체(392)를 통해 접촉부(393)가 형성될 수 있다. 접촉부(393)와 전기적으로, 예를 들어, 물리적으로, 접촉하도록, 유전체(392) 및 접촉부(393) 위에 금속(가령, 알루미늄, 구리, 등)과 같은 하나 이상의 전도 물질로부터 비트 라인(394)과 같은 데이터 라인이 형성될 수 있다. 접촉부(393)는 비트 라인(394)을 필라(3802)에 전기적으로 연결하고, 필라(3802)는 접촉부(393), 따라서, 비트 라인(394)를 드레인 선택 게이트(386)에 전기적으로 연결한다.
드레인 선택 게이트(386)는 메모리 셀(388)의 스트링의 대향 단부에 비트 라인(394)을 선택적으로 전기적 연결한다. 예를 들어, 드레인 선택 게이트(386)는 필라(3602)에 인접한 스트링의 제 2 실질적으로 수직인 부분의 상측 단부에 비트 라인(394)을 선택적으로 전기적 연결할 수 있다. 즉, 드레인 선택 게이트(386)는 필라(3602)에 인접한 스트링의 제 2 실질적으로 수직인 부분의 상측 단부에 위치한 메모리 셀(38810)에 비트 라인(394)을 선택적으로 전기적 연결할 수 있다.
도 4는, 예를 들어, 도 2의 메모리 어레이(204)의 일부분으로, 메모리 어레이(400)의 일부분의 단면도다. 유사한(가령, 동일한) 구성요소를 표시하기 위해 도 4 및 도 3A-3E에서 공통 도면부호가 사용된다. 도 4의 구조는 유전체(370) 아래에 위치한 도 3E의 구조의 부분에 대응하고, 따라서, 메모리 셀(488)의 스트링에 초점을 맞춘다. 도 3E와 연계하여 상술한 바와 같이, 선택 게이트(385)와 같은 선택 게이트, 드레인 게이트(386)와 같은 드레인 선택 게이트, 소스 라인(391)과 같은 소스 라인, 비트 라인(394)과 같은 데이터 라인, 필라(380)와 같은 반도체 필라, 필라에 인접한 유전체(378)와 같은 유전체를 포함하는, 필라(360) 위의 도 3E의 구조가 도 4의 구조 위에 형성될 수 있다.
도 4의 구조는 도 3A-3E와 연계하여 앞서 설명한 바와 같이 실질적으로 형성되고, 교번하는 유전체(420) 및 전도체(430)가 도 3B의 교번하는 유전체(320) 및 전도체(330) 대신에 유전체(381) 위에 형성된다. 유전체(420) 및 전도체(430)는 유전체(320) 및 전도체(330)와 동일한 물질 가이드라인을 각각 따를 수 있다.
유전체(318) 위의 각자의 전도체(430)의 높이가 증가함에 따라 증가하는 각자의 전도체(430)의 두께 대신에, 도 3B의 각자의 전도체(330)의 두께에서처럼, 각자의 전도체(430)의 두께는 실질적으로 동일한 두께(가령, 동일한 두께)를 갖는다. 즉, 각자의 전도체(430)의 두께는 유전체(318) 위이 높이에 실질적으로 독립적(가령, 독립적)이다.
유전체(318)의 상측 표면으로부터 각자의 유전체(420)의 거리(가령, 상측 표면 위의 각자의 유전체(420)의 높이)가 증가함에 따라, 각자의 유전체(420)의 두께가 증가한다. 즉, 유전체(318)의 상측 표면 위의 개별 유전체(420)의 높이가 클수록, 해당 개별 유전체(420)의 두께가 크다(도 4 참조).
전도체(4301-4305)의 각각의 두께(t400 , c1-t400 , c5)는 실질적으로 동일하다(가령, 동일하다). 유전체(4204)의 두께(t400 , d4)는 유전체(4203)의 두께(t400 , d3)보다 크다. 유전체(4203)의 두께(t400 , d3)는 유전체(4202)의 두께(t400 , d2)보다 크다. 유전체(4202)의 두께(t400 , d2)는 유전체(4201)의 두께(t400 , d1)보다 크다. 유전체(318)의 두께는 유전체(4201)의 두께(t400 , d1)보다 크거나, 작거나, 동일할 수 있다.
유전체(384)는 메모리 셀(488)의 어느 한 측부에 직렬 연결된 메모리 셀의 스트링(가령, NAND 스트링)의 일부분을 형성한다. 예를 들어, 필라(3601)에 인접하게(예를 들어, 필라(3601) 상에) 형성되는 직렬 연결된 메모리 셀(4881-4885)은 스트링의 제 1 부분을 형성할 수 있고, 필라(3602)에 인접하게(가령, 필라(3602) 상에) 형성되는 직렬 연결된 메모리 셀(4886-48810)이 스트링의 제 2 부분을 형성할 수 있다.
반도체 구조(355)(가령, 필라(3601, 3602)에 대응하는 부분과, 필라(3601, 3602)에 연결되는 전도체(310) 내의 부분, 가령, 실질적으로 수평인 부분)는 메모리 셀(4881-48810)의 채널 영역을 형성하고, 메모리 셀(4881-48810)들을 직렬로 전기적으로 연결한다. 즉, 메모리 셀(488)의 스트링의 작동 중, 반도체 구조(355) 내에 전도 채널이 형성될 수 있다. 필라(3601, 3602)에 연결되는 전도체(310) 내의 부분(가령, 실질적으로 수평인 부분)은, 전도체(310)에 적절한 바이어스를 인가할 때, 직렬 연결된 메모리 셀(488)의 스트링의 제 1 부분을 직렬 연결된 메모리 셀(488)의 스트링의 제 2 부분에 전기적으로 연결시킨다.
각각의 메모리 셀(488)은 도 4에 도시되는 바와 같이, 반도체 구조(355)의 일부분을 채널 영역으로 포함하고, 반도체 구조(355)의 일부분에 인접한, 그리고 제어 게이트(490)에 의해 교차되는, 전하 저장 구조(350)의 일부분을 포함하며, 전하 저장 구조(350)의 일부분에 인접한, 워드 라인과 같은 액세스 라인의(가령, ~에 연결되는) 일부분으로, 상기 제어 게이트(490)를 포함한다. 예를 들어, 메모리 셀(4881-4885)은 필라(3601)에 인접한 전하 저장 구조(350)의 일부분과, 제어 게이트(4901-4905)의 교차점에 각각 형성될 수 있고, 메모리 셀(4886-48810)은 필라(3602)에 인접한 전하 저장 구조(350)의 일부분과 제어 게이트(4906-49010)의 교차점에 각각 형성될 수 있다.
개구부(382)는 전도체(4301)를 제어 게이트(4905, 4906)로, 전도체(4302)를 제어 게이트(4904, 4907)로, 전도체(4303)를 제어 게이트(4903, 4908)로, 전도체(4304)를 제어 게이트(4902, 4909)로, 전도체(4305)를 제어 게이트(4901, 49010)로 분리시킨다. 개구부(382) 내의 유전체(384)는 필라(3601)에 인접한, 제어 게이트(490), 따라서, 메모리 셀(488)을, 필라(4602)에 인접한 제어 게이트(490)로부터, 따라서, 메모리 셀(488)로부터 전기적으로 고립시켜서, 따라서, 각자의 필라(3601, 3602)에 인접한 메모리 셀(488)은 반도체 구조(355)에 의해 전기적으로 연결된다.
제어 게이트(4901, 49010)는 전도체(4305)로부터 형성되고, 따라서, 실질적으로 두께(가령, 두께)(t400 , c5)를 갖는다. 제어 게이트(4902, 4909)는 전도체(4304)로부터 형성되고, 따라서, 실질적으로 두께(가령, 두께)(t400 , c4)를 갖는다. 제어 게이트(4903, 4908)는 전도체(4303)로부터 형성되고, 따라서, 실질적으로 두께(가령, 두께)(t400 , c3)를 갖는다. 제어 게이트(4904, 4907)는 전도체(4302)로부터 형성되고, 따라서, 실질적으로 두께(가령, 두께)(t400 , c2)를 갖는다. 제어 게이트(4905, 4906)는 전도체(4305)로부터 형성되고, 따라서, 실질적으로 두께(가령, 두께)(t400 , c1)를 갖는다.
전도체(4301-4305) 각각의 두께(t400 , c1-t400 , c5)가 실질적으로 동일(가령, 동일)하기 때문에, 제어 게이트(490)의 두께가 실질적으로 동일하다(가령, 동일하다). 이는 제어 게이트 두께가, 각자의 메모리 셀이 형성되는 위치에 인접한 필라(360)의 하부로부터 대응하는 메모리 셀의 거리에 실질적으로 독립적(가령, 독립적)임을 의미한다.
개구부(382) 및 그 내부에 형성되는 유전체(384)는 각각 필라(3601, 3602)에 인접한 전하 저장 구조(350)의 제 1 부분 및 제 2 부분에 각자 인접한 부분으로 각각의 유전체(4201-4204)를 분리시킨다. 유전체(420)의 일부분이 차례로 인접한 메모리 셀(488)의 차례로 인접한 제어 게이트(490) 사이에 삽입되고, 따라서, 각자의 유전체(420)의 두께는 차례로 인접한 제어 게이트(490) 사이의 거리(간격)에 대응한다.
유전체(4204)의 일부분이 차례로 인접한 제어 게이트(4901, 4902) 사이에 삽입되고, 유전체(4204)의 다른 일부분이 차례로 인접한 제어 게이트(4909, 49010) 사이에 삽입되며, 이는 차례로 인접한 제어 게이트(4901, 4902) 사이와, 차례로 인접한 제어 게이트(4909, 49010) 사이의 거리(가령, 간격)가 유전체(4204)의 실질적으로 두께(가령, 두께)(t400 , d4)임을 의미한다. 유전체(4203)의 일부분이 차례로 인접한 제어 게이트(4902, 4903) 사이에 삽입되고, 유전체(4204)의 다른 일부분이 차례로 인접한 제어 게이트(4908, 4909) 사이에 삽입되며, 이는 차례로 인접한 제어 게이트(4902, 4903) 사이와, 차례로 인접한 제어 게이트(4908, 4909) 사이의 거리(가령, 간격)가 유전체(4203)의 실질적으로 두께(가령, 두께)(t400 , d3)임을 의미한다. 유전체(4202)의 일부분이 차례로 인접한 제어 게이트(4903, 4904) 사이에 삽입되고, 유전체(4202)의 다른 일부분이 차례로 인접한 제어 게이트(4907, 4908) 사이에 삽입되며, 이는 차례로 인접한 제어 게이트(4903, 4904) 사이와, 차례로 인접한 제어 게이트(4907, 4908) 사이의 거리(가령, 간격)가 유전체(4202)의 실질적으로 두께(가령, 두께)(t400 , d2)임을 의미한다. 유전체(4201)의 일부분이 차례로 인접한 제어 게이트(4904, 4905) 사이에 삽입되고, 유전체(4202)의 다른 일부분이 차례로 인접한 제어 게이트(4906, 4907) 사이에 삽입되며, 이는 차례로 인접한 제어 게이트(4904, 4905) 사이와, 차례로 인접한 제어 게이트(4906, 4907) 사이의 거리(가령, 간격)가 유전체(4201)의 실질적으로 두께(가령, 두께)(t400 , d1)임을 의미한다.
각자의 유전체(420)가 위치하는 메모리 셀(488)의 스트링의 실질적으로 수직인 부분의 하부로부터 각자의 유전체(420)의 거리(가령, 수직 거리)(가령, 하부 위의 각자의 유전체(420)의 높이)가 증가함에 따라, 각자의 유전체(420)의 두께가 증가한다. 이는, 메모리 셀(488)의 스트링의 실질적으로 수직인 부분의 하부로부터, 차례로 인접한 제어 게이트(490)에 각각 대응하는 차례로 인접한 메모리 셀의 거리, 즉, 차례로 인접한 제어 게이트(490)의 거리(가령, 상기 하부로부터, 차례로 인접한 제어 게이트(490)에 각각 대응하는 차례로 인접한 메모리 셀(488)의 높이, 즉, 차례로 인접한 제어 게이트(490)의 높이)가 증가함에 따라, 사이의 유전체(420)로부터 나타나는, 차례로 인접한 제어 게이트(490) 사이의 거리, 따라서, 차례로 인접한 제어 게이트(490)에 각각 대응하는 차례로 인접한 메모리 셀(488) 사이의 거리가 증가한다. 즉, 실질적으로 수직인 필라(360) 상의 한 쌍의 차례로 인접한 메모리 셀(488)의 높이가 클수록, 상기 한 쌍의 차례로 인접한 메모리 셀(488)의 차례로 인접한 메모리 셀(488) 사이의, 유전체(420)의 두께, 따라서, 거리(가령, 간격)가 크다.
달리 말하자면, 실질적으로 수직인 필라(360)의 하부 위에서 한 쌍의 차례로 인접한 메모리 셀(488)의 높이가 클수록, 상기 한 쌍의 차례로 인접한 메모리 셀(488) 사이의, 유전체(420)의 두께, 따라서, 거리(가령, 간격)가 크다. 예를 들어, 실질적으로 수직인 필라(360)의 하부 위에서 한 쌍의 제어 게이트(490)의 높이가 클수록, 상기 한 쌍의 제어 게이트(490)의 차례로 인접한 제어 게이트(490) 사이의 유전체(420)의 두께가 크다.
다시 말해서, 필라(360) 하부 위의 유전체(420)의 높이가 클수록, 유전체(420)의 두께가 크다. 예를 들어, 차례로 인접한 제어 게이트 사이의 유전체(420)의 두께는, 필라(360)의 하부로부터 상기 유전체(420)의 거리가 증가함에 따라, 증가한다.
일부 실시예의 경우, 서로 다른 높이에서 유전체(420)의 두께 사이의 차이가, 가령, 유전체(420)의 중심에서, 상기 유전체(420)의 내측 반경 사이의 차이와 실질적으로 동일하거나, 정비례할 수 있다. 예를 들어, 유전체(4201, 4203)의 두께 사이의 차이는 r'3-r'1과 실질적으로 동일하거나 정비례하고, 이때, r'3는 유전체(4203)의 중심에서 유전체(4203)의 내측 반경이고, r'1은 유전체(4201)의 중심에서 유전체(4201)의 내측 반경이다(도 4 참조).
메모리 셀(488)의 스트링의 하부와, 메모리 셀(488)의 스트링이 형성되는 필라(360)의 하부 위의 높이를 증가시키면서 유전체(420)의 두께 증가는, 메모리 셀(488)의 스트링의 하부와 필라(360)의 하부 위의 높이를 증가시키면서 제어 게이트의, 따라서, 워드 라인의 피치(P400)를 증가시킨다. 도 4의 예에서, 제어 게이트(4901, 4902) 사이와 제어 게이트(49010, 4909) 사이의 제어 게이트 피치(P400 ,4)는 제어 게이트(4902, 4903) 사이와 제어 게이트(4909, 4908) 사이의 제어 게이트 피치(P400 ,3)보다 크고, 제어 게이트 피치(P400 ,3)는 제어 게이트(4903, 4904) 사이와 제어 게이트(4908, 4907) 사이의 제어 게이트 피치(P400 ,2)보다 크고, 제어 게이트 피치(P400 ,2)는 제어 게이트(4904, 4905) 사이와 제어 게이트(4907, 4906) 사이의 제어 게이트 피치(P400 ,1)보다 크다(도 4 참조).
메모리 셀(488)의 스트링의 하부로부터, 그리고, 필라(360)의 하부로부터 유전체(420)의 높이, 따라서, 차례로 인접한 메모리 셀(488)의 높이와 함께, 차례로 인접한 메모리 셀(488)의 차례로 인접한 제어 게이트(490) 사이의, 유전체(420)의 두께, 따라서, 거리를 증가시키는 것은, 필라 하부 위의 높이를 증가시킴과 함께 필라 및 전하-저장 구조의 반경 증가로 인해, 필라 하부 위의 메모리 셀의 높이와 함께 프로그래밍 속도의 감소와 같이, 필라의 하부 위의 높이 증가와 함께, 메모리 셀의 프로그래밍 성질의 차이를 보상하도록(가령, 차이를 감소시키도록) 작용할 수 있다. 이는 필라 하부 위의 높이 증가와 함께 필라 및 전하-저장 구조의 반경 증가로 인해, 필라 하부 위의 높이 증가와 연관된 셀간 간섭을 또한 보상할 수 있다(가령, 감소시킬 수 있다). 필라 하부 위의 높이와 함께 차례로 인접한 메모리 셀(488)의 차례로 인접한 제어 게이트(490) 사이의 거리 증가로 인해, 필라(360) 하부 위의 높이와 함께 제어 게이트 피치의 증가는, 필라 하부 위의 높이 증가와 함께 필라 및 전하 저장 구조의 반경 증가로 인해, 필라 하부 위의 높이 증가와 함께 셀-간 간섭 증가와 메모리 셀의 프로그래밍 속도 감소를 보상하도록 작용할 수 있다.
결 론
구체적 실시예들이 여기서 도시되고 설명되었으나, 동일한 용도를 달성하기 위해 연산된 임의의 배열이 앞서 도시되는 구체적 실시예를 대체할 수 있다는 것을 당 업자가 이해할 수 있을 것이다. 당 업자에게 실시예들의 많은 적응이 명백할 것이다. 따라서, 본 출원은 실시예의 임의의 적응예 또는 변형예를 커버하도록 의도된다.
Claims (44)
- 메모리 어레이에 있어서,
수직부를 포함하는 직렬-연결된 메모리 셀의 스트링을 포함하고,
상기 수직부의 일 단부에서 상기 메모리 셀들 중 인접한 메모리 셀들의 제어 게이트들 사이의 유전체의 두께는 상기 수직부의 대향 단부에서 상기 메모리 셀들 중 인접한 다른 메모리 셀들의 제어 게이트들 사이의 유전체의 두께보다 큰
메모리 어레이. - 제 1 항에 있어서,
상기 수직부의 차례로 인접한 메모리 셀들의 제어 게이트들 사이의 유전체의 두께가 상기 대향 단부로부터 상기 유전체의 거리의 스텝 함수로 증가하는
메모리 어레이. - 제 1 항에 있어서,
상기 대향 단부는 상기 수직부의 하부인
메모리 어레이. - 제 1 항에 있어서,
상기 수직부의 메모리 셀의 각자의 제어 게이트의 두께는, 상기 수직부의 대향 단부로부터 각자의 제어 게이트의 거리가 증가함에 따라, 증가하는
메모리 어레이. - 제 4 항에 있어서,
상기 수직부의 대향 단부로부터 서로 다른 거리에 있는 각자의 제어 게이트의 두께 사이의 차이는, 상기 제어 게이트의 내측 반경 사이의 차이와 동일하거나 정비례하는
메모리 어레이. - 제 4 항에 있어서,
직렬 연결된 메모리 셀의 스트링의 수직부는 제 1 수직부이고, 직렬 연결된 메모리 셀의 스트링은 제 2 수직부를 더 포함하며,
상기 제 2 수직부의 단부로부터 상기 제 2 수직부의 차례로 인접한 메모리 셀의 거리가 증가함에 따라, 상기 제 2 수직부의 차례로 인접한 메모리 셀 사이의 거리가 증가하는
메모리 어레이. - 제 6 항에 있어서,
상기 제 2 수직부의 단부로부터 상기 제 2 수직부의 메모리 셀의 각자의 제어 게이트의 거리가 증가함에 따라, 상기 제 2 수직부의 메모리 셀의 각자의 제어 게이트의 두께가 증가하는
메모리 어레이. - 제 6 항에 있어서,
상기 제 1 수직부의 상측 단부는 소스 라인에 선택적으로 연결되고,
상기 제 2 수직부의 상측 단부는 데이터 라인에 선택적으로 연결되는
메모리 어레이. - 삭제
- 제 1 항에 있어서,
상기 수직부의 일 단부에서 상기 메모리 셀들 중 인접한 메모리 셀들의 상기 제어 게이트들 사이의 상기 유전체의 두께와, 상기 수직부의 상기 대향 단부에서 상기 메모리 셀들 중 인접한 다른 메모리 셀들의 상기 제어 게이트들 사이의 상기 유전체의 두께 사이의 차이는, 상기 유전체들의 내측 반경 사이의 차이와 동일하거나 정비례하는
메모리 어레이. - 제 1 항에 있어서,
상기 수직부의 메모리 셀의 각자의 제어 게이트의 두께는 동일한 두께인
메모리 어레이. - 메모리 어레이에 있어서,
수직 필라와,
상기 수직 필라에 인접한 전하 저장 구조와,
상기 전하 저장 구조에 인접한 복수의 제어 게이트와,
상기 전하 저장 구조에 인접한 복수의 유전체를 포함하되,
상기 복수의 유전체 각각은 상기 복수의 제어 게이트의 차례로 인접한 제어 게이트 사이에 삽입되고,
메모리 셀의 직렬 연결 스트링의 일부분의 각각의 메모리 셀은 전하 저장 구조의 일부분과, 제어 게이트 중 각자의 제어 게이트를 포함하며,
상기 수직 필라의 일 단부에 있는 제어 게이트 중 인접 제어 게이트 사이의 유전체 중 각자의 유전체의 두께는, 상기 수직 필라의 대향 단부에 있는 제어 게이트 중 인접한 다른 제어 게이트 사이의 유전체 중 각자의 유전체의 두께보다 큰
메모리 어레이. - 제 12 항에 있어서,
상기 수직 필라의 대향 단부로부터 상기 유전체의 거리가 증가함에 따라, 상기 제어 게이트 중 차례로 인접한 제어 게이트 사이의 유전체 중 각자의 유전체의 두께가 증가하는
메모리 어레이. - 제 13 항에 있어서,
상기 수직 필라의 대향 단부로부터 각자의 제어 게이트의 거리가 증가함에 따라, 상기 제어 게이트 중 각자의 제어 게이트의 두께가 증가하는
메모리 어레이. - 제 12 항에 있어서,
상기 필라는 제 1 필라이고, 메모리 셀의 직렬 연결 스트링의 일부분은 메모리 셀의 직렬 연결 스트링의 제 1 부분이며, 상기 복수의 제어 게이트는 복수의 제 1 제어 게이트이고, 상기 복수의 유전체는 복수의 제 1 유전체이며, 상기 수직 필라에 인접한 전하 저장 구조는 전하 저장 구조의 제 1 부분이고, 상기 메모리 어레이는,
제 2 수직 필라와,
상기 제 2 수직 필라에 인접한 전하 저장 구조의 제 2 부분과,
상기 전하 저장 구조의 제 2 부분에 인접한 복수의 제 2 제어 게이트와,
상기 전하 저장 구조의 제 2 부분에 인접한 복수의 제 2 유전체를 더 포함하며,
상기 복수의 제 2 유전체 중 각자의 제 2 유전체는 상기 복수의 제 2 제어 게이트 중 차례로 인접한 제 2 제어 게이트 사이에 삽입되고,
메모리 셀의 직렬 연결 스트링의 제 2 부분의 각각의 메모리 셀은, 상기 제 2 제어 게이트 중 각자의 제어 게이트와 상기 전하 저장 구조의 제 2 부분의 일부분을 포함하며,
상기 제 2 수직 필라의 일 단부에서 상기 제 2 제어 게이트 중 인접한 제 2 제어 게이트 사이의 제 2 유전체 중 각자의 제 2 유전체의 두께가, 상기 제 2 수직 필라의 대향 단부에 있는 제 2 제어 게이트 중 인접한 다른 제 2 제어 게이트 사이의 제 2 유전체 중 각자의 제 2 유전체의 두께보다 큰
메모리 어레이. - 제 15 항에 있어서,
상기 제어 게이트 중 인접한 제어 게이트 사이의 제 2 유전체 중 각자의 제 2 유전체의 두께는, 상기 제 2 수직 필라의 대향 단부로부터 상기 제 2 유전체 중 각자의 제 2 유전체의 거리가 증가함에 따라, 증가하는
메모리 어레이. - 제 16 항에 있어서,
상기 제 2 제어 게이트 중 각자의 제 2 제어 게이트의 두께는, 상기 제 2 수직 필라의 대향 단부로부터 각자의 제 2 제어 게이트의 거리가 증가함에 따라, 증가하는
메모리 어레이. - 제 15 항에 있어서,
상기 제 1 및 제 2 필라는 각각 반도체 구조의 제 1 및 제 2 부분이고, 상기 제 1 필라의 일 단부 및 상기 제 2 필라의 일 단부는 상기 반도체 구조의 제 3 부분에 연결되는
메모리 어레이. - 제 18 항에 있어서,
상기 전하 저장 구조의 상기 제 1 및 제 2 부분은, 상기 반도체 구조의 제 3 부분에 인접한 전하 저장 구조의 제 3 부분에 의해 함께 연결되는
메모리 어레이. - 제 19 항에 있어서,
상기 전하 저장 구조의 제 3 부분과, 상기 반도체 구조의 제 3 부분은 전도체 내에 형성되는
메모리 어레이. - 제 20 항에 있어서,
상기 복수의 제 1 및 제 2 유전체와 상기 복수의 제 1 및 제 2 제어 게이트는 전도체 위에 위치하고, 상기 전도체는 제 3 유전체 위에 위치하며, 상기 제 3 유전체는 반도체 위에 위치하는
메모리 어레이. - 제 12 항에 있어서,
상기 필라 및 전하 저장 구조는 상기 필라의 일 단부로부터 상기 필라의 대향 단부 방향으로 가늘어지는
메모리 어레이. - 제 15 항에 있어서,
메모리 셀의 직렬 연결 스트링의 제 1 부분의 일 단부는 제 1 선택 게이트에 연결되고, 메모리 셀의 직렬 연결 스트링의 제 2 부분의 일 단부는 제 2 선택 게이트에 연결되는
메모리 어레이. - 제 23 항에 있어서,
상기 제 1 선택 게이트는 상기 제 1 필라의 일 단부에 위치하고, 상기 제 2 선택 게이트는 상기 제 2 필라의 일 단부에 위치하는
메모리 어레이. - 메모리 어레이 형성 방법에 있어서,
복수의 제어 게이트를 형성하는 단계와,
복수의 유전체를 형성하는 단계와 - 상기 제어 게이트들 및 상기 유전체들은 교번하여, 상기 복수의 유전체 중 각자의 유전체가 상기 복수의 제어 게이트 중 차례로 인접한 제어 게이트들 사이에 삽입됨 -,
상기 복수의 제어 게이트 및 상기 복수의 유전체에 인접한 전하 저장 구조를 형성하는 단계와,
상기 전하 저장 구조에 인접한 수직인 반도체 구조를 형성하는 단계를 포함하며,
메모리 셀의 직렬 연결 스트링의 일부분의 각각의 메모리 셀은 상기 제어 게이트 중 각자의 제어 게이트와, 상기 전하 저장 구조의 일부분을 포함하고,
메모리 셀들의 직렬 연결 스트링의 일부분의 일 단부에서 상기 메모리 셀들 중 인접하는 메모리 셀들의 제어 게이트들 사이의 유전체의 두께는, 메모리 셀들의 직렬 연결 스트링의 일부분의 대향 단부에서 상기 메모리 셀들 중 인접하는 다른 메모리 셀들의 제어 게이트들 사이의 유전체의 두께보다 큰
메모리 어레이 형성 방법. - 제 25 항에 있어서,
상기 복수의 제어 게이트 중 차례로 인접한 제어 게이트 사이의 거리는, 메모리 셀의 직렬 연결 스트링의 일부분의 대향 단부로부터 차례로 인접한 제어 게이트의 거리의 스텝 함수로 증가하는
메모리 어레이 형성 방법. - 제 25 항에 있어서,
상기 복수의 제어 게이트 중 차례로 인접한 제어 게이트 사이의 거리는, 메모리 셀의 직렬 연결 스트링의 일부분의 대향 단부로부터 차례로 인접한 제어 게이트의 거리가 증가함에 따라, 증가하는
메모리 어레이 형성 방법. - 제 27 항에 있어서,
복수의 제어 게이트를 형성하는 단계는, 메모리 셀의 직렬 연결 스트링의 일부분의 대향 단부로부터 각자의 제어 게이트의 거리가 증가함에 따라, 각자의 제어 게이트의 두께를 각자 증가시키는 복수의 제어 게이트를 형성하는 단계를 포함하는
메모리 어레이 형성 방법. - 제 25 항에 있어서,
상기 복수의 제어 게이트는 복수의 제 1 제어 게이트이고, 상기 복수의 제어 게이트에 인접한 전하 저장 구조는 전하 저장 구조의 제 1 부분이며, 상기 수직인 반도체 구조는 수직인 제 1 반도체 구조이고, 메모리 셀의 직렬 연결 스트링의 일부분은 메모리 셀의 직렬 연결 스트링의 제 1 부분이며, 상기 방법은,
복수의 제 2 제어 게이트를 형성하는 단계와,
상기 복수의 제 2 제어 게이트에 인접하게 상기 전하 저장 구조의 제 2 부분을 형성하는 단계와,
상기 전하 저장 구조의 제 2 부분에 인접하게 수직인 제 2 반도체 구조를 형성하는 단계를 더 포함하며,
메모리 셀의 직렬 연결 스트링의 제 2 부분의 각각의 메모리 셀은 상기 제 2 제어 게이트 중 각자의 제어 게이트와, 상기 전하 저장 구조의 제 2 부분 중 일부분을 포함하며,
메모리 셀의 직렬 연결 스트링의 제 2 부분의 일 단부에 있는 제 2 제어 게이트 중 각자의 제어 게이트 사이의 거리는, 메모리 셀의 직렬 연결 스트링의 제 2 부분의 대향 단부에서 상기 제 2 제어 게이트 중 인접한 다른 제 2 제어 게이트 사이의 거리보다 큰
메모리 어레이 형성 방법. - 제 29 항에 있어서,
상기 복수의 제 1 제어 게이트를 형성하는 단계와, 상기 복수의 제 2 제어 게이트를 형성하는 단계가, 동시에 이루어지고,
상기 전하 저장 구조의 제 1 부분을 형성하는 단계와, 상기 전하 저장 구조의 제 2 부분을 형성하는 단계가, 동시에 이루어지며,
수직인 제 1 반도체 구조를 형성하는 단계와, 수직인 제 2 반도체 구조를 형성하는 단계가, 동시에 이루어지는
메모리 어레이 형성 방법. - 제 29 항에 있어서,
상기 복수의 제 2 제어 게이트 중 차례로 인접한 제 2 제어 게이트 사이의 거리는, 메모리 셀의 직렬 연결 스트링의 제 2 부분의 대향 단부로부터 메모리 셀의 직렬 연결 스트링의 제 2 부분의 차례로 인접한 메모리 셀의 거리가 증가함에 따라, 증가하는
메모리 어레이 형성 방법. - 제 31 항에 있어서,
복수의 제 2 제어 게이트를 형성하는 단계는, 메모리 셀의 직렬 연결 스트링의 제 2 부분의 대향 단부로부터 각자의 제 2 제어 게이트의 거리가 증가함에 따라 각자 두께를 증가시키는 복수의 제 2 제어 게이트를 형성하는 단계를 포함하는
메모리 어레이 형성 방법. - 제 29 항에 있어서,
수직인 상기 제 1 및 제 2 수직 반도체 구조를 서로 연결되도록 형성하는 단계를 더 포함하는
메모리 어레이 형성 방법. - 제 29 항에 있어서,
상기 전하 저장 구조의 상기 제 1 및 제 2 부분을 함께 연결되도록 형성하는 단계를 더 포함하는
메모리 어레이 형성 방법. - 메모리 어레이 형성 방법에 있어서,
복수의 제어 게이트를 형성하는 단계와,
복수의 유전체를 형성하는 단계 - 상기 제어 게이트 및 유전체는 교번하여, 상기 복수의 유전체 중 각자의 유전체가 상기 복수의 제어 게이트 중 차례로 인접한 제어 게이트 사이에 삽입됨 - 와,
상기 복수의 제어 게이트 및 상기 복수의 유전체에 인접하게 전하 저장 구조를 형성하는 단계와,
상기 전하 저장 구조에 인접하게 수직 필라를 형성하는 단계를 포함하되,
메모리 셀의 직렬 연결 스트링의 일부분의 각각의 메모리 셀은 상기 제어 게이트 중 각자의 제어 게이트와, 상기 전하 저장 구조의 일부분을 포함하고,
상기 필라의 일 단부에서 상기 복수의 제어 게이트 중 차례로 인접한 제어 게이트 사이에 삽입되는 복수의 유전체 중 각자의 유전체의 두께는, 상기 필라의 대향 단부에서 상기 제어 게이트의 차례로 인접한 다른 제어 게이트 사이에 삽입되는 복수의 유전체 중 다른 각자의 제어 게이트의 두께보다 큰
메모리 어레이 형성 방법. - 제 35 항에 있어서,
상기 필라의 대향 단부 위의 상기 유전체 중 각자의 유전체의 높이가 클수록, 상기 유전체의 두께가 큰
메모리 어레이 형성 방법. - 제 36 항에 있어서,
싱기 필라의 대향 단부 위의 상기 제어 게이트 중 각자의 제어 게이트의 높이가 클수록, 상기 제어 게이트의 두께가 크도록, 상기 복수의 제어 게이트를 형성하는 단계를 더 포함하는
메모리 어레이 형성 방법. - 메모리 어레이 형성 방법에 있어서,
제 1 희생 물질을 포함하는 제 1 전도체를 반도체 위에 형성하는 단계와,
상기 제 1 전도체 및 상기 제 1 희생 물질 위에 제 1 유전체를 형성하는 단계와,
상기 제 1 유전체 위에 복수의 제 2 전도체 및 복수의 제 2 유전체를 형성하는 단계 - 상기 복수의 제 2 유전체 중 각자의 제 2 유전체가 상기 복수의 제 2 전도체 중 차례로 인접한 제 2 전도체 사이에 삽입되도록, 상기 복수의 제 2 전도체 중 제 2 전도체와 상기 복수의 제 2 유전체 중 제 2 유전체가 교번함 - 와,
상기 복수의 제 2 전도체, 상기 복수의 제 2 유전체, 및 상기 제 1 유전체를 통해, 상기 제 1 희생 물질 상에서, 또는 상기 제 1 희생 물질 내에서 중단되는, 제 1 및 제 2 수직 개구부를 형성하는 단계와,
제 3 개구부를 형성하도록 상기 제 1 전도체로부터 상기 제 1 희생 물질을 제거하는 단계와,
상기 제 1 및 제 2 수직 개구부와, 상기 제 3 개구부 내에, 수직인 제 1 및 제 2 부분을 갖는 전하 저장 구조를 형성하는 단계와,
상기 전하 저장 구조에 인접하게 상기 제 3 개구부의 나머지 부분 내에 반도체 구조를 형성하는 단계 - 상기 반도체 구조는 상기 전하 저장 구조의 상기 수직인 제 1 및 제 2 부분에 각각 인접하게 수직인 제 1 및 제 2 부분을 가짐 - 를 포함하며,
직렬 연결 메모리 셀의 스트링의 제 1 부분의 각각의 메모리 셀은, 상기 복수의 제 2 전도체 중 각자의 제 2 전도체와, 상기 전하 저장 구조의 수직인 제 1 부분의 교차점에 형성되고,
직렬 연결 메모리 셀의 스트링의 제 2 부분의 각각의 메모리 셀은, 상기 복수의 제 2 전도체 중 각자의 제 2 전도체와, 상기 전하 저장 구조의 수직인 제 2 부분의 교차점에 형성되며,
직렬 연결 메모리 셀의 스트링의 제 1 부분의 일 단부에서 상기 복수의 제 2 유전체 중 각자의 제 2 유전체의 두께는, 직렬 연결 메모리 셀의 스트링의 제 1 부분의 대향 단부에서 상기 복수의 제 2 유전체 중 다른 각자의 제 2 유전체의 두께보다 큰
메모리 어레이 형성 방법. - 제 38 항에 있어서,
상기 제 1 전도체로부터 상기 제 1 희생 물질을 제거하기 전에, 상기 제 1 수직 개구부 및 제 2 수직 개구부 내에 제 2 희생 물질을 형성하는 단계를 더 포함하고,
상기 제 3 개구부를 형성하는 단계는 상기 제 1 및 제 2 수직 개구부로부터 상기 제 2 희생 물질을 제거하는 단계를 더 포함하는
메모리 어레이 형성 방법. - 제 38 항에 있어서,
직렬 연결 메모리 셀의 스트링의 제 2 부분의 일 단부에서 상기 복수의 제 2 유전체 중 각자의 제 2 유전체의 두께는, 직렬 연결 메모리 셀의 제 2 부분의 대향 단부에서 상기 복수의 제 2 유전체 중 다른 각자의 유전체의 두께보다 큰
메모리 어레이 형성 방법. - 제 38 항에 있어서,
상기 제 1 유전체 위의 상기 복수의 제 2 유전체 중 각자의 제 2 유전체의 높이가 클수록, 상기 제 2 유전체의 두께가 큰
메모리 어레이 형성 방법. - 제 41 항에 있어서,
상기 제 1 유전체 위의 복수의 제 2 전도체 중 각자의 제 2 전도체의 높이가 클수록, 상기 제 2 전도체의 두께가 크도록, 상기 복수의 제 2 전도체를 형성하는 단계를 더 포함하는
메모리 어레이 형성 방법. - 제 38 항에 있어서,
상기 전하 저장 구조의 상기 수직인 제 1 부분 및 제 2 부분과, 상기 반도체 구조의 상기 수직인 제 1 부분 및 제 2 부분을, 상기 제 1 전도체를 향한 방향으로 가늘어지도록 형성하는 단계를 더 포함하는
메모리 어레이 형성 방법. - 제 38 항에 있어서,
상기 제 3 개구부 내에 전하 저장 구조를 형성하는 단계는, 상기 전하 저장 구조의 수직인 제 1 및 제 2 부분에 연결되는 상기 제 1 전도체 내에 제 3 부분을 형성하는 단계를 더 포함하고,
상기 전하 저장 구조에 인접하게 상기 제 3 개구부의 나머지 부분 내에 상기 반도체 구조를 형성하는 단계는, 상기 전하 저장 구조의 제 3 부분에 인접하게 상기 제 1 전도체 내에 제 3 부분을 형성하는 단계를 포함하며,
상기 반도체 구조의 제 3 부분은 상기 반도체 구조의 수직인 제 1 및 제 2 부분에 연결되는
메모리 어레이 형성 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/903,264 US8378412B2 (en) | 2010-10-13 | 2010-10-13 | Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof |
| US12/903,264 | 2010-10-13 | ||
| PCT/US2011/052703 WO2012050779A2 (en) | 2010-10-13 | 2011-09-22 | Memory arrays having different substantially vertical distances between adjacent memory cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130094832A KR20130094832A (ko) | 2013-08-26 |
| KR101456811B1 true KR101456811B1 (ko) | 2014-10-31 |
Family
ID=45933399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137011926A KR101456811B1 (ko) | 2010-10-13 | 2011-09-22 | 인접 메모리 셀 사이의 서로 다른 실질적 수직 거리를 갖는 메모리 어레이 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8378412B2 (ko) |
| KR (1) | KR101456811B1 (ko) |
| WO (1) | WO2012050779A2 (ko) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101137929B1 (ko) * | 2010-05-31 | 2012-05-09 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US8237213B2 (en) * | 2010-07-15 | 2012-08-07 | Micron Technology, Inc. | Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof |
| US8692313B2 (en) * | 2011-04-29 | 2014-04-08 | SK Hynix Inc. | Non-volatile memory device and method for fabricating the same |
| KR20140048653A (ko) * | 2012-10-16 | 2014-04-24 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9076824B2 (en) | 2012-11-02 | 2015-07-07 | Micron Technology, Inc. | Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods |
| KR102108879B1 (ko) | 2013-03-14 | 2020-05-11 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| US20140362642A1 (en) * | 2013-06-05 | 2014-12-11 | Sandisk Technologies Inc. | 3D Non-Volatile Memory With Control Gate Length Based On Memory Hole Diameter |
| US8982626B2 (en) | 2013-06-05 | 2015-03-17 | Sandisk Technologies Inc. | Program and read operations for 3D non-volatile memory based on memory hole diameter |
| KR102130558B1 (ko) | 2013-09-02 | 2020-07-07 | 삼성전자주식회사 | 반도체 장치 |
| KR20150047823A (ko) * | 2013-10-25 | 2015-05-06 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR20150067879A (ko) | 2013-12-10 | 2015-06-19 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR101622036B1 (ko) * | 2014-01-28 | 2016-05-19 | 한양대학교 산학협력단 | 서로 다른 특성을 갖는 전극층 및/또는 층간 절연층을 이용하는 3차원 플래시 메모리 |
| JP2015176910A (ja) * | 2014-03-13 | 2015-10-05 | 株式会社東芝 | 半導体メモリ |
| US9177966B1 (en) * | 2014-07-08 | 2015-11-03 | Sandisk Technologies Inc. | Three dimensional NAND devices with air gap or low-k core |
| US9917096B2 (en) * | 2014-09-10 | 2018-03-13 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| US9659958B2 (en) | 2015-10-13 | 2017-05-23 | Samsung Elctronics Co., Ltd. | Three-dimensional semiconductor memory device |
| US10128262B2 (en) | 2015-12-26 | 2018-11-13 | Intel Corporation | Vertical memory having varying storage cell design through the storage cell stack |
| US9741737B1 (en) * | 2016-04-15 | 2017-08-22 | Micron Technology, Inc. | Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material |
| KR102512819B1 (ko) | 2016-04-19 | 2023-03-23 | 삼성전자주식회사 | 딜레이 코드를 발생하는 전압 모니터 |
| US10134752B2 (en) | 2016-06-22 | 2018-11-20 | Samsung Electronics Co., Ltd. | Memory device |
| US9728266B1 (en) | 2016-07-08 | 2017-08-08 | Micron Technology, Inc. | Memory device including multiple select gates and different bias conditions |
| US9865311B1 (en) | 2016-07-08 | 2018-01-09 | Micron Technology, Inc. | Memory device including current generator plate |
| KR102630925B1 (ko) | 2016-09-09 | 2024-01-30 | 삼성전자주식회사 | 적층 구조체를 포함하는 반도체 소자 |
| TWI652804B (zh) | 2016-09-15 | 2019-03-01 | 東芝記憶體股份有限公司 | Semiconductor memory device |
| US9997462B2 (en) | 2016-10-28 | 2018-06-12 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| US11961564B2 (en) | 2017-12-22 | 2024-04-16 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with intermediate switching transistors and programming method |
| KR102467291B1 (ko) | 2017-12-22 | 2022-11-14 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 |
| KR102518371B1 (ko) | 2018-02-02 | 2023-04-05 | 삼성전자주식회사 | 수직형 메모리 장치 |
| US11721727B2 (en) * | 2018-12-17 | 2023-08-08 | Sandisk Technologies Llc | Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same |
| CN110349971A (zh) * | 2019-06-28 | 2019-10-18 | 长江存储科技有限责任公司 | 用于三维存储器的叠层结构、三维存储器及其制备方法 |
| CN110379817B (zh) * | 2019-06-28 | 2020-05-19 | 长江存储科技有限责任公司 | 用于三维存储器的叠层结构、三维存储器及其制备方法 |
| CN110265404B (zh) | 2019-06-28 | 2020-10-23 | 长江存储科技有限责任公司 | 用于三维存储器的叠层结构、三维存储器及其制备方法 |
| KR20210082976A (ko) * | 2019-12-26 | 2021-07-06 | 삼성전자주식회사 | 수직형 비휘발성 메모리 소자 및 그 제조방법 |
| JP2021118234A (ja) * | 2020-01-23 | 2021-08-10 | キオクシア株式会社 | 半導体記憶装置 |
| US11387245B2 (en) | 2020-04-17 | 2022-07-12 | Micron Technology, Inc. | Electronic devices including pillars in array regions and non-array regions, and related systems and methods |
| US11488975B2 (en) * | 2020-10-27 | 2022-11-01 | Sandisk Technologies Llc | Multi-tier three-dimensional memory device with nested contact via structures and methods for forming the same |
| KR20220059122A (ko) * | 2020-11-02 | 2022-05-10 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템 |
| US11476276B2 (en) * | 2020-11-24 | 2022-10-18 | Macronix International Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN112768463B (zh) * | 2021-01-11 | 2024-05-24 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100019310A1 (en) * | 2008-07-25 | 2010-01-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US20100078701A1 (en) * | 2008-09-30 | 2010-04-01 | Samsung Electronics Co., Ltd. | Three-dimensional microelectronic devices including repeating layer patterns of different thicknesses |
| KR20100067055A (ko) * | 2008-12-10 | 2010-06-18 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4772656B2 (ja) | 2006-12-21 | 2011-09-14 | 株式会社東芝 | 不揮発性半導体メモリ |
| KR101477690B1 (ko) * | 2008-04-03 | 2014-12-30 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| JP5230274B2 (ja) | 2008-06-02 | 2013-07-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR101539697B1 (ko) * | 2008-06-11 | 2015-07-27 | 삼성전자주식회사 | 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법 |
| JP5193796B2 (ja) | 2008-10-21 | 2013-05-08 | 株式会社東芝 | ３次元積層型不揮発性半導体メモリ |
| US8013389B2 (en) * | 2008-11-06 | 2011-09-06 | Samsung Electronics Co., Ltd. | Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices |
| KR101527192B1 (ko) | 2008-12-10 | 2015-06-10 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그의 제조방법 |
| KR101603731B1 (ko) * | 2009-09-29 | 2016-03-16 | 삼성전자주식회사 | 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법 |
-
2010
- 2010-10-13 US US12/903,264 patent/US8378412B2/en active Active
-
2011
- 2011-09-22 KR KR1020137011926A patent/KR101456811B1/ko active IP Right Grant
- 2011-09-22 WO PCT/US2011/052703 patent/WO2012050779A2/en active Application Filing
-
2013
- 2013-01-22 US US13/746,578 patent/US8951865B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100019310A1 (en) * | 2008-07-25 | 2010-01-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US20100078701A1 (en) * | 2008-09-30 | 2010-04-01 | Samsung Electronics Co., Ltd. | Three-dimensional microelectronic devices including repeating layer patterns of different thicknesses |
| KR20100067055A (ko) * | 2008-12-10 | 2010-06-18 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130137229A1 (en) | 2013-05-30 |
| WO2012050779A2 (en) | 2012-04-19 |
| US8951865B2 (en) | 2015-02-10 |
| WO2012050779A3 (en) | 2012-07-12 |
| KR20130094832A (ko) | 2013-08-26 |
| US8378412B2 (en) | 2013-02-19 |
| US20120091521A1 (en) | 2012-04-19 |
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| US20060043368A1 (en) | Flash cell structures and methods of formation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
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