CN110349971A - 用于三维存储器的叠层结构、三维存储器及其制备方法 - Google Patents

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Abstract

本发明提供一种用于三维存储器的叠层结构、三维存储器及其制备方法，包括上下交替叠置的牺牲层及栅间介质层；叠层结构内形成有沿叠层结构的厚度方向贯穿叠层结构的沟道通孔，沿叠层结构的厚度方向，沟道通孔各部分的宽度不尽相同；牺牲层的厚度与沟道通孔的宽度成正比。本发明的用于三维存储器的叠层结构中的牺牲层的厚度与沟道通孔的宽度成正比，可以弥补在叠层结构中形成的沟道通孔宽度不一致及沟道通孔形貌较差而带来的影响；基于本发明的三维存储器的叠层结构形成的三维存储器中，所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好。

Description

用于三维存储器的叠层结构、三维存储器及其制备方法
技术领域
本发明属于集成电路设计及制造技术领域，特别是涉及一种用于三维存储器的叠层结构、三维存储器及其制备方法。
背景技术
在现有的半导体工艺中，随着对存储器密度要求的不断提高，三维存储器中叠层结构的数量不断提高，在所述叠层结构中形成的沟道通孔(CH)的深宽比也越来越高。对于深宽比较高的沟道通孔，由于受到现有刻蚀工艺的限制，形成的沟道通孔的底部形貌较差，譬如，沟道通孔的底部的形貌会变形(distorition)或有条痕(striation)等缺陷，同时，形成的沟道通孔的宽度不一致，譬如，下部的宽度(CD)会小于沟道通孔的上部的宽度；而在现有的存储器中，沿所述叠层结构的厚度方向，叠层结构中的牺牲层的厚度是相同的。由于形成的沟道通孔存在上述缺陷，在所述沟道通孔内形成功能侧壁及沟道层之后，所述三维存储器中对应于沟道通孔宽度较小部分的存储单元相较于对应于沟道通孔宽度较大部分的存储单元编程(PGM)/擦除(ERS)速度较快，所述三维存储器中对应于沟道通孔宽度较小部分的存储单元读干扰较严重，擦除态耦合效应较差，所述三维存储器各部分的存储单元的特性不一致，导致所述三维存储器的阈值电压(Vt)分布较宽，从而影响所述三维存储器的性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于三维存储器的叠层结构、三维存储器及其制备方法，用于解决现有技术中三维存储器存在的对应于沟道通孔宽度较小部分的存储单元相较于对应于沟道通孔宽度较大部分的存储单元编程/擦除速度较快，对应于沟道通孔宽度较小部分的存储单元读干扰较严重，擦除态耦合效应较差，存储器各部分的存储单元的特性不一致，导致三维存储器的阈值电压分布较宽，从而影响所述三维存储器的性能等问题。
为实现上述目的及其他相关目的，本发明提供一种用于三维存储器的叠层结构，所述用于三维存储器的叠层结构包括包括上下交替叠置的牺牲层及栅间介质层；所述叠层结构内形成有沿所述叠层结构的厚度方向贯穿所述叠层结构的沟道通孔，沿所述叠层结构的厚度方向，所述沟道通孔各部分的宽度不尽相同；所述牺牲层的厚度与所述沟道通孔的宽度成正比。
可选地，所述沟道通孔下部的宽度小于所述沟道通孔上部的宽度。
可选地，位于所述叠层结构下部的所述牺牲层的厚度小于位于所述叠层结构上部的所述牺牲层的厚度，且位于所述叠层结构下部的各所述牺牲层的厚度相同，位于所述叠层结构上部的各层所述牺牲层的厚度相同。
可选地，位于所述叠层结构下部的所述牺牲层的厚度小于位于所述叠层结构上部的所述牺牲层的厚度，且位于所述叠层结构下部的所述牺牲层的厚度由下至上依次逐层递增。
可选地，位于所述叠层结构下部的所述牺牲层的厚度小于位于所述叠层结构上部的所述牺牲层的厚度，且位于所述叠层结构下部的所述牺牲层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述牺牲层，同一所述叠层单元内各所述牺牲层的的厚度相同，不同所述叠层单元内所述牺牲层的厚度由下至上依次递增。
可选地，位于所述叠层结构下部的所述牺牲层的厚度小于位于所述叠层结构上部的所述牺牲层的厚度，且位于所述叠层结构上部的所述牺牲层的厚度由上至下依次逐层递减。
可选地，位于所述叠层结构下部的所述牺牲层的厚度小于位于所述叠层结构上部的所述牺牲层的厚度，且位于所述叠层结构上部的所述牺牲层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述牺牲层，同一所述叠层单元内各所述牺牲层的的厚度相同，不同所述叠层单元内所述牺牲层的厚度由上至下依次递减。
可选地，所述沟道通孔上部的宽度小于所述沟道通孔下部的宽度。
可选地，位于所述叠层结构上部的所述牺牲层的厚度小于位于所述叠层结构下部的所述牺牲层的厚度，且位于所述叠层结构下部的各所述牺牲层的厚度相同，位于所述叠层结构上部的各层所述牺牲层的厚度相同。
可选地，位于所述叠层结构上部的所述牺牲层的厚度小于位于所述叠层结构下部的所述牺牲层的厚度，且位于所述叠层结构上部的所述牺牲层的厚度由上至下依次逐层递增。
可选地，位于所述叠层结构上部的所述牺牲层的厚度小于位于所述叠层结构下部的所述牺牲层的厚度，且位于所述叠层结构上部的所述牺牲层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述牺牲层，同一所述叠层单元内各所述牺牲层的的厚度相同，不同所述叠层单元内所述牺牲层的厚度由上至下依次递增。
可选地，位于所述叠层结构上部的所述牺牲层的厚度小于位于所述叠层结构下部的所述牺牲层的厚度，且位于所述叠层结构下部的所述牺牲层的厚度由下至上依次逐层递减。
可选地，位于所述叠层结构上部的所述牺牲层的厚度小于位于所述叠层结构下部的所述牺牲层的厚度，且位于所述叠层结构下部的所述牺牲层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述牺牲层，同一所述叠层单元内各所述牺牲层的的厚度相同，不同所述叠层单元内所述牺牲层的厚度由下至上依次递减。
可选地，沿所述叠层结构的厚度方向，所述沟道通孔的宽度由上至下依次递减。
可选地，所述牺牲层的厚度由上至下依次逐层递减。
可选地，沿所述叠层结构的厚度方向，所述沟道通孔的宽度由上至下依次递增。
可选地，所述牺牲层的厚度由上至下依次逐层递增。
可选地，所述沟道通孔包括收窄部，所述收窄部距离所述叠层结构的上表面及所述叠层结构的下表面均具有间距；所述收窄部的宽度小于所述沟道通孔其他部分的宽度。
可选地，与所述收窄部对应设置的所述牺牲层的厚度小于位于所述叠层结构中的其他所述牺牲层的厚度。
可选地，所述沟道通孔包括扩宽部，所述扩宽部距离所述叠层结构的上表面及所述叠层结构的下表面均具有间距；所述扩宽部的宽度大于所述沟道通孔其他部分的宽度。
可选地，与所述扩宽部对应设置的所述牺牲层的厚度大于位于所述叠层结构中的其他所述牺牲层的厚度。
本发明还提供一种用于三维存储器的叠层结构，所述用于三维存储器的叠层结构包括包括上下交替叠置的栅极层及栅间介质层；所述叠层结构内形成有沿所述叠层结构的厚度方向贯穿所述叠层结构的沟道通孔，沿所述叠层结构的厚度方向，所述沟道通孔各部分的宽度不尽相同；所述栅极层的厚度与所述沟道通孔的宽度成正比。
可选地，所述沟道通孔下部的宽度小于所述沟道通孔上部的宽度。
可选地，位于所述叠层结构下部的所述栅极层的厚度小于位于所述叠层结构上部的所述栅极层的厚度，且位于所述叠层结构下部的各所述栅极层的厚度相同，位于所述叠层结构上部的各层所述栅极层的厚度相同。
可选地，位于所述叠层结构下部的所述栅极层的厚度小于位于所述叠层结构上部的所述栅极层的厚度，且位于所述叠层结构下部的所述栅极层的厚度由下至上依次逐层递增。
可选地，位于所述叠层结构下部的所述栅极层的厚度小于位于所述叠层结构上部的所述栅极层的厚度，且位于所述叠层结构下部的所述栅极层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述栅极层，同一所述叠层单元内各所述栅极层的的厚度相同，不同所述叠层单元内所述栅极层的厚度由下至上依次递增。
可选地，位于所述叠层结构下部的所述栅极层的厚度小于位于所述叠层结构上部的所述栅极层的厚度，且位于所述叠层结构上部的所述栅极层的厚度由上至下依次逐层递减。
可选地，位于所述叠层结构下部的所述栅极层的厚度小于位于所述叠层结构上部的所述栅极层的厚度，且位于所述叠层结构上部的所述栅极层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述栅极层，同一所述叠层单元内各所述栅极层的的厚度相同，不同所述叠层单元内所述栅极层的厚度由上至下依次递减。
可选地，所述沟道通孔上部的宽度小于所述沟道通孔下部的宽度。
可选地，位于所述叠层结构上部的所述栅极层的厚度小于位于所述叠层结构下部的所述栅极层的厚度，且位于所述叠层结构下部的各所述栅极层的厚度相同，位于所述叠层结构上部的各层所述栅极层的厚度相同。
可选地，位于所述叠层结构上部的所述栅极层的厚度小于位于所述叠层结构下部的所述栅极层的厚度，且位于所述叠层结构上部的所述栅极层的厚度由上至下依次逐层递增。
可选地，位于所述叠层结构上部的所述栅极层的厚度小于位于所述叠层结构下部的所述栅极层的厚度，且位于所述叠层结构上部的所述栅极层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述栅极层，同一所述叠层单元内各所述栅极层的的厚度相同，不同所述叠层单元内所述栅极层的厚度由上至下依次递增。
可选地，位于所述叠层结构上部的所述栅极层的厚度小于位于所述叠层结构下部的所述栅极层的厚度，且位于所述叠层结构下部的所述栅极层的厚度由下至上依次逐层递减。
可选地，位于所述叠层结构上部的所述栅极层的厚度小于位于所述叠层结构下部的所述栅极层的厚度，且位于所述叠层结构下部的所述栅极层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述栅极层，同一所述叠层单元内各所述栅极层的的厚度相同，不同所述叠层单元内所述栅极层的厚度由下至上依次递减。
可选地，沿所述叠层结构的厚度方向，所述沟道通孔的宽度由上至下依次递减。
可选地，所述栅极层的厚度由上至下依次逐层递减。
可选地，沿所述叠层结构的厚度方向，所述沟道通孔的宽度由上至下依次递增。
可选地，所述栅极层的厚度由上至下依次逐层递增。
可选地，所述沟道通孔包括收窄部，所述收窄部距离所述叠层结构的上表面及所述叠层结构的下表面均具有间距；所述收窄部的宽度小于所述沟道通孔其他部分的宽度。
可选地，与所述收窄部对应设置的所述栅极层的厚度小于位于所述叠层结构中的其他所述栅极层的厚度。
可选地，所述沟道通孔包括扩宽部，所述扩宽部距离所述叠层结构的上表面及所述叠层结构的下表面均具有间距；所述扩宽部的宽度大于所述沟道通孔其他部分的宽度。
可选地，与所述扩宽部对应设置的所述栅极层的厚度大于位于所述叠层结构中的其他所述栅极层的厚度。
本发明还提供一种三维存储器，所述三维存储器包括：
半导体衬底；
如上述任一方案中所述的叠层结构，位于所述半导体衬底上；
外延层，位于所述沟道通孔的底部；
功能侧壁，位于所述沟道通孔的侧壁表面；及
沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述外延层的上表面。
可选地，所述功能侧壁包括：
阻挡层，位于所述沟道通孔的侧壁表面；
电荷捕获层，位于所述阻挡层的表面；及
隧穿层，位于所述电荷捕获层的表面。
可选地，所述功能侧壁包括：
阻挡层，位于所述沟道通孔的侧壁表面；
电荷捕获层，位于所述阻挡层的表面；及
隧穿层，位于所述电荷捕获层的表面。
本发明还提供一种三维存储器的制备方法，所述三维存储器的制备方法包括如下步骤：
提供半导体衬底；
于所述半导体衬底上形成如上述任一方案中所述的叠层结构；
于所述沟道通孔的底部形成外延层；
于所述沟道通孔的侧壁形成功能侧壁，并于所述功能侧壁的表面及所述外延层的上表面形成沟道层；
于所述叠层结构内形成栅极间隙；
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；及
于所述牺牲间隙内形成栅极层。
可选地，于所述沟道通孔的侧壁表面形成所述功能侧壁包括如下步骤：
于所述沟道通孔的侧壁表面形成阻挡层；
于所述阻挡层的表面形成电荷捕获层；及
于所述电荷捕获层的表面形成隧穿层。
如上所述，本发明的用于三维存储器的叠层结构、三维存储器及其制备方法，具有以下
有益效果：
本发明的用于三维存储器的叠层结构中的牺牲层的厚度与所述沟道通孔的宽度成正比，可以弥补在叠层结构中形成的沟道通孔宽度不一致及沟道通孔形貌较差而带来的影响；基于本发明的三维存储器的叠层结构形成的三维存储器中，所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口；
本发明的用于三维存储器的叠层结构中的栅极层的厚度与所述沟道通孔的宽度成正比，可以弥补在叠层结构中形成的沟道通孔宽度不一致及沟道通孔形貌较差而带来的影响；基于本发明的三维存储器的叠层结构形成的三维存储器中，所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口；
本发明的三维存储器中的叠层结构中的栅极层的厚度与沟道通孔的宽度成正比，可以弥补在叠层结构中形成的沟道通孔宽度不一致及沟道通孔形貌较差而带来的影响；所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口；
本发明的三维存储器的制备方法在半导体衬底上形成的叠层结构中的牺牲层的宽度与沟道通孔的宽度成正比，由于牺牲层的厚度决定了栅极层的厚度，可以使得最终形成的三维存储器中叠层结构下部的栅极层的厚度与沟道通孔的宽度成正比，可以弥补在叠层结构中形成的沟道通孔宽度不一致及沟道通孔形貌较差而带来的影响；所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口。
附图说明
图1显示为本发明实施例一中提供的沟槽通孔下部的宽度小于沟槽通孔上部的宽度的用于三维存储器的叠层结构的截面结构示意图。
图2至图4显示为不同示例对应的图1中A区域的放大示意图。
图5显示为本发明实施例一中提供的沟槽通孔的宽度由上至下依次递减的用于三维存储器的叠层结构的截面结构示意图。
图6显示为图5中A区域的放大示意图。
图7显示为本发明实施例一中提供的沟槽通孔包括收窄部的用于三维存储器的叠层结构的截面结构示意图。
图8显示为图7中A区域的放大示意图。
图9显示为本发明实施例一中提供的沟槽通孔包括扩宽部的用于三维存储器的叠层结构的截面结构示意图。
图10显示为图9中A区域的放大示意图。
图11显示为本发明实施例二中提供的沟槽通孔下部的宽度小于沟槽通孔上部的宽度的用于三维存储器的叠层结构的截面结构示意图。
图12至图14显示为不同示例对应的图11中A区域的放大示意图。
图15显示为本发明实施例二中提供的沟槽通孔的宽度由上至下依次递减的用于三维存储器的叠层结构的截面结构示意图。
图16显示为图15中A区域的放大示意图。
图17显示为本发明实施例二中提供的沟槽通孔包括收窄部的用于三维存储器的叠层结构的截面结构示意图。
图18显示为图17中A区域的放大示意图。
图19显示为本发明实施例二中提供的沟槽通孔包括扩宽部的用于三维存储器的叠层结构的截面结构示意图。
图20显示为图19中A区域的放大示意图。
图21显示为本发明实施例三中提供的三维存储器的制备方法的流程图。
图22至图23显示为本发明实施例三中提供的三维存储器的制备方法中步骤1)及步骤2)所得结构的局部截面结构示意图。
图24显示为本发明实施例三中提供的三维存储器的制备方法中步骤3)所得结构的局部截面结构示意图。
图25至图26显示为本发明实施例三中提供的三维存储器的制备方法中步骤4)所得结构的局部截面结构示意图。
图27显示为本发明实施例三中提供的三维存储器的制备方法中步骤6)所得结构的局部截面结构示意图。
图28显示为本发明实施例三中提供的三维存储器的制备方法中步骤7)所得结构的局部截面结构示意图；其中，图28亦为本发明实施例四中提供的一种三维存储器的局部截面结构示意图。
元件标号说明
11、12 叠层结构
111 牺牲层
112 栅间介质层
113、122 叠层单元
121 栅极层
13 半导体衬底
14 沟道通孔
141 收窄部
142 扩宽部
15 外延层
16 功能侧壁
161 阻挡层
162 电荷捕获层
163 隧穿层
17 沟道层
18 牺牲间隙
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种用于三维存储器的叠层结构11，所述用于三维存储器的叠层结构11包括上下交替叠置的牺牲层111及栅间介质层112；所述叠层结构11内形成有沿所述叠层结构11的厚度方向贯穿所述叠层结构11的沟道通孔14，沿所述叠层结构11的厚度方向，所述沟道通孔14各部分的宽度不尽相同；所述牺牲层的厚度与所述沟道通孔14的宽度成正比。
作为示例，可以沿所述叠层结构11的厚度方向由上至下将所述叠层结构11分为上部及下部，所述叠层结构11的上部占所述叠层结构11总厚度的比例可以根据实际需要进行设定；同样，所述叠层结构11的下部占所述叠层结构11总厚度的比例也可以根据实际需要进行设定。
在一示例中，所述叠层结构11的上部及下部可以以所述叠层结构11厚度方向的一半处作为分界点，即自所述叠层结构11的下表面向上至厚度为所述叠层结构11总厚度的一半的部分为所述叠层结构11的下部，所述叠层结构11的下部上方的部分即为所述叠层结构11的上部；亦即，所述叠层结构11的下部的厚度及所述叠层结构11的上部的厚度相同，均为所述叠层结构11的总厚度的一半。
在另一示例中，所述叠层结构11的下部的厚度可以小于等于所述叠层结构11的总厚度的1/3。
作为示例，所述栅间介质层112可以包括二氧化硅、低k二氧化硅层或碳氧化硅(SiCO)等等；所述牺牲层111可以包括氮化硅层、多晶硅层、碳层或有机物层。
在一示例中，如图1所示，所述沟道通孔14下部的宽度小于所述沟道通孔14上部的宽度。当所述沟道通孔14下部的宽度小于所述沟道通孔14上部的宽度时，可以为位于所述叠层结构11下部的所述牺牲层111的厚度小于位于所述叠层结构11上部的所述牺牲层111的厚度，且位于所述叠层结构11下部的各所述牺牲层111的厚度相同，位于所述叠层结构11上部的各层所述牺牲层111的厚度相同，如图2所示；也可以为位于所述叠层结构11下部的所述牺牲层111的厚度小于位于所述叠层结构11上部的所述牺牲层111的厚度，且位于所述叠层结构11下部的所述牺牲层111的厚度由下至上依次逐层递增，如图3所示；还可以为位于所述叠层结构11下部的所述牺牲层111的厚度小于位于所述叠层结构11上部的所述牺牲层111的厚度，且位于所述叠层结构11下部的所述牺牲层111及所述栅间介质层112构成若干个叠层单元113，各所述叠层单元113均包括若干层所述牺牲层111，同一所述叠层单元113内各所述牺牲层111的的厚度相同，不同所述叠层单元113内所述牺牲层111的厚度由下至上依次递增，如图4所示；还可以为位于所述叠层结构11下部的所述牺牲层111的厚度小于位于所述叠层结构11上部的所述牺牲层111的厚度，且位于所述叠层结构11上部的所述牺牲层111的厚度由上至下依次逐层递减；还可以为位于所述叠层结构11下部的所述牺牲层111的厚度小于位于所述叠层结构11上部的所述牺牲层111的厚度，且位于所述叠层结构11上部的所述牺牲层111及所述栅间介质层112构成若干个叠层单元113，各所述叠层单元113均包括若干层所述牺牲层111，同一所述叠层单元113内各所述牺牲层111的的厚度相同，不同所述叠层单元113内所述牺牲层111的厚度由上至下依次递减。
在另一示例中，所述沟道通孔14上部的宽度小于所述沟道通孔14下部的宽度。当所述沟道通孔14上部的宽度小于所述沟道通孔14下部的宽度时，可以为位于所述叠层结构11上部的所述牺牲层111的厚度小于位于所述叠层结构11下部的所述牺牲层111的厚度，且位于所述叠层结构11下部的各所述牺牲层111的厚度相同，位于所述叠层结构11上部的各层所述牺牲层111的厚度相同；也可以为位于所述叠层结构11上部的所述牺牲层111的厚度小于位于所述叠层结构11下部的所述牺牲层111的厚度，且位于所述叠层结构11上部的所述牺牲层111的厚度由上至下依次逐层递增；还可以为位于所述叠层结构11上部的所述牺牲层111的厚度小于位于所述叠层结构11下部的所述牺牲层111的厚度，且位于所述叠层结构11上部的所述牺牲层111及所述栅间介质层112构成若干个叠层单元113，各所述叠层单元112均包括若干层所述牺牲层111，同一所述叠层单元113内各所述牺牲层111的的厚度相同，不同所述叠层单元113内所述牺牲层111的厚度由上至下依次递增；还可以为位于所述叠层结构11上部的所述牺牲层111的厚度小于位于所述叠层结构11下部的所述牺牲层111的厚度，且位于所述叠层结构11下部的所述牺牲层111的厚度由下至上依次逐层递减；还可以为位于所述叠层结构11上部的所述牺牲层111的厚度小于位于所述叠层结构11下部的所述牺牲层111的厚度，且位于所述叠层结构11下部的所述牺牲层111及所述栅间介质层112构成若干个叠层单元113，各所述叠层单元113均包括若干层所述牺牲层111，同一所述叠层单元113内各所述牺牲层111的的厚度相同，不同所述叠层单元113内所述牺牲层111的厚度由下至上依次递减。
在又一示例中，沿所述叠层结构11的厚度方向，所述沟道通孔14的宽度由上至下依次递减，如图5所示。此时，所述牺牲层111的厚度由上至下依次逐层递减，如图5及图6所示。
在又一示例中，沿所述叠层结构11的厚度方向，所述沟道通孔14的宽度由上至下依次递增。此时，所述牺牲层111的厚度由上至下依次逐层递增。
在又一示例中，如图7所示，所述沟道通孔14可以包括收窄部141，所述收窄部141距离所述叠层结构11的上表面及所述叠层结构11的下表面均具有间距；所述收窄部141的宽度小于所述沟道通孔14其他部分的宽度。需要说明的是，所述沟道通孔14包括的所述收窄部141的数量可以根据实际需要进行设置，此处不做限定。当所述沟道通孔14包括所述收窄部141时，与所述收窄部141对应设置的所述牺牲层111的厚度小于位于所述叠层结构11中的其他所述牺牲层111的厚度，即所述收窄部141贯穿的所述牺牲层111的厚度小于所述叠层结构11中其他所述牺牲层111的厚度，如图7及图8所示。
在又一示例中，所述沟道通孔14可以包括扩宽部142，所述扩宽部142距离所述叠层结构11的上表面及所述叠层结构11的下表面均具有间距；所述扩宽部142的宽度大于所述沟道通孔14其他部分的宽度，如图9所示。需要说明的是，所述沟道通孔14包括所述扩宽部142的数量可以根据实际需要进行设定，此处不做限定。当所述沟道通孔14包括所述扩宽部142时，与所述扩宽部142对应设置的所述牺牲层111的厚度大于位于所述叠层结构11中的其他所述牺牲层111的厚度，即所述扩宽部142贯穿的所述牺牲层111的厚度大于所述叠层结构11中的其他所述牺牲层111的厚度，如图9及图10所示。
在所述叠层结构11用于制备三维存储器时，所述牺牲层111的厚度决定了形成的栅极层的厚度，而所述栅极层的厚度会影响存储单元的编程/擦除速度，且会影响耦合效应等参数。本发明所述的用于三维存储器的叠层结构11所述牺牲层111的厚度与所述沟道通孔14的宽度成正比，即所述沟道通孔14宽度大的部分贯穿的所述牺牲层111的厚度大于所述沟道通孔14宽度小的部分贯穿的所述牺牲层111的厚度，通过上述设置，可以弥补在所述叠层结构11中形成的沟道通孔宽度不一致及所述沟道通孔形貌较差而带来的影响；基于本发明的三维存储器的叠层结构形成的三维存储器中，所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口。
实施例二
请参阅图11，本发明还提供一种用于三维存储器的叠层结构12，所述叠层结构12包括上下交替叠置的栅极层121及栅间介质层112；所述叠层结构12内形成有沿所述叠层结构12的厚度方向贯穿所述叠层结构12的沟道通孔14，沿所述叠层结构12的厚度方向，所述沟道通孔14各部分的宽度不尽相同；所述栅极层121的厚度与所述沟道通孔14的宽度成正比。
作为示例，可以沿所述叠层结构11的厚度方向由上至下将所述叠层结构12分为上部及下部，所述叠层结构12的上部占所述叠层结构12总厚度的比例可以根据实际需要进行设定；同样，所述叠层结构12的下部占所述叠层结构12总厚度的比例也可以根据实际需要进行设定。
在一示例中，所述叠层结构12的上部及下部可以以所述叠层结构12厚度方向的一半处作为分界点，即自所述叠层结构12的下表面向上至厚度为所述叠层结构12总厚度的一半的部分为所述叠层结构12的下部，所述叠层结构12的下部上方的部分即为所述叠层结构12的上部；亦即，所述叠层结构12的下部的厚度及所述叠层结构12的上部的厚度相同，均为所述叠层结构12的总厚度的一半。
在另一示例中，所述叠层结构12的下部的厚度可以小于等于所述叠层结构12的总厚度的1/3。
作为示例，所述栅间介质层112可以包括二氧化硅、低k二氧化硅层或碳氧化硅(SiCO)等等；所述栅极层121的材料可以包括金属(譬如，钨或钴等等)或硅，优选地，本实施例中，所述栅极层121的材料可以包括掺杂多晶硅。
在一示例中，如图11所示，所述沟道通孔14下部的宽度小于所述沟道通孔14上部的宽度。当所述沟道通孔14下部的宽度小于所述沟道通孔14上部的宽度时，可以为位于所述叠层结构12下部的所述栅极层121的厚度小于位于所述叠层结构12上部的所述栅极层121的厚度，且位于所述叠层结构12下部的各所述栅极层121的厚度相同，位于所述叠层结构12上部的各层所述栅极层121的厚度相同，如图12所示；也可以为位于所述叠层结构12下部的所述栅极层121的厚度小于位于所述叠层结构12上部的所述栅极层121的厚度，且位于所述叠层结构12下部的所述栅极层121的厚度由下至上依次逐层递增，如图13所示；还可以为位于所述叠层结构12下部的所述栅极层121的厚度小于位于所述叠层结构12上部的所述栅极层121的厚度，且位于所述叠层结构12下部的所述栅极层121及所述栅间介质层112构成若干个叠层单元122，各所述叠层单元122均包括若干层所述栅极层121，同一所述叠层单元122内各所述栅极层121的的厚度相同，不同所述叠层单元122内所述栅极层121的厚度由下至上依次递增，如图14所示；还可以为位于所述叠层结构12下部的所述栅极层121的厚度小于位于所述叠层结构12上部的所述栅极层121的厚度，且位于所述叠层结构12上部的所述栅极层121的厚度由上至下依次逐层递减；还可以为位于所述叠层结构12下部的所述栅极层121的厚度小于位于所述叠层结构12上部的所述栅极层121的厚度，且位于所述叠层结构12上部的所述栅极层121及所述栅间介质层112构成若干个叠层单元122，各所述叠层单元122均包括若干层所述栅极层121，同一所述叠层单元122内各所述栅极层121的的厚度相同，不同所述叠层单元122内所述栅极层121的厚度由上至下依次递减。
在另一示例中，所述沟道通孔14上部的宽度小于所述沟道通孔14下部的宽度。当所述沟道通孔14上部的宽度小于所述沟道通孔14下部的宽度时，可以为位于所述叠层结构12上部的所述栅极层121的厚度小于位于所述叠层结构12下部的所述栅极层121的厚度，且位于所述叠层结构12下部的各所述栅极层121的厚度相同，位于所述叠层结构12上部的各层所述栅极层121的厚度相同；还可以为位于所述叠层结构12上部的所述栅极层121的厚度小于位于所述叠层结构12下部的所述栅极层121的厚度，且位于所述叠层结构12上部的所述栅极层121的厚度由上至下依次逐层递增；还可以为位于所述叠层结构12上部的所述栅极层121的厚度小于位于所述叠层结构12下部的所述栅极层121的厚度，且位于所述叠层结构12上部的所述栅极层121及所述栅间介质层112构成若干个叠层单元122，各所述叠层单元122均包括若干层所述栅极层121，同一所述叠层单元122内各所述栅极层121的的厚度相同，不同所述叠层单元122内所述栅极层121的厚度由上至下依次递增；还可以为位于所述叠层结构12上部的所述栅极层121的厚度小于位于所述叠层结构12下部的所述栅极层121的厚度，且位于所述叠层结构12下部的所述栅极层121的厚度由下至上依次逐层递减；还可以为位于所述叠层结构12上部的所述栅极层121的厚度小于位于所述叠层结构12下部的所述栅极层121的厚度，且位于所述叠层结构12下部的所述栅极层121及所述栅间介质层112构成若干个叠层单元122，各所述叠层单元122均包括若干层所述栅极层121，同一所述叠层单元122内各所述栅极层121的的厚度相同，不同所述叠层单元122内所述栅极层121的厚度由下至上依次递减。
在又一示例中，沿所述叠层结构12的厚度方向，所述沟道通孔14的宽度由上至下依次递减，如图15所示。此时，所述栅极层121的厚度由上至下依次逐层递减，如图16所示。
在又一示例中，沿所述叠层结构12的厚度方向，所述沟道通孔14的宽度由上至下依次递增。此时，所述栅极层121的厚度由上至下依次逐层递增。
在又一示例中，所述沟道通孔14包括收窄部141，所述收窄部141距离所述叠层结构12的上表面及所述叠层结构12的下表面均具有间距；所述收窄部141的宽度小于所述沟道通孔14其他部分的宽度。需要说明的是，所述沟道通孔14包括的所述收窄部141的数量可以根据实际需要进行设置，此处不做限定。当所述沟道通孔14包括所述收窄部141时，与所述收窄部141对应设置的所述栅极层121的厚度小于位于所述叠层结构12中的其他所述栅极层121的厚度，即所述收窄部141贯穿的所述栅极层121的厚度小于所述叠层结构12中其他所述栅极层121的厚度，如图17及图18所示。
在又一示例中，所述沟道通孔14可以包括扩宽部142，所述扩宽部142距离所述叠层结构12的上表面及所述叠层结构12的下表面均具有间距；所述扩宽部142的宽度大于所述沟道通孔14其他部分的宽度，如图19所示。需要说明的是，所述沟道通孔14包括所述扩宽部142的数量可以根据实际需要进行设定，此处不做限定。当所述沟道通孔14包括所述扩宽部142时，与所述扩宽部142对应设置的所述栅极层121的厚度大于位于所述叠层结构12中的其他所述栅极层121的厚度，即所述扩宽部142贯穿的所述栅极层121的厚度大于所述叠层结构12中的其他所述栅极层121的厚度，如图19及图20所示。
在所述叠层结构12用于制备三维存储器时，所述栅极层121的厚度会影响存储单元的编程/擦除速度，且会影响耦合效应等参数。本发明所述的用于三维存储器的叠层结构12中的所述栅极层121的厚度与所述沟道通孔14的宽度成正比，通过上述设置，可以弥补在所述叠层结构12中形成的沟道通孔宽度不一致及所述沟道通孔形貌较差而带来的影响；基于本发明的三维存储器的叠层结构形成的三维存储器中，所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口。
实施例三
请参阅图21，本发明还提供一种三维存储器的制备方法，所述三维存储器的制备方法包括如下步骤：
1)提供半导体衬底；
2)于所述半导体衬底上形成如实施例一中所述的叠层结构；
3)于所述沟道通孔的底部形成外延层；
4)于所述沟道通孔的侧壁形成功能侧壁，并于所述功能侧壁的表面及所述外延层的上表面形成沟道层；
5)于所述叠层结构内形成栅极间隙；
6)基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；及
7)于所述牺牲间隙内形成栅极层。
在步骤1)中，请参阅图21中的S1步骤及图22，提供半导体衬底13。
作为示例，所述半导体衬底13可以根据器件的实际需求进行选择，所述半导体衬底13可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述半导体衬底10包括单晶硅晶圆。
需要说明的是，所述半导体衬底13为进行离子掺杂后的衬底，具体地，所述半导体衬底13可以为P型掺杂衬底，也可以为N型掺杂衬底。
在步骤2)中，请参阅图21中的S2步骤及图22至图23，于所述半导体衬底13上形成如示例一中所述的叠层结构11，所述叠层结构11的具体结构请参阅实施例一。
作为示例，步骤2)可以包括如下步骤：
2-1)于所述半导体衬底13上形成包括上下交替叠置的牺牲层111及所述栅间介质层112的叠层结构11，如图22；其中，图22及本实施例中仅以沿所述叠层结构11的厚度方向所述牺牲层111的厚度由上至下依次逐层递减作为示例。
2-2)于所述叠层结构11的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述沟道通孔14的形状及位置的开口图形；
2-3)基于所述图形化掩膜层刻蚀所述叠层结构11以形成所述沟道通孔14，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构11，优选地，本实施例中，采用干法刻蚀工艺刻蚀所述叠层结构11；在该示例中，沿所述叠层结构11的厚度方向，所述沟道通孔14的宽度由上至下依次递减；
2-4)去除所述图形化掩膜层，步骤2-4)后所得结构如图23所示。
在步骤3)中，请参阅图21中的S3步骤及图24，于所述沟道通孔14的底部形成外延层15。
作为示例，可以采用选择性外延生长(Selective Epitaxial Growth)于所述沟道通孔14的底部原位生长所述外延层15，所述外延层15用于形成源线选通管，为源线选通管的沟道区。通过选择性外延生长形成所述外延层15，所述外延层15从所述半导体衬底13生长，具有与所述半导体衬底13相同的晶格和材料层，当所述半导体衬底13位硅衬底时，所述外延层15的材料为外延硅。
在步骤4)中，请参阅图21中的S4步骤及图25至图26，于所述沟道通孔14的侧壁形成功能侧壁16，并于所述功能侧壁16的表面及所述外延层15的上表面形成沟道层17。
作为示例，于所述沟道通孔14的侧壁表面形成所述功能侧壁16后所得结构的截面结构示意图如图13所示，于所述沟道通孔14的侧壁表面形成所述功能侧壁16可以包括如下步骤：
4-1)于所述沟道通孔14的侧壁表面形成阻挡层161；
4-2)于所述阻挡层161的表面形成电荷捕获层162；及
4-3)于所述电荷捕获层162的表面形成隧穿层163。
作为示例，步骤4-1)中，可以采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(AtomicLayerDeposition，ALD)工艺于所述沟道通孔14的侧壁表面形成所述阻挡层161；优选地，本实施例中，采用原子层沉积工艺于所述沟道通孔14的侧壁表面形成所述阻挡层161。
作为示例，所述阻挡层161的材料可以包括但不仅限于氧化硅或氧化铪等等。
作为示例，步骤4-2)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述阻挡层161的表面形成所述电荷捕获层162；优选地，本实施例中，采用原子层沉积工艺于所述阻挡层161的表面形成所述电荷捕获层162。
作为示例，所述电荷捕获层162的材料可以包括但不仅限于氮化硅或氮化铪等等。
在步骤4-3)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述电荷捕获层162的表面形成所述隧穿层163；优选地，本实施例中，采用原子层沉积工艺于所述电荷捕获层162的表面形成所述隧穿层163。
作为示例，所述隧穿层163的材料可以包括氧化硅或氧化铪等等。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述功能侧壁16的表面及所述外延层15的上表面形成所述沟道层17；优选地，本实施例中，采用原子层沉积工艺于所述功能侧壁16的表面及所述外延层15的上表面形成所述沟道层17，形成所述沟道层17后所得结构的截面结构示意图如图14所示。
作为示例，所述沟道层17的材料可以包括多晶硅。当然，在其他示例中，所述沟道层17的材料还可以为其他的半导体材料。
作为示例，于所述功能侧壁16的表面及所述外延层的上表面形成所述沟道层17之后还包括于所述沟道通孔14内形成填充绝缘层(未示出)的步骤。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述沟道通孔14内形成所述填充绝缘层；优选地，本实施例中，采用原子层沉积工艺于所述沟道通孔14内形成所述填充绝缘层。
作为示例，所述填充绝缘层的材料可以包括氧化介质层，譬如氧化硅等等。所述填充绝缘层可以填满所述沟道通孔14。
在步骤5)中，请参阅图21中的S5步骤，于所述叠层结构11内形成栅极间隙(GateLineSlit，GLS)(未示出)。
作为示例，于所述叠层结构11内形成栅极间隙可以包括如下步骤：
5-1)于所述叠层结构11的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述栅极间隙的形状及位置的开口图形；
5-2)基于所述图形化掩膜层刻蚀所述叠层结构11以形成所述栅极间隙，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构11，优选地，本实施例中，采用干法刻蚀工艺刻蚀所述叠层结构11；
5-3)去除所述图形化掩膜层。
作为示例，所述栅极间隙的位置及数量可以根据实际需要进行设定，此处不做限定。
作为示例，所述栅极间隙可以贯穿所述叠层结构11直至所述半导体衬底13的上表面；当然，所述栅极间隙还可以贯穿所述叠层结构11并延伸至所述半导体衬底13内。
在步骤6)中，请参阅图21中的S6步骤及图27，基于所述栅极间隙去除所述牺牲层111，以形成牺牲间隙18。
作为示例，可以采用湿法刻蚀工艺去除所述牺牲层111，具体地，可以采用对所述牺牲层111具有较高刻蚀去除速率，且对所述栅间介质层112几乎不能去除的湿法腐蚀液进行湿法腐蚀以去除所述牺牲层111；具体地，将所述湿法腐蚀液置于所述栅极间隙内，所述湿法腐蚀液横向腐蚀所述牺牲层111以将所述牺牲层111去除。
作为示例，所述牺牲层111被去除后，于相邻所述栅间介质层112之间形成所述牺牲间隙18，所述牺牲间隙18对应于未去除之前的所述牺牲层111。
在步骤7)中，请参阅图21中的S7步骤图28，于所述牺牲间隙18内形成栅极层121。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述牺牲间隙18内形成所述栅极层121。
作为示例，该实施例中形成的所述三维存储器中包括如实施例二中所述的叠层结构12，所述叠层结构12的具体结构请参阅实施例二，此处不再累述。
本发明的三维存储器的制备方法在所述半导体衬底13上形成的所述叠层结构11中的所述牺牲层111的厚度与所述沟道通孔14的宽度成正比，由于所述牺牲层111的厚度决定了所述栅极层121的厚度，可以使得最终形成的三维存储器中叠层结构12中的所述栅极层121的厚度与所述沟道通孔14的宽度成正比，可以弥补在叠层结构11中形成的所述沟道通孔14宽度不一致及所述沟道通孔14形貌较差而带来的影响；所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口。
实施例四
请结合参阅图11至图20继续参阅图28，本发明还提供一种三维存储器，所述三维存储器包括：半导体衬底13；如实施例二中所述的叠层结构12，所述叠层结构12位于所述半导体衬底13上；外延层15，所述外延层15位于所述沟道通孔14的底部；功能侧壁16，所述功能侧壁位于所述沟道通孔14的侧壁表面；及沟道层17，所述沟道层17位于所述沟道通孔14内，且所述沟道层17位于所述功能侧壁16的表面及所述外延层15的上表面。
作为示例，所述半导体衬底13可以根据器件的实际需求进行选择，所述半导体衬底13可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述半导体衬底10包括单晶硅晶圆。
需要说明的是，所述半导体衬底13为进行离子掺杂后的衬底，具体地，所述半导体衬底13可以为P型掺杂衬底，也可以为N型掺杂衬底。
作为示例，所述叠层结构12的具体结构请参阅实施例二，此处不再累述。
作为示例，可以采用选择性外延生长(Selective Epitaxial Growth)于所述沟道通孔14的底部原位生长所述外延层15，所述外延层15用于形成源线选通管，为源线选通管的沟道区。通过选择性外延生长形成所述外延层15，所述外延层15从所述半导体衬底13生长，具有与所述半导体衬底13相同的晶格和材料层，当所述半导体衬底13位硅衬底时，所述外延层15的材料为外延硅。
作为示例，所述功能侧壁16可以包括：阻挡层161，所述阻挡层161位于所述沟道通孔14的侧壁表面；电荷捕获层162，所述电荷捕获层162位于所述阻挡层161的表面；及隧穿层163，所述隧穿层163位于所述电荷捕获层162的表面。
作为示例，所述阻挡层161的材料可以包括但不仅限于氧化硅或氧化铪等等；所述电荷捕获层162的材料可以包括但不仅限于氮化硅或氮化铪等等；所述隧穿层163的材料可以包括氧化硅或氧化铪等等。
作为示例，所述沟道层17的材料可以包括多晶硅。当然，在其他示例中，所述沟道层17的材料还可以为其他的半导体材料。
作为示例，所述三维存储器还可以包括填充绝缘层(未示出)及栅极间隙(未示出)；所述填充绝缘层填充于所述沟道通孔14内，且位于所述沟道层17的表面；所述栅极间隙位于所述叠层结构12内。
作为示例，所述填充绝缘层的材料可以包括氧化介质层，譬如氧化硅等等。所述填充绝缘层可以填满所述沟道通孔14。
作为示例，所述栅极间隙的位置及数量可以根据实际需要进行设定，此处不做限定。
作为示例，所述栅极间隙可以贯穿所述叠层结构11直至所述半导体衬底13的上表面；当然，所述栅极间隙还可以贯穿所述叠层结构11并延伸至所述半导体衬底13内。
本发明的三维存储器中的所述叠层结构12中的所述栅极层121的厚度与所述沟道通孔14的宽度成正比，可以弥补在所述叠层结构12中形成的所述沟道通孔14宽度不一致及所述沟道通孔14形貌较差而带来的影响；所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口。
如上所述，本发明的用于三维存储器的叠层结构、三维存储器及其制备方法，所述用于三维存储器的叠层结构包括包括上下交替叠置的牺牲层及栅间介质层；所述叠层结构内形成有沿所述叠层结构的厚度方向贯穿所述叠层结构的沟道通孔，沿所述叠层结构的厚度方向，所述沟道通孔各部分的宽度不尽相同；所述牺牲层的厚度与所述沟道通孔的宽度成正比。本发明的用于三维存储器的叠层结构中的牺牲层的厚度与所述沟道通孔的宽度成正比，可以弥补在叠层结构中形成的沟道通孔宽度不一致及沟道通孔形貌较差而带来的影响；基于本发明的三维存储器的叠层结构形成的三维存储器中，所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口；本发明的用于三维存储器的叠层结构中的栅极层的厚度与所述沟道通孔的宽度成正比，可以弥补在叠层结构中形成的沟道通孔宽度不一致及沟道通孔形貌较差而带来的影响；基于本发明的三维存储器的叠层结构形成的三维存储器中，所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口；本发明的三维存储器中的叠层结构中的栅极层的厚度与沟道通孔的宽度成正比，可以弥补在叠层结构中形成的沟道通孔宽度不一致及沟道通孔形貌较差而带来的影响；所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口；本发明的三维存储器的制备方法在半导体衬底上形成的叠层结构中的牺牲层的宽度与沟道通孔的宽度成正比，由于牺牲层的厚度决定了栅极层的厚度，可以使得最终形成的三维存储器中叠层结构下部的栅极层的厚度与沟道通孔的宽度成正比，可以弥补在叠层结构中形成的沟道通孔宽度不一致及沟道通孔形貌较差而带来的影响；所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好；同时，可以降低对形成沟道通孔时的刻蚀工艺的要求，提高工艺稳定性，增大工艺窗口。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (46)

1.一种用于三维存储器的叠层结构，其特征在于，包括上下交替叠置的牺牲层及栅间介质层；所述叠层结构内形成有沿所述叠层结构的厚度方向贯穿所述叠层结构的沟道通孔，沿所述叠层结构的厚度方向，所述沟道通孔各部分的宽度不尽相同；所述牺牲层的厚度与所述沟道通孔的宽度成正比。
2.根据权利要求1所述的用于三维存储器的叠层结构，其特征在于：所述沟道通孔下部的宽度小于所述沟道通孔上部的宽度。
3.根据权利要求2所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构下部的所述牺牲层的厚度小于位于所述叠层结构上部的所述牺牲层的厚度，且位于所述叠层结构下部的各所述牺牲层的厚度相同，位于所述叠层结构上部的各层所述牺牲层的厚度相同。
4.根据权利要求2所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构下部的所述牺牲层的厚度小于位于所述叠层结构上部的所述牺牲层的厚度，且位于所述叠层结构下部的所述牺牲层的厚度由下至上依次逐层递增。
5.根据权利要求2所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构下部的所述牺牲层的厚度小于位于所述叠层结构上部的所述牺牲层的厚度，且位于所述叠层结构下部的所述牺牲层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述牺牲层，同一所述叠层单元内各所述牺牲层的的厚度相同，不同所述叠层单元内所述牺牲层的厚度由下至上依次递增。
6.根据权利要求2所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构下部的所述牺牲层的厚度小于位于所述叠层结构上部的所述牺牲层的厚度，且位于所述叠层结构上部的所述牺牲层的厚度由上至下依次逐层递减。
7.根据权利要求2所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构下部的所述牺牲层的厚度小于位于所述叠层结构上部的所述牺牲层的厚度，且位于所述叠层结构上部的所述牺牲层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述牺牲层，同一所述叠层单元内各所述牺牲层的的厚度相同，不同所述叠层单元内所述牺牲层的厚度由上至下依次递减。
8.根据权利要求1所述的用于三维存储器的叠层结构，其特征在于：所述沟道通孔上部的宽度小于所述沟道通孔下部的宽度。
9.根据权利要求8所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构上部的所述牺牲层的厚度小于位于所述叠层结构下部的所述牺牲层的厚度，且位于所述叠层结构下部的各所述牺牲层的厚度相同，位于所述叠层结构上部的各层所述牺牲层的厚度相同。
10.根据权利要求8所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构上部的所述牺牲层的厚度小于位于所述叠层结构下部的所述牺牲层的厚度，且位于所述叠层结构上部的所述牺牲层的厚度由上至下依次逐层递增。
11.根据权利要求8所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构上部的所述牺牲层的厚度小于位于所述叠层结构下部的所述牺牲层的厚度，且位于所述叠层结构上部的所述牺牲层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述牺牲层，同一所述叠层单元内各所述牺牲层的的厚度相同，不同所述叠层单元内所述牺牲层的厚度由上至下依次递增。
12.根据权利要求8所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构上部的所述牺牲层的厚度小于位于所述叠层结构下部的所述牺牲层的厚度，且位于所述叠层结构下部的所述牺牲层的厚度由下至上依次逐层递减。
13.根据权利要求8所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构上部的所述牺牲层的厚度小于位于所述叠层结构下部的所述牺牲层的厚度，且位于所述叠层结构下部的所述牺牲层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述牺牲层，同一所述叠层单元内各所述牺牲层的的厚度相同，不同所述叠层单元内所述牺牲层的厚度由下至上依次递减。
14.根据权利要求1所述的用于三维存储器的叠层结构，其特征在于：沿所述叠层结构的厚度方向，所述沟道通孔的宽度由上至下依次递减。
15.根据权利要求14所述的用于三维存储器的叠层结构，其特征在于：所述牺牲层的厚度由上至下依次逐层递减。
16.根据权利要求1所述的用于三维存储器的叠层结构，其特征在于：沿所述叠层结构的厚度方向，所述沟道通孔的宽度由上至下依次递增。
17.根据权利要求16所述的用于三维存储器的叠层结构，其特征在于：所述牺牲层的厚度由上至下依次逐层递增。
18.根据权利要求1所述的用于三维存储器的叠层结构，其特征在于：所述沟道通孔包括收窄部，所述收窄部距离所述叠层结构的上表面及所述叠层结构的下表面均具有间距；所述收窄部的宽度小于所述沟道通孔其他部分的宽度。
19.根据权利要求18所述的用于三维存储器的叠层结构，其特征在于：与所述收窄部对应设置的所述牺牲层的厚度小于位于所述叠层结构中的其他所述牺牲层的厚度。
20.根据权利要求1所述的用于三维存储器的叠层结构，其特征在于：所述沟道通孔包括扩宽部，所述扩宽部距离所述叠层结构的上表面及所述叠层结构的下表面均具有间距；所述扩宽部的宽度大于所述沟道通孔其他部分的宽度。
21.根据权利要求20所述的用于三维存储器的叠层结构，其特征在于：与所述扩宽部对应设置的所述牺牲层的厚度大于位于所述叠层结构中的其他所述牺牲层的厚度。
22.一种用于三维存储器的叠层结构，其特征在于，包括上下交替叠置的栅极层及栅间介质层；所述叠层结构内形成有沿所述叠层结构的厚度方向贯穿所述叠层结构的沟道通孔，沿所述叠层结构的厚度方向，所述沟道通孔各部分的宽度不尽相同；所述栅极层的厚度与所述沟道通孔的宽度成正比。
23.根据权利要求22所述的用于三维存储器的叠层结构，其特征在于：所述沟道通孔下部的宽度小于所述沟道通孔上部的宽度。
24.根据权利要求23所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构下部的所述栅极层的厚度小于位于所述叠层结构上部的所述栅极层的厚度，且位于所述叠层结构下部的各所述栅极层的厚度相同，位于所述叠层结构上部的各层所述栅极层的厚度相同。
25.根据权利要求23所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构下部的所述栅极层的厚度小于位于所述叠层结构上部的所述栅极层的厚度，且位于所述叠层结构下部的所述栅极层的厚度由下至上依次逐层递增。
26.根据权利要求23所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构下部的所述栅极层的厚度小于位于所述叠层结构上部的所述栅极层的厚度，且位于所述叠层结构下部的所述栅极层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述栅极层，同一所述叠层单元内各所述栅极层的的厚度相同，不同所述叠层单元内所述栅极层的厚度由下至上依次递增。
27.根据权利要求23所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构下部的所述栅极层的厚度小于位于所述叠层结构上部的所述栅极层的厚度，且位于所述叠层结构上部的所述栅极层的厚度由上至下依次逐层递减。
28.根据权利要求23所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构下部的所述栅极层的厚度小于位于所述叠层结构上部的所述栅极层的厚度，且位于所述叠层结构上部的所述栅极层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述栅极层，同一所述叠层单元内各所述栅极层的的厚度相同，不同所述叠层单元内所述栅极层的厚度由上至下依次递减。
29.根据权利要求22所述的用于三维存储器的叠层结构，其特征在于：所述沟道通孔上部的宽度小于所述沟道通孔下部的宽度。
30.根据权利要求29所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构上部的所述栅极层的厚度小于位于所述叠层结构下部的所述栅极层的厚度，且位于所述叠层结构下部的各所述栅极层的厚度相同，位于所述叠层结构上部的各层所述栅极层的厚度相同。
31.根据权利要求29所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构上部的所述栅极层的厚度小于位于所述叠层结构下部的所述栅极层的厚度，且位于所述叠层结构上部的所述栅极层的厚度由上至下依次逐层递增。
32.根据权利要求29所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构上部的所述栅极层的厚度小于位于所述叠层结构下部的所述栅极层的厚度，且位于所述叠层结构上部的所述栅极层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述栅极层，同一所述叠层单元内各所述栅极层的的厚度相同，不同所述叠层单元内所述栅极层的厚度由上至下依次递增。
33.根据权利要求29所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构上部的所述栅极层的厚度小于位于所述叠层结构下部的所述栅极层的厚度，且位于所述叠层结构下部的所述栅极层的厚度由下至上依次逐层递减。
34.根据权利要求29所述的用于三维存储器的叠层结构，其特征在于：位于所述叠层结构上部的所述栅极层的厚度小于位于所述叠层结构下部的所述栅极层的厚度，且位于所述叠层结构下部的所述栅极层及所述栅间介质层构成若干个叠层单元，各所述叠层单元均包括若干层所述栅极层，同一所述叠层单元内各所述栅极层的的厚度相同，不同所述叠层单元内所述栅极层的厚度由下至上依次递减。
35.根据权利要求22所述的用于三维存储器的叠层结构，其特征在于：沿所述叠层结构的厚度方向，所述沟道通孔的宽度由上至下依次递减。
36.根据权利要求35所述的用于三维存储器的叠层结构，其特征在于：所述栅极层的厚度由上至下依次逐层递减。
37.根据权利要求22所述的用于三维存储器的叠层结构，其特征在于：沿所述叠层结构的厚度方向，所述沟道通孔的宽度由上至下依次递增。
38.根据权利要求37所述的用于三维存储器的叠层结构，其特征在于：所述栅极层的厚度由上至下依次逐层递增。
39.根据权利要求22所述的用于三维存储器的叠层结构，其特征在于：所述沟道通孔包括收窄部，所述收窄部距离所述叠层结构的上表面及所述叠层结构的下表面均具有间距；所述收窄部的宽度小于所述沟道通孔其他部分的宽度。
40.根据权利要求39所述的用于三维存储器的叠层结构，其特征在于：与所述收窄部对应设置的所述栅极层的厚度小于位于所述叠层结构中的其他所述栅极层的厚度。
41.根据权利要求22所述的用于三维存储器的叠层结构，其特征在于：所述沟道通孔包括扩宽部，所述扩宽部距离所述叠层结构的上表面及所述叠层结构的下表面均具有间距；所述扩宽部的宽度大于所述沟道通孔其他部分的宽度。
42.根据权利要求41所述的用于三维存储器的叠层结构，其特征在于：与所述扩宽部对应设置的所述栅极层的厚度大于位于所述叠层结构中的其他所述栅极层的厚度。
43.一种三维存储器，其特征在于，包括：
半导体衬底；
如权利要求22至42中任一项所述的叠层结构，位于所述半导体衬底上；
外延层，位于所述沟道通孔的底部；
功能侧壁，位于所述沟道通孔的侧壁表面；及
沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述外延层的上表面。
44.根据权利要求43所述的三维存储器，其特征在于：所述功能侧壁包括：
阻挡层，位于所述沟道通孔的侧壁表面；
电荷捕获层，位于所述阻挡层的表面；及
隧穿层，位于所述电荷捕获层的表面。
45.一种三维存储器的制备方法，其特征在于，包括如下步骤：
提供半导体衬底；
于所述半导体衬底上形成如权利要求1至21中任一项所述的叠层结构；
于所述沟道通孔的底部形成外延层；
于所述沟道通孔的侧壁形成功能侧壁，并于所述功能侧壁的表面及所述外延层的上表面形成沟道层；
于所述叠层结构内形成栅极间隙；
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；及
于所述牺牲间隙内形成栅极层。
46.根据权利要求45所述的三维存储器的制备方法，其特征在于，于所述沟道通孔的侧壁表面形成所述功能侧壁包括如下步骤：
于所述沟道通孔的侧壁表面形成阻挡层；
于所述阻挡层的表面形成电荷捕获层；及
于所述电荷捕获层的表面形成隧穿层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111145824A (zh) * 2019-12-27 2020-05-12 长江存储科技有限责任公司 三维存储器栅极叠层缺陷的测试方法及测试装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112768454B (zh) * 2021-01-21 2022-08-09 长江存储科技有限责任公司 三维存储器的擦除操作方法
US11705177B2 (en) * 2021-03-12 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
US12096622B2 (en) * 2021-10-15 2024-09-17 Applied Materials, Inc. Directional etch for improved dual deck three-dimensional NAND architecture margin

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110107985A (ko) * 2010-03-26 2011-10-05 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US20180033798A1 (en) * 2016-07-27 2018-02-01 Sandisk Technologies Llc Non-volatile memory with reduced variations in gate resistance
CN109427812A (zh) * 2017-08-28 2019-03-05 旺宏电子股份有限公司 半导体结构及其制造方法
CN109742082A (zh) * 2019-01-02 2019-05-10 长江存储科技有限责任公司 存储器及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5430890B2 (ja) 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
US8378412B2 (en) * 2010-10-13 2013-02-19 Micron Technology, Inc. Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
US9076824B2 (en) * 2012-11-02 2015-07-07 Micron Technology, Inc. Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods
US10246772B2 (en) 2015-04-01 2019-04-02 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
KR102424368B1 (ko) * 2015-10-15 2022-07-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN106920798B (zh) 2017-03-07 2018-06-26 长江存储科技有限责任公司 一种三维存储器堆栈结构及其堆叠方法及三维存储器
KR102414294B1 (ko) * 2017-09-08 2022-06-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US10854513B2 (en) * 2019-01-16 2020-12-01 Sandisk Technologies Llc Cavity-disrupting backside trench fill structures for a three-dimensional memory device and method of making the same
US10700089B1 (en) * 2019-02-12 2020-06-30 Sandisk Technologies Llc Three-dimensional memory device including locally thickened electrically conductive layers and methods of manufacturing the same
US10879262B2 (en) * 2019-03-27 2020-12-29 Sandisk Technologies Llc Three-dimensional memory device containing eye-shaped contact via structures located in laterally-undulating trenches and method of making the same
US10985176B2 (en) * 2019-03-27 2021-04-20 Sandisk Technologies Llc Three-dimensional memory device containing eye-shaped contact via structures located in laterally-undulating trenches and method of making the same
US11302714B2 (en) * 2020-08-05 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110107985A (ko) * 2010-03-26 2011-10-05 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US20180033798A1 (en) * 2016-07-27 2018-02-01 Sandisk Technologies Llc Non-volatile memory with reduced variations in gate resistance
CN109427812A (zh) * 2017-08-28 2019-03-05 旺宏电子股份有限公司 半导体结构及其制造方法
CN109742082A (zh) * 2019-01-02 2019-05-10 长江存储科技有限责任公司 存储器及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111145824A (zh) * 2019-12-27 2020-05-12 长江存储科技有限责任公司 三维存储器栅极叠层缺陷的测试方法及测试装置

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