KR102414294B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 비휘발성 메모리 장치는 기판 상에 교대로 적층되는 도전막과 층간 절연막을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 채널 홀 내에 형성된 수직 채널 구조체를 포함하되, 상기 층간 절연막은, 상기 기판 상에 형성된 하부 절연막을 포함하고, 상기 도전막은 상기 하부 절연막의 상면을 덮는 게이트 선택 라인을 포함하고, 상기 게이트 선택 라인은, 상기 하부 절연막과 인접하는 하부와, 상기 하부 상에 형성되는 상부를 포함하고, 상기 수직 채널 구조체와 접하는 상기 상부의 측면 프로파일과, 상기 채널 홀과 접하는 상기 하부의 측면 프로파일은 서로 다르다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
메모리 장치는 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원(power)이 제거될 때 데이터는 유지되지 않는다. 그러나, 비휘발성 메모리 장치는 전원이 제거되더라도 데이터는 유지된다.
비휘발성 메모리 장치, 특히 플래시(flash) 메모리 장치의 집적도를 향상시키기 위하여 3차원 반도체 메모리 소자가 제안되었다. 이는 수직으로 적층된 메모리 셀들과 수직 채널을 포함한다.
본 발명이 해결하고자 하는 기술적 과제는 수직 채널을 포함하는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 수직 채널을 포함하는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 교대로 적층되는 도전막과 층간 절연막을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 채널 홀 내에 형성된 수직 채널 구조체를 포함하되, 상기 층간 절연막은, 상기 기판 상에 형성된 하부 절연막을 포함하고, 상기 도전막은 상기 하부 절연막의 상면을 덮는 게이트 선택 라인을 포함하고, 상기 게이트 선택 라인은, 상기 하부 절연막과 인접하는 하부와, 상기 하부 상에 형성되는 상부를 포함하고, 상기 수직 채널 구조체와 접하는 상기 상부의 측면 프로파일과, 상기 채널 홀과 접하는 상기 하부의 측면 프로파일은 서로 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 하부 절연막과, 식각 정지막을 차례로 적층하고, 상기 식각 정지막 상에 희생막과 층간 절연막이 교대로 적층된 몰드 구조체를 형성하고, 상기 몰드 구조체를 관통하는 채널 홀을 형성하여 상기 식각 정지막을 노출시키고, 상기 식각 정지막과 상기 하부 절연막을 차례로 식각하여 상기 기판의 상면을 노출시키고, 상기 채널 홀 내에 채널 홀 구조체를 형성하여 상기 채널 홀을 채우고, 상기 희생막과 상기 식각 정지막을 동시에 제거하고, 상기 층간 절연막 사이에 도전막을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 교대로 적층되는 복수의 도전막과 복수의 층간 절연막을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 채널 홀 내에 형성된 수직 채널 구조체를 포함하되, 상기 복수의 도전막은 상기 기판과 최인접한 제1 도전막을 포함하고, 상기 제1 도전막은, 상기 기판과 대향하는 하부와, 상기 하부 상에 형성되는 상부를 포함하고, 상기 수직 채널 구조체와 접하는 상기 상부의 측면 프로파일과, 상기 채널 홀과 접하는 상기 하부의 측면 프로파일은 서로 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 하부 절연막과, 식각 정지막을 차례로 적층하고, 상기 식각 정지막 상에 희생막과 층간 절연막이 교대로 적층된 몰드 구조체를 형성하고, 상기 몰드 구조체를 관통하는 채널 홀을 형성하여 상기 식각 정지막을 노출시키고, 상기 채널 홀의 내벽을 덮는 유전막을 형성하고, 상기 유전막의 저면과, 상기 식각 정지막과 상기 하부 절연막을 차례로 식각하여 상기 기판의 상면을 노출시키고, 상기 채널 홀 내를 유전 물질로 채우고, 상기 희생막과 상기 식각 정지막을 동시에 제거하고, 상기 층간 절연막 사이에 도전막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 2는 도 1의 A를 확대하여 도시한 확대도이다.
도 3은 본 발명의 다른 몇몇 실시예에 따른 비휘발성 메모리에서 A를 확대하여 도시한 확대도이다.
도 4는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 5는 도 4의 A를 확대하여 도시한 확대도이다.
도 6 내지 도 17은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 내지 도 19는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20 내지 도 26은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 2는 도 1의 A를 확대하여 도시한 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는 기판(100), 하부 절연막(102), 층간 절연막(108), 상부 절연막(196), 채널 구조체(200), 도전 컨택(197) 및 비트 라인(198)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100) 상에는 하부 절연막(102)이 형성될 수 있다. 하부 절연막(102)은 예를 들어 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있으나 이에 제한되는 것은 아니다. 하부 절연막(102)은 기판(100)과 바로 인접할 수 있다. 즉, 하부 절연막(102)과 기판(100) 사이에는 다른 구성 요소가 개재되지 않을 수 있다.
하부 절연막(102) 상에, 도전막(180)과 층간 절연막(108)이 교대로 적층될 수 있다. 도전막(180)은 복수의 게이트 전극들로 구성될 수 있다. 구체적으로, 도전막(180)은 게이트 선택 라인(170)과, 게이트 선택 라인(170) 상에 형성된 복수의 게이트 라인(180a~180e)을 포함할 수 있다.
게이트 선택 라인(170)은 하부 절연막(102) 상에 형성될 수 있다. 게이트 선택 라인(170)은 본 발명의 비휘발성 메모리 장치가 포함하는 셀 스트링을 선택하기 위한 게이트 선택 신호가 인가될 수 있다.
게이트 선택 라인(170)은 도전 물질을 포함할 수 있으며, 예를 들어 텅스텐, 구리, 금속 실리사이드, 도핑된 실리콘 또는 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있으나 이에 제한되는 것은 아니다.
게이트 선택 라인(170)은 하부 절연막(102)과 바로 인접할 수 있다. 또한, 복수의 도전막(180) 중, 게이트 선택 라인(170)은 기판(100)과 최인접할 수 있다. 따라서 게이트 선택 라인(170)과 기판(100), 또는 게이트 선택 라인(70)과 하부 절연막(102) 사이에 본 발명의 비휘발성 메모리 장치에 포함된 복수의 도전막(180) 중 다른 게이트 라인이 개재되지 않을 수 있다. 따라서 게이트 선택 라인(170)은 복수의 도전막(180) 중 가장 하부에 위치한 게이트 전극일 수 있다.
또한, 게이트 선택 라인(170)과 하부 절연막(102) 사이에 다른 층간 절연막(108)이 개재되지 않을 수 있다.
게이트 선택 라인(170)은 하부(170a)와 상부(170b)를 포함할 수 있다. 게이트 선택 라인의 하부(170a)는 하부 절연막(102)과 직접 접할 수 있다. 게이트 선택 라인의 상부(170b)는 상부(170a) 상에 형성되고 층간 절연막(108a)과 직접 접할 수 있다.
게이트 선택 라인의 하부의 측벽(171a)는, 채널 구조체(200)와 직접 접할 수 있으며, 도 1에 도시된 것과 같이 유전막(130)과 직접 접할 수 있다.
게이트 선택 라인의 상부의 측벽(171b)는 채널 구조체(200)와 직접 접할 수 있으며, 도 1에 도시된 것과 같이 유전막(130)과 직접 접할 수 있다.
본 발명의 몇몇 실시예에서, 게이트 선택 라인(170)은 하부(170a)와 상부(170b)의 측벽 프로파일이 서로 다를 수 있다.
예를 들어, 게이트 선택 라인의 하부의 측벽(171a)과 기판의 상면(100s)이 이루는 각도(θ2)는, 게이트 선택 라인의 상부의 측벽(171b)과 기판의 상면(100s)이 이루는 각도(θ3)와 다를 수 있다. 구체적으로, 게이트 선택 라인의 하부의 측벽(171a)과 기판의 상면(100s)이 이루는 각도(θ2)는, 게이트 선택 라인의 상부의 측벽(171b)과 기판의 상면(100s)이 이루는 각도(θ3)보다 클 수 있다.
즉, 기판의 상면(100S)에 대하여, 게이트 선택 라인의 하부의 측벽(171a)의 기울기(slope)가 상부의 측벽(171b)의 기울기보다 클 수 있다.
게이트 선택 라인의 하부의 측벽(171a)과 기판의 상면(100s)이 이루는 각도(θ2)가 게이트 선택 라인의 상부의 측벽(171b)과 기판의 상면(100s)이 이루는 각도(θ3)와 다른 이유는, 복수의 도전막(180)과 층간 절연막(108)을 관통하는 채널 홀(CHH)의 형성 과정에 의한 것일 수 있다. 이에 관한 자세한 내용은 후술한다.
도 1 및 도 2에서 게이트 선택 라인(170)의 두께가 다른 게이트 라인들(180a~180e)의 두께보다 두꺼운 것으로 도시되어 있으나 이는 설명의 편의를 위한 것일 뿐, 이에 제한되지 않는다. 즉, 게이트 선택 라인(170)의 두께는 다른 게이트 라인들(180a~180e)의 두께와 동일할 수 있다.
게이트 선택 라인의 하부의 측벽(171a)과 기판의 상면(100s)이 이루는 각도(θ2)는 하부 절연막(102)의 측벽과 기판의 상면(100s)이 이루는 각도(θ3)와 다를 수 있다. 또한, 게이트 선택 라인의 상부의 측벽(171b)과 기판의 상면(100s)이 이루는 각도(θ3)는 하부 절연막(102)의 측벽과 기판의 상면(100s)이 이루는 각도(θ1)와 같을 수 있다.
복수의 게이트 라인(180a~180e)은 게이트 선택 라인(170) 상에, 복수의 층간 절연막(108a)과 교대로 적층될 수 있다. 도 1에 예시적으로 게이트 선택 라인(170)과 게이트 라인(180a~180e)를 포함하여 총 6개의 도전막(180)이 형성된 것으로 도시되었으나 이는 예시적인 것에 불과하다. 본 발명의 실시예에 따른 비휘발성 메모리 장치의 설계에 따라 적층된 도전막(180)의 수가 달라질 수 있음은 자명하다.
게이트 라인(180a~180e)은 본 발명의 비휘발성 메모리 장치에 포함된 메모리 셀 트랜지스터들의 게이트 전극일 수 있다. 몇몇 실시예에서, 적층된 복수의 도전막(180) 중 최상부의 게이트 라인(180e)은 스트링 선택 신호가 제공되는 스트링 선택 트랜지스터의 게이트 전극일 수 있다.
복수의 게이트 라인(180a~180e)은 도전 물질을 포함할 수 있으며, 예를 들어 텅스텐, 구리, 금속 실리사이드, 도핑된 실리콘 또는 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있으나 이에 제한되는 것은 아니다.
층간 절연막(108)은 복수의 도전막(180) 사이에 형성되어 복수의 도전막(180) 사이를 절연시킬 수 있다. 층간 절연막(108)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있으나 이에 제한되는 것은 아니다.
도 1에서 게이트 선택 라인(170) 상에 6개의 층간 절연막(108a~108f)이 적층되는 것으로 도시되었으나 이는 예시적인 것으로, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 설계에 따라 적층된 층간 절연막(108a~108f)의 수는 달라질 수 있음은 자명하다.
교대로 적층된 층간 절연막(108)과 도전막(180)을 관통하여 채널 홀(CHH)이 형성될 수 있다. 채널 홀(CHH)은 기판(100)의 상면(100s)을 노출시킬 수 있다. 도 1에 도시된 것과 같이, 채널 홀(CHH)은 기판의 상면(100s)과 가까운 부분일수록 그 폭이 작아지는 형태를 가질 수 있다. 따라서 채널 홀(CHH)의 수직 단면 형상은 거꾸로된 사다리꼴 형상일 수 있다.
채널 홀(CHH)을 채우도록 채널 구조체(200)가 형성될 수 있다. 채널 구조체(200)는 유전막(130), 채널막(140), 필링막(150)을 포함할 수 있다.
유전막(130)은 채널 홀(CHH)의 내측벽을 따라 형성될 수 있다. 채널 홀(CHH) 측벽 상에 형성된 유전막(130)에 의해 채널 홀(CHH) 내부의 공간이 정의될 수 있다.
유전막(130)은 교대로 적층된 도전막(180) 및 층간 절연막(108)의 측벽의 프로파일을 따라 형성될 수 있다. 상술한 것과 같이, 게이트 선택 라인(170)은 상부의 측벽(171b)의 프로파일과, 하부의 측벽(171a)의 프로파일이 서로 다를 수 있다. 따라서 게이트 선택 라인(170)의 상부의 측벽(171b) 상에 형성된 유전막과, 하부의 측벽(171a) 상에 형성된 유전막(130)의 측벽 프로파일도 서로 다를 수 있다.
유전막(130)은 예를 들어, 터널막 및 트랩막을 포함할 수 있다. 터널막은 전하가 통과되는 부분으로, 예를 들어 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 이중층으로 형성될 수 잇다.
트랩막은 터널막을 통과한 전하가 저장되는 부분으로, 예를 들어 질화막 또는 고유전율(high-k)막을 포함할 수 있다. 질화막은 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 하프늄 산화질화물(hafnium oxynitride) 중에서 하나 이상을 포함할 수 있다.
유전막(130) 상에 채널막(140)이 형성될 수 있다. 채널막(140)은 채널 홀(CHH)을 완전히 채우지 않고, 기판의 상면(100s)을 노출시킬 수 있다. 다만 이에 제한되는 것은 아니며, 채널 홀(CHH)은 기판의 상면(100s)을 덮을 수도 있다.
몇몇 실시예에서, 채널막(140)은 예를 들어 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있으나 이에 제한되는 것은 아니다.
필링막(150)은 기판의 상면(100S)과 채널막(140)의 내측벽에 의해 정의된 공간을 완전히 채울 수 있다. 필링막(150)의 외면은 채널막(140)과 유전막(130)의 의해 둘러싸일 수 있다.
필링막(150)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
패드(190)는 채널 홀(CHH) 내에 형성될 수 있다. 패드(190)는 유전막(130), 채널막(140) 및 필링막(150) 상에 형성될 수 있다. 패드(185)는 본 발명의 몇몇 실시예에 따른 반도체 장치에서 드레인 노드로서 기능할 수 있다. 패드(190)는 예를 들어 도핑된 반도체, 금속, 금속 실리사이드 및 금속 질화물 중 적어도 어느 하나를 포함할 수 있으나 이에 제한되지 않는다.
상부 절연막(196)은 층간 절연막(108) 및 도전막(180)이 교대로 적층된 적층 구조 상에 형성될 수 있다. 상부 절연막(196)은 층간 절연막(108f)과, 패드(190)의 상면을 덮을 수 있다. 상부 절연막(196)은 비트 라인(198)과 패드(190) 사이를 전기적으로 절연할 수 있다.
상부 절연막(196)은 실리콘 산화물과 같은 절연물질을 포함할 수 있으나 이에 제한되는 것은 아니다.
도전 컨택(197)은 상부 절연막(196) 내에 형성될 수 있다. 도전 컨택(197)은 상부 절연막(196)을 관통하여, 패드(190)와 비트 라인(198)을 전기적으로 연결할 수 있다.
도전 컨택(197)은 도전 물질을 포함할 수 있다. 구체적으로, 도전 컨택(197)은 텅스텐, 구리, 금속 실리사이드, 도핑된 실리콘 또는 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있으나 이에 제한되는 것은 아니다.
도 3은 본 발명의 다른 몇몇 실시예에 따른 비휘발성 메모리에서 A를 확대하여 도시한 확대도이다.
도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리는, 유전막(130) 내에 형성된 제1 리세스(R1)와 제2 리세스(R2)를 포함할 수 있다.
제1 리세스(R1)는 게이트 선택 라인의 하부(170a)에 의하여 채워지고, 제2 리세스(R2)는 게이트 선택 라인의 상부(170b)에 의하여 채워질 수 있다. 따라서 게이트 선택 라인의 하부(170a)와 상부(170b)의 측면 프로파일은, 제1 리세스(R1)와 제2 리세스(R2)의 내벽 프로파일을 따라 형성될 수 있다. 따라서, 게이트 선택 라인의 하부(170a)의 측면 프로파일은 게이트 선택 라인의 상부(170b)의 측면 프로파일과 다를 수 있다.
제1 리세스(R1)의 리세스된 깊이(d1)와, 제2 리세스(R2)의 리세스된 깊이(d2)는 서로 다를 수 있다. 구체적으로, 제1 리세스(R1)의 리세스된 깊이(d1)가 제2 리세스(R2)의 리세스된 깊이(d2)보다 클 수 있다.
제1 리세스(R1)와 제2 리세스(R2)의 깊이가 서로 다름에 따라, 유전막(130)은 돌출부(176)를 포함할 수 있다. 돌출부(176)는 제1 리세스(R1) 또는 제2 리세스(R2)보다 유전막(130)의 외측으로 돌출된 부분일 수 있다.
이에 대응하는 게이트 선택 라인(170)은 그 내측으로 함몰된 오목부(166)를 포함할 수 있다. 오목부(166)는 게이트 선택 라인의 하부(170a)와 상부(170b) 사이에 위치할 수 있다. 오목부(166)는 게이트 선택 라인의 하부(170a) 또는 상부(170b)보다 게이트 게이트 선택 라인(170)의 내측으로 함몰된 부분일 수 있다.
도 4는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 단면도이고, 도 5는 도 4의 A를 확대하여 도시한 확대도이다.
도 4 및 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 채널 구조체(200)의 적층 구조가 앞서 실시한 실시예와 다를 수 있다. 이하에서 중복되는 부분의 설명은 생략하고, 차이점을 중심으로 설명한다.
유전막(130)은 게이트 선택 라인(170)의 상부 및 하부의 측벽(172b, 172a)까지 연장되지 않을 수 있다. 따라서 게이트 선택 라인(170)의 측벽(172a, 172b)은 유전막(130)에 의하여 덮이지 않을 수 있다. 게이트 선택 라인(170)의 측벽(172a, 172b)은 채널막(140)에 의하여 덮일 수 있다. 게이트 선택 라인(170)의 측벽(172a, 172b)은 채널막(140)과 직접 접할 수 있다.
유전막(130)이 게이트 선택 라인(170)의 하부의 측벽(172a)까지 연장되지 않음에 따라, 하부 절연막(102)의 측벽 또한 유전막(130)에 의하여 덮이지 않을 수 있다. 하부 절연막(102)의 측벽은 채널막(140)에 의하여 덮일 수 있다. 하부 절연막(102)의 측벽은 채널막(140)과 직접 접할 수 있다.
도 4 및 도 5에 도시된 실시예에서도, 게이트 선택 라인의 하부의 측벽(172a)과 기판의 상면(100s)이 이루는 각도(θ2)는, 게이트 선택 라인의 상부의 측벽(171b)과 기판의 상면(100s)이 이루는 각도(θ3)와 다를 수 있다. 구체적으로, 게이트 선택 라인의 하부의 측벽(172a)과 기판의 상면(100s)이 이루는 각도(θ2)는, 게이트 선택 라인의 상부의 측벽(172b)과 기판의 상면(100s)이 이루는 각도(θ3)보다 클 수 있다.
도 6 내지 도 16은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 6을 참조하면, 기판(100) 상에 하부 절연막(102)과 식각 정지막(104)을 형성한다.
하부 절연막(102)은 예를 들어, 실리콘 산화막과 같은 물질을 CVD(chemical vapor deposition), PECVD(plsma enhanced CVD) 및 ALD(atomic layer deposition) 등의 공정 등을 통해 형성한 것일 수 있다.
식각 정지막(104)은 하부 절연막(102)과 다른 물질을 포함할 수 있다. 구체적으로, 식각 정지막(104)은 하부 절연막(102)과 특정 식각액 또는 특정 식각 가스에 대하여 식각 선택비가 서로 다른 물질을 포함할 수 있다.
위와 같은 식각 선택비가 다른 물질로, 예를 들어 TiO, ZrO, AlO, WO, BeO, BO, MgO, HfO, YbO, CaO, PbO, SrO, BaO, SnO와 같은 산화막과, C, SiC, WC와 같은 탄화막, TaN, AlN, WN과 같은 질화막 중 어느 하나 이상의 물질을 포함할 수 있다. 몇몇 실시예에서, 식각 정지막(104)은 앞서 기재한 산화막, 탄화막, 질화막 중 어느 하나의 물질과, 실리콘 산화물 또는 실리콘 질화물과의 화합물을 포함할 수도 있다.
식각 정지막(104)을 하부 절연막(102) 상에 형성한 것은, 상기 물질을 CVD, ALD 등의 방법을 이용하는 것일 수 있으나 이에 제한되지 않는다.
도 7을 참조하면, 식각 정지막(104) 상에 희생막(106a~106f)과 층간 절연막(108a~108f)이 교대로 적층된 몰드 구조체(110)를 형성한다.
희생막(106a~106f)은 식각 정지막(104)과 서로 다른 물질을 포함할 수 있다. 구체적으로, 희생막(106a~106f)은 식각 정지막(104)과 특정 식각액 또는 특정 식각 가스에 대하여 식각 선택비가 서로 다른 물질을 포함할 수 있다. 예를 들어, 희생막(106a~106f)은 실리콘 질화막을 포함할 수 있다.
층간 절연막(108a~108f)은 하부 절연막(102)과 동일한 물질을 포함할 수 있다. 이는 이후에 희생막(106a~106f)과 식각 정지막(104)을 동시에 제거하여 하부 절연막(102)과 층간 절연막(108)만을 남기기 위해서이다. 다만 본 발명이 이에 제한되는 것은 아니며, 층간 절연막(108)은 상기 희생막(106a~106f)과 식각 정지막(104)의 제거 공정에서 선택비를 가질 수 있는 물질을 포함할 수 있으면 충분하다. 층간 절연막(108)은 예를 들어, 실리콘 산화막과 같은 물질을 포함할 수 있으나 이에 제한되지 않는다.
층간 절연막(108)과 식각 정지막(104)은 서로 다른 물질을 포함할 수 있다. 구체적으로, 식각 정지막(104)은 하부 절연막(102)과 특정 식각액 또는 특정 식각 가스에 대하여 식각 선택비가 서로 다른 물질을 포함할 수 있다.
도 8을 참조하면, 몰드 구조체(110)를 일부 제거하여 트렌치(120)를 형성하고, 식각 정지막(104)의 상면을 노출시킨다. 몰드 구조체(110)를 일부 제거하는 것은 건식 식각 공정을 이용한 것일 수 있다.
트렌치(120) 형성을 위한 건식 공정에서, 식각 정지막(104)은 몰드 구조체(110)에 대하여 식각 선택비를 가질 수 있다. 따라서 트렌치(120)는 기판(100)의 상면까지 관통하지 않고, 식각 정지막(104)의 상면을 노출시킨다.
도 9를 참조하면, 트렌치(120)에 의해 식각 정지막(104)과 하부 절연막(102)을 차례로 제거하고, 채널 홀(CHH)을 형성한다. 채널 홀(CHH)에 의해 기판(100)의 상면은 노출될 수 있다.
식각 정지막(104)을 제거하는 것은, 건식 또는 식각 가스에 의해 트렌치(120)에 의해 노출된 부분을 식각하는 것일 수 있다. 또한, 하부 절연막(102)을 제거하는 것은, 앞서 트렌치(120) 형성 과정과 동일한 식각 공정을 이용하는 것일 수 있다.
도 8 및 도 9에서 설명한 것과 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 채널 홀(CHH) 형성 시 몰드 구조체(110)를 식각 정지막(104)에 이를 때까지 식각하고, 이후 식각 정지막(104)과 하부 절연막(102)을 제거하여 기판의 상면(100S)을 노출시킨다.
최근 비휘발성 메모리 장치의 집적 밀도가 상승함에 따라, 하나의 수직 채널에 더욱 많은 수직 메모리 셀이 밀집되어 높은 종횡비(high aspect ratio)를 갖는 채널 홀(CHH)과 이를 채우는 채널 구조체(200)가 필요하게 되었다.
예를 들어, 식각 정지막(104)이 존재하지 않고 몰드 구조체(110)가 기판(100)과 바로 인접하는 경우를 설명한다. 깊은 깊이의 채널 홀(CHH)을 형성하는데 있어서, 몰드 구조체(110)의 식각 시 기판(100)도 함께 식각되고, 기판(100) 내에 채널 홀(CHH)과 중첩된 리세스가 형성될 수 있다.
특히 높은 종횡비의 채널 홀(CHH) 형성 시 채널 홀(CHH)의 식각 깊이 제어의 난이도는 높으며, 따라서 기판(100) 내의 리세스의 깊이는 각각의 채널 홀(CHH)마다 서로 다를 수 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법에서, 몰드 구조체(110)를 식각 정지막(104)까지 식각하고, 이후 별도의 공정을 통해 식각 정지막(104)과 하부 절연막(102)을 제거한다. 식각 정지막(104)과 하부 절연막(102)를 각각 제거하는 것은 단일막의 제거 과정에 속하므로 식각 깊이의 산포 조절이 비교적 용이할 수 있다.
즉, 식각 정지막(104)과 하부 절연막(102)을 일종의 버퍼막으로 이용함으로써 채널 홀(CHH)의 깊이의 산포를 효율적으로 제어할 수 있다.
도 10은 도 9의 A를 확대하여 도시한 확대도이다.
도 10를 참조하면, 채널 홀(CHH)의 내벽의 프로파일이 도시된다.
채널 홀(CHH)의 내벽은, 기판(100)의 상면(S), 하부 절연막(102), 식각 정지막(104), 희생막(106a) 및 층간 절연막(108a)의 측벽에 의하여 정의될 수 있다. 따라서 기판(100)의 상면(S), 하부 절연막(102), 식각 정지막(104), 희생막(106a) 및 층간 절연막(108a)의 측벽은 채널 홀(CHH)을 둘러쌀 수 있다.
채널 홀(CHH)의 식각을 완료한 후에, 식각 정지막의 측벽(104S)의 프로파일과, 희생막의 측벽(106S)의 프로파일은 서로 다를 수 있다. 구체적으로, 식각 정지막의 측벽(104S)과 기판의 상면(100S)이 이루는 각도(θ2)가 희생막의 측벽(106S)과 기판의 상면(100S)이 이루는 각도(θ3)보다 클 수 있다.
식각 정지막의 측벽(104S)과 기판의 상면(100S)이 이루는 각도(θ2)가 희생막의 측벽(106S)과 기판의 상면(100S)이 이루는 각도(θ3)와 서로 다른 것은, 채널 홀(CHH)을 형성하는 과정에서 식각 정지막(104)과 희생막(106a)이 서로 다른 조건에서 제거되기 때문이다.
즉, 위에서 설명한 것과 같이 식각 정지막(104)은 TiO, ZrO와 같은 산화막, C, SiC와 같운 탄화막, TaN, AlN과 같은 질화막 중 어느 하나를 포함하고, 희생막(106a)은 실리콘 질화막을 포함할 수 있다. 또한 몇몇 실시예에서, 식각 정지막(104)의 식각액 또는 식각 가스에 대한 반응성이 희생막(106a)의 식각액 또는 식각 가스에 대한 반응성보다 좋을 수 있다.
이러한 식각의 결과로 나타난 식각 정지막의 측벽(104S)이 기판의 상면(100S)이 이루는 각도(θ2)가, 희생막의 측벽(106S)과 기판의 상면(100S)이 이루는 각도(θ3)보다 클 수 있다.
도 11과 12를 참조하면, 채널 홀(CHH)의 내부를 채우도록, 유전막(130), 채널막(140) 및 필링막(150)을 형성한다.
유전막(130)은 채널 홀(CHH)의 측벽 및 저면을 따라 형성될 수 있다. 몇몇 실시예에서, 채널 홀(CHH) 저면의 유전막(130)을 에치백 공정을 통해 제거할 수 있다.
앞서 설명한 것과 같이, 유전막(130)은 터널막 및 트랩막과 같은 복수의 막으로 형성될 수 있다. 상기 복수의 막으로 구성된 유전막(130)을 형성하는 것은 예를 들어 CVD, PECVD, ALD 공정 중 어느 하나를 포함할 수 있으나 이에 제한되는 것은 아니다.
채널막(140)은 유전막(130)의 상면을 따라 형성될 수 있다. 몇몇 실시예에서, 유전막(130)은 기판의 상면(100s) 상에도 형성되고, 기판의 상면(100s) 상에 형성된 채널막(140)의 일부는 에치백 공정을 통해 제거될 수 있다.
채널막(140)은 예를 들어 불순물이 도핑된 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있다.
필링막(150)은 채널 홀(CHH)을 완전히 채우도록 형성될 수 있다. 필링막(150)의 외면은 유전막(130) 및 채널막(140)에 의하여 둘러싸일 수 있다.
필링막(150)은 예를 들어 실리콘 산화막과 같은 물질을 CVD, PECVD 및 ALD 공정 중 어느 하나를 통해 형성될 수 있으나 이에 제한되는 것은 아니다.
유전막(130), 채널막(140) 및 필링막(150)을 형성함으로써 채널 구조체(200)가 형성될 수 있다. 채널 구조체(200)는 채널 홀(CHH) 내부를 채우고, 몰드 구조체(110)를 관통할 수 있다.
도 13과 도 14를 참조하면, 희생막(106a~106f)과 식각 정지막(104)을 제거하여 하부 절연막(102)과 층간 절연막(108a) 사이의 공간(165)과, 복수의 층간 절연막들(108) 사이의 공간(160)을 형성한다.
희생막(106a~106f)과 식각 정지막(104)은 동일한 공정에서 제거될 수 있다. 따라서 희생막(106a~106f)과 식각 정지막(104)은 동시에 제거될 수 있다. 희생막(106a~106f)과 식각 정지막(104)을 제거하는 것은 예를 들어, 인산, 황산, 염산 또는 이들의 혼합액을 이용할 수 있다.
식각 정지막(104)과 희생막(106)이 제거되었을 때, 채널 구조체(200)는 수평 단면적으로는 원형구조이고, 층간 절연막(108)은 상기 채널 구조체(200)에 관통되어 수직으로 이격된 구조로 형성될 수 있다. 따라서 층간 절연막(108a~108b)은 채널 구조체(200)에 의해서 수직 방향으로 이격되는 구조로 지지될 수 있다.
도 15 및 도 2를 참조하면, 희생막(106a~106f)과 식각 정지막(104)을 제거하여 형성된 공간(160, 165)에 도전막(180)을 형성한다.
도전막(180)은 하부 절연막(102)에 인접하여 형성되는 게이트 선택 라인(170)과, 게이트 선택 라인(170) 상에 형성되는 복수의 게이트 라인(180a~180e)을 포함할 수 있다.
게이트 선택 라인(170)은 식각 정지막(104)과 희생막(106a)이 제거되어 형성된 공간(165)을 채우도록 형성된다. 따라서 게이트 선택 라인(170)은 하부 절연막(102)과 직접 접할 수 있다.
게이트 라인(180a~180e)은 나머지 희생막들(106b~106f)이 제거되어 형성된 공간(160)을 채우도록 형성된다.
정리하면, 게이트 선택 라인(170)과 게이트 라인(180a~180e)은 식각 정지막(104)과 희생막(106)이 치환된 것일 수 있다.
게이트 선택 라인(170)과 게이트 라인(180a~180e)은 동시에 형성될 수 있다. 구체적으로, 게이트 선택 라인(170)과 게이트 라인(180a~180e)은 도전 물질을 CVD, PECVD, ALD 등의 공정을 통해 형성될 수 있다.
게이트 선택 라인(170)이 공간(165)을 완전히 채울 수 있다. 따라서 게이트 선택 라인(170)의 측벽은 식각 정지막의 측벽(104S)과 희생막의 측벽(106S)의 프로파일과 동일한 프로파일을 가질 수 있다.
즉, 앞서 설명한 것과 같이, 게이트 선택 라인의 하부의 측벽(171a)과 기판의 상면(100s)이 이루는 각도(θ2)는, 게이트 선택 라인의 상부의 측벽(171b)과 기판의 상면(100s)이 이루는 각도(θ3)와 다를 수 있다.
도 16을 참조하면, 채널 구조체(200)의 일부를 에치백과 같은 공정으로 제거하여 트렌치(195)를 형성하고, 트렌치(195)를 채우는 패드(185)를 형성한다.
패드(195)는 채널 홀(CHH) 내에 유전막(130), 채널막(140) 및 필링막(150)을 덮도록 형성될 수 있다. 패드(190)는 예를 들어 도핑된 반도체, 금속, 금속 실리사이드 및 금속 질화물 중 적어도 어느 하나를 포함할 수 있으나 이에 제한되지 않는다.
이어서 도 1을 참조하면, 패드(190)를 덮도록 상부 절연막(196)을 형성하고, 상부 절연막(196) 상에 도전 컨택(197)과 전기적으로 연결되는 비트 라인(198)을 형성한다.
도 17 내지 도 18는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로 도 17 내지 도 18은 도 4 및 도 5에 도시된 실시예의 비휘발성 메모리의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17 및 도 18을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법에서, 식각 정지막(104)과 희생막(106a)의 제거 과정이 도시된다. 몇몇 실시예에서, 식각 정지막(104)의 제거는 희생막(106a~106f) 보다 더 빠를 수 있다. 즉, 식각 정지막(104)과 희생막(106a~106f)을 제거하기 위한 습식 식각 공정에서, 희생막(106a~106f)은 식각 정지막(104)에 대하여 식각 선택비를 가질 수 있다.
이로 인해, 희생막(106a)보다 식각 정지막(104)이 먼저 식각될 수 있다. 이어서 식각 정지막(104)의 제거로 인하여 유전막(130)의 외벽이 식각액(E)에 노출될되고, 유전막(130)의 외벽이 함께 식각될 수 있다. 식각 정지막(104)에 이어 식각된 유전막(130)의 자리에는 제1 리세스(R1)가 형성될 수 있다.
몇몇 실시예에서, 희생막(106a)의 식각이 완료된 이후에 어느 정도의 유전막(130)의 외벽에 대한 식각이 진행되어, 제2 리세스(R2)가 형성될 수 있다. 즉, 제1 리세스(R1)는 식각 정지막(104)과 접촉하는 유전막(130)의 외벽에 형성되고, 제2 리세스(R2)는 희생막(106a)과 접촉하는 유전막(130)의 외벽에 형성된다.
본 발명의 몇몇 실시예에서, 제1 리세스(R1)의 깊이(d1)와 제2 리세스(R2)의 깊이(d2)는 서로 다를 수 있다. 구체적으로, 제1 리세스(R1)의 깊이(d1)가 제2 리세스(R2)의 깊이(d2)보다 클 수 있다.
이는 앞에서 설명한 것과 같이 희생막(106a)과 식각 정지막(104)을 제거하기 위한 습식 식각 공정에서 희생막(106a)이 식각 정지막(104)에 대한 식각 선택비를 갖기 때문이다. 식각 정지막(104)이 희생막(106a)보다 먼저 식각됨으로 인해 식각액(E)에 더 길게 노출된 제1 리세스(R1)가, 제2 리세스(R1)보다 더 깊을 수 있다.
유전막(130)은 제1 리세스(R1)와 제2 리세스(R2) 사이에 오목부(166)를 포함할 수 있다.
이후, 도 3과 같이 제1 리세스(R1)와 제2 리세스(R2)를 채우는 게이트 선택 라인(170)을 형성한다. 도 3의 이후 과정은 앞서 도 1 및 도 16을 이용하여 설명한 비휘발성 메모리 장치의 제조 방법과 동일할 수 있다.
도 19 내지 도 25는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 19의 이전 과정은, 앞서 도 8을 이용하여 설명한 본 발명의 실시예에 따른 비휘발성 메모리의 제조 방법과 동일하므로 생략한다.
도 19를 참조하면, 트렌치(120) 내에 유전막(130)을 형성한다. 유전막(130)은 트렌치(120)의 측벽 및 저면을 따라 형성될 수 있다. 앞서 설명한 것과 같이, 유전막(130)은 터널막 및 트랩막과 같은 복수의 막으로 형성될 수 있다. 상기 복수의 막으로 구성된 유전막(130)을 형성하는 것은 예를 들어 CVD, PECVD, ALD 공정 중 어느 하나를 포함할 수 있으나 이에 제한되는 것은 아니다.
유전막(130)은 트렌치(120) 내부를 완전히 채우지 않을 수 있다.
도 20을 참조하면, 유전막(130), 식각 정지막(104) 및 하부 절연막(102)을 제거하여 채널 홀(CHH)을 형성한다. 채널 홀(CHH)에 의해 기판(100)의 상면은 노출될 수 있다.
유전막(130)은 에치백 공정을 통해 제거할 수 있다. 상기 공정을 통해 몰드 구조체(110)의 측벽 상의 유전막(130)은 남고, 트렌치(120)의 저면의 유전막(130) 만이 제거될 수 있다.
식각 정지막(104)을 제거하는 것은, 건식 또는 식각 가스에 의해 트렌치(120)에 의해 노출된 부분을 식각하는 것일 수 있다. 또한, 하부 절연막(102)을 제거하는 것은, 앞서 트렌치(120) 형성 과정과 동일한 식각 공정을 이용하는 것일 수 있다.
도 21을 참조하면, 채널막(140) 및 필링막(150)을 형성하여 채널 홀(CHH) 내부를 채운다.
채널막(140)은 유전막(130)의 상면, 식각 정지막(104)과 하부 절연막(102)의 측벽을 따라 형성될 수 있다.
식각 정지막(104)의 측벽과 채널막(140)은 직접 접촉할 수 있다. 앞서의 실시예와는 달리, 유전막(130)은 식각 정지막(104)의 측벽과 채널막(140) 사이에 형성되지 않는다.
또한, 하부 절연막(102)의 측벽과 채널막(140)은 직접 접촉할 수 있다. 앞서의 실시예에서와는 달리, 유전막(130)은 하부 절연막(102)의 측벽과 채널막(140) 사이에 형성되지 않는다.
몇몇 실시예에서, 유전막(130)은 기판의 상면(100s) 상에도 형성되고, 기판의 상면(100s) 상에 형성된 채널막(140)의 일부는 에치백 공정을 통해 제거될 수 있다.
채널막(140)은 예를 들어 불순물이 도핑된 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있다.
필링막(150)은 채널 홀(CHH)을 완전히 채우도록 형성될 수 있다. 필링막(150)의 외면은 유전막(130) 및 채널막(140)에 의하여 둘러싸일 수 있다.
필링막(150)은 예를 들어 실리콘 산화막과 같은 물질을 CVD, PECVD 및 ALD 공정 중 어느 하나를 통해 형성될 수 있으나 이에 제한되는 것은 아니다.
유전막(130), 채널막(140) 및 필링막(150)을 형성함으로써 수직 채널 구조체(200)가 형성될 수 있다. 수직 채널 구조체(200)는 채널 홀(CHH) 내부를 채우고, 몰드 구조체(110)를 관통할 수 있다.
도 22과 도 23을 참조하면, 희생막(106a~106f)과 식각 정지막(104)을 제거하여, 하부 절연막(102)과 층간 절연막(108a) 사이의 공간(165)과, 복수의 층간 절연막들(108) 사이의 공간(160)을 형성한다.
희생막(106a~106f)과 식각 정지막(104)은 동일한 공정에서 제거될 수 있다. 따라서 희생막(106a~106f)과 식각 정지막(104)은 동시에 제거될 수 있다. 희생막(106a~106f)과 식각 정지막(104)을 제거하는 것은, 인산, 황산, 염산 또는 이들의 혼합액을 이용할 수 있다.
희생막(106a~106f)의 제거 시에, 희생막(106a~106f)의 측벽과 접하는 유전막(130)의 부분도 동시에 제거될 수 있다.
도 23에 도시된 것과 같이, 유전막(130)은 기판(100)의 상면까지 연장되지 않는다. 따라서 채널막의 외측벽(173a, 173b)은 식각 정지막(104)의 제거에 의해 노출될 수 있다. 채널막의 외측벽(173a, 173b)은, 절연막들(108a, 102)과 함께 공간(165)을 정의할 수 있다.
도 24와 도 5를 참조하면, 희생막(106a~106f)과 식각 정지막(104)을 제거하여 형성된 공간(160, 165)에 도전막(180)을 형성한다.
도전막(180)은 하부 절연막(102)에 인접하여 형성되는 게이트 선택 라인(170)과, 게이트 선택 라인(170) 상에 형성되는 복수의 게이트 라인(180a~180e)을 포함할 수 있다.
게이트 선택 라인(170)은 식각 정지막(104)과 희생막(106a)이 제거되어 형성된 공간(165)을 채우도록 형성된다. 따라서 게이트 선택 라인(170)은 하부 절연막(102)과 직접 접할 수 있다.
게이트 선택 라인(170)의 측벽(172a, 172b)은 유전막(130)에 의하여 덮이지 않을 수 있다. 게이트 선택 라인(170)의 측벽(172a, 172b)은 채널막(140)에 의하여 덮일 수 있다. 게이트 선택 라인(170)의 측벽(172a, 172b)은 채널막(140)과 직접 접할 수 있다.
게이트 라인(180a~180e)은 나머지 희생막들(106b~106f)이 제거되어 형성된 공간(160)을 채우도록 형성된다.
게이트 선택 라인(170)과 게이트 라인(180a~180e)은 동시에 형성될 수 있다. 구체적으로, 게이트 선택 라인(170)과 게이트 라인(180a~180e)은 도전 물질을 CVD, PECVD, ALD 등의 공정을 통해 형성될 수 있다.
게이트 선택 라인(170)이 공간(165)을 완전히 채울 수 있다. 따라서 게이트 선택 라인(170)의 측벽은 식각 정지막의 측벽(104S)과 희생막의 측벽(106S)의 프로파일과 동일한 프로파일을 가질 수 있다.
즉, 앞서 설명한 것과 같이, 게이트 선택 라인의 하부의 측벽(171a)과 기판의 상면(100s)이 이루는 각도(θ2)는, 게이트 선택 라인의 상부의 측벽(171b)과 기판의 상면(100s)이 이루는 각도(θ3)와 다를 수 있다.
도 24를 참조하면, 채널 구조체(200)의 일부를 에치백과 같은 공정으로 제거하여 트렌치(195)를 형성하고, 트렌치(195)를 채우는 패드(185)를 형성한다.
패드(195)는 채널 홀(CHH) 내에 유전막(130), 채널막(140) 및 필링막(150)을 덮도록 형성될 수 있다. 패드(190)는 예를 들어 도핑된 반도체, 금속, 금속 실리사이드 및 금속 질화물 중 적어도 어느 하나를 포함할 수 있으나 이에 제한되지 않는다.
이어서 도 4를 참조하면, 패드(190)를 덮도록 상부 절연막(196)을 형성하고, 상부 절연막(196) 상에 도전 컨택(197)과 전기적으로 연결되는 비트 라인(198)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 하부 절연막
104: 식각 정지막 106: 희생막
108: 층간 절연막 110: 몰드 구조체
120: 트렌치 CHH: 채널 홀
130: 유전막 140: 채널막
150: 필링막

Claims (20)

  1. 기판 상에 교대로 적층되는 도전막과 층간 절연막을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하는 채널 홀 내에 형성된 수직 채널 구조체를 포함하되,
    상기 층간 절연막은, 상기 기판 상에 형성된 하부 절연막을 포함하고,
    상기 도전막은 상기 하부 절연막의 상면을 덮는 게이트 선택 라인을 포함하고,
    상기 게이트 선택 라인은,
    상기 하부 절연막과 인접하는 하부와,
    상기 하부 상에 형성되는 상부를 포함하고,
    상기 수직 채널 구조체와 접하는 상기 상부의 측면 프로파일과, 상기 채널 홀과 접하는 상기 하부의 측면 프로파일은 서로 다른 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 수직 채널 구조체는 상기 적층 구조체의 측벽 상에 형성되는 유전막,
    상기 유전막 상에 형성된 채널막,
    상기 채널막 상에 상기 채널 홀을 채우도록 형성되는 필링막을 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 필링막은 상기 기판의 상면을 덮는 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 게이트 선택 라인은 상기 채널막과 직접 접하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 기판의 상면과 상기 상부의 측면이 이루는 제1 각도는,
    상기 기판의 하면과 상기 하부의 측면이 이루는 제2 각도보다 작은 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 수직 채널 구조체는, 상기 게이트 선택 라인의 하부와 접하는 제1 리세스와,
    상기 게이트 선택 라인의 상부와 접하는 제2 리세스를 포함하되,
    상기 제1 리세스와 상기 제2 리세스의 깊이는 서로 다른 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 게이트 선택 라인의 하부는 상기 제1 리세스를 채우고,
    상기 게이트 선택 라인의 상부는 상기 제2 리세스를 채우는 비휘발성 메모리 장치.
  8. 제 6항에 있어서,
    상기 제1 리세스의 깊이는 상기 제2 리세스보다 작은 비휘발성 메모리 장치.
  9. 제 6항에 있어서,
    상기 수직 채널 구조체는 상기 제1 리세스와 상기 제2 리세스 사이에 형성된 돌출부를 포함하는 비휘발성 메모리 장치.
  10. 제 6항에 있어서,
    상기 게이트 선택 라인은 상기 상부와 상기 하부 사이에 형성된 오목부를 포함하는 비휘발성 메모리 장치.
  11. 기판 상에 하부 절연막과, 식각 정지막을 차례로 적층하고,
    상기 식각 정지막 상에 희생막과 층간 절연막이 교대로 적층된 몰드 구조체를 형성하고,
    상기 몰드 구조체를 관통하는 채널 홀을 형성하여 상기 식각 정지막을 노출시키고,
    상기 식각 정지막과 상기 하부 절연막을 차례로 식각하여 상기 기판의 상면을 노출시키고,
    상기 채널 홀 내에 채널 홀 구조체를 형성하여 상기 채널 홀을 채우고,
    상기 희생막과 상기 식각 정지막을 동시에 제거하고,
    상기 층간 절연막 사이에 도전막을 형성하는 것을 포함하는 비휘발성 메모리의 제조 방법.
  12. 제 11항에 있어서,
    상기 식각 정지막은, 상기 몰드 구조체에 대하여 식각 선택비를 갖는 비휘발성 메모리의 제조 방법.
  13. 제 11항에 있어서,
    상기 채널 홀 구조체를 형성하는 것은,
    상기 몰드 구조체의 측벽 상에 유전막을 형성하고,
    상기 유전막 상에 채널막을 형성하고,
    상기 채널막 상에 상기 채널 홀을 채우도록 필링막을 형성하는 것을 포함하고,
    상기 희생막과 상기 식각 정지막을 동시에 제거하는 것은,
    상기 채널막 내에 제1 리세스와,
    상기 제1 리세스 상의 제2 리세스를 형성하는 것을 포함하는 비휘발성 메모리의 제조 방법.
  14. 제 13항에 있어서,
    상기 제1 리세스의 깊이는 상기 제2 리세스보다 큰 비휘발성 메모리의 제조 방법.
  15. 제 11항에 있어서,
    상기 희생막과 상기 식각 정지막을 동시에 제거하는 것은, 인산, 황산, 염산 중 하나 이상을 이용하여 상기 희생막과 상기 식각 정지막을 식각하는 것을 포함하는 비휘발성 메모리의 제조 방법.
  16. 제 15항에 있어서,
    상기 희생막은 상기 식각 정지막에 대해 식각 선택비를 갖는 비휘발성 메모리의 제조 방법.
  17. 제 11항에 있어서,
    상기 도전막은 상기 하부 절연막을 덮는 게이트 선택 라인을 포함하는 비휘발성 메모리의 제조 방법.
  18. 제 17항에 있어서,
    상기 게이트 선택 라인은, 상기 식각 정지막이 제거된 자리를 채우는 하부와, 상기 희생막이 제거된 자리를 채우는 상부를 포함하되,
    상기 채널 홀 구조체와 접하는 상기 상부의 측벽 프로파일은, 상기 채널 홀 구조체와 접하는 상기 하부의 측벽 프로파일과 다른 비휘발성 메모리의 제조 방법.
  19. 기판 상에 교대로 적층되는 복수의 도전막과 복수의 층간 절연막을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하는 채널 홀 내에 형성된 수직 채널 구조체를 포함하되,
    상기 복수의 도전막은 상기 기판과 최인접한 제1 도전막을 포함하고,
    상기 제1 도전막은, 상기 기판과 대향하는 하부와,
    상기 하부 상에 형성되는 상부를 포함하고,
    상기 수직 채널 구조체와 접하는 상기 상부의 측면 프로파일과, 상기 채널 홀과 접하는 상기 하부의 측면 프로파일은 서로 다른 비휘발성 메모리 장치.
  20. 기판 상에 하부 절연막과, 식각 정지막을 차례로 적층하고,
    상기 식각 정지막 상에 희생막과 층간 절연막이 교대로 적층된 몰드 구조체를 형성하고,
    상기 몰드 구조체를 관통하는 채널 홀을 형성하여 상기 식각 정지막을 노출시키고,
    상기 채널 홀의 내벽을 덮는 유전막을 형성하고,
    상기 유전막의 저면과, 상기 식각 정지막과 상기 하부 절연막을 차례로 식각하여 상기 기판의 상면을 노출시키고,
    상기 채널 홀 내를 유전 물질로 채우고,
    상기 희생막과 상기 식각 정지막을 동시에 제거하고,
    상기 층간 절연막 사이에 도전막을 형성하는 것을 포함하는 비휘발성 메모리의 제조 방법.
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CN201811024862.2A CN109473437B (zh) 2017-09-08 2018-09-04 非易失性存储器件及其制造方法

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380699B2 (en) * 2019-02-28 2022-07-05 Micron Technology, Inc. Memory array and methods used in forming a memory array
US10910399B2 (en) * 2019-03-14 2021-02-02 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
KR20200134577A (ko) * 2019-05-22 2020-12-02 삼성전자주식회사 3차원 반도체 메모리 소자
CN112289801B (zh) 2019-06-28 2024-02-23 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法
CN110349971A (zh) * 2019-06-28 2019-10-18 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法
CN110379817B (zh) * 2019-06-28 2020-05-19 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法
KR20210108016A (ko) 2020-02-25 2021-09-02 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US11327228B2 (en) 2020-07-09 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Photonic device and fabrication method thereof
KR20220035674A (ko) * 2020-09-14 2022-03-22 삼성전자주식회사 배선 구조물, 그 형성 방법, 및 상기 배선 구조물을 포함하는 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130009235A1 (en) 2011-07-06 2013-01-10 SK Hynix Inc. Non-volatile memory device and method of manufacturing the same
US20150380549A1 (en) 2014-06-27 2015-12-31 Jang-Gn Yun Semiconductor device having interconnection line

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5376789B2 (ja) 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
KR101200488B1 (ko) * 2008-12-24 2012-11-12 에스케이하이닉스 주식회사 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR101855437B1 (ko) * 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20120066331A (ko) * 2010-12-14 2012-06-22 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101825534B1 (ko) * 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
KR101916222B1 (ko) * 2011-04-29 2018-11-08 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101933665B1 (ko) * 2011-05-19 2018-12-31 삼성전자주식회사 3차원 반도체 메모리 장치의 제조 방법
KR20130127791A (ko) * 2012-05-15 2013-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
KR20130136249A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10367001B2 (en) * 2012-06-04 2019-07-30 SK Hynix Inc. 3D semiconductor memory device
KR102031179B1 (ko) * 2012-09-11 2019-11-08 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9076879B2 (en) 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9275909B2 (en) 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9431410B2 (en) 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
KR102094470B1 (ko) * 2014-04-08 2020-03-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
WO2015195405A1 (en) * 2014-06-17 2015-12-23 SanDisk Technologies, Inc. A three-dimensional non-volatile memory device having a silicide source line and method of making thereof
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102423765B1 (ko) 2015-08-26 2022-07-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9935123B2 (en) 2015-11-25 2018-04-03 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device
KR102543998B1 (ko) * 2015-12-03 2023-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102581032B1 (ko) * 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
TWI597825B (zh) * 2015-12-15 2017-09-01 旺宏電子股份有限公司 三維半導體元件及其製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130009235A1 (en) 2011-07-06 2013-01-10 SK Hynix Inc. Non-volatile memory device and method of manufacturing the same
US20150380549A1 (en) 2014-06-27 2015-12-31 Jang-Gn Yun Semiconductor device having interconnection line

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Publication number Publication date
US10734403B2 (en) 2020-08-04
US20190081067A1 (en) 2019-03-14
KR20190028208A (ko) 2019-03-18
US20200194449A9 (en) 2020-06-18
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