KR102373616B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 도전막 및 층간 절연막이 교대로 적층된 적층 구조, 상기 적층 구조를 관통하고, 하부 영역과 상기 하부 영역 상의 상부 영역을 포함하는 채널홀, 상기 하부 영역의 측벽 상에 형성되는 유전막, 상기 하부 영역에서, 상기 유전막 상에 형성되는 채널막, 상기 하부 영역에서 상기 채널막 상에 형성되고, 상기 하부 영역과 상기 상부 영역을 분리시키는 패시베이션막 및 상기 패시베이션막에 둘러싸여 상기 하부 영역에 정의되는 에어갭을 포함하되, 상기 에어갭의 폭은 상기 패시베이션막의 폭보다 크다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and Method for fabricating thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면으로부터 수직하게 연장되는 기둥 또는 실린더 형상의 채널이 구비되며 상기 채널에 접하는 복수의 게이트 라인들 및 절연막들이 적층될 수 있다.
본 발명이 해결하려는 과제는, 동작 성능이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 성능이 개선된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 도전막 및 층간 절연막이 교대로 적층된 적층 구조, 상기 적층 구조를 관통하고, 하부 영역과 상기 하부 영역 상의 상부 영역을 포함하는 채널홀, 상기 하부 영역의 측벽 상에 형성되는 유전막, 상기 하부 영역에서, 상기 유전막 상에 형성되는 채널막, 상기 하부 영역에서 상기 채널막 상에 형성되고, 상기 하부 영역과 상기 상부 영역을 분리시키는 패시베이션막 및 상기 패시베이션막에 둘러싸여 상기 하부 영역에 정의되는 에어갭을 포함하되, 상기 에어갭의 폭은 상기 패시베이션막의 폭보다 크다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 도전막 및 층간 절연막이 교대로 적층된 적층 구조, 상기 적층 구조 내에 수직하게 형성되는 에어갭, 상기 에어갭의 상면을 덮는 패시베이션막, 상기 에어갭의 측면을 둘러싸는 채널막, 상기 채널막의 외측면을 둘러싸고, 상기 적층 구조와 접하는 유전막 및 상기 패시베이션막 상에, 상기 층간 절연막과 접하는 패드를 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판, 상기 기판 상에 수직하게 형성되는 수직 채널 구조체로서, 상기 수직 채널 구조체는 에어갭과, 상기 에어갭의 측면을 둘러싸는 채널막과, 상기 채널막의 외측면을 둘러싸는 유전막과, 상기 에어갭의 상면을 덮는 패시베이션막과, 상기 패시베이션막 상에 형성되는 패드를 포함하는 수직 채널 구조체, 상기 수직 채널 구조체의 측면을 둘러싸고, 서로 수직으로 이격되는 복수의 층간 절연막 및 상기 수직 채널 구조체의 측면을 둘러싸고, 상기 복수의 층간 절연막 사이에 형성되는 복수의 도전막을 포함하되, 상기 패시베이션막은 상기 에어갭의 상부와 접하고, 제1 폭을 가지는 제1 부분과, 상기 제1 부분 상에서 돌출되고, 상기 제1 폭보다 작은 제2 폭을 가지는 제2 부분을 포함하고, 상기 제2 부분의 상면의 높이는 상기 패드의 상면의 높이보다 낮다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 층간 절연막 및 희생막들이 교대로 반복 적층된 몰드 구조체를 형성하고, 상기 몰드 구조체를 관통하는 채널홀을 형성하고, 상기 채널홀의 측면 상에 유전막을 형성하고, 상기 유전막 상에 채널막을 형성하고, 상기 채널막 상에 상기 채널홀을 메우는 필링막을 형성하고, 상기 유전막, 채널막 및 필링막의 일부를 제거하여 상기 채널홀의 상부에 제1 리세스를 형성하고, 상기 제1 리세스의 측면에 스페이서를 형성하되, 상기 스페이서는 상기 필링막의 상면을 노출시키는 바텀홀을 포함하고, 상기 바텀홀을 통해서 상기 필링막을 모두 제거하고, 상기 바텀홀을 메우는 패시베이션막을 형성하고, 상기 패시베이션막의 일부와 상기 스페이서의 일부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 메우는 패드를 형성하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 도 2의 B - B'로 자른 단면도이다.
도 4는 도 2의 C 부분을 확대한 확대 단면도이다.
도 5는 도 4의 패시베이션막을 세부적으로 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대 단면도이다.
도 9 내지 도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다.
도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다.
도 34 내지 도 39는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
이하에서, 도 1 내지 도 5를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2는 도 1의 A - A'로 자른 단면도이다. 도 3은 도 2의 B - B'로 자른 단면도이고, 도 4는 도 2의 C 부분을 확대한 확대 단면도이다. 도 5는 도 4의 패시베이션막을 세부적으로 설명하기 위한 도면이다.
도 1 내지 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 층간 절연막 패턴(106), 도전막 패턴(200), 유전막(120), 채널막(132), 패시베이션막(170), 에어갭(160), 패드(185), 공통 소스 영역(210), 매립막(220), 상부 절연막(230), 도전 컨택(240) 및 비트 라인(250)을 포함한다.
도 1을 참조하면, 비트 라인(250)은 제1 방향(X)으로 연장될 수 있다. 비트 라인(250)은 복수이고, 각각의 비트 라인(250)은 제2 방향(Y)으로 서로 이격될 수 있다. 이 때, 제2 방향(Y)은 제1 방향(X)과 서로 교차하는 방향일 수 있다.
이 때, 제1 방향(X)과 제2 방향(Y)은 서로 수직한 방향일 수 있다. 단, 이에 제한되는 것은 아니다.
제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 모두 교차하는 방향일 수 있다. 예를 들어, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y) 모두와 수직한 방향일 수 있다. 단, 이에 제한되는 것은 아니다.
비트 라인(250)은 채널홀(110)과 제3 방향(Z)으로 오버랩될 수 있다. 이 때, 제3 방향(Z)은 연직 방향일 수 있다. 즉, 비트 라인(250)은 채널홀(110) 상에 제3 방향(Z)으로 오버랩되도록 배치될 수 있다.
채널홀(110)은 2개씩 짝을 이루어 제1 방향(X)으로 정렬될 수 있다. 제2 방향(Y)으로는 채널홀(110)은 지그재그하게 배치될 수 있다. 즉, 제2 방향(Y)으로 바로 인접한 채널홀(110)은 서로 제2 방향(Y)으로 어긋나게 배치될 수 있다. 그러나, 제2 방향(Y)으로 바로 인접하지 않고, 그 다음으로 인접한 채널홀(110)끼리는 서로 정렬될 수 있다. 이를 통해서, 채널홀의 집적도를 증가시킬 수 있다. 단, 본 발명이 이에 제한되는 것은 아니다.
도 2를 참조하면, 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100) 상에는 층간 절연막 패턴(106) 및 도전막 패턴(200)이 교대로 적층될 수 있다. 층간 절연막 패턴(106) 및 도전막 패턴(200)은 적층 구조를 구성할 수 있다.
층간 절연막 패턴(106)은 복수일 수 있다. 즉, 예를 들어 도면에는 7개의 층간 절연막 패턴(106a~106g)이 도시되어 있으나 이는 하나의 예시에 불과하고, 그 개수의 제한은 없다.
층간 절연막 패턴(106)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 산질화막일 수 있다. 단, 이에 제한되는 것은 아니다. 층간 절연막 패턴(106)은 도전체들 사이에서 전기적 연결을 차단하는 기능을 할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 따르면 층간 절연막 패턴(106)은 저유전물질을 포함할 수 있다. 상기 저유전율 물질은, 실리콘 산화물보다 낮은 유전율을 갖는 물질을 의미할 수 있다.
한편, 도전막 패턴(200)도 복수일 수 있다. 즉, 예를 들어 도면에는 6개의 도전막 패턴(200a~200f)이 도시되어 있으나 이는 하나의 예시에 불과하고, 그 개수의 제한은 없다.
도전막 패턴(200)은 도전체를 포함할 수 있다. 도전막 패턴(200)은 본 발명의 반도체 장치의 워드라인 혹은 게이트 전극의 역할을 할 수 있다. 도면에는 도시되지 않았지만, 도전막 패턴(200)은 단일막이 아닌 다중막을 포함할 수 있다.
또는 도전막 패턴(200)과 층간 절연막 패턴(106) 사이에는 게이트 절연막이 더 포함될 수 있다. 상기 게이트 절연막은 실리콘 산화막일 수 있으나 이에 제한되는 것은 아니다.
도전막 패턴(200)은 예를 들어, 금속을 포함할 수 있다. 도전막 패턴(200)은 예를 들어, 텅스텐(W)을 포함할 수 있다. 단, 본 발명이 이에 제한되는 것은 아니다.
층간 절연막 패턴(106) 및 도전막 패턴(200)은 트렌치(T1)에 의해서 소자 분리될 수 있다. 즉, 트렌치(T1)는 제2 방향(Y)으로 연장되어 층간 절연막 패턴(106) 및 도전막 패턴(200)의 적층 구조를 다른 적층구조와 분리시킬 수 있다.
층간 절연막 패턴(106) 및 도전막 패턴(200)의 적층 구조의 최상부와 최하부는 각각 층간 절연막 패턴(106g)과 층간 절연막 패턴(106a)이 배치될 수 있다. 단, 이에 제한되는 것은 아니다.
층간 절연막 패턴(106) 중 최상부에 위치한 층간 절연막 패턴(106g)은 다른 층간 절연막 패턴(106a~106f)보다 더 두껍게 형성될 수 있다. 이는 패드(185)를 형성할 마진을 가지기 위함일 수 있다.
트렌치(T1)를 통해서, 층간 절연막 패턴(106) 및 도전막 패턴(200)의 측면과, 기판(100)의 상면이 노출될 수 있다.
트렌치(T1)로 인해 노출된 기판(100)의 부분에, 공통 소스 영역(210)이 형성될 수 있다. 공통 소스 영역(210)은, 예를 들어, 도핑 공정을 이용해 형성될 수 있다. 공통 소스 영역(210)은, 기판(100) 내에 형성될 수 있다.
공통 소스 영역(210)은 상술한 트렌치(T1)가 연장되는 방향 즉, 제2 방향(Y)으로 연장되어 공통 소스 라인(Common Source Line: CSL)으로 사용될 수 있다. 본 발명의 몇몇 실시예에 있어서, 공통 소스 영역(210) 상에, 니켈 실리사이드 패턴 또는 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다. 이에 따라, 공통 소스 영역(210)과 예를 들면, CSL 컨택 사이의 저항을 감소시킬 수 있다.
매립막(220)은 트렌치(T1)를 채울 수 있다. 따라서, 노출된 공통 소스 영역(210)의 상면에 매립막(220)이 형성될 수 있다. 매립막(220)은 트렌치(T1)를 완전히 매우므로 층간 절연막 패턴(106) 중 최상부에 있는 층간 절연막 패턴(106g)의 상면과 같은 높이의 상면을 가질 수 있다.
채널홀(110)은 층간 절연막 패턴(106) 및 도전막 패턴(200)이 교대로 적층된 적층 구조 내에 형성될 수 있다. 채널홀(110)은 상기 적층 구조를 관통하여 기판(100)의 상면을 노출시킬 수 있다. 채널홀(110)은 수직 채널 구조체(120, 132, 160, 170)가 형성되는 하부 영역(RL)과, 패드(185)가 형성되는 상부 영역(RH)을 포함할 수 있다.
채널홀(110)의 하부 영역(RL)은 모든 층간 절연막 패턴(106)의 측면에 의해서 정의되고, 모든 도전막 패턴(200)의 측면에 의해서 정의될 수 있다. 이에 반해, 채널홀(110)의 상부 영역(RH)은 최상부에 위치한 층간 절연막 패턴(106g)과 접하고, 다른 막과는 접하지 않을 수 있다.
도 2 내지 도 5를 참조하면, 유전막(120)은 채널홀(110)의 하부 영역(RL)의 측벽 상에 형성될 수 있다. 유전막(120)은 채널홀(110)의 내측벽을 따라 형성될 수 있다. 이에 따라서, 유전막(120)의 내측벽 내의 공간이 정의될 수 있다. 즉, 유전막(120)은 스트로우(straw) 형상으로 내부과 관통되는 원기둥 형상일 수 있다.
유전막(120)은 터널 절연막(123)과, 전하 트랩막(122) 및 블로킹 절연막(121)을 포함할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 공정 순서에 따라서 블로킹 절연막(121)이 채널홀(110) 내부에 형성되지 않고, 층간 절연막 패턴(106) 및 도전막 패턴(200) 사이에 형성될 수도 있다.
블로킹 절연막(121)은 채널홀(110)의 내측벽을 따라 형성될 수 있다. 블로킹 절연막(121)은 예를 들어, 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다.
전하 트랩막(122)은 터널 절연막(123) 및 블로킹 절연막(131) 사이에 위치할 수 있다. 전하 트랩막(122)은 터널 절연막(123)을 통과한 전하가 저장되는 부분이다.
예를 들어, 전하 트랩막(122)은 질화막 또는 고유전율(high-k)막으로 형성될 수 있다. 질화막은 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 하프늄 산화질화물(hafnium oxynitride), 지르코늄 산화질화물(zirconium oxynitride), 하프늄 실리콘 산화질화물(hafnium silicon oxynitride), 또는 하프늄 알루미늄 산화질화물(hafnium aluminum oxynitride) 중에서 하나 이상을 포함할 수 있다.
고유전율막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
터널 절연막(123)은 채널막(132)과 전하 트랩막(122) 사이에서 전하가 통과되는 부분일 수 있다. 예를 들어, 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 이중층으로 형성될 수 있다. 이 때, 터널 절연막(123)은 블로킹 절연막(121)보다 낮은 유전 상수를 가지는 절연물질을 포함할 수 있다.
유전막(120)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 갖도록 형성될 수 있다. 터널 절연막(123), 전하 트랩막(122) 및 블로킹 절연막(121)은 각각 CVD 공정, PECVD 공정, ALD 공정등을 통해 형성될 수 있다. 단, 본 발명이 이에 제한되는 것은 아니다.
채널막(132)은 유전막(120)의 상면을 따라 형성될 수 있다. 채널막(132)은 채널홀(110)의 하부 영역(RL)의 측벽에 형성될 수 있다. 채널막(132)은 또한, 채널홀(110) 내에 노출된 기판(100)의 상면을 따라 형성될 수 있다. 즉, 채널막(132)은 채널홀(110)의 측벽과 저면을 덮는 컵(Cup) 형상을 가질 수 있다.
채널막(132)은 박막이므로, 채널홀(110)은 여전히 완전히 채워지지 않을 수 있다. 따라서, 채널홀(110)의 내부에는 빈 공간이 아직 존재할 수 있다.
패시베이션막(170)은 채널홀(110)의 하부 영역(RL) 및 상부 영역(RH)에 형성될 수 있다. 채널홀(110)의 하부 영역(RL)에서 패시베이션막(170)은 채널막(132)의 상면을 따라 형성될 수 있다. 패시베이션막(170)은 채널홀(110)의 측벽 및 기판(100)의 상면을 따라 형성된 채널막(132)과 같이 채널홀(110)의 측벽 및 기판(100)의 상면을 덮을 수 있다.
패시베이션막(170)은 또한, 채널홀(110)의 하부 영역(RL)의 상면을 덮을 수 있다. 즉, 패시베이션막(170)에 의하여 채널홀(110)이 하부 영역(RL)과 상부 영역(RH)으로 나누어질 수 있다. 따라서, 채널홀(110)의 하부 영역(RL)에서 패시베이션막(170)은 내부가 비어있고 사방이 덮혀있는 원기둥 형상일 수 있다.
패시베이션막(170)은 채널막(132)의 계면의 결함(defect)을 보호할 수 있다. 패시베이션막(170)에 의해서, 채널막(132)의 표면 결함이 줄어들고, 추후 공정에 의한 손상도 줄어들 수 있다.
패시베이션막(170)은 절연체를 포함할 수 있다. 패시베이션막(170)은 예를 들어, SiO2, SiON, SiN 및 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, AlO, AlON 및 HfO 중 적어도 하나를 포함할 수 있다.
에어갭(160)은 패시베이션막(170)에 의해서 사방이 둘러싸여 정의될 수 있다. 에어갭(160)은 채널홀(110)의 하부 영역(RL)에 형성될 수 있다.
채널홀(110)의 상부 영역(RH)은 패드(185)와 패시베이션막(170)의 일부가 형성될 수 있다.
도 5를 참조하면, 패시베이션막(170)은 하부막(170a), 수평막(170b) 및 돌출부(170c)를 포함할 수 있다. 패시베이션막(170)의 하부막(170a)은 채널홀(110)의 하부 영역(RL)에 형성될 수 있다. 하부막(170a)은 채널막(132)의 내측면과 바닥면 상에 형성되어 채널홀(110)의 내측벽을 둘러쌀 수 있다.
수평막(170b)은 채널막(132)의 하부 영역(RL)의 상면을 덮을 수 있다. 수평막(170b)은 하부막(170a)과 연결되어 내부에 에어갭(160)을 정의할 수 있다. 즉, 수평막(170b)의 하면 중 하부막(170a)과 접하지 않은 부분은 에어갭(160)과 접할 수 있다.
수평막(170b)은 상면과 하면이 평평할 수 있으나, 이 때, "평평"은 공정상 원인에 따라 형성되는 미세한 단차를 포함하는 개념일 수 있다.
돌출부(170c)는 수평막(170b)의 상면에서 제3 방향(Z)으로 돌출될 수 있다. 돌출부(170c)는 패시베이션막(170) 중 유일하게 채널홀(110)의 상부 영역(RH)에 위치할 수 있다. 돌출부(170c)는 수평막(170b)의 중심에서 위로 돌출될 수 있다.
수평막(170b)은 채널홀(110)을 상부 영역(RH)과 하부 영역(RL)으로 완전히 분리하고, 제1 방향(X)으로 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 채널홀(110) 내에서 채널막(132)의 내측벽 사이의 거리와 동일할 수 있다. 이 때, 채널홀(110)의 수평 단면이 원형이라면, 제2 방향(Y)의 폭도 제1 폭(W1)일 수 있다.
돌출부(170c)는 수평막(170b) 상에서 제1 방향(X)으로 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 에어갭(160)은 제1 방향(X)으로 제3 폭(W3)을 가질 수 있다. 이 때, 제3 폭(W3)은 패시베이션막(170)의 하부막(170a)의 내측벽 사이의 거리와 동일할 수 있다. 채널홀(110)이 수평 단면을 가지는 경우 에어갭(160)의 제2 방향(Y)의 폭도 제3 폭(W3)과 동일할 수 있다. 에어갭(160)의 제3 폭(W3)은 돌출부(170c)의 제2 폭(W2)보다 클 수 있다. 또한, 돌출부(170c)의 위치는 에어갭(160)과 제3 방향(Z)으로 오버랩될 수 있다. 즉, 돌출부(170c)는 채널홀(110)의 측벽과 접하지 않도록 수평 단면에서 중심 부분에 위치할 수 있다.
패시베이션막(170)의 하부막(170a)은 제4 폭(W4)을 가질 수 있다. 상기 제4 폭(W4)은 당연히 제1 폭(W1)보다 작을 수 있다. 또한, 제4 폭(W4)은 제3 폭(W3)보다고 작을 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 클 뿐만 아니라, 제4 폭(W4)의 2배보다 클 수 있다. 즉, 에어갭(160)은 채널홀(110)의 부피의 대부분을 차지할 수 있고, 패시베이션막(170)은 박막으로서, 채널홀(110)의 표면을 코팅하는 정도로 형성될 수 있다.
도 4를 참조하면, 패드(185)는 제1 패드(150S1)와 제2 패드(180P)를 포함할 수 있다.
제1 패드(150S1)는 돌출부(170c)의 측면과 채널홀(110)의 상부 영역(RH)의 내측벽과 직접 접할 수 있다. 제1 패드(150S1)의 상면은 돌출부(170c)의 상면과 동일한 평면을 이룰 수 있다. 제1 패드(150S1)의 하면은 유전막(120), 채널막(132) 및 패시베이션막(170) 중 수평막(170b)의 상면과 접할 수 있다. 즉, 유전막(120), 채널막(132) 및 패시베이션막(170) 중 수평막(170b)의 상면은 모두 동일한 평면을 이룰 수 있다.
제1 패드(150S1)와 돌출부(170c)의 상면은 채널홀(110)의 측벽과 함께 제1 리세스(143)를 정의할 수 있다. 즉, 제1 리세스(143)는 채널홀(110)의 측벽, 돌출부(170c)의 상면 및 제1 패드(150S1)의 상면으로 둘러싸일 수 있다.
제2 패드(180P)는 제1 리세스(143)를 채울 수 있다. 제2 패드(180P)는 제1 패드(150S1)상에 형성될 수 있다. 제2 패드(180P)는 돌출부(170c) 상에 형성될 수 있다. 제1 패드(150S1)와 제2 패드(180P)는 서로 동일한 물질을 포함할 수 있다. 따라서, 제1 패드(150S1)와 제2 패드(180P)의 계면이 수직 단면에서 따로 확인되지 않을 수도 있다. 따라서, 제1 패드(150S1) 및 제2 패드(180P)를 포함하는 패드(185)는 단일한 구조로 형성될 수도 있다. 단, 본 발명이 이에 제한되는 것은 아니다.
패드(185)는 본 발명의 몇몇 실시예에 따른 반도체 장치에서 드레인 노드로서 작용할 수 있다. 이를 위해서 패드(185)는 불순물이 도핑된 영역일 수 있다. 반도체 장치 내에서, 공통 소스 영역(210), 채널막(132), 패드(185) 및 비트 라인(250)이 캐리어의 이동 순서일 수 있다.
상부 절연막(230)은 층간 절연막 패턴(106) 및 도전막 패턴(200)이 교대로 적층된 적층구조 상에 형성될 수 있다. 상부 절연막(230)은 매립막(220) 및 패드(185) 상에 형성될 수 있다. 즉, 상기 적층구조의 최상부에 위치한 층간 절연막 패턴(106g)과 매립막(220)과, 패드(185)의 상면은 서로 동일한 평면을 이룰 수 있고, 그 위에 상부 절연막(230)이 형성될 수 있다.
상부 절연막(230)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
도전 컨택(240)은 상부 절연막(230)을 관통할 수 있다. 도전 컨택(240)은 패드(185)의 상면 상에 형성되어 패드(185)와 전기적으로 연결될 수 있다. 도전 컨택(240)은 비트 라인(250)의 하면과 접하여 전기적으로 연결될 수 있다.
도전 컨택(240)은 도전체를 포함할 수 있다. 예를 들어, 도전 컨택(240)은 금속, 금속 질화물, 금속 실리사이드 및 도핑된 폴리실리콘 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
비트 라인(250)은 상부 절연막(230) 및 도전 컨택(240) 상에서 제1 방향(X)으로 연장될 수 있다. 비트 라인(250)은 도전 컨택(240)과 직접 접하고, 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 채널홀(110) 내에 에어갭(160)을 포함한다. 일반적인 수직채널 반도체 구조의 경우에는 채널홀(110) 내에 채널막(132)과 접하는 산화막이 채널홀(110)을 가득채워 필링막을 형성할 수 있다.
채널막(132)은 내부에 여러 결정이 존재하는 다결정 실리콘 즉, 폴리 실리콘을 포함하므로, 산화막과의 계면에서 계면 결함이 존재할 수 있다. 이러한 계면 결함에 의해서 반도체 소자의 문턱 전압이 불균일하게 형성될 수 있다. 이를 해결하기 위해서 채널막(132)의 두께 등을 조절하여 계면 결함을 줄이고, 반도체 소자의 신뢰성을 높이는 방법이 사용되었다. 그러나, 수직 채널 구조의 종횡비가 높아지고, 반도체 소자 전체의 규모가 작아짐에 따라서, 이러한 두께 조절의 공정상 한계가 발생할 수 있다. 본 실시예는 아예 내부의 필링막을 제거하여 계면 결함에서 오는 전하 트랩을 최소화할 수 있다.
또한, 내부의 필링막은 에어(air)에 비해서는 고유전체이므로, 인접한 다른 소자와의 기생 커패시턴스를 발생시킬 수 있다. 이에 반해서, 본 실시예에 따른 반도체 장치는 에어갭(160)에 의해서 채널막(132) 근처의 유전율이 매우 낮아지므로 기생 커패시턴스의 발생도 최소화할 수 있다.
또한, 일반적인 수직 채널 구조의 반도체 장치에서는, 필링막은 산화막으로 기본적으로 채널막(132)에 압축 응력(compressive stress)를 가할 수 있다. 채널막(132)은 다결정 실리콘을 포함하므로, 상기 압축 응력에 의해서 다결정의 그레인(grain) 간의 계면 사이에도 결함이 발생할 수 있고, 이 부분에 전하가 트랩될 수 있어 손실이 생길 수 있다.
이에 반해서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 필링막 대신 에어갭(160)을 형성하여 채널막(132)에 가해지는 압축 응력을 제거할 수 있다. 이에 따라서, 채널막(132) 내부의 그레인 사이의 결함도 최소화할 수 있다.
이에 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 전하 트랩에 의한 채널 스윙(channel swing), 전류 누설 및 신뢰성 저하를 방지하여 동작 성능이 높아질 수 있다.
이하, 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대 단면도이다.
도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 패시베이션막(170)은 도 4의 돌출부(170c)를 포함하지 않을 수 있다. 따라서, 패시베이션막(170)은 도 5의 수평막(170b)과 하부막(170a)을 포함하고, 채널홀(110)의 상부 영역(RH)에는 형성되지 않을 수 있다.
패드(186)는 상술한 실시예와는 달리 하나의 구조로 형성될 수 있다. 즉, 패드(186)는 제1 리세스(143)를 채우는 단일 구조일 수 있다. 단, 이에 제한되는 것은 아니다.
패드(186)는 유전막(120), 채널막(132), 패시베이션막(170)의 상면과 직접 접할 수 있다. 즉, 패드(186)의 하면이 유전막(120), 채널막(132), 패시베이션막(170)의 상면과 직접 접할 수 있다.
패시베이션막(170)의 돌출부가 없음에 따라서, 채널막(132)과 접하는 패드(186)의 하부의 면적이 상대적으로 더 넓어질 수 있다. 이에 따라서, 패드(186)에 흐르는 전류가 더 수월하게 이동할 수 있다. 즉, 채널막(132)과 패드(186) 사이의 저항이 감소할 수 있다.
이를 통해서, 본 실시예의 반도체 장치는 더 높은 신뢰성과 더 높은 성능을 확보할 수 있다.
이하, 도 7을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대 단면도이다.
도 7을 참조하면, 본 발명의 몇몇 실시예에 다른 반도체 장치의 패시베이션막(171)은 채널홀(110)의 하부 영역(RL)에는 형성되지 않고, 채널홀(110)의 상부 영역(RH)에만 형성될 수 있다.
즉, 도 5의 돌출부(170c)를 제외한 수평막(170b) 및 하부막(170a)은 본 실시예에서는 형성되지 않을 수 있다. 따라서, 에어갭(160)은 채널막(132)과 직접 접할 수 있다. 또한, 패드(185)는 에어갭(160)과 직접 접할 수 있다. 구체적으로, 제1 패드(150S1)의 하면은 에어갭(160)과 직접 접할수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 채널홀(110)의 하부 영역(RL)에 패시베이션막(171)이 형성되지 않음으로써 에어갭(160)의 수평방향 즉, 제1 방향(X)과 제2 방향(Y)의 폭이 더 커질 수 있다. 따라서, 상대적으로 에어갭(160)의 부피가 커짐에 따라서, 채널홀(110) 내부의 유전율이 더 내려가고, 인접한 소자 사이의 기생 커패시턴스가 낮아질 수 있다.
또한, 패시베이션막(171)에 의해서 채널막(132)에 가해지는 압축 응력이 없어지므로, 폴리 실리콘의 채널막(132) 내부의 그레인 사이의 결함의 생성도 줄어들 수 있다.
이에 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 채널막(132) 내부에 트랩되는 전하도 줄어들고, 전체적인 기생 커패시턴스도 줄어들어 더 나은 동작 성능을 제공할 수 있다.
이하, 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대 단면도이다.
도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 패드(185)의 제1 패드(151S1)와 제2 패드(180P)는 서로 다른 물질을 포함할 수 있다.
예를 들어, 제2 패드(180P)는 폴리 실리콘에 불순물이 도핑된 부분일 수 있다. 이에 반해서, 제1 패드(151S1)는 예를 들어, 금속 및 메탈 실리사이드 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 패드(151S1)는 채널막(132)과 직접 접하는 부분일 수 있다. 이에 따라서, 제1 패드(151S1)의 재질이 패드(185)와 채널막(132) 사이의 저항에 영향을 줄 수 있다. 따라서, 제1 패드(151S1)를 저항이 작은 재질로 선택하여 제2 패드(180P)와 채널막(132) 사이의 저항을 감소시킬 수 있다.
또는, 제1 패드(151S1)가 제2 패드(180P)와 달리 스트레스에 강한 재질을 추가하여 수직 반도체 구조의 내구성을 상승시킬 수도 있다.
이에 따라서, 본 실시예에 따른 반도체 장치는 동작 속도 및 성능이 향상될 수 있다.
이하, 도 9 내지 도 31을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 9 내지 도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 구체적으로, 도 11은 도 10의 E - E'로 자른 단면도이고, 도 13은 도 12의 F 부분을 확대한 확대 단면도이고, 도 19는 도 18의 G부분을 확대한 확대 단면도이고, 도 26은 도 25의 전체 부분을 나타낸 도면이다. 도 28은 도 27의 H - H'로 자른 단면도이다.
먼저, 도 9를 참조하면, 기판(100) 상에 몰드 구조체를 형성한다.
기판(100)상에 희생막(104) 및 층간 절연막(102)이 교대로 적층될 수 있다. 즉, 복수의 희생막(104) (즉, 예를 들어, 104a~104f) 및 복수의 층간 절연막(102) (즉, 예를 들어, 102a~102g)이 순차적으로 적층되어 수직한 몰드 구조체를 형성할 수 있다.
이 때, 희생막(104) 및 층간 절연막(102)은 서로 다른 물질을 포함할 수 있다. 이 때, 상기 서로 다른 물질은 특정 식각액 혹은 식각 가스에 대해서 식각 선택비가 다른 물질을 의미할 수 있다. 따라서, 상기 특정 식각액 또는 식각 가스에 의해서 식각 공정을 진행할 때, 희생막(104)만 제거되고, 층간 절연막(102)은 남아있을 수 있다.
예를 들어, 희생막(104)은 실리콘 질화막일 수 있고, 층간 절연막(102)은 실리콘 산화막일 수 있다. 단, 이에 제한되는 것은 아니고, 희생막(104) 및 층간 절연막(102)은 서로 식각 선택비를 가지는 물질인 경우 아무런 제한이 없다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 따르면 층간 절연막(102)은 저유전물질을 포함할 수 있다. 상기 저유전율 물질은, 실리콘 산화물보다 낮은 유전율을 갖는 물질을 의미할 수 있다.
상기 몰드 구조체에서 가장 아래의 층 및 가장 위의 층이 층간 절연막(102)으로 도시되었으나, 이에 제한되는 것은 아니다. 본 실시예에 따른 반도체 장치 제조 방법의 공정 조건 및 필요에 따라서, 적층되는 순서 및 최하층/최상층의 물질은 자유롭게 선택될 수 있다.
이어서, 도 10 및 도 11을 참고하면, 상기 몰드 구조체에 채널홀(110)을 형성할 수 있다.
채널홀(110)은, 기판(100) 상에 교대로 적층된 복수의 희생막(104) 및 복수의 층간 절연막(102) 내에 형성될 수 있다. 구체적으러, 채널홀(110)은 복수의 희생막(104) 및 복수의 층간 절연막(102)을 관통할 수 있다. 채널홀(110)이 형성됨에 따라, 기판(100)의 상면이 몰드 구조체에 의해서 덮히지 않고 노출될 수 있다.
복수의 채널홀(110)은 예를 들어, 지그 재그 방식으로 배치되어 서로 이격될 수도 있다. 이를 통해서, 채널홀(110)의 밀집도를 높일 수 있다. 즉, 동일한 면적에 상대적으로 더 많은 채널홀(110)을 형성할 수 있다. 단, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서는 복수개의 채널홀(110)이 서로 수평 방향(예를 들어, 제2 방향)으로 정렬되어 형성될 수 있다.
채널홀(110)이 형성됨에 따라서, 복수의 층간 절연막(102) 및 복수의 희생막(104)의 수평 방향의 측면도 노출될 수 있다.
채널홀(110)을 형성하는 방식은 예를 들어 하드 마스크를 사용할 수 있다. 즉, 최상층의 제1 층간 절연막 상에 채널홀(110)의 형상만을 노출 시키는 하드 마스크를 형성하고, 노출된 부분을 건식 식각으로 차례로 식각하여 채널홀(110)을 형성할 수 있다. 이에 따라서, 채널홀(110)의 측벽은 실질적으로 수직한 프로파일을 가질 수 있다.
또는 본 발명의 몇몇 실시예에 따른 반도체 장치에서는 채널홀(110)의 측벽이 테이퍼진 형상일 수도 있다. 이는 수직 방향의 몰드 구조체의 식각율이 노출된 부분에서 멀어질수록 약해지는 것에서 기인할 수 있다.
이어서, 도 12 및 도 13을 참조하면, 채널홀(110)의 내측벽을 따라 유전막(120)을 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102g)의 상면, 채널홀(110)의 측벽 및 저면들을 따라 유전막(120)을 형성할 수 있다. 이후, 에치-백(etch-back) 공정을 통해 최상층의 층간 절연막(102)의 상기 상면 및 기판(100)의 상기 상면 상에 형성된 유전막(120)의 부분들을 실질적으로 제거할 수 있다. 이에 따라, 각 채널홀(110)의 상기 측벽 상에 기판(100)의 상기 상면을 노출시키는 스트로우 형상을 갖는 유전막(120)이 형성될 수 있다. 즉, 유전막(120)은 내부가 관통되는 원기둥 형상일 수 있다.
유전막(120)은 블로킹 절연막(121), 전하 트랩막(122) 및 터널 절연막(123)을 포함할 수 있다. 블로킹 절연막(121)은 채널홀(110)의 내측벽과 접하도록 형성될 수 있다. 블로킹 절연막(121)은 채널홀(110)의 내측벽을 따라 형성될 수 있다.
전하 트랩막(122)은 블로킹 절연막(121)의 내측벽과 접할 수 있다. 전하 트랩막(122)은 블로킹 절연막(121)의 내측벽을 따라 형성될 수 있다. 터널 절연막(123)은 전하 트랩막(122)의 내측벽과 접할 수 있다. 터널 절연막(123)은 전하 트랩막(122)의 내측벽을 따라 형성될 수 있다.
유전막(120)을 형성하는 복수의 막들은 CVD(Chemical vapor deposition) 공정, PECVD(Plasma Enhanced Chemical vapor deposition) 공정, ALD(Atomic layer deposition) 공정 중 어느 하나를 통해 형성될 수 있다. 상기 복수의 막을 형성하는 공정은 모두 같은 공정일 필요는 없다. 단, 본 발명이 이에 제한되는 것은 아니다. 즉, 상기 공정 외의 공정을 통해서 유전막(120)이 형성될 수도 있다.
이어서, 도 14 및 도 15를 참조하면, 채널홀(110) 내에 채널막(132)을 형성한다.
먼저, 도 14를 참조하면, 채널막(132)은 유전막(120)의 상면을 따라 형성될 수 있다. 채널막(132)은 또한, 채널홀(110) 내에 노출된 기판(100)의 상면을 따라 형성될 수 있다.
예시적인 실시예들에 따르면, 채널막(132)은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 채널막(132)을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 이 경우, 채널막(132) 내의 결함이 제거될 수 있어 반도체 장치의 성능이 향상될 수 있다.
이어서, 채널홀(110)을 채우는 필링막(135)을 형성한다.
필링막(135)은 채널홀(110)을 완전히 채울 수 있다. 즉, 필링막(135)의 외면은 상술한 채널막(132)과 유전막(120)으로 둘러싸여있을 수 있다.
필링막(135)은 실리콘 산화물과 같은 절연 물질을 사용하여 형성될 수 있다. 채널막(132) 및 필링막(135)은 각각 CVD 공정, PECVD 공정 및 ALD 공정 중 어느 하나를 통해 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
도 15를 참조하면, 도 14와 달리, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서는, 필링막 심(135S)이 필링막(135) 내에 형성될 수도 있다.
이는 필링막(135)의 스텝 커버리지 능력과 채널홀(110)의 폭 및 깊이에 따라 달라질 수 있다. 즉, 도 14와 같이 필링막(135) 내부에 아무런 심(seam)이 형성되지 않을 수도 있지만, 도 15와 같이 필링막(135) 내부에 필링막 심(135S)이 형성될 수도 있다.
추후 공정에 의해서, 필링막(135)은 모두 제거되므로, 필링막 심(135S)의 생성 여부는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법의 최종 구조물에 영향을 미치지 않는다.
이어서, 도 16을 참조하면, 채널홀(110) 외에 형성된 유전막(120), 채널막(132) 및 필링막(135)을 제거하여 소자 분리를 수행한다.
최상층의 층간 절연막(102g) 상면을 따라 형성된 유전막(120), 채널막(132) 및 필링막(135)을 제거하여 각각의 채널홀별로, 유전막(120), 채널막(132) 및 필링막(135)이 서로 분리될 수 있다.
이를 통해서, 필링막(135), 채널막(132) 및 유전막(120)이 포함된 수직 채널 구조체가 완성될 수 있다. 상기 수직 채널 구조체는 채널홀(110) 내에 위치하며 희생막(104) 및 층간 절연막(102)이 교대로 적층된 몰드 구조체를 관통하여 형성될 수 있다.
상기 소자 분리는 화학 기계적 연마(chemical mechanical polishing, CMP)를 통해서 수행될 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 도 17을 참조하면, 채널홀(110)의 상부에 제2 리세스(140)를 형성한다.
제2 리세스(140)는 채널홀(110)의 상부에 형성될 수 있다. 유전막(120), 채널막(132) 및 필링막(135)의 일부를 제거하여 제2 리세스(140)를 형성할 수 있다. 이 때, 제2 리세스(140)가 형성된 부분은 추후에 도 2의 상부 영역(RH)이 될 수 있다. 또한, 제2 리세스(140)가 형성되지 않고, 유전막(120), 채널막(132) 및 필링막(135)이 남아있는 부분은 추후에 도 2의 하부 영역(RL)이 될 수 있다.
제2 리세스(140)의 바닥면은 최상층의 층간 절연막(102g)의 상면보다는 낮지만, 최상층의 희생막(104f)의 상면보다는 높게 위치할 수 있다.
이어서, 도 18 및 도 19를 참조하면, 스페이서막(150)을 형성한다.
스페이서막(150)은 최상층의 층간 절연막(102g)의 상면과, 제2 리세스(140)의 측벽 및 하면을 따라서 형성될 수 있다. 스페이서막(150)은 컨포말하게 형성되므로, 내부에 제3 리세스(142)가 형성될 수 있다.
스페이서막(150)은 필링막(135)과 식각 선택비를 가지는 물질을 포함할 수 있다. 이를 통해서, 추후에 필링막(135)을 식각하는 동안 스페이서막(150)은 완전히 식각되지 않을 수 있다.
예를 들어, 스페이서막(150)은 폴리 실리콘을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
스페이서막(150)은 채널홀(110)의 상부 영역(RH)에만 형성될 수 있다. 스페이서막(150)은 유전막(120), 채널막(132) 및 필링막(135)의 상면 상에 형성될 수 있다.
이어서, 도 20을 참조하면, 스페이서(150S)를 형성한다.
스페이서(150S)는 스페이서막(150)을 식각하여 형성될 수 있다. 구체적으로, 스페이서막(150)은 건식 식각(dry etching)에 의해서 일부가 식각될 수 있다. 이를 통해서, 스페이서막(150)에 의해서 덮혀있었던 최상층의 층간 절연막(102g)의 상면이 노출될 수 있다. 더 나아가, 최상층의 층간 절연막(102g)의 상면이 일부 식각될 수도 있다.
제3 리세스(142)는 상기 건식 식각에 의해서 더 깊어지고, 스페이서(150S)는 필링막(135)을 노출시키는 바텀홀을 포함할 수 있다. 상기 바텀홀은 제3 리세스(142)와 연결되고, 필링막(135)을 노출시키는 구멍일 수 있다.
즉, 스페이서(150S)는 채널홀(110)의 상부 영역(RH)의 내측면을 따라서 형성되지만 채널홀(110)의 중심 부분을 완전히 커버하지는 않고, 상기 중심 부분을 노출시키는 바텀홀 즉, 제3 리세스(142)를 포함할 수 있다.
제3 리세스(142)에 의해서 노출된 필링막(135)의 상면은 일부 식각되어 움푹 들어가는 형상을 가질 수 있다. 단, 이는 식각 공정의 시간 조절에 따라 필수적인 부분은 아니다. 즉, 필링막(135)의 상면도 상기 건식 식각의 정도에 따라서 평평하게 유지되었을 수도 있다.
이어서, 도 21을 참조하면, 제3 리세스(142) 즉, 바텀홀을 통해서, 필링막(135)을 완전히 제거할 수 있다.
이 때, 스페이서(150S)는 필링막(135)과 식각 선택비를 가지고 있으므로, 제거되지 않을 수 있다.
이에 따라서, 채널홀(110)의 하부 영역(RL)은 내측벽 상에 형성된, 유전막(120) 및 채널막(132)을 제외하고는 비어있을 수 있다. 상기 빈 공간을 에어갭(160)으로 표현할 수 있다.
즉, 제3 리세스(142)를 통해서 필링막(135)이 제거되어 에어갭(160)이 형성될 수 있다.
이어서, 도 22를 참조하면, 패시베이션막(170)을 형성한다.
패시베이션막(170)은 최상층의 층간 절연막(102g)의 상면과, 스페이서(150S)의 측면 및 하면과, 채널막(132)의 내측면을 따라 형성될 수 있다. 도 5에서 도시된 패시베이션막(170)의 하부막(170a) 및 수평막(170b)은 이 때 형성될 수 있다. 도 5의 돌출부(170c)는 추후의 식각 공정에 의해서 형성될 수 있다.
이 때, 스페이서(150S)의 측면과 하면의 연결부위에 형성되는 패시베이션막(170)은 오버행이 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
패시베이션막(170)에 의해서 에어갭(160)은 완전히 밀폐될 수 있다. 또한, 패시베이션막(170)에 의해서 채널홀(110)의 하부 영역(RL)과 상부 영역(RH)은 서로 분리될 수 있다.
패시베이션막(170)은 제3 리세스(142)의 일부를 채울수 있고, 이에 따라서, 스페이서(150S)에 의해서 노출된 바텀홀을 메울 수 있다. 즉, 제3 리세스(142)는 패시베이션막(170)에 의해서 하부의 에어갭(160)과 서로 분리될 수 있다.
상부 영역(RH)에서 패시베이션막(170)은 스페이서(150S)의 표면을 따라서 형성되므로 수직 단면이 Y자 형상일 수 있다. 단면이 아닌, 3차원 구조에서는 패시베이션막(170)은 중앙 부분이 오목한 형상일 수 있다.
이어서, 도 23을 참조하면, 스페이서(150S)의 일부와 패시베이션막(170)의 일부가 제거될 수 있다.
스페이서(150S)의 일부와 패시베이션막(170)의 일부가 제거됨에 따라서, 제1 리세스(143)가 형성될 수 있다. 또한, 스페이서(150S)의 일부와 패시베이션막(170)의 일부가 제거됨에 따라서, 도 5의 패시베이션막(170)의 돌출부(170c)가 형성될 수 있다. 또한, 스페이서(150S)의 일부가 제거됨에 따라서 제1 패드(150S1)가 형성될 수 있다.
따라서, 제1 리세스(143)의 바닥면은 도 5의 돌출부(170c)의 상면과, 제1 패드(150S1)의 상면을 포함할 수 있다.
패시베이션막(170)은 도 22에서 수직 단면이 2 방향으로 분리되는 Y자였다가 상기 식각에 의해서 한 방향 즉 제3 방향(Z)으로 연장되도록 식각될 수 있다(즉, 도 5의 돌출부(170c)의 형상).
이어서, 도 24를 참조하면, 제1 리세스(143)를 채우고, 최상층의 층간 절연막(102g)의 상면 상에 형성되는 패드막(180)을 형성한다.
패드막(180)은 제1 패드(150S1)와 동일한 물질을 포함할 수 있다. 패드막(180)은 추후에 제2 패드(180P)가 되는 부분일 수 있다. 패드막(180)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
채널홀(110) 및 제1 리세스(143)는 패드막(180)에 의해서 완전히 채워질 수 있다.
이어서, 도 25 및 도 26을 참조하면, 제2 패드(180P)를 형성한다.
패드막(180)의 일부를 식각하여 제2 패드(180P)를 형성할 수 있다. 패드막(180)은 최상층의 층간 절연막(102g)의 상면 상의 부분이 제거될 수 있다. 이에 따라서, 제2 패드(180P)의 소자 분리가 수행될 수 있다. 즉, 채널홀(110) 내에만 제2 패드(180P)가 형성되면서, 서로 다른 채널홀(110) 내에 서로 다른 제2 패드(180P)가 형성될 수 있다.
패드막(180)의 식각은 화학적 기계적 연마(CMP)에 의해서 수행될 수 있다. 이에 따라서, 제2 패드(180P)의 상면은 최상층의 층간 절연막(102g)의 상면과 동일한 평면을 이룰 수 있다. 단, 본 발명이 이에 제한되는 것은 아니다.
이어서, 제2 패드(180P) 및/또는 제1 패드(150S1)는 이온 임플란트(ion implant, IIP) 공정을 거쳐서 불순물이 도핑될 수 있다. 패드(185)는 반도체 장치의 드레인 노드로서 활용될 수 있다.
이어서, 도 27 및 도 28을 참조하면, 복수의 희생막(104) 및 복수의 층간 절연막(102)의 몰드 구조체 내에 트렌치(T1)가 형성될 수 있다.
트렌치(T1)는, 채널홀(110)과 이격되어 형성될 수 있다. 즉, 트렌치(T1)는 필링막(135), 채널막(132) 및 유전막(120)과 수평 방향 즉, 제1 방향(X)으로 이격되어 형성될 수 있다.
트렌치(T1)는, 기판(100)의 상면을 노출시킬 수 있다. 트렌치(T1)는 복수의 층간 절연막(102) 및 복수의 희생막(104)의 측면도 노출시킬 수 있다. 트렌치(T1)는 채널홀(110)과는 달리 일정한 수평 방향 즉, 제2 방향(Y)으로 연장되도록 형성될 수 있다.
도시되지는 않았지만, 트렌치(T1)는 최상층의 층간 절연막(102)을 부분적으로 노출시키는 하드 마스크를 통해서 형성될 수 있다. 상기 하드 마스크는 건식 식각 공정의 식각 마스크로 사용되어 층간 절연막(102) 및 희생막(104)이 식각되고, 트렌치(T1)가 형성될 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 혹은 SOH(Spin on hardmask) 물질을 사용하여 형성될 수 있다. 또한 상기 하드 마스크는 트렌치(T1)가 형성된 후에 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
트렌치(T1)에 의해서 희생막(104) 및 층간 절연막(102)이 패터닝되면서 희생막 패턴(108)과 층간 절연막 패턴(106)이 형성될 수 있다. 희생막 패턴(108) (즉, 108a~108f) 및 층간 절연막 패턴(106) (즉, 106a~106g)은 도시된 바와 같이 복수일 수 있으나, 그 개수는 제한되지 않는다.
이어서, 도 29를 참조하면, 희생막 패턴(108)을 제거하고, 도전막 패턴(200)을 형성한다.
희생막 패턴(108)은 트렌치(T1)에 의해서 노출된 측면을 통해서 완전히 제거될 수 있다. 이 때, 층간 절연막 패턴(106)은 희생막 패턴(108)과 식각 선택비를 가지므로, 층간 절연막 패턴(106)은 제거되지 않고, 희생막 패턴(108)만이 완전히 제거될 수 있다.
희생막 패턴(108)이 제거되면 원래 희생막 패턴(108)이 있었던 자리에 도전막 패턴(200)을 형성할 수 있다. 도전막 패턴(200)은 희생막 패턴(108)의 자리에 생기는 것으로서 희생막 패턴(108)과 도전막 패턴(200)이 치환된다고 표현할 수도 있다.
상기 치환 과정에서 희생막 패턴(108)이 제거되었을 때, 수직 채널 구조체 즉, 에어갭(160), 패시베이션막(170), 채널막(132), 유전막(120) 및 패드(185)의 구조는 수평 단면적으로는 원형구조이고, 층간 절연막 패턴(106)은 상기 수직 채널 구조체에 관통되어 수직으로 이격된 구조로 형성될 수 있다. 즉, 층간 절연막 패턴(106)은 상기 수직 채널 구조체에 의해서 수직 방향으로 이격되는 구조로 지지될 수 있다.
도면에서는 2개의 상기 수직 채널 구조체의 단면만이 도시되었지만, 수평 방향으로 정렬되는 여러 개의 수직 채널 구조체가 층간 절연막 패턴(106)의 구조를 나누어 지지할 수 있다.
이어서, 도 30을 참조하면, 트렌치(T1)로 인해 노출된 기판(100)의 부분에, 공통 소스 영역(210)이 형성될 수 있다. 공통 소스 영역(210)은, 예를 들어, 도핑 공정을 이용해 형성될 수 있다. 공통 소스 영역(210)은, 기판(100) 내에 형성될 수 있다.
공통 소스 영역(210)은 상술한 트렌치(T1)가 연장되는 방향 즉, 제2 방향(Y)으로 연장되어 공통 소스 라인(Common Source Line: CSL)으로 사용될 수 있다. 본 발명의 몇몇 실시예에 있어서, 공통 소스 영역(210) 상에, 니켈 실리사이드 패턴 또는 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다. 이에 따라, 공통 소스 영역(210)과 예를 들면, CSL 컨택 사이의 저항을 감소시킬 수 있다.
이어서, 도 31을 참조하면, 상부 절연막(230), 도전 컨택(240) 및 비트 라인(250)을 형성한다.
상부 절연막(230)은 매립막(220) 및 패드(185) 상에 형성될 수 있다. 상부 절연막(230)은 일반적으로 CVD(chemical vapor deposition), PECVD(plsma enhanced CVD) 및 ALD(atomic layer deposition) 등의 공정 등을 통해 형성할 수 있다. 단, 이에 제한되는 것은 아니다. 도전 컨택(240)은 상부 절연막(230)을 관통할 수 있다. 도전 컨택(240)은 도전체를 포함할 수 있다. 예를 들어, 도전 컨택(240)은 금속, 금속 질화물, 금속 실리사이드 및 도핑된 폴리실리콘 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
비트 라인(250)은 상부 절연막(230) 및 도전 컨택(240) 상에서 제1 방향(X)으로 연장될 수 있다. 비트 라인(250)은 도전 컨택(240)과 직접 접하고, 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 스페이서를 이용하여 채널막(132)의 내부에 에어갭(160)을 형성할 수 있다. 이를 통해서, 채널막(132)에 가해지는 스트레스를 제거하고, 각종 결함의 발생을 최소화시켜 더 나은 동작 성능을 가지는 반도체 장치를 제공할 수 있다.
이하, 도 6, 도 9 내지 도 22 및 도 32를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다.
본 실시예에서 도 9 내지 도 22의 공정은 상술한 실시예와 동일하게 수행될 수 있다. 이하, 추후 공정에 대해서 도 32를 통해서 설명한다.
도 32를 참조하면, 스페이서(150S)의 전부와 패시베이션막(170)의 일부가 제거될 수 있다.
스페이서(150S)의 전부와 패시베이션막(170)의 일부가 제거됨에 따라서, 제1 리세스(143)가 형성될 수 있다. 또한, 스페이서(150S)의 전부와 패시베이션막(170)의 일부가 제거됨에 따라서, 도 5의 패시베이션막(170)의 수평막(170b)과 하부막(170a)은 유지되지만, 돌출부(170c)는 형성되지 않을 수 있다. 또한, 스페이서(150S)의 전부가 제거됨에 따라서 도 23의 제1 패드(150S1)는 형성되지 않을 수 있다.
따라서, 제1 리세스(143)의 바닥면은 도 5의 수평막(170b)의 상면과, 채널막(132)의 상면과, 유전막(120)의 상면을 포함할 수 있다.
이에 따라서, 최종적으로 도 6을 참조하면, 패드(186)는 단일 구조로 형성되어 제1 리세스(143)를 채울 수 있다. 이에 따라서, 채널막(132)과 패드(186) 사이의 저항이 감소되는 반도체 장치를 제공할 수 있다.
이하, 도 7, 도 9 내지 도 21 및 도 33을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다.
본 실시예에서 도 9 내지 도 21의 공정은 상술한 실시예와 동일하게 수행될 수 있다. 이하, 추후 공정에 대해서 도 33을 통해서 설명한다.
도 33을 참조하면, 패시베이션막(170)을 형성한다.
패시베이션막(171)은 최상층의 층간 절연막(102g)의 상면과, 스페이서(150S)의 측면과, 채널막(132)의 내측면을 따라 형성될 수 있다. 도 5에서 도시된 패시베이션막(171)의 하부막(170a) 및 수평막(170b)은 형성되지 않을 수 있다. 도 5의 돌출부(170c)는 추후의 식각 공정에 의해서 형성될 수 있다.
패시베이션막(171)에 의해서 에어갭(160)은 완전히 밀폐될 수 있다. 또한, 패시베이션막(171)에 의해서 채널홀(110)의 하부 영역(RL)과 상부 영역(RH)은 서로 분리될 수 있다.
패시베이션막(171)은 제3 리세스(142)의 일부를 채울수 있고, 이에 따라서, 스페이서(150S)에 의해서 노출된 바텀홀을 메울 수 있다. 즉, 제3 리세스(142)는 패시베이션막(171)에 의해서 하부의 에어갭(160)과 서로 분리될 수 있다.
상부 영역(RH)에서 패시베이션막(171)은 스페이서(150S)의 표면을 따라서 형성되므로 수직 단면이 Y자 형상일 수 있다. 단면이 아닌, 3차원 구조에서는 패시베이션막(171)은 중앙 부분이 오목한 형상일 수 있다.
본 실시예의 패시베이션막(171)은 스텝커버리지 특성과 제3 리세스(142)의 깊이 및 폭에 의해서 채널홀(110)의 하부 영역(RL)쪽으로 형성되지 못할 수 있다. 따라서, 패시베이션막(171)은 채널홀(110)의 상부 영역(RH)에만 형성될 수 있다.
이에 따라서, 최종적으로 도 7을 참조하면, 에어갭(160)은 채널막(132)과 직접 접할 수 있다. 또한, 패드(185)는 에어갭(160)과 직접 접할 수 있다. 구체적으로, 제1 패드(150S1)의 하면은 에어갭(160)과 직접 접할수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 상대적으로 에어갭(160)의 부피가 크게함에 따라서, 반도체 장치의 채널홀(110) 내부의 유전율이 더 내려가고, 인접한 소자 사이의 기생 커패시턴스가 낮아질 수 있다.
또한, 패시베이션막(171)에 의해서 채널막(132)에 가해지는 압축 응력이 없어지므로, 폴리 실리콘의 채널막(132) 내부의 그레인 사이의 결함의 생성도 줄어들 수 있다.
이하, 도 8, 도 9 내지 도 17 및 도 34 내지 도 39를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 34 내지 도 39는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
본 실시예에서 도 9 내지 도 17의 공정은 상술한 실시예와 동일하게 수행될 수 있다. 이하, 추후 공정에 대해서 도 34 내지 도 39를 통해서 설명한다.
도 34를 참조하면, 스페이서막(151)을 형성한다.
스페이서막(151)은 최상층의 층간 절연막(102g)의 상면과, 제2 리세스(140)의 측벽 및 하면을 따라서 형성될 수 있다. 스페이서막(151)은 컨포말하게 형성되므로, 내부에 제3 리세스(142)가 형성될 수 있다.
스페이서막(151)은 필링막(135)과 식각 선택비를 가지는 물질을 포함할 수 있다. 이를 통해서, 추후에 필링막(135)을 식각하는 동안 스페이서막(151)은 완전히 식각되지 않을 수 있다.
예를 들어, 스페이서막(150)은 메탈이나 SOH를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 도 35를 참조하면, 스페이서(151S)를 형성한다.
스페이서(151S)는 스페이서막(151)을 식각하여 형성될 수 있다. 제3 리세스(142)는 상기 건식 식각에 의해서 더 깊어지고, 스페이서(151S)는 필링막(135)을 노출시키는 바텀홀을 포함할 수 있다. 상기 바텀홀은 제3 리세스(142)와 연결되고, 필링막(135)을 노출시키는 구멍일 수 있다.
이어서, 도 36을 참조하면, 제3 리세스(142) 즉, 바텀홀을 통해서, 필링막(135)을 완전히 제거할 수 있다.
이 때, 스페이서(151S)는 필링막(135)과 식각 선택비를 가지고 있으므로, 제거되지 않을 수 있다.
즉, 제3 리세스(142)를 통해서 필링막(135)이 제거되어 에어갭(160)이 형성될 수 있다.
이어서, 도 37을 참조하면, 패시베이션막(170)을 형성한다.
패시베이션막(170)은 최상층의 층간 절연막(102g)의 상면과, 스페이서(150S)의 측면 및 하면과, 채널막(132)의 내측면을 따라 형성될 수 있다. 패시베이션막(170)에 의해서 에어갭(160)은 완전히 밀폐될 수 있다. 또한, 패시베이션막(170)에 의해서 채널홀(110)의 하부 영역(RL)과 상부 영역(RH)은 서로 분리될 수 있다.
패시베이션막(170)은 제3 리세스(142)의 일부를 채울수 있고, 이에 따라서, 스페이서(150S)에 의해서 노출된 바텀홀을 메울 수 있다. 즉, 제3 리세스(142)는 패시베이션막(170)에 의해서 하부의 에어갭(160)과 서로 분리될 수 있다.
상부 영역(RH)에서 패시베이션막(170)은 스페이서(151S)의 표면을 따라서 형성되므로 수직 단면이 Y자 형상일 수 있다.
이어서, 도 38을 참조하면, 스페이서(151S)의 일부와 패시베이션막(170)의 일부가 제거될 수 있다.
스페이서(151S)의 일부와 패시베이션막(170)의 일부가 제거됨에 따라서, 제1 리세스(143)가 형성될 수 있다. 또한, 스페이서(151S)의 일부와 패시베이션막(170)의 일부가 제거됨에 따라서, 도 5의 패시베이션막(170)의 돌출부(170c)가 형성될 수 있다. 또한, 스페이서(151S)의 일부가 제거됨에 따라서 제1 패드(151S1)가 형성될 수 있다.
이어서, 도 39를 참조하면, 제1 리세스(143)를 채우고, 최상층의 층간 절연막(102g)의 상면 상에 형성되는 패드막(180)을 형성한다.
패드막(180)은 제1 패드(151S1)와 서로 다른 물질을 포함할 수 있다. 패드막(180)은 추후에 제2 패드(180P)가 되는 부분일 수 있다. 패드막(180)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
제1 패드(151S1)는 채널막(132)과 직접 접하는 부분일 수 있다. 이에 따라서, 제1 패드(151S1)의 재질이 패드(185)와 채널막(132) 사이의 저항에 영향을 줄 수 있다. 따라서, 제1 패드(151S1)를 저항이 작은 재질로 선택하여 제2 패드(180P)와 채널막(132) 사이의 저항을 감소시킬 수 있다. 또는, 제1 패드(151S1)가 제2 패드(180P)와 달리 스트레스에 강한 재질을 추가하여 수직 반도체 구조의 내구성을 상승시킬 수도 있다.
이에 따라서, 본 실시예에 따른 반도체 장치 제조 방법에 의한 반도체 장치는 동작 속도, 내구성 및 성능이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
120: 유전막
132: 채널막
160: 에어갭
170: 패시베이션막

Claims (20)

  1. 도전막 및 층간 절연막이 교대로 적층된 적층 구조;
    상기 적층 구조를 관통하고, 하부 영역과 상기 하부 영역 상의 상부 영역을 포함하는 채널홀;
    상기 하부 영역의 측벽 상에 형성되는 유전막;
    상기 하부 영역에서, 상기 유전막 상에 형성되는 채널막;
    상기 하부 영역에서 상기 채널막 상에 형성되고, 상기 하부 영역과 상기 상부 영역을 분리시키는 패시베이션막; 및
    상기 패시베이션막에 둘러싸여 상기 하부 영역에 정의되는 에어갭을 포함하되,
    상기 에어갭의 폭은 상기 패시베이션막의 폭보다 크고,
    상기 패시베이션막은,
    상기 하부 영역에 형성되는 하부막과, 상기 하부막 상에서, 상기 하부 영역과 상기 상부 영역을 분리하는 수평막과, 상기 수평막 상에 돌출되는 돌출부를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 영역에 형성되는 패드를 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 패드 상에 연결되는 비트 라인을 더 포함하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 돌출부는 상기 수평막으로부터 상기 패드로 연장되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 돌출부의 폭은 상기 수평막의 폭보다 작은 반도체 장치.
  6. 제1 항에 있어서,
    상기 상부 영역 내에, 상기 수평막, 상기 돌출부, 상기 유전막 및 상기 채널막 상에 형성되는 패드를 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 패드는 제1 및 제2 패드를 포함하고,
    상기 제1 패드는 상기 수평막의 상면, 상기 유전막의 상면, 상기 채널막의 상면 및 상기 돌출부의 측면에 접하고,
    상기 제2 패드는 상기 제1 패드의 상면 및 상기 돌출부의 상면에 접하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 및 제2 패드는 서로 다른 물질을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 돌출부의 폭은 상기 에어갭의 폭보다 작은 반도체 장치.
  10. 도전막 및 층간 절연막이 교대로 적층된 적층 구조;
    상기 적층 구조 내에 수직하게 형성되는 에어갭;
    상기 에어갭의 상면을 덮는 패시베이션막;
    상기 에어갭의 측면을 둘러싸는 채널막;
    상기 채널막의 외측면을 둘러싸고, 상기 적층 구조와 접하는 유전막; 및
    상기 패시베이션막 상에, 상기 층간 절연막과 직접 접하는 패드를 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 패시베이션막은 상기 에어갭의 측면을 둘러싸고,
    상기 채널막은 상기 패시베이션막의 외측면을 둘러싸는 반도체 장치.
  12. 제10 항에 있어서,
    상기 적층 구조의 최상부는 상기 층간 절연막이 형성되고,
    상기 에어갭의 상면의 높이는 상기 적층 구조의 상기 도전막 중 가장 높이 배치된 도전막의 상면의 높이보다 큰 반도체 장치.
  13. 제12 항에 있어서,
    상기 패드는 상기 적층 구조의 최상부에 형성된 상기 층간 절연막과 직접 접하는 반도체 장치.
  14. 제10 항에 있어서,
    상기 패드 상에 제1 방향으로 연장되는 비트 라인을 더 포함하고,
    상기 도전막은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 장치.
  15. 기판;
    상기 기판 상에 수직하게 형성되는 수직 채널 구조체로서,
    상기 수직 채널 구조체는 에어갭과,
    상기 에어갭의 측면을 둘러싸는 채널막과,
    상기 채널막의 외측면을 둘러싸는 유전막과,
    상기 에어갭의 상면을 덮는 패시베이션막과,
    상기 패시베이션막 상에 형성되는 패드를 포함하는 수직 채널 구조체;
    상기 수직 채널 구조체의 측면을 둘러싸고, 서로 수직으로 이격되는 복수의 층간 절연막; 및
    상기 수직 채널 구조체의 측면을 둘러싸고, 상기 복수의 층간 절연막 사이에 형성되는 복수의 도전막을 포함하되,
    상기 패시베이션막은 상기 에어갭의 상부와 접하고, 제1 폭을 가지는 제1 부분과,
    상기 제1 부분 상에서 돌출되고, 상기 제1 폭보다 작은 제2 폭을 가지는 제2 부분을 포함하고,
    상기 제2 부분의 상면의 높이는 상기 패드의 상면의 높이보다 낮은 반도체 장치.
  16. 제15 항에 있어서,
    상기 유전막은 상기 채널막의 외측면을 둘러싸는 터널 절연막과,
    상기 터널 절연막의 외측면을 둘러싸는 전하 트랩막과,
    상기 전하 트랩막의 외측면을 둘러싸는 블로킹 절연막을 포함하는 반도체 장치.
  17. 제15 항에 있어서,
    상기 패시베이션막은 상기 에어갭의 측면을 둘러싸는 반도체 장치.
  18. 제15 항에 있어서,
    상기 패드는 제1 및 제2 패드를 포함하고,
    상기 제1 패드는 상기 제1 부분의 상면과 상기 제2 부분의 측면과 접하고,
    상기 제2 패드는 상기 제1 패드의 상면과 상기 제2 부분의 상면과 접하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 및 제2 패드는 서로 다른 물질을 포함하는 반도체 장치.
  20. 제15 항에 있어서,
    상기 에어갭의 폭은 상기 제2 부분의 폭보다 큰 반도체 장치.
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