KR102175763B1 - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 이의 제조 방법을 제공한다. 이 반도체 메모리 장치에서는 게이트 전극들 간에 에어 갭 영역이 존재한다. 또한 전하 트랩막들이 서로 이격되어 있다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다.
본 발명이 이루고자 하는 일 기술적 과제는 인접한 게이트 전극들 간의 커플링 효과(effect)를 낮출 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 기판으로부터 돌출된 활성 기둥; 상기 활성 기둥의 측면에 인접하며 서로 중첩되되 절연되는 제 1 게이트 전극과 제 2 게이트 전극; 상기 제 1 게이트 전극의 상부면을 덮는 제 1 게이트 층간절연막; 상기 제 2 게이트 전극의 하부면을 덮되 상기 제 1 게이트 층간절연막과 이격된 제 2 게이트 층간절연막; 및 상기 제 1 게이트 층간절연막과 상기 제 2 게이트 층간절연막 사이에 개재되는 에어 갭 영역을 포함한다.
상기 반도체 메모리 장치는, 상기 활성 기둥과 상기 제 1 게이트 전극 사이에 개재되는 제 1 전하트랩막; 및 상기 활성 기둥과 상기 제 2 게이트 전극 사이에 개재되며 상기 제 1 전하트랩막과 이격되는 제 2 전하트랩막을 더 포함할 수 있다.
상기 에어 갭 영역은 연장되어 상기 제 1 전하트랩막과 상기 제 2 전하트랩막 사이에 개재될 수 있다.
상기 반도체 메모리 장치는, 상기 제 1 전하트랩막과 상기 제 1 게이트 전극 사이에 개재되는 제 1 블로킹 절연막; 및 상기 제 2 전하트랩막과 상기 제 2 게이트 전극 사이에 개재되며 상기 제 1 블로킹 절연막과 이격되는 제 2 블로킹 절연막을 더 포함할 수 있다.
상기 제 1 블로킹 절연막과 상기 제 1 전하트랩막은 연장되어 상기 제 1 게이트 층간절연막과 상기 활성기둥 사이에 개재되며, 상기 제 2 블로킹 절연막과 상기 제 2 전하트랩막은 연장되어 상기 제 2 게이트 층간절연막과 상기 활성기둥 사이에 개재될 수 있다.
상기 반도체 메모리 장치는, 상기 제 1 블로킹 절연막과 상기 제 1 게이트 전극 사이에 개재되는 제 1 고유전막; 및 상기 제 2 블로킹 절연막과 상기 제 2 게이트 전극 사이에 개재되며 상기 제 1 고유전막과 이격되는 제 2 고유전막을 더 포함할 수 있다.
상기 제 1 고유전막은 연장되어 상기 제 1 게이트 전극과 상기 제 1 게이트 층간절연막 사이에 개재되고, 상기 제 2 고유전막은 연장되어 상기 제 2 게이트 전극과 상기 제 2 게이트 층간절연막 사이에 개재될 수 있다.
본 발명의 일 예에 따른 반도체 메모리 장치는, 기판으로부터 돌출된 활성 기둥; 상기 활성 기둥의 측면에 인접하며 서로 중첩되되 절연되는 제 1 게이트 전극과 제 2 게이트 전극; 상기 활성 기둥과 상기 제 1 게이트 전극 사이에 개재되는 제 1 전하트랩막; 및 상기 활성 기둥과 상기 제 2 게이트 전극 사이에 개재되며 상기 제 1 전하트랩막과 이격되는 제 2 전하트랩막을 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 제조 방법은, 기판 상에 제 1 희생막들, 제 1 게이트 층간절연막들, 제 2 희생막들 및 제 2 게이트 층간절연막들을 교대로 반복적으로 적층하는 단계; 상기 제 2 게이트 층간절연막들, 상기 제 2 희생막들, 상기 제 1 게이트 층간절연막들 및 상기 제 1 희생막들을 차례로 패터닝하여 상기 기판을 노출시키는 활성홀을 형성하는 단계; 상기 활성홀의 측벽을 차례로 덮는 블로킹 절연막, 전하트랩막, 터널 절연막 및 활성기둥을 형성하는 단계; 상기 활성홀과 이격된 위치에서 상기 제 2 게이트 층간절연막들, 상기 제 2 희생막들, 상기 제 1 게이트 층간절연막들 및 상기 제 1 희생막들을 차례로 패터닝하여 상기 기판을 노출시키는 그루브를 형성하는 단계; 상기 그루브를 통해 상기 제 1 희생막들을 도전막들로 교체하는 단계; 및 상기 제 2 희생막들을 제거하여 에어 갭 영역을 형성하는 단계를 포함한다.
상기 방법은, 상기 블로킹 절연막을 형성하기 전에, 상기 활성홀의 측벽에 노출된 상기 제 2 희생막들을 일부를 식각 저지막으로 대체시키는 단계를 더 포함할 수 있다.
상기 활성홀의 측벽에 노출된 상기 제 2 희생막들을 일부를 식각 저지막들으로 대체시키는 단계는, 상기 활성홀의 측벽에 노출된 상기 제 2 희생막들을 일부 제거하는 단계; 및 상기 제 2 희생막들이 일부 제거된 영역들에 식각 저지막들을 형성하는 단계를 포함할 수 있다.
상기 방법은, 상기 제 2 희생막들을 제거한 후에, 상기 제 2 희생막들에 인접한 상기 블로킹 절연막들 및 상기 전하 트랩막들을 일부 제거하는 단계를 더 포함할 수 있으며, 상기 에어 갭 영역은 상기 터널 절연막을 노출시킬 수 있다.
상기 방법은, 상기 블로킹 절연막을 형성하기 전에 상기 활성홀의 측벽을 덮는 제 1 고유전막을 형성하는 단계; 및 상기 제 2 희생막들을 제거한 후에 상기 제 2 희생막들에 인접한 상기 제 1 고유전막을 일부 제거하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 활성홀을 형성하기 전에 상기 제 1 희생막들의 상하부면들에 제 2 고유전막들을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 그루브의 측벽을 덮는 매립 절연막을 형성하는 단계; 및 상기 그루브 안에 상기 매립 절연막의 측벽과 상기 기판과 접하는 도전 배선을 형성하는 단계를 더 포함할 수 있다.
일 예에 있어서, 상기 제 1 희생막들은 폴리실리콘막으로 형성되며, 상기 제 1 희생막들을 도전막으로 대체시키는 단계는 상기 제 1 희생막들을 실리사이드화시켜 금속실리사이드막들로 변화시키는 단계를 포함할 수 있다.
상기 방법은, 상기 제 1 희생막들을 실리사이드화하기 전에, 상기 그루브를 통해 노출된 상기 제 1 희생막들을 일부 제거하여 상기 제 1 및 제 2 게이트 층간절연막들의 상하부면들을 노출시키는 단계를 더 포함할 수 있다.
다른 예에 있어서, 상기 제 1 희생막들을 도전막으로 대체시키는 단계는, 상기 제 1 희생막들을 제거하여 상기 제 1 및 제 2 게이트 층간절연막들의 상하부면들과 상기 블로킹 절연막들을 노출시키는 단계; 상기 제 1 희생막들이 제거된 영역에 고유전막을 콘포말하게 형성하는 단계; 도전막을 형성하여 상기 제 1 희생막들을 채우는 단계; 및 상기 그루브 안의 도전막을 제거하는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 반도체 메모리 장치에서는 게이트 전극들 간에 에어 갭 영역이 존재하여 게이트 전극들 간의 커플링 효과를 낮춘다. 이로써 RC 지연(delay)을 낮추고 신호 전달 속도를 향상시킬 수 있다. 또한 게이트 층간절연막의 두께를 낮출 수 있어 고집적화에 유리하다.
본 발명의 다른 예에 따른 반도체 메모리 장치에서는 게이트 전극들과 활성 기둥 사이에 개재되는 전하 트랩막들이 서로 이격되어 있어 인접하는 전하트랩막들로 원치않는 전하 이동을 막을 수 있어 소자 동작 오류를 방지할 수 있다. 또한 커플링 효과를 낮출 수 있다.
본 발명의 또 다른 예에 따른 반도체 메모리 장치의 제조 방법에서는 제 1 희생막을 폴리실리콘막으로 형성하고, 후속으로 상기 제 1 희생막을 도전막으로 대체시킬때 상기 제 1 희생막을 실리사이드화하여 금속실리사이드막으로 변화시킴으로써 공정을 단순화시킬 수 있다.
본 발명의 또 다른 예에 따른 반도체 메모리 장치의 제조 방법에서는 활성홀을 형성한 직후에 제 2 희생막들의 일부를 식각 저지막들로 대체시켜 에어 갭 영역을 형성할 때 다른 곳에 손상이 안가도록 적절하게 컨트롤할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 회로도이다.
도 2는 본 발명의 예들에 따른 반도체 장치의 평면도이다.
도 3은 본 발명의 일 예에 따라 도 2를 A-A'선으로 자른 단면도이다.
도 4 내지 도 14는 도 3의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 15는 본 발명의 다른 예에 따른 반도체 메모리 장치의 제조 과정을 나타내는 단면도이다.
도 16은 본 발명의 또 다른 예에 따른 반도체 메모리 장치의 단면도이다.
도 17 내지 도 22는 도 16의 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 23은 본 발명의 또 다른 예에 따른 반도체 메모리 장치의 단면도이다.
도 24는 도 23을 제조하는 과정을 나타내는 단면도들이다.
도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 3차원 반도체 메모리 장치의 구조를 갖는다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 회로도이다. 도 2는 본 발명의 예들에 따른 반도체 장치의 평면도이다. 도 3은 본 발명의 일 예에 따라 도 2를 A-A'선으로 자른 단면도이다.
도 1 내지 3을 참조하면, 일 실시예에 따른 수직형 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(1) 내에 존재하는 불순물 주입 영역일 수 있다. 상기 반도체 기판(1)은 반도체 기판 자체이거나 그 위에 형성된 에피택시얼 반도체층일 수 있다. 비트라인들(BL)은 반도체 기판(1)으로부터 이격되어 그 상부에 배치되는 도전 라인들일 수 있다. 비트라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 반도체 기판(1) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 하부 선택 트랜지스터(LST), 비트라인(BL)에 접속하는 상부 선택 트랜지스터(UST) 및 하부 및 상부 선택 트랜지스터들(LST, UST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 하부 선택 트랜지스터(LST), 상부 선택 트랜지스터(UST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는, 하부 선택 라인들(LSL1-LSL3), 복수개의 워드라인들(WL1-WLn) 및 복수개의 상부 선택 라인들(USL)이 하부 선택 트랜지스터(LST), 메모리 셀 트랜지스터들(MCT) 및 상부 선택 트랜지스터들(UST)의 게이트 전극들로서 각각 사용될 수 있다. 상기 공통 소오스 라인들(CSL), 상기 하부 선택 라인(LSL), 상기 워드라인들(WL) 및 상기 상부 선택 라인들(USL)은 제 1 방향(X)으로 연장될 수 있다. 상기 비트라인들(BL)은 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 연장될 수 있다.
하부 선택 트랜지스터들(LST)는 반도체 기판(1)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 하부 선택 라인(LSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL1-WLn) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에는 다층의 워드라인들(WL1-WLn)이 배치된다.
셀 스트링들(CSTR) 각각은 반도체 기판(1)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 활성 기둥(AP)을 포함할 수 있다. 활성 기둥(AP)은 상부 선택 라인(USL1-USL3), 하부 선택 라인(LSL) 및 워드라인들(WL1-WLn)을 관통하도록 형성될 수 있다. 상기 활성 기둥(AP)은 제 1 활성막(27)과 제 2 활성막(29)을 포함할 수 있다. 상기 제 1 활성막(27)은 반도체막으로 스페이서 형태를 가질 수 있다. 상기 제 2 활성막(29)은 컵 형태를 가질 수 있다. 상기 활성 기둥(AP)의 내부는 제 1 매립 절연 패턴(31)으로 채워진다.
상기 활성 기둥(AP) 상단에는 공통 드레인 영역(D)이 배치된다. 비트라인들(BL)은 상기 상부 선택 라인들(USL)을 덮는 상부 층간절연막(41)을 관통하여 상기 공통 드레인 영역(D)과 전기적으로 연결될 수 있다.
상기 기판(1) 상에 버퍼 산화막(3)이 배치될 수 있다. 상기 상부 선택 라인(USL)의 상부면에, 상기 상부 선택 라인(USL)과 상기 워드라인(WL3) 사이, 상기 워드라인들(WL1~WLn) 사이, 그리고 상기 워드라인(WL1)과 상기 하부 선택 라인(LSL) 사이에는 제 1 게이트 층간 절연막(7)과 제 2 게이트 층간절연막(11)이 개재된다. 상기 제 1 게이트 층간절연막(7)과 상기 제 2 게이트 층간절연막(11) 사이에는 에어 갭 영역(AG)이 배치된다. 게이트 층간 절연막들(7, 11)으로 주로 사용되는 실리콘 산화막의 유전율은 약 3.9이나 에어 갭 영역(AG) 안의 공기의 유전율은 약 1이다. 따라서 상기 에어 갭 영역(AG)에 의해 게이트 전극들(LSL, WL, USL) 간의 커플링 효과를 낮춘다. 이로써 RC 지연(delay)을 낮추고 신호 전달 속도를 향상시킬 수 있다. 또한 상기 에어 갭 영역(AG)의 낮은 유전율에 의해 게이트 층간절연막들의 두께를 낮출 수 있어 고집적화에 유리하다.
상기 상부 선택 라인들(USL) 사이에는 제 2 매립 절연 패턴(37)이 개재되어 이들을 분리할 수 있다. 상기 제 2 매립 절연 패턴(37)은 연장되어 상기 워드라인들(WL1-WLn) 사이 그리고 상기 하부 선택 라인들(LSL1~LSL3) 사이에 개재될 수 있다. 상기 제 2 매립 절연 패턴(37) 내에는 상기 공통 소오스 라인(CSL)과 접하는 공통 소오스 배선(39)이 배치될 수 있다.
한편, 상기 라인들(USL, LSL, WL)과 활성 기둥(AP) 사이에는 터널 절연막(25), 전하 트랩 패턴들(23a), 블로킹 절연 패턴들(21a) 및 고유전 패턴들(19a)이 차례로 배치될 수 있다. 상기 고유전 패턴들(19a)은 실리콘 산화막 보다 높은 유전율을 가지는 고유전막일 수 있다. 상기 터널 절연막(25)은 제 1 활성막(27)의 측벽과 하부면을 콘포말하고 연속적으로 덮을 수 있다. 상기 전하 트랩 패턴들(23a)은 상기 에어 갭 영역(AG)에 의해 서로 이격될 수 있다. 즉 하나의 게이트 전극(WL)과 활성 기둥(AP) 사이에 개재되는 하나의 전하 트랩 패턴(23a)은 이에 인접하는 다른 하나의 게이트 전극(WL)과 활성 기둥(AP) 사이에 개재되는 다른 하나의 전하 트랩 패턴(23a)과 서로 이격될 수 있다. 이로써, 인접하는 전하트랩 패턴들(23a) 간의 원치않는 전하 이동을 막을 수 있어 소자 동작 오류를 방지할 수 있다. 또한 커플링 효과를 낮출 수 있다.
하부 및 상부 선택 트랜지스터들(LST, UST) 그리고 메모리 셀 트랜지스터들(MCT)은 활성 기둥(AP)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
다음은 이 반도체 장치의 제조 방법에 관하여 설명하기로 한다.
도 4 내지 도 14는 도 3의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4를 참조하면, 기판(1) 상에 버퍼 산화막(3)을 형성한다. 상기 버퍼 산화막(3) 상에 제 1 희생막(5), 제 1 게이트 층간절연막(7), 제 2 희생막(9) 및 제 2 게이트 층간절연막(11)을 교대로 적층한다. 상기 희생막들(5, 9)은 상기 게이트 층간절연막들(7, 11)의 식각률과 다른 식각률을 가지는 물질로 형성한다. 예를 들면 상기 게이트 층간절연막들(7, 11)은 실리콘 산화막으로 형성될 수 있다. 상기 제 1 희생막(5)은 상기 제 2 희생막(9)과 서로 다른 물질로 형성될 수 있다. 본 예에서, 바람직하게는 상기 제 1 희생막(5)은 폴리실리콘막으로 형성될 수 있고, 상기 제 2 희생막(9)은 실리콘 질화막으로 형성될 수 있다.
도 5를 참조하면, 상기 제 2 게이트 층간절연막(11), 상기 제 2 희생막(9), 상기 제 1 게이트 층간절연막들(7) 및 상기 제 1 희생막(5) 및 상기 버퍼 산하막(3)을 차례대로 패터닝하여 상기 기판(1)을 노출시키는 활성홀(13)을 형성한다.
도 6을 참조하면, 상기 활성홀(13)을 통해 노출된 상기 제 2 희생막(9)의 일부를 제거한다. 상기 제 2 희생막(9)이 실리콘 질화막으로 형성될 경우 예를 들면 인산을 이용한 등방성 식각 공정을 진행하되, 공정 시간을 조절하여 상기 제 2 희생막(9)의 일부만이 제거되도록 한다. 이로써 상기 제 2 희생막(9)의 일부가 제거된 제 1 영역(15)에 상기 제 1 및 제 2 게이트 층간절연막들(7, 11)의 상하부면들이 일부 노출될 수 있다.
도 7을 참조하면, 상기 기판(1)의 전면 상에 식각 저지막을 콘포말하게 적층하여 상기 제 1 영역(15)을 채우고 이방성 식각 공정을 진행하여 상기 제 1 영역(15) 안에 식각 정지 패턴(17)을 남긴다. 상기 식각 정지 패턴(17)은 예를 들면 상기 제 1 희생막(5)과 동일한 폴리실리콘막으로 형성될 수 있다.
도 8을 참조하면, 상기 활성홀(13)이 형성된 상기 기판(1)의 전면 상에 고유전막(19), 블로킹 절연막(21), 전하트랩막(23), 터널절연막(25) 및 제 1 활성막(27)을 차례로 콘포말하게 형성한 후 이들을 이방성 식각하여 상기 활성홀(13)의 바닥의 기판(1)을 노출시킨다. 상기 기판(1)의 전면 상에 제 2 활성막(29)을 콘포말하게 적층하고 제 2 매립 절연막을 적층하여 상기 활성홀(13)을 채운다. 그리고 평탄화 식각 공정을 진행하여 상기 활성홀(13) 안에 상기 제 1 활성막(27)과 상기 제 2 활성막(29)으로 이루어지는 활성 기둥(AP)을 형성하고 제 1 매립 절연 패턴(31)을 형성한다.
도 9를 참조하면, 상기 기판(1)의 전면 상에 상기 활성홀(13)과 이격된 위치에 개구부를 가지는 마스크 패턴(M1)을 형성한다. 상기 활성홀(13)과 이격된 위치에서 상기 마스크 패턴(M1)을 이용하여 상기 제 2 게이트 층간절연막(11), 상기 제 2 희생막(9), 상기 제 1 게이트 층간절연막들(7) 및 상기 제 1 희생막(5) 및 상기 버퍼 산하막(3)을 차례대로 패터닝하여 상기 기판(1)을 노출시키는 그루브(31)를 형성한다.
도 10을 참조하면, 상기 마스크 패턴(M1)이 덮인 상태에서 상기 제 1 희생막(5)의 측벽의 일부를 리세스시킨다. 이로써 상기 제 1 희생막(5)이 일부 제거된 제 2 영역(33)에서 상기 제 1 및 제 2 게이트 층간절연막들(7, 11)의 상하부면들이 노출될 수 있다.
도 11을 참조하면, 상기 제 1 희생막(5)을 도전막으로 대체시킨다. 본 예에서 상기 제 1 희생막(5)이 폴리실리콘막으로 이루어지므로 실리사이드화 공정을 진행하여 상기 제 1 희생막(5)을 금속 실리사이드막으로 변화시킬 수 있다. 더욱 구체적인 예를 들면 상기 도전막은 니켈 실리사이드막일 수 있다. 상기 실리사이드화 공정에서 실리사이드화되는 물질의 부피가 팽창될 수 있다. 즉, 금속 실리사이드막의 부피는 상기 폴리실리콘막의 부피보다 클 수 있다. 이런 부피 팽창율을 미리 예상 및 감안하여 도 10에서 미리 상기 제 1 희생막(5)이 일부 제거하는 공정을 진행하는 것이다. 이로써 상기 도전막으로 이루어진느 도전 라인들(LSL, WL, USL)이 형성될 수 있다. 이온주입 공정을 진행하여 상기 그루브(31) 바닥의 상기 기판(1)에 공통 소오스 라인(CSL)을 형성하고 상기 활성 기둥(AP) 상단에 드레인 영역(D)을 형성한다. 상기 실리사이드화 공정으로 상기 제 1 희생막(5)을 도전막으로 간단히 대체시킬 수 있어 공정을 단순화시킬 수 있다.
도 12를 참조하면, 상기 제 2 희생막(9)을 선택적으로 제거하여 상기 식각 정지 패턴(17)을 노출시킨다. 이때 상기 식각 정지 패턴(17)에 의해 식각 공정이 적절하게 컨트롤 될 수 있어 식각 공정 동안 원치 않는 곳의 손상을 방지할 수 있다. 상기 제 2 희생막(9)이 있던 제 3 영역(35)에서 상기 제 1 및 제 2 게이트 층간절연막들(7, 11)의 상하부면들이 노출될 수 있다.
도 13을 참조하면, 상기 제 3 영역(35)을 통해 상기 식각 정지 패턴(17)을 제거하고 상기 고유전막(19)을 노출시킨다. 그리고 상기 고유전막(19), 상기 블로킹 절연막(21) 및 상기 전하 트랩막(23)을 순차적으로 일부 제거하여 고유전 패턴들(19a), 블로킹 절연 패턴들(21a) 및 전하 트랩 패턴들(23a)을 차례로 형성한다. 이로써 상기 전하 트랩 패턴들(23a)이 인접하는 게이트 전극들(LSL, WL, USL) 별로 서로 분리될 수 있다.
도 14를 참조하면, 상기 기판(1)의 전면 상에 제 2 매립 절연막을 콘포말하게 형성한 후 이방성 식각하여 상기 그루브(31)의 측벽을 덮는 제 2 매립 절연 패턴(37)을 형성한다. 상기 제 2 매립 절연막을 형성할 때, 간격이 상대적으로 좁은 상기 제 3 영역(35)은 상기 제 2 매립 절연막으로 채워지기 어려워 에어 갭 영역(AG)이 형성된다. 상기 기판(1)의 전면 상에 도전막을 적층한후 평탄화식각하여 상기 그루브(31) 안에 상기 공통 소오스 라인(CSL)과 접하는 공통 소오스 배선(39)을 형성한다.
후속으로, 다시 도 3을 참조하면, 상기 상부 선택 라인(USL)과 상기 활성 기둥(AP) 상에 상부 층간절연막(41)을 형성한다. 그리고 상기 상부 층간절연막(41)을 관통하여 상기 공통 드레인 영역(D)과 전기적으로 연결되는 비트라인들(BL)을 형성한다.
도 15는 본 발명의 다른 예에 따른 반도체 메모리 장치의 제조 과정을 나타내는 단면도이다.
도 15를 참조하면, 본 예에 따른 제조 과정에서는 도 8의 식각 정지 패턴(17)을 형성하지 않는다. 이때에는 도 6 및 7의 과정을 필요로 하지 않는다. 그 외의 제조 공정은 위에서 설명한 바와 동일/유사할 수 있다.
도 16은 본 발명의 또 다른 예에 따른 반도체 메모리 장치의 단면도이다.
도 16을 참조하면, 본 예에 따른 반도체 메모리 장치에서, 고유전 패턴(19a)이 연장되어 도전라인들(LSL, WL, USL)과 게이트 층간절연막들(7, 11) 사이로 개재될 수 있다. 상기 고유전 패턴(19a)이 상기 도전라인들(LSL, WL, USL)을 감싸는 구조는 백 터널링(back tunneling)과 커플링 비(coupling ratio)가 개선되어 소거(erase) 특성이 개선될 수 있다. 그 외의 구성은 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
도 17 내지 도 22는 도 16의 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 17을 참조하면, 기판(1) 상에 버퍼 산화막(3)을 형성한다. 상기 버퍼 산화막(3) 상에 제 1 희생막(5), 제 1 게이트 층간절연막(7), 제 2 희생막(9) 및 제 2 게이트 층간절연막(11)을 교대로 적층한다. 상기 희생막들(5, 9)은 상기 게이트 층간절연막들(7, 11)의 식각률과 다른 식각률을 가지는 물질로 형성한다. 예를 들면 상기 게이트 층간절연막들(7, 11)은 실리콘 산화막으로 형성될 수 있다. 상기 제 1 희생막(5)은 상기 제 2 희생막(9)과 서로 다른 물질로 형성될 수 있다. 본 예에서, 바람직하게는 상기 제 1 희생막(5)은 실리콘 질화막으로 형성될 수 있고, 상기 제 2 희생막(9)은 폴리실리콘막으로 형성될 수 있다.
도 18을 참조하면, 상기 제 2 게이트 층간절연막(11), 상기 제 2 희생막(9), 상기 제 1 게이트 층간절연막들(7) 및 상기 제 1 희생막(5) 및 상기 버퍼 산하막(3)을 차례대로 패터닝하여 상기 기판(1)을 노출시키는 활성홀(13)을 형성한다. 상기 활성홀(13)을 통해 노출된 상기 제 2 희생막(9)의 일부를 제거한다. 상기 제 2 희생막(9)이 일부 제거된 영역 안에 식각 정지 패턴(17)을 형성한다. 상기 식각 정지 패턴(17)은 예를 들면 상기 제 1 희생막(5)과 동일한 실리콘 질화막으로 형성될 수 있다.
도 19를 참조하면, 상기 활성홀(13)이 형성된 상기 기판(1)의 전면 상에 블로킹 절연막(21), 전하트랩막(23), 터널절연막(25) 및 제 1 활성막(27)을 차례로 콘포말하게 형성한 후 이방성 식각하여 상기 활성홀(13)의 바닥의 기판(1)을 노출시킨다. 상기 기판(1)의 전면 상에 제 2 활성막(29)을 콘포말하게 적층하고 제 2 매립 절연막을 적층하여 상기 활성홀(13)을 채운다. 그리고 평탄화 식각 공정을 진행하여 상기 활성홀(13) 안에 상기 제 1 활성막(27)과 상기 제 2 활성막(29)으로 이루어지는 활성 기둥(AP)을 형성하고 제 1 매립 절연 패턴(31)을 형성한다.
도 20을 참조하면, 상기 활성홀(13)과 이격된 위치에서 상기 제 2 게이트 층간절연막(11), 상기 제 2 희생막(9), 상기 제 1 게이트 층간절연막들(7) 및 상기 제 1 희생막(5) 및 상기 버퍼 산하막(3)을 차례대로 패터닝하여 상기 기판(1)을 노출시키는 그루브(31)를 형성한다.
도 21을 참조하면, 상기 제 1 희생막(5)을 모두 제거하여 상기 블로킹 절연막(21)을 노출시킨다. 이로써 상기 제 1 희생막(5)이 제거된 제 4 영역(45)에서 상기 제 1 및 제 2 게이트 층간절연막들(7, 11)의 상하부면들이 노출될 수 있다.
도 22를 참조하면, 상기 기판(1)의 전면 상에 고유전막을 콘포말하게 형성시키고 도전막을 형성하여 상기 제 4 영역(45)과 상기 그루브(31)를 채운다. 그리고 상기 그루브(31) 안의 상기 고유전막과 도전막을 제거하여 고유전 패턴(19a)과 도전 라인들(LSL, WL, USL)을 형성한다. 후속으로 도 14 및 도 3을 참조하여 설명한 바와 동일/유사한 공정을 진행할 수 있다.
도 23은 본 발명의 또 다른 예에 따른 반도체 메모리 장치의 단면도이다.
도 23을 참조하면, 본 예에 따른 반도체 메모리 장치에서는 도전 라인들(LSL, WL, USL)과 게이트 층간절연막들(7, 11) 사이에 제 1 고유전 패턴(59a)이 개재된다. 상기 도전 라인들(LSL, WL, USL)과 블로킹 절연 패턴들(21a) 사이에는 제 2 고유전 패턴들(19a)이 개재된다. 상기 제 2 고유전 패턴들(19a)은 연장되어 상기 게이트 층간절연막들(7, 11)과 상기 블로킹 절연 패턴들(21a) 사이에 개재될 수 있다. 그 외의 구성은 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
도 24는 도 23을 제조하는 과정을 나타내는 단면도들이다.
도 24를 참조하면, 기판(1) 상에 버퍼 산화막(3)을 형성한다. 상기 버퍼 산화막(3) 상에 제 1 희생막(5), 제 1 게이트 층간절연막(7), 제 2 희생막(9) 및 제 2 게이트 층간절연막(11)을 교대로 적층한다. 이때 상기 제 1 희생막(5)의 상하부면들과 접하도록 고유전막들(59)을 형성한다. 후속으로 도 4 내지 도 14를 참조하여 설명한 바와 동일/유사한 공정을 진행하도록 한다.
도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 27을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판으로부터 돌출된 활성 기둥;
    상기 활성 기둥의 측면에 인접하며 서로 중첩되되 서로 절연되는 제 1 게이트 전극과 제 2 게이트 전극;
    상기 활성 기둥과 상기 제 1 게이트 전극 사이에 개재되는 제 1 전하트랩막;
    상기 활성 기둥과 상기 제 2 게이트 전극 사이에 개재되며 상기 제 1 전하트랩막과 이격되는 제 2 전하트랩막;
    상기 제 1 전하 트랩막과 상기 활성 기둥 사이 그리고 상기 제 2 전하 트랩막과 상기 활성 기둥 사이에 개재되며, 상기 활성 기둥의 측면과 연속적으로 접하는 터널절연막;
    상기 제 1 게이트 전극의 상부면을 덮는 제 1 게이트 층간절연막;
    상기 제 2 게이트 전극의 하부면을 덮되 상기 제 1 게이트 층간절연막과 이격된 제 2 게이트 층간절연막; 및
    상기 제 1 게이트 층간절연막과 상기 제 2 게이트 층간절연막 사이에 개재되는 에어 갭 영역을 포함하되,
    상기 에어 갭 영역은 상기 제 1 전하트랩막과 상기 제 2 전하트랩막 사이로 연장되어, 상기 활성 기둥의 측면과 연속적으로 접하는 상기 터널절연막의 측벽을 노출시키는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전하트랩막은 상기 제 1 게이트 전극의 상부면을 덮지 않으며 상기 제 1 게이트 층간절연막과 이격되고,
    상기 제 2 전하 트랩막은 상기 제 2 게이트 전극의 하부면을 덮지 않으며 상기 제 2 게이트 층간절연막과 이격되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 활성 기둥은:
    상기 기판과 접하며 상기 기판의 상면에 수직한 제 2 활성막;
    상기 제 2 활성막과 상기 터널 절연막 사이에 개재되며 상기 기판과 이격되는 제 1 활성막을 포함하며,
    상기 터널 절연막과 상기 제 1 전하 트랩막은 상기 제 1 활성막의 하부면과 상기 기판 사이로 연장되어 상기 제 2 활성막의 측면과 접하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전하트랩막과 상기 제 1 게이트 전극 사이에 개재되는 제 1 블로킹 절연막; 및
    상기 제 2 전하트랩막과 상기 제 2 게이트 전극 사이에 개재되며 상기 제 1 블로킹 절연막과 이격되는 제 2 블로킹 절연막을 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 블로킹 절연막과 상기 제 1 전하트랩막은 연장되어 상기 제 1 게이트 층간절연막과 상기 활성기둥 사이에 개재되며,
    상기 제 2 블로킹 절연막과 상기 제 2 전하트랩막은 연장되어 상기 제 2 게이트 층간절연막과 상기 활성기둥 사이에 개재되는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 블로킹 절연막과 상기 제 1 게이트 전극 사이에 개재되는 제 1 고유전막; 및
    상기 제 2 블로킹 절연막과 상기 제 2 게이트 전극 사이에 개재되며 상기 제 1 고유전막과 이격되는 제 2 고유전막을 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 고유전막은 연장되어 상기 제 1 게이트 전극과 상기 제 1 게이트 층간절연막 사이에 개재되고,
    상기 제 2 고유전막은 연장되어 상기 제 2 게이트 전극과 상기 제 2 게이트 층간절연막 사이에 개재되는 반도체 메모리 장치.
  8. 기판으로부터 돌출된 활성 기둥;
    상기 활성 기둥의 측면에 인접하며 서로 중첩되되 서로 절연되는 제 1 게이트 전극과 제 2 게이트 전극;
    상기 활성 기둥과 상기 제 1 게이트 전극 사이에 개재되는 제 1 전하트랩막; 및
    상기 활성 기둥과 상기 제 2 게이트 전극 사이에 개재되며 상기 제 1 전하트랩막과 이격되는 제 2 전하트랩막을 포함하는 반도체 메모리 장치.
  9. 기판 상에 제 1 희생막들, 제 1 게이트 층간절연막들, 제 2 희생막들 및 제 2 게이트 층간절연막들을 교대로 반복적으로 적층하는 단계;
    상기 제 2 게이트 층간절연막들, 상기 제 2 희생막들, 상기 제 1 게이트 층간절연막들 및 상기 제 1 희생막들을 차례로 패터닝하여 상기 기판을 노출시키는 활성홀을 형성하는 단계;
    상기 활성홀의 측벽을 차례로 덮는 블로킹 절연막, 전하트랩막, 터널 절연막 및 활성기둥을 형성하는 단계;
    상기 활성홀과 이격된 위치에서 상기 제 2 게이트 층간절연막들, 상기 제 2 희생막들, 상기 제 1 게이트 층간절연막들 및 상기 제 1 희생막들을 차례로 패터닝하여 상기 기판을 노출시키는 그루브를 형성하는 단계;
    상기 그루브를 통해 상기 제 1 희생막들을 도전막들로 교체하는 단계; 및
    상기 제 2 희생막들을 제거하여 에어 갭 영역을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 블로킹 절연막을 형성하기 전에,
    상기 활성홀의 측벽에 노출된 상기 제 2 희생막들을 일부를 식각 저지막들으로 대체시키는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.



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