KR102081195B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 방법에서는 일정 층수(또는 높이) 마다 서브 적층 구조체와 활성홀들을 반복적으로 형성함으로써, 셀 산포를 나빠지지 않도록 할 수 있으며 식각 공정에서 발생할 수 있는 낫 오픈과 같은 여러 에러들을 방지할 수 있다. 금속 유도 측면 결정화 방법을 이용하여 채널로 사용되는 활성 기둥의 결정 크기를 최대화하여 셀 전류를 향상시킬 수 있다. 결정화 유도 금속의 실리사이드막의 형성 위치를 조절함으로써 결정화 유도 금속의 농도 구배를 위치에 따라 조절할 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다.
본 발명이 이루고자 하는 일 기술적 과제는 셀 전류를 향상시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에 배치되는 적층 구조체; 상기 적층 구조체를 관통하는 활성 기둥; 상기 활성 기둥에 도핑된 결정화 유도 금속을 포함하되, 상기 결정화 유도 금속의 도핑 농도는 위치에 따라 다를 수 있다.
일 예에 있어서, 상기 활성 기둥은 상기 기판에 인접한 활성 플러그 및 상기 활성 플러그 상에 속이 빈 컵 형태의 활성 쉘(shell)을 포함하되, 상기 활성 쉘의 하부면에서 상기 결정화 유도 금속의 도핑 농도는 상기 활성 쉘의 측벽에서 상기 결정화 유도 금속의 도핑 농도보다 높을 수 있다.
상기 활성 기둥은 상기 활성 쉘의 상단에 배치되며 디스크 형태의 평면을 가지는 제 1 활성 패드를 더 포함할 수 있다.
상기 제 1 활성 패드의 상부면에서 상기 결정화 유도 금속의 도핑 농도는 상기 활성 쉘의 측벽에서 상기 결정화 유도 금속의 도핑 농도보다 높을 수 있다.
상기 활성 기둥은 상기 제 1 활성 패드와 상기 활성 플러그 사이에 배치되는 적어도 하나의 제 2 활성 패드를 더 포함할 수 있다.
상기 활성 쉘과 상기 제 2 활성 패드 사이의 계면에서 상기 결정화 유도 금속의 도핑 농도는 상기 활성 쉘의 측벽에서 상기 결정화 유도 금속의 도핑 농도보다 높을 수 있다.
상기 적층 구조체는 서브 적층 구조체들을 포함할 수 있으며, 각각의 서브 적층 구조체는 교대로 적층되는 도전막들과 절연막들을 포함하며, 상기 활성 기둥은 상기 서브 적층 구조체들을 관통하고, 상기 서브 적층 구조체들 사이의 계면에 인접한 상기 활성 기둥의 측벽은 굴곡질 수 있다.
상기 활성 쉘은 1㎛ 이상의 결정 크기를 가지는 폴리실리콘으로 이루어질 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 차례로 적층된 서브 적층 구조체들을 형성하는 단계; 상기 서브 적층 구조체들을 차례로 관통하여 상기 기판과 접하는 활성 기둥을 형성하는 단계; 및 금속 유도화 측면 결정화 방법을 이용하여 상기 활성 기둥의 결정 크기를 증가시키는 단계를 포함할 수 있다.
일 예에 있어서, 상기 활성 기둥의 결정 크기를 증가시키는 단계는, 상기 활성 기둥의 상부면에 결정화 유도 금속의 실리사이드층을 형성하는 단계; 및 어닐링 공정을 진행하여 상기 결정화 유도 금속을 상기 활성 기둥 내부로 확산시키는 단계를 포함할 수 있다.
상기 활성 기둥을 형성하는 단계는, 상기 각각의 서브 적층 구조체를 관통하며 서로 수직으로 중첩되는 희생 플러그들을 형성하는 단계; 상기 희생 플러그들을 모두 제거하는 단계; 및 상기 희생 플러그들이 있던 영역들 안에 상기 활성 기둥을 형성하는 단계를 포함할 수 있다.
상기 각각의 서브 적층 구조체들은 교대로 적층된 희생막들과 절연막들을 포함할 수 있으며, 상기 방법은, 상기 희생 플러그들과 이격되되 상기 각각의 서브 적층 구조체를 관통하며 서로 수직적으로 중첩되는 희생 라인들을 형성하는 단계; 상기 희생 라인들을 제거하여 그루브를 형성하는 단계; 상기 그루브를 통해 상기 희생막들을 제거하는 단계; 상기 희생막들이 있던 영역을 도전막으로 채우는 단계; 및 상기 그루브 안에 매립 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 각각의 서브 적층 구조체를 관통하는 서브 활성 기둥들을 형성하는 단계를 더 포함할 수 있으며, 상기 서브 활성 기둥들은 상기 활성 기둥을 구성할 수 있다.
상기 활성 기둥의 결정 크기를 증가시키는 단계는, 각각의 상기 서브 활성 기둥의 상부면에 결정화 유도 금속의 실리사이드막을 형성하는 단계; 및 어닐링 공정을 진행하여 상기 결정화 유도 금속을 상기 각각의 서브 활성 기둥 내부로 확산시키는 단계를 포함할 수 있다.
상기 각각의 서브 적층 구조체들은 교대로 적층된 희생막들과 절연막들을 포함하며, 상기 방법은, 상기 활성 기둥과 이격된 상기 서브 적층 구조체들을 일부 제거하여 그루브를 형성하는 단계; 상기 그루브를 통해 상기 희생막들을 제거하는 단계; 상기 희생막들이 있던 영역을 도전막으로 채우는 단계; 및 상기 그루브 안에 매립 절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 장치 및 이의 제조 방법에서는 일정 층수(또는 높이) 마다 서브 적층 구조체와 활성홀들을 반복적으로 형성함으로써, 셀 산포를 나빠지지 않도록 할 수 있으며 식각 공정에서 발생할 수 있는 낫 오픈과 같은 여러 에러들을 방지할 수 있다. 또한, 금속 유도 측면 결정화 방법을 이용하여 채널로 사용되는 활성 기둥의 결정 크기를 최대화하여 셀 전류를 향상시킬 수 있다. 또한 결정화 유도 금속의 실리사이드막의 형성 위치를 조절함으로써 결정화 유도 금속의 농도 구배를 위치에 따라 조절할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 3은 본 발명의 실시예 1에 따라 도 2를 A-A'선으로 자른 단면도이다.
도 4 내지 도 12는 도 3의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 13은 본 발명의 실시예 2에 따른 반도체 장치의 단면도이다.
도 14는 도 13의 반도체 장치의 제조 과정을 나타내는 단면도이다.
도 15는 본 발명의 실시예 3에 따른 반도체 장치의 단면도이다.
도 16은 도 15의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 17 내지 도 19는 본 발명의 실시예 4에 따라 도 15의 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 20은 본 발명의 실시예 5에 따른 반도체 장치의 단면도이다.
도 21 내지 도 27은 도 20의 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 28은 본 발명의 실시예 6에 따른 반도체 장치의 단면도이다.
도 29 내지 도 31은 도 28을 제조하는 과정을 나타내는 단면도들이다.
도 32는 본 발명의 실시예 7에 따라 도 28을 제조하는 과정을 나타내는 단면도이다.
도 33은 본 발명의 실시예 8에 따른 반도체 장치의 단면도이다.
도 34는 도 33의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 35는 본 발명의 실시예 9에 따른 반도체 장치의 단면도이다.
도 36은 도 35를 제조하는 과정을 나타내는 단면도이다.
도 37은 본 발명의 실시예 10에 따른 반도체 장치의 단면도이다.
도 38은 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 39는 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 40은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 반도체 장치의 구조를 갖는다.
<실시예 1>
도 1은 본 발명의 실시예들에 따른 반도체 장치의 회로도이다. 도 2는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 3은 본 발명의 실시예 1에 따라 도 2를 A-A'선으로 자른 단면도이다.
도 1 내지 3을 참조하면, 일 실시예에 따른 수직형 반도체 메모리 장치는 기판(1) 상에 차례로 적층된 제 1 서브 적층 구조체(ST1)와 제 2 서브 적층 구조체(ST2)를 포함한다. 각각의 서브 적층 구조체(ST1, ST2)는 교대로 적층된 도전 라인들(LSL, WL, USL)과 게이트 층간절연막들(3, 13)을 포함한다. 상기 게이트 층간절연막들(3, 13)은 제 1 게이트 층간절연막들(3)과 제 2 게이트 층간절연막들(13)을 포함한다. 상기 도전 라인들(LSL, WL, USL)은 하부 선택 라인(LSL), 복수개의 워드라인들(WL1-WLn) 및 복수개의 상부 선택 라인들(USL1-USL3)을 포함한다.
상기 제 1 서브 적층 구조체(ST1)와 제 2 서브 적층 구조체(ST2)는 활성 기둥(AP)에 의해 관통된다. 상기 활성 기둥(AP)은 상기 제 1 서브 적층 구조체(ST1)와 제 2 서브 적층 구조체(ST2)에 각각 형성되며 서로 수직으로 중첩된 제 1 활성홀(H1)과 제 2 활성홀(H2) 안에 배치된다. 상기 활성홀들(H1, H2)의 측벽은 경사질 수 있다. 상기 제 1 서브 적층 구조체(ST1)와 제 2 서브 적층 구조체(ST2)의 높이는 상기 활성홀들(H1, H2)의 측벽의 경사에 따라 셀 산포가 커지는 정도를 무시할 수 있을 만큼의 높이에 해당될 수 있다.
상기 활성 기둥(AP)은 상기 제 1 활성홀(H1) 바닥에 배치되어 상기 기판(1)과 접하는 활성 플러그(7), 상기 제 1 및 제 2 활성홀들(H1, H2)의 측벽을 연속적으로 덮으며 속이 빈 컵 형태의 활성 쉘(shell) (26) 및, 상기 활성 쉘(26)의 상단에 배치되며 디스크 형태의 평면을 가지는 활성 패드(30)을 포함할 수 있다. 상기 활성 쉘(26)의 내부는 제 1 매립 절연막(28)으로 채워진다. 상기 제 1 서브 적층 구조체(ST1)와 상기 제 2 서브 적층 구조체(ST2) 사이의 경계 부근에서 상기 활성 쉘(26)의 측벽은 굴곡질 수 있다. 상기 활성 기둥(AP)은 결정화 유도 금속으로 도핑될 수 있다. 상기 결정화 유도 금속은 예를 들면 니켈(Ni), 납(Pd), 게르마늄(Ge) 또는 알루미늄(Al)일 수 있다. 상기 활성 기둥(AP)에 도핑된 상기 결정화 유도 금속의 농도는 약 1x1017atoms/cm3 ~ 1x1018atoms/cm3일 수 있다. 상기 활성 기둥(AP) 내에서 상기 결정화 유도 금속의 농도는 위치에 따라 다를 수 있다. 즉, 상기 활성 기둥(AP)에는 상기 결정화 유도 금속의 농도가 다른 곳(예를 들면 상기 활성 쉘(26)의 측벽이나 상기 활성 플러그(7) 내부)보다 농도가 높은 고농도 영역들(32a, 32b)을 포함할 수 있다. 제 1 고농도 영역(32a)은 상기 활성 패드(30)의 상부면에 인접하도록 배치될 수 있고, 제 2 고농도 영역(32b)은 상기 활성 쉘(26)의 하부면에 인접하도록 배치될 수 있다.
상기 활성 기둥(AP)과 상기 도전 라인들(LSL, WL, USL) 사이 그리고 상기 활성 기둥(AP)과 상기 게이트 층간절연막들(3, 13) 사이에는 제 1 게이트 절연막(24a)이 개재될 수 있다. 상기 제 1 게이트 절연막(24a)과 상기 도전 라인들(LSL, WL, USL) 사이에는 제 2 게이트 절연막(24b)이 개재될 수 있다. 상기 제 2 게이트 절연막(24b)은 연장되어 상기 도전 라인들(LSL, WL, USL)과 상기 게이트 층간절연막들(3, 13) 사이에 개재될 수 있다. 상기 제 1 게이트 절연막(24a)과 상기 제 2 게이트 절연막(24b)은 예를 들면 터널 절연막, 정보저장막 및 블로킹 절연막 중 적어도 하나일 수 있다.
상기 서브 적층 구조체들(ST1, ST2)은 상기 활성 기둥(AP)과 이격되는 제 2 매립 절연 라인(36)에 의해 관통된다. 상기 제 2 매립 절연 라인(36)에 의해 상기 상기 도전 라인들(LSL, WL, USL)은 각각의 평면 상에서 여러 라인들로 분리될 수 있다.
상기 제 2 매립 절연 라인(36) 아래의 상기 기판(1) 내에는 불순물로 도핑된 공통 소오스 라인(CSL)이 배치될 수 있다. 상기 활성 기둥(AP)의 상단에는 공통 드레인 영역(DR)이 배치될 수 있다. 상기 제 2 서브 적층 구조체(ST2)는 상부 절연막(40)으로 덮인다. 상기 상부 절연막(40) 상에는 복수개의 서로 평행한 비트라인들(BL1~BL3)이 배치된다. 상기 비트라인들(BL1~BL3)은 각각 상기 상부 절연막(40)을 관통하여 상기 공통 드레인 영역(DR)과 접하는 비트라인 콘택 플러그(42)와 접한다.
상기 도전라인들(LSL, WL, USL), 이에 인접한 게이트 절연막들(24a, 24b) 및 이에 인접한 활성 기둥(AP)은 트랜지스터들(LST, MCT, UST)을 구성할 수 있다. 즉, 하부 선택 라인(LSL), 이에 인접한 게이트 절연막들(24a, 24b) 및 이에 인접한 활성 기둥(AP)은 하부 선택 트랜지스터(LST)를 구성할 수 있다. 상부 선택 라인(USL), 이에 인접한 게이트 절연막들(24a, 24b) 및 이에 인접한 활성 기둥(AP)은 상부 선택 트랜지스터(UST)를 구성할 수 있다. 워드 라인(WL), 이에 인접한 게이트 절연막들(24a, 24b) 및 이에 인접한 활성 기둥(AP)은 메모리 셀 트랜지스터(MCT)를 구성할 수 있다. 하나의 활성 기둥(AP)에 인접한 상부 및 하부 선택 트랜지스터들(UST, LST)과 그 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)은 하나의 셀 스트링(CSTR)을 구성한다. 상기 공통 소오스 라인(CSL)과 복수개의 비트라인들(BL1, BL2, BL3) 사이에는 복수개의 셀 스트링들(CSTR)이 배치된다.
하부 및 상부 선택 트랜지스터들(LST, UST) 그리고 메모리 셀 트랜지스터들(MCT)은 활성 기둥(AP)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
다음은 이 반도체 장치의 제조 방법에 관하여 설명하기로 한다.
도 4 내지 도 12는 도 3의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4를 참조하면, 기판(1) 상에 제 1 희생막들(5)과 제 1 게이트 층간절연막들(3)을 교대로 적층하여 제 1 예비 적층 구조체(10)를 형성한다. 상기 제 1 희생막들(5)은 상기 제 1 게이트 층간절연막들(3)의 식각률과 다른 식각률을 가지는 물질로 형성한다. 예를 들면 상기 제 1 희생막들(5)은 실리콘 질화막으로 형성될 수 있으며, 상기 제 1 게이트 층간절연막들(3)은 실리콘 산화막으로 형성될 수 있다. 상기 제 1 예비 적층 구조체(10)를 패터닝하여 상기 기판(1)을 노출시키는 제 1 활성홀(H1)을 형성한다. 그리고 SEG(Selective epitaxial growth) 방법을 이용하여 상기 제 1 활성홀(H1) 내부를 일부 채우는 활성 플러그(7)를 형성한다. 상기 제 1 활성홀(H1)을 제 1 희생 플러그(9)로 채운다. 상기 희생 플러그(9)는 예를 들면, 탄화수소 계열의 막일 수 있다.
도 5를 참조하면, 상기 제 1 예비 적층 구조체(10) 상에 제 2 희생막들(15)과 제 2 게이트 층간절연막들(13)을 교대로 적층하여 제 2 예비 적층 구조체(20)를 형성한다. 상기 제 2 예비 적층 구조체(20)를 패터닝하여 상기 희생 플러그(9)를 노출시키는 제 2 활성홀(H2)을 형성한다. 상기 제 2 활성홀(H2)을 통해 노출된 상기 희생 플러그(9)를 선택적으로 제거하고 상기 활성 플러그(7)의 상부면을 노출시킨다.
도 6을 참조하면, 상기 기판(1)의 전면 상에 제 1 게이트 절연막(24a)과 제 1 활성막(26a)을 차례로 콘포말하게 형성하여 상기 제 1 및 제 2 활성홀들(H1, H2)의 측벽과 바닥을 덮는다. 상기 제 1 활성막(26a)은 폴리실리콘막으로 형성될 수 있다. 이방성 식각 공정을 진행하여 상기 제 1 활성막(26a)과 상기 제 1 게이트 절연막(24a)을 상기 제 1 및 제 2 활성홀들(H1, H2)의 측벽을 덮는 스페이서 형태로 만들고, 최상층의 제 2 게이트 층간절연막(13)의 상부면과 상기 활성 플러그(7)의 상부면을 노출시킨다. 상기 이방성 식각 공정에서 상기 제 1 활성막(26a)은 상기 제 1 게이트 절연막(24a)을 보호하는 역할을 할 수 있다. 상기 기판(1)의 전면 상에 제 2 활성막(26b)을 콘포말하게 형성한다. 상기 제 2 활성막(26b)은 상기 제 1 활성막(26a)과 동일한 폴리실리콘막으로 형성될 수 있다. 그리고 제 1 매립 절연막(28a)을 형성하여 상기 제 1 및 제 2 활성홀들(H1, H2)을 채운다. 상기 제 1 매립 절연막(28)은 실리콘 산화막으로 형성될 수 있다.
도 7을 참조하면, 상기 제 1 매립 절연막(28a)에 대하여 전면 에치백 공정을 진행하여 상기 제 2 게이트 층간절연막(13)의 상부면 상의 상기 제 1 매립 절연막(28a)을 제거하고 상기 제 2 활성홀(H2)의 상단보다 낮은 상부면을 가지는 제 1 매립 절연 패턴(28)을 형성한다. 그리고 제 3 활성막을 형성하여 상기 제 2 활성홀(H2)의 상부를 채운다. 상기 제 3 활성막은 상기 제 2 활성막(26b)와 같을 수 있다. 평탄화 식각 공정을 진행하여 최상층의 상기 제 2 게이트 층간절연막(13)의 상부면 상의 상기 제 2 활성막(26b)과 상기 제 3 활성막을 제거하여 상기 제 2 활성홀(H2) 상부에 활성 패드(30)를 형성한다.
도 8을 참조하면, 상기 기판(1)의 전면 상에 결정화 유도 금속막을 증착하고 실리사이드화 공정을 진행하여 상기 활성 패드(30)와 상기 제 2 활성막(26b) 상에 결정화 유도 금속의 실리사이드막(32)을 형성한다. 상기 결정화 유도 금속은 예를 들면 니켈(Ni), 납(Pd), 게르마늄(Ge) 또는 알루미늄(Al)일 수 있다. 상기 금속 실리사이드막(32)은 상기 제 2 게이트 층간절연막(13)과 상기 제 1 게이트 절연막(24a) 상에는 형성되지 않는다. 상기 금속 실리사이드막(32)으로 변하지 않은 상기 결정화 유도 금속막은 제거한다. 상기 실리사이드화 공정은 예를 들면 300~500℃의 온도에서 10~30분 동안 상대적으로 짧은 시간 동안 진행될 수 있다.
도 9를 참조하면, 어닐링 공정을 진행하여 상기 금속 실리사이드막(32)에 함유된 상기 결정화 유도 금속을 상기 활성 패드(30) 및 상기 제 1 및 제 2 활성막들(26a, 26b) 내부로 확산시켜 금속 유도 측면 결정화(Metal induced lateral crystallization)를 진행시킨다. 상기 결정화 유도 금속은 확산되면서 동시에 상기 활성 패드(30) 및 상기 제 1 및 제 2 활성막들(26a, 26b)을 구성하는 폴리실리콘의 결정 크기를 약 1㎛ 이상으로 증가시킬 수 있다. 이로써 상기 결정화 유도 금속이 도핑된 활성 기둥(AP)이 형성될 수 있다. 활성 기둥(AP)의 결정 크기가 약 1㎛ 이상으로 증가됨에 따라 셀 전류를 향상시킬 수 있다.
상기 활성 기둥(AP)에 도핑된 상기 결정화 유도 금속의 농도는 약 1x1017atoms/cm3 ~ 1x1018atoms/cm3일 수 있다. 상기 결정화에 의해 상기 활성 패드(30) 및 상기 제 1 및 제 2 활성막들(26a, 26b) 사이의 경계면이 거의 없어질 수 있다. 상기 제 1 및 제 2 활성막들(26a, 26b)은 활성 쉘(26)이 될 수 있다. 상기 금속의 확산에 따라 상기 활성 기둥(AP) 내에는 상기 금속의 농도가 균일하지 않을 수 있다. 상기 활성 기둥(AP)에는 상기 결정화 유도 금속의 농도가 다른 곳(예를 들면 상기 활성 쉘(26)의 측벽이나 상기 활성 플러그(7) 내부)보다 농도가 높은 고농도 영역들(32a, 32b)이 형성될 수 있다. 제 1 고농도 영역(32a)은 최초 금속 실리사이드막(32)의 위치, 즉 상기 활성 패드(30)의 상부면에 인접하도록 형성될 수 있고, 제 2 고농도 영역(32b)은 상기 활성 쉘(26)의 하부면에 인접하도록 배치될 수 있다. 상기 제 1 고농도 영역(32a)은 상기 금속 실리사이드막(32)으로부터 금속이 모두 확산되지 않고 남아서 형성될 수 있고, 상기 제 2 고농도 영역(32b)은 상기 결정화 금속은 단결정인 활성 플러그(7)를 만나면 확산이 멈추기에 형성될 수 있다.
도 10을 참조하면, 상기 활성 기둥(AP)과 이격된 상기 예비 적층 구조체들(20, 10)을 차례대로 패터닝하여 일방향으로 연장되는 라인 형태의 그루브(34)를 형성한다. 상기 그루브(34)는 상기 기판(1)의 상부면을 노출시킬 수 있다.
도 11을 참조하면, 등방성 식각 공정을 진행하여 상기 그루브(34)를 통해 상기 예비 적층 구조체들(20, 10)의 희생막들(5, 15)을 제거한다. 이로써 상기 게이트 층간절연막들(3, 13)의 상하부면들과 상기 활성 기둥(AP)의 측벽이 노출될 수 있다.
도 12를 참조하면, 이온 주입 공정을 진행하여 상기 그루브(34) 바닥의 상기 기판(1)에 공통 소오스 라인(CSL)을 형성한다. 상기 기판(1)의 전면 상에 제 2 게이트 절연막(24b)을 콘포말하게 형성하여 상기 게이트 층간절연막들(3, 13)의 표면들과 상기 활성 기둥(AP)의 측벽을 덮는다. 그리고 금속막을 형성하여 상기 게이트 층간절연막들(3, 13) 사이의 공간과 상기 그루브(34)를 채운다. 상기 그루브(34) 안의 금속막을 제거하고 제 2 매립 절연막(36)으로 채운후 평탄화 식각 공정을 진행한다. 이로써 상기 도전 라인들(LSL, WL, USL)을 형성할 수 있다. 다시 이온 주입 공정을 진행하여 상기 활성 기둥(AP)의 상단에 공통 드레인 영역(DR)을 형성한다. 이로써 서브 적층 구조체들(ST1, ST2)을 형성할 수 있다.
다시 도 3을 참조하면, 상기 제 2 서브 적층 구조체(ST2) 상에 상부 절연막(40)을 적층한다. 상기 상부 절연막(40)을 패터닝하여 상기 활성 기둥(AP)을 노출하는 콘택홀을 만들고 이를 도전물질로 채워 비트라인 콘택 플러그(42)를 형성한다. 그리고 상기 상부 절연막(40) 상에 비트라인들(BL1~BL3)을 형성한다.
<실시예 2>
도 13은 본 발명의 실시예 2에 따른 반도체 장치의 단면도이다.
도 13을 참조하면, 본 실시예 2에 따른 반도체 장치에서 활성 기둥(AP) 내에 실시예 1의 제 1 고농도 영역(32a)이 존재하지 않는다. 이로써 상기 제 1 고농도 영역(32a) 내에 포함된 결정화 유도 금속이 주변 막질로 확산되는 것을 막을 수 있다. 그외의 구조는 실시예 1과 동일/유사할 수 있다.
도 14는 도 13의 반도체 장치의 제조 과정을 나타내는 단면도이다.
도 14를 참조하면, 도 9의 상태에서 CMP(Chemical mechanical polishing) 공정을 진행하여 상기 제 1 고농도 영역(32a)을 제거한다. 그리고 후속 공정을 실시예 1과 동일하게 진행할 수 있다.
<실시예 3>
도 15는 본 발명의 실시예 3에 따른 반도체 장치의 단면도이다.
도 15를 참조하면, 본 실시예 2에 따른 반도체 장치는 실시예 1의 제 1 게이트 절연막(24a)이 존재하지 않는다. 게이트 절연막(24)은 도전 라인들(LSL, WL, USL)과 활성 기둥(AP) 사이 그리고 도전 라인들(LSL, WL, USL)과 게이트 층간절연막(3, 13) 사이에 개재된다. 그외의 구성은 실시예 1과 동일/유사할 수 있다.
도 16은 도 15의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 16을 참조하면, 도 5의 상태에서 상기 제 1 및 제 2 활성홀들(H1, H2)의 측벽을 콘포말하게 덮는 활성막(26)을 형성한다. 제 1 매립 절연막을 형성하여 상기 제 1 및 제 2 활성홀들(H1, H2)을 채운다. 상기 제 1 매립 절연막에 대하여 전면 에치백 공정을 진행하여 상기 제 2 활성홀(H2)의 상단보다 낮은 상부면을 가지는 제 1 매립 절연 패턴(28)을 형성한다. 그리고 상기 제 2 활성홀(H2) 상부에 활성 패드(30)를 형성한다. 후속 공정은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
<실시예 4>
도 17 내지 도 19는 본 발명의 실시예 4에 따라 도 15의 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 17을 참조하면, 기판(1) 상에 제 1 예비 적층 구조체(10)를 형성한다. 상기 제 1 예비 적층 구조체(10)를 패터닝하여 서로 이격된 제 1 활성홀(H1)과 라인 형태의 제 1 서브 그루브(G1)를 형성한다. 상기 제 1 서브 그루브(G1) 안에 제 1 희생 라인(8)을 형성한다. 상기 제 1 활성홀(H1) 안에 활성 플러그(7)를 형성한다. 상기 제 1 활성홀(H1)의 내부를 채우는 제 1 희생 플러그(9)를 형성한다. 상기 제 1 예비 적층 구조체(10) 상에 제 2 예비 적층 구조체(20)를 형성한다. 상기 제 2 예비 적층 구조체(20)를 패터닝하여 각각 상기 제 1 활성홀(H1)과 상기 제 1 서브 그루브(G1)과 중첩되는 제 2 활성홀(H2)과 제 2 서브 그루브(G2)를 형성한다. 희생막으로 상기 제 2 활성홀(H2)과 제 2 서브 그루브(G2)를 채우고 평탄화 식각하여 제 2 희생 플러그(19)와 제 2 희생 라인(18)을 형성한다.
도 18을 참조하면, 상기 활성홀들(H1, H2) 안의 희생 플러그들(9, 19)을 선택적으로 제거한다. 도 8 및 9를 참조하여 설명한 바와 동일/유사하게, 활성 패드(30) 상에 금속 실리사이드막(32)을 형성하고 미반응된 금속막을 제거한 후 어닐링 공정을 수행하여 금속 유도화 측면 결정화를 진행한다. 이로써 활성 기둥(AP) 내부에 고농도 영역들(32a, 32b)을 형성한다.
도 19를 참조하면, 상기 서브 그루브들(G1, G2) 안의 희생 라인들(8, 18)을 선택적으로 제거하여 그루브(34)를 형성한다. 상기 그루브(34)를 통해 상기 희생막들(5, 15)을 선택적으로 제거한다. 그리고 게이트 절연막(24)을 콘포말하게 형성하고 금속막으로 채운다. 그리고 상기 그루브(34) 안의 금속막을 제거하여 도전라인들(LSL, WL, USL)을 형성한다. 상기 금속막을 제거할 때 상기 그루브(34)보다 넓은 폭을 가지는 개구부를 가지는 마스크를 이용하여 수행될 수도 있다. 그리고 실시예 1과 동일/유사한 후속 공정을 진행한다.
<실시예 5>
도 20은 본 발명의 실시예 5에 따른 반도체 장치의 단면도이다.
도 20을 참조하면, 본 실시예 5에 따른 반도체 장치에는 세개의 서브 적층 구조체들(ST1~ST3)이 차례로 적층되어 있다. 각 서브 적층 구조체들(ST1~ST3)은 차례로 적층된 도전 라인들(LSL, WL, USL)과 게이트 층간절연막들(3, 13, 23)을 포함한다. 상기 서브 적층 구조체들(ST1~ST3)은 활성 기둥(AP)에 의해 관통된다. 상기 활성 기둥(AP)은 차례로 적층된 활성 플러그(7), 제 1 활성 쉘(50), 제 1 활성 패드(54), 제 2 활성 쉘(58), 제 2 활성 패드(62), 제 3 활성 쉘(68) 및 제 3 활성 패드(72)을 포함한다. 상기 활성 쉘들(50, 58, 68)의 내부는 각각 제 1 내지 제 3 매립 절연 패턴들(52, 60, 70)으로 채워진다. 상기 활성 기둥(AP)은 고농도 영역들(56a, 56b, 64a, 64b, 74a, 74b)을 포함한다. 상기 각 서브 적층 구조체들(ST1~ST3)은 상기 활성 기둥(AP)과 이격된 제 1 내지 제 3 매립 절연 라인들(55, 65, 75)을 포함한다. 그 외의 구성은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
도 21 내지 도 27은 도 20의 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 21을 참조하면, 기판(1) 상에 제 1 예비 적층 구조체(10)를 형성한다. 상기 제 1 예비 적층 구조체(10)를 패터닝하여 상기 기판(1)을 노출시키는 제 1 활성홀(H1)을 형성한다. 상기 제 1 활성홀(H1)의 하부에 활성 플러그(7)를 형성한다. 그리고 상기 제 1 활성홀(H1)의 측벽을 덮는 제 1 활성 쉘(50), 상기 제 1 활성 쉘(50)의 내부를 일부 채우는 제 1 매립 절연 패턴(52) 및 그 상부에 제 1 활성 패드(54)를 형성한다.
도 22를 참조하면, 금속막을 증착하고 열처리하여 상기 제 1 활성 쉘(50)과 상기 제 1 활성 패드(54) 상에 제 1 금속 실리사이드막(56)을 형성하고 미반응된 금속막을 제거한다.
도 23을 참조하면, 어닐링 공정을 수행하여 금속 유도 측면 결정화를 진행시켜 제 1 및 제 2 고농도 영역들(56a, 56b)을 형성한다.
도 24를 참조하면, 상기 제 1 활성 쉘(50)과 이격된 상기 제 1 예비 적층 구조체(10)를 패터닝하여 제 1 그루브(G1)를 형성하고 상기 제 1 그루브(G1)를 통해 제 1 희생막들(5)을 제거한다. 상기 제 1 그루브(G1) 아래의 상기 기판(1)에 공통 소오스 라인(CSL)을 형성한다. 제 1 게이트 절연막(57)을 콘포말하게 형성하고 금속막으로 채운 후 상기 제 1 그루브(G1) 안에서 금속막을 제거하고 제 1 매립 절연 라인(55)을 형성한다. 이로써 제 1 서브 적층 구조체(ST1)을 형성할 수 있다.
도 25를 참조하면, 상기 제 1 서브 적층 구조체(ST1) 상에 제 2 예비 적층 구조체(20)를 형성한다. 상기 제 2 예비 적층 구조체(20)를 패터닝하여 상기 제 1 활성 패드(54)를 노출시키는 제 2 활성홀(H2)를 형성한다. 상기 제 2 활성홀(H2)의 측벽을 덮는 제 2 활성 쉘(58), 상기 제 2 활성 쉘(58)의 내부를 일부 채우는 제 2 매립 절연 패턴(60) 및 그 상부에 제 2 활성 패드(62)를 형성한다. 금속막을 증착하고 열처리하여 상기 제 2 활성 쉘(58)과 상기 제 2 활성 패드(62) 상에 제 2 금속 실리사이드막(64)을 형성하고 미반응된 금속막을 제거한다.
도 26을 참조하면, 어닐링 공정을 수행하여 금속 유도 측면 결정화를 진행시켜 제 3 및 제 4 고농도 영역들(64a, 64b)을 형성한다. 이때 상기 결정화 유도 금속들은 상기 제 1 활성 패드(54)가 이미 결정화되었으므로 상기 제 1 활성 패드(54)의 상부면과 만나면 확산이 더이상 진행되지 않고 멈출 수 있다. 이로써 상기 제 4 고농도 영역(64b)이 형성될 수 있다. 상기 제 2 활성 쉘(58)과 이격된 상기 제 2 예비 적층 구조체(20)를 패터닝하여 제 1 그루브(G2)를 형성하고 상기 제 2 그루브(G2)를 통해 제 2 희생막들(15)을 제거한다. 제 2 게이트 절연막(67)을 콘포말하게 형성하고 금속막으로 채운 후 상기 제 2 그루브(G2) 안에서 금속막을 제거하고 제 2 매립 절연 라인(65)을 형성한다. 이로써 제 2 서브 적층 구조체(ST2)을 형성할 수 있다.
도 27을 참조하면, 상기 제 2 서브 적층 구조체(ST2)를 제조한 과정을 반복하여 제 3 서브 적층 구조체(ST3)을 형성한다. 그외의 제조 과정은 실시예 1과 동일/유사할 수 있다.
<실시예 6>
도 28은 본 발명의 실시예 6에 따른 반도체 장치의 단면도이다.
도 28을 참조하면, 본 실시예 6에 따른 반도체 장치에서 고농도 영역들(74a, 74b)이 제 1 활성 쉘(50)의 하부면과 제 3 활성 패드(72)의 상부면에 인접하도록 배치되며 이들 사이의 활성 기둥(AP)에는 형성되지 않는다. 그외의 구성은 실시예 5에서 설명한 바와 동일/유사할 수 있다.
도 29 내지 도 31은 도 28을 제조하는 과정을 나타내는 단면도들이다.
도 29를 참조하면, 실시예 5에서 설명한 바와 같이 유사하게 제 1 내지 제 3 서브 적층 구조체들(ST1~ST3)을 형성한다. 그러나 이때 제 1 및 제 2 금속 실리사이드막(64, 56)을 제 1 및 제 2 활성 패드들(54, 62) 상에 형성하지 않으며 어닐링 공정도 진행하지 않는다.
도 30을 참조하면, 제 3 활성 쉘(68)과 제 3 활성 패드(72) 상에 금속 실리사이드막(74)을 형성한다.
도 31을 참조하면, 어닐링 공정을 수행하여 상기 금속 실리사이드막(74)에 포함된 결정화 유도 금속을 상기 활성 기둥(AP) 속으로 확산시켜 결정화를 진행한다. 이때 상기 제 1 내지 제 3 활성 패드들(54, 62, 72), 상기 제 1 및 제 3 활성 쉘들(50, 58, 68) 모두 결정화되기 전 상태이므로 상기 결정화 유도 금속은 이들을 통해 계속 확산하면서 결정화를 유도할 수 있다. 그러다 단결정 상태인 활성 플러그(7)를 만나면 확산이 멈춰 제 2 고농도 영역(74b)을 형성할 수 있다. 그외의 제조 과정은 실시예 5에서 설며한 바와 동일/유사할 수 있다.
<실시예 7>
도 32는 본 발명의 실시예 7에 따라 도 28을 제조하는 과정을 나타내는 단면도이다.
도 28 및 32를 참조하면, 실시예 5에서 설명한 바와 같이 유사하게 제 1 내지 제 3 서브 적층 구조체들(ST1~ST3)을 형성한다. 그러나 이때 제 1 내지 제 3 금속 실리사이드막(64, 56, 74)을 제 1 내지 제 3 활성 패드들(54, 62, 72) 상에 형성하지 않으며 어닐링 공정도 진행하지 않는다. 대신 금속 실리사이드막(74)을 활성 플러그(7) 상에 형성한다. 그리고 어닐링 공정을 진행한다. 상기 금속 실리사이드막(74)에 함유된 결정화 유도 금속은 단결정인 활성 플러그(7) 쪽으로 확산되지 못하고 활성 기둥(AP) 쪽으로 확산하면서 결정화를 진행하게 된다. 그외의 제조 과정은 실시예 5에서 설며한 바와 동일/유사할 수 있다.
<실시예 8>
도 33은 본 발명의 실시예 8에 따른 반도체 장치의 단면도이다.
도 33을 참조하면, 본 실시예 8에 따른 반도체 장치에서는 고농도 영역들(74a, 74b, 64a, 64b, 56a, 56b)이 제 3 활성 패드(72)의 상부면, 제 3 활성 쉘(68)의 중간 부분, 제 2 활성 패드(62)의 상부면, 제 2 활성 쉘(58)의 중간 부분, 제 1 활성 패드(54)의 상부면 및 제 1 활성 쉘(50)의 하부면에 인접하도록 배치될 수 있다. 그 외의 구성은 실시예 5에서 설명한 바와 동일/유사할 수 있다.
도 34는 도 33의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 34를 참조하면, 실시예 6에서 설명한 바와 유사하게 기판(1) 상에 서브 적층 구조체들(ST1~ST3)을 형성한다. 이때 제 1 내지 제 3 활성 패드들(54, 62, 72) 상에 각각 제 1 내지 제 3 금속 실리사이드막(56, 64, 74)을 형성하되, 어닐링 공정을 수행하지는 않는다.
다시 도 33을 참조하면, 어닐링 공정을 진행하여 상기 금속 실리사이드막(56, 64, 74)에 함유된 결정화 유도 금속을 확산시킨다. 이때 제 1 금속 실리사이드막(56)에 함유된 결정화 유도 금속은 상기 제 1 활성 쉘(50) 속으로 확산됨과 동시에 상기 제 2 활성 쉘(58) 속으로 확산되면서 결정화를 진행한다. 이와 동시에 상기 제 2 금속 실리사이드막(64)에 함유된 결정화 유도 금속은 상기 제 2 활성 쉘(58) 속으로 확산됨과 동시에 상기 제 3 활성 쉘(68) 속으로 확산되면서 결정화를 진행한다. 이와 동시에 상기 제 3 금속 실리사이드막(74)에 함유된 결정화 유도 금속은 상기 제 3 활성 쉘(68) 속으로 확산되면서 결정화를 진행한다. 따라서 상기 제 2 활성 쉘(58)과 상기 제 3 활성 쉘(68)의 중간 부분들에서는 위아래에서 확산되어온 결정화 유도 금속들이 만나게 되며 이미 위아래가 결정화되었으므로 더이상 확산되지 않고 멈추게 된다. 이로써 상기 제 2 활성 쉘(58)과 상기 제 3 활성 쉘(68)의 중간 부분들에서 고농도 영역들(64b, 74b)이 형성될 수 있다. 그 외의 제조 과정은 실시예 5에서 설명한 바와 동일/유사할 수 있다.
<실시예 9>
도 35는 본 발명의 실시예 9에 따른 반도체 장치의 단면도이다.
도 35를 참조하면, 본 실시예 9에 따른 반도체 장치는 기판(1) 상에 제 1 및 제 2 서브 적층 구조체들(ST1, ST2)이 적층되어 있다. 활성 기둥(AP) 내에 고농도 영역들(56a, 56b, 56c)은 각각 제 1 활성 쉘(50)의 하부면, 제 1 활성 패드(54)의 상부면 및 제 2 활성 패드(62)의 상부면에 인접하도록 배치된다. 그 외의 구성은 도 15를 참조하여 설명한 바와 동일/유사할 수 있다.
도 36은 도 35를 제조하는 과정을 나타내는 단면도이다.
도 36을 참조하면, 기판(1) 상에 예비 적층 구조체들(10, 20)을 형성하고 이들을 각각 관통하는 활성 쉘들(50, 58)과 활성 패드들(54, 62)을 형성한다. 금속 실리사이드막(56)은 제 1 활성 패드(54) 상에 형성되나 제 2 활성 패드(62) 상에는 형성되지 않는다. 후속으로 어닐링 공정을 진행한다. 그외의 제조 과정은 실시예 5에서 설명한 바와 동일/유사할 수 있다.
<실시예 10>
도 37은 본 발명의 실시예 10에 따른 반도체 장치의 단면도이다.
도 37을 참조하면, 본 실시예 10에 따른 반도체 장치는 활성 기둥(AP)이 활성 플러그(7)를 포함하지 않는다. 활성 쉘(26)이 바로 기판(1)과 직접 접한다. 제 2 고농도 영역(32b)이 상기 기판(1)과 접하는 상기 활성 쉘(26)의 하부면에 인접하도록 배치된다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 37의 반도체 장치를 제조하는 과정은 도 4에서 활성 플러그(7)를 제조하는 과정 없이 제 1 활성홀(H1) 내부를 제 1 희생 플러그(9)로 채운다. 그리고 실시예 1과 동일/유사한 후속 공정을 진행할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는 일정 층수(또는 높이) 마다 서브 적층 구조체와 활성홀들을 반복적으로 형성함으로써, 셀 산포를 나빠지지 않도록 할 수 있으며 식각 공정에서 발생할 수 있는 낫 오픈과 같은 여러 에러들을 방지할 수 있다. 또한, 금속 유도 측면 결정화 방법을 이용하여 채널로 사용되는 활성 기둥의 결정 크기를 최대화하여 셀 전류를 향상시킬 수 있다. 또한 결정화 유도 금속의 실리사이드막의 형성 위치를 조절함으로써 결정화 유도 금속의 농도 구배를 위치에 따라 조절할 수 있다.
도 38은 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 38을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 39는 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 39를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 40은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 40을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판 3, 13, 23: 게이트 층간절연막
5, 8, 9, 15, 18, 19, 25: 희생막 7: 활성 플러그
10, 20: 예비 적층 구조체 ST1, ST2, ST3: 서브 적층 구조체
H1, H2: 활성 홀 G1, G2: 34; 그루브
26a, 26b: 활성막
24a, 24b, 24, 57, 67, 77: 게이트 절연막
28a, 28, 36, 52, 55, 60, 65, 70, 75: 매립 절연막
30, 54, 62, 72: 활성 패드
26, 50, 58, 68: 활성 쉘
32, 56, 64, 74: 금속 실리사이드막
32a, 32b, 56a, 56b, 56c, 64a, 64b, 74a, 74b: 고농도 영역
42: 비트라인 콘택 플러그
LSL; 하부 선택 라인 LST: 하부 선택 트랜지스터
WL: 워드라인 MCT: 메모리 셀 트랜지스터
USL: 상부 선택 라인 UST: 상부 선택 트랜지스터
CSL: 공통 소오스 라인 BL: 비트라인
CSTR: 셀 스트링

Claims (10)

  1. 기판 상에 배치되는 적층 구조체;
    상기 적층 구조체를 관통하는 활성 기둥;
    상기 활성 기둥에 도핑된 결정화 유도 금속을 포함하되,
    상기 결정화 유도 금속의 도핑 농도는 높이에 따라 다르고,
    상기 활성 기둥은 상기 기판에 인접한 활성 플러그 및 상기 활성 플러그 상에 속이 빈 컵 형태의 활성 쉘(shell)을 포함하되,
    상기 활성 쉘의 하부면에서 상기 결정화 유도 금속의 도핑 농도는 상기 활성 쉘의 측벽에서 상기 결정화 유도 금속의 도핑 농도보다 높은 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 활성 기둥은 상기 활성 쉘의 상단에 배치되며 디스크 형태의 평면을 가지는 제 1 활성 패드를 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 활성 패드의 상부면에서 상기 결정화 유도 금속의 도핑 농도는 상기 활성 쉘의 측벽에서 상기 결정화 유도 금속의 도핑 농도보다 높은 반도체 장치.
  5. 제 3 항에 있어서,
    상기 활성 기둥은 상기 제 1 활성 패드와 상기 활성 플러그 사이에 배치되는 적어도 하나의 제 2 활성 패드를 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 활성 쉘과 상기 제 2 활성 패드 사이의 계면에서 상기 결정화 유도 금속의 도핑 농도는 상기 활성 쉘의 측벽에서 상기 결정화 유도 금속의 도핑 농도보다 높은 반도체 장치.
  7. 제 1 항에 있어서,
    상기 적층 구조체는 복수개의 서브 적층 구조체를 포함하며,
    각각의 서브 적층 구조체는 교대로 적층되는 도전막들과 절연막들을 포함하며,
    상기 활성 기둥은 상기 서브 적층 구조체들을 관통하고, 상기 서브 적층 구조체들 사이의 계면에 인접한 상기 활성 기둥의 측벽은 굴곡지는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 활성 쉘은 1㎛ 이상의 결정 크기를 가지는 폴리실리콘으로 이루어지는 반도체 장치.
  9. 기판 상에 차례로 적층된 서브 적층 구조체들을 형성하는 단계;
    상기 서브 적층 구조체들을 차례로 관통하여 상기 기판과 접하는 활성 기둥을 형성하는 단계; 및
    금속 유도화 측면 결정화 방법을 이용하여 상기 활성 기둥의 결정 크기를 증가시키는 단계를 포함하되,
    상기 활성 기둥의 결정 크기를 증가시키는 단계는,
    상기 활성 기둥의 상부면에 결정화 유도 금속의 실리사이드층을 형성하는 단계; 및
    어닐링 공정을 진행하여 상기 결정화 유도 금속을 상기 활성 기둥 내부로 확산시키는 단계를 포함하는 반도체 장치의 제조 방법.



  10. 삭제
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