KR102408657B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 기판 상에 제공된 다결정 반도체막, 상기 다결정 반도체막 상에 배치되며 제1 방향으로 연장된 분리 트렌치에 의해 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 및 제2 적층 구조체들, 및 상기 제1 및 제2 적층 구조체들의 각각을 수직으로 관통하는 수직 채널 구조체를 포함할 수 있다. 상기 다결정 반도체막은 상기 제2 방향으로 서로 접하는 제1 결정립 영역 및 제2 결정립 영역을 포함할 수 있다. 상기 제1 및 제2 결정립 영역들 내의 결정립들은 상기 제2 방향으로 장축을 가질 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 집적도 및 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 제공된 다결정 반도체막, 상기 다결정 반도체막 상에 배치되며, 제1 방향으로 연장된 분리 트렌치에 의해 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 및 제2 적층 구조체들, 및 상기 제1 및 제2 적층 구조체들의 각각을 수직으로 관통하는 수직 채널 구조체를 포함하되, 상기 다결정 반도체막은 상기 제2 방향으로 서로 접하는 제1 결정립 영역 및 제2 결정립 영역을 포함하고, 상기 제1 및 제2 결정립 영역들 내의 결정립들은 상기 제2 방향으로 장축을 가질 수 있다.
일 실시예에 따르면, 상기 다결정 반도체막 내에, 상기 제1 결정립 영역 내의 결정립들과 상기 제2 결정립 영역 내의 결정립들이 서로 접하는 결정립계를 포함하는 결정립계 영역이 정의되며, 상기 결정립계 영역은 상기 제1 방향으로 연장될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 결정립계 영역은 상기 분리 트렌치와 중첩될 수 있다.
일 실시예에 따르면, 면적 관점에서, 상기 결정립계 영역은 상기 수직 채널 구조체로부터 이격될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 결정립계 영역은 상기 제1 및 제2 적층 구조체들로부터 이격될 수 있다.
일 실시예에 따르면, 상기 다결정 반도체막은 상기 제1 방향으로 연장되는 공통 소스 영역을 더 포함하고, 평면적 관점에서, 상기 결정립계 영역 및 상기 공통 소스 영역은 서로 중첩될 수 있다.
일 실시예에 따르면, 상기 결정립들의 상기 제2 방향으로의 평균 길이는 상기 결정립들의 상기 제1 방향으로의 평균 길이의 2배 이상일 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 결정립 영역들의 각각은 상기 제1 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 제1 결정립 영역의 상기 제2 방향으로의 폭은 상기 제2 결정립 영역의 상기 제2 방향으로의 폭과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 다결정 반도체막의 상면은 (110) 결정면을 포함하고, 상기 다결정 반도체막의 상기 상면의 면적의 90% 이상은 상기 (110) 결정면일 수 있다.
일 실시예에 따르면, 상기 수직 채널 구조체는 상기 다결정 반도체막과 접하며 필라 형태를 갖는 하부 반도체 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 다결정 반도체막의 상면은 리세스 영역을 포함하며, 상기 하부 반도체 패턴은 상기 리세스 영역 채울 수 있다.
일 실시예에 따르면, 상기 기판 및 상기 다결정 반도체막 사이에 배치되는 주변 회로 구조체를 더 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 제공된 다결정 반도체막, 상기 다결정 반도체막 상에 배치되며 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 이격된 분리 트렌치들의 각각을 사이에 두고 상기 제2 방향으로 서로 이격하여 배치된 복수의 적층 구조체들, 및 상기 적층 구조체들을 수직으로 관통하는 수직 채널 구조체들을 포함하되, 상기 다결정 반도체막은 상기 제2 방향을 따라 배치된 복수의 결정립 영역들을 포함하고, 상기 결정립 영역들의 각각은 상기 제2 방향으로 장축을 갖는 결정립들을 포함하며, 상기 다결정 반도체은 서로 접하는 한 쌍의 상기 결정립 영역들 중 어느 하나의 상기 결정립 영역에 포함된 상기 결정립들과 다른 하나의 상기 결정립 영역에 포함된 상기 결정립들이 접하는 결정립계를 포함하는 결정립계 영역들을 포함할 수 있다.
일 실시예에 따르면, 상기 결정립계 영역들의 각각은 상기 제1 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 결정립계 영역들은 상기 제2 방향을 따라 일정한 간격으로 서로 이격할 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 결정립계 영역들의 각각은 상기 분리 트렌치들과 중첩될 수 있다.
일 실시예에 따르면, 상기 결정립계 영역들은 상기 제2 방향을 따라 배치될 수 있다.
일 실시예에 따르면, 상기 결정립계 영역들 사이의 상기 제2 방향으로의 간격은 상기 분리 트렌치들 사이의 상기 제2 방향으로의 간격의 정수배일 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 수직 채널 구조체들의 각각은 상기 결정립계 영역들로부터 이격할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 다결정 반도체막은 일정한 규칙성을 가지고 배열된 복수의 결정립들을 포함할 수 있다. 다결정 반도체막의 상면에는 어느 하나의 결정면(예를 들어, (110)면)이 지배적으로 나타날 수 있다. 이에 더해, 평면적 관점에서, 수직 홀들 및 하부 반도체 패턴은 불규칙한 결정면을 가질 수 있는 결정립계 영역들로부터 이격될 수 있다. 이에 따라, 본 발명의 실시예들에 포함된 하부 반도체 패턴은 다결정 반도체막 상에 형성됨에도 불구하고, 향상된 산포 및 적은 결함을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 3b는 도 3a의 I-I' 선에 따른 단면도이다.
도 3c는 본 발명의 일 실시예에 따른 다결정 실리콘막을 나타내는 평면도이다.
도 4 내지 17은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 도 3a의 I-I'선에 대응된다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다.
도 19 및 20은 본 발명의 다른 실시예들에 따른 반도체 장치를 나타내는 평면도들이다.
도 21은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 23은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1-WLn) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다. 도 3b는 도 3a의 I-I' 선에 따른 단면도이다. 도 3c는 본 발명의 일 실시예에 따른 다결정 실리콘막을 나타내는 평면도이다.
도 3a 내지 3c를 참조하면, 반도체 장치(100)는 기판(110), 주변 회로 구조체(PS), 다결정 반도체막(120), 적층 구조체들(ST), 수직 채널 구조체(VCS), 및 비트 라인(BL)을 포함할 수 있다.
기판(110)은 반도체 기판일 수 있다. 예를 들어, 상기 반도체 기판은 단결정 실리콘막, 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘 단결정막, 또는 절연막 상에 형성된 다결정 반도체막일 수 있다. 기판(110) 내에 소자 분리막(112)이 제공되어 활성 영역(114)이 정의될 수 있다.
주변 회로 구조체(PS)는 주변 게이트 전극(PG), 주변 게이트 전극(PG)과 기판(110) 사이에 개재되는 주변 게이트 절연막(PGI), 및 주변 게이트 전극(PG) 양 측의 주변 소스/드레인 영역들(PSD)을 포함할 수 있다. 주변 게이트 전극(PG)은 기판(110)의 활성 영역(114) 상에 배치될 수 있으며, 주변 게이트 전극(PG)과 기판(110) 사이에 주변 게이트 절연막(PGI)이 개재될 수 있다. 주변 소스/드레인 영역들(PSD)은 주변 게이트 전극(PG)의 양측의 활성 영역(114)에 제공될 수 있고, n형 또는 p형 불순물이 도핑된 영역일 수 있다. 주변 게이트 전극(PG) 및 주변 소스/드레인 영역들(PSD)은 트랜지스터를 구성할 수 있다.
하부 절연막(BIL)이 주변 게이트 구조체(PS)가 형성된 기판(110)을 덮을 수 있다. 하부 절연막(BIL)의 상면은 평탄할 수 있다. 하부 절연막(BIL)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
다결정 반도체막(120)은 하부 절연막(BIL) 상에 배치될 수 있다. 다결정 반도체막(120)은 복수의 결정립 영역들(GR, Grain Regions)을 포함할 수 있다.
도 3c에 도시된 바와 같이, 결정립 영역들(GR)의 각각은, 제1 방향(D1)과 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 장축을 갖는 결정립들(crystal grains)을 포함할 수 있다. 예를 들어, 상기 결정립들의 제2 방향(D2)으로의 평균 길이는 제1 방향(D1)으로의 평균 길이의 약 2배 이상일 수 있다. 결정립 영역들(GR)의 각각은 제1 방향(D1)으로 연장될 수 있다. 결정립 영역들(GR)은 제2 방향(D2)을 따라 서로 접할 수 있다. 일 예로, 결정립 영역들(GR)은 제2 방향(D2)을 따라 서로 접하며 일렬로 배치될 수 있다. 결정립 영역들(GR)의 각각은 제2 방향(D2)으로 일정한 폭(예를 들어, 각각 W1 내지 W6)을 가질 수 있다. 이에 따라, 결정립 영역들(GR)의 각각은 제1 방향(D1)에 평행한 한 쌍의 변들을 가질 수 있다. 또한, 각 결정립 영역들(GR)의 제2 방향(D2)으로의 폭들(예를 들어, W1 내지 W6)은 실질적으로 동일할 수 있다.
다결정 반도체막(120)에 포함된 복수의 결정립들에 의해 복수의 결정립계들(GB, Grain boundaries)이 정의될 수 있다. 복수의 결정립계들(GB)은 제1 결정립계들(GB1) 및 제2 결정립계들(GB2)을 포함할 수 있다. 제1 결정립계들(GB1)은 하나의 결정립 영역(GR)에 포함된 결정립들이 서로 접하는 결정립계들일 수 있다. 제2 결정립계들(GB2)은 서로 접하는 한 쌍의 결정립 영역들(GR) 중 어느 하나의 결정립 영역(GR)에 포함된 결정립들과 다른 하나의 결정립 영역(GR)에 포함된 결정립들이 서로 접하는 결정립계들일 수 있다.
한 쌍의 결정립 영역들(GR) 사이의 제2 결정립계들(GB2)을 포함하는 결정립계 영역(GBR)이 정의될 수 있다. 다시 말해, 결정립계 영역(GBR)은 서로 접하는 한 쌍의 결정립 영역들(GR) 사이의 경계를 포함할 수 있다. 제2 방향(D2)을 따라 서로 접하며 일렬로 배치되는 복수의 결정립 영역들(GR)에 의해, 복수의 결정립계 영역들(GBR)이 정의될 수 있다. 각각의 결정립계 영역들(GBR)은 제1 방향(D1)으로 연장될 수 있다. 결정립계 영역들(GBR)은 제2 방향(D2)을 따라 배치될 수 있으며, 제2 방향(D2)을 따라 일정한 간격(IV1)으로 서로 이격될 수 있다.
상술한 바와 같이, 다결정 반도체막(120)은 일정한 규칙성을 가지고 배열된 복수의 결정립들을 포함할 수 있다. 다결정 반도체막(120)의 상면에는 어느 하나의 결정면이 지배적으로 나타날 수 있다. 일 예로, 다결정 반도체막(120)의 상면은 90% 이상이 (110) 결정면일 수 있다.
적층 구조체들(ST)이 다결정 반도체막(120)과 비트 라인(BL) 사이에 배치될 수 있다. 적층 구조체들(ST)의 각각은 교대로 그리고 반복적으로 적층된 전극들(130) 및 절연막들(135)을 포함할 수 있다. 전극들(130) 중 최하부에 배치된 전극(130/GSL)은 접지 선택 라인일 수 있고, 전극들(130) 중 최상부에 배치된 전극(130/SSL)은 스트링 선택 라인일 수 있으며, 접지 선택 라인들 및 스트링 선택 라인들 사이에 배치된 전극들(130/WL)은 워드 라인들일 수 있다. 전극들(130)은, 일 예로, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속을 포함할 수 있다. 접지 선택 라인(130/GSL)과 다결정 반도체막(120) 사이에는 버퍼 유전막(132)이 제공될 수 있다. 버퍼 유전막(132)은 절연막들(135)의 각각보다 얇은 두께를 가질 수 있다. 버퍼 유전막(132) 및 절연막들(135)은, 일 예로, 실리콘 산화물을 포함할 수 있다. 일부 실시예들에 따르면, 적층 구조체들(ST)의 각각은 후술할 수직 채널 구조체(VCS)와 각각의 전극들(130) 사이에 개재되고 상기 각각의 전극들(130)의 하면 및 상면으로 상으로 연장되는 절연 패턴들(137)을 더 포함할 수 있다. 절연 패턴들(137)은, 예를 들어, 알루미늄 산화물 또는 하프늄 산화물을 포함할 수 있다.
적층 구조체들(ST)은 제1 방향(D1)으로 연장되는 분리 트렌치들(T)에 의해서 제2 방향(D2)으로 서로 이격될 수 있으며, 제2 방향(D2)을 따라 일렬로 배치될 수 있다. 평면적 관점에서, 적층 구조체들(ST) 또한 제1 방향(D1)으로 연장될 수 있다. 달리 말하자면, 분리 트렌치들(T)은 제1 방향(D1)으로 연장되고 제2 방향(D2)을 따라 일정한 간격(IV2)으로 이격되어 제공될 수 있고, 분리 트렌치들(T)의 각각을 사이에 두고 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다. 분리 트렌치들(T)에 의해 다결정 반도체막(120)의 상면이 노출될 수 있으며, 나아가, 결정립계 영역들(GBR)이 노출될 수 있다.
평면적 관점에서, 결정립계 영역들(GBR)의 각각은 분리 트렌치들(T)의 각각과 중첩될 수 있다. 이에 따라, 결정립계 영역들(GBR)의 각각은 분리 트렌치들(T)의 각각에 의해 노출될 수 있다. 도 3a에 도시된 바와 같이, 결정립계 영역들(GBR)의 제2 방향(D2)으로의 간격(IV1)은 분리 트렌치들(T)의 제2 방향(D2)으로의 간격(IV2)과 실질적으로 동일할 수 있다. 하지만 이에 한정되는 것은 아니며, 다른 실시예들에서 결정립계 영역들(GBR)의 제2 방향(D2)으로의 간격(IV1)은 분리 트렌치들(T)의 제2 방향(D2)으로의 간격(IV2)의 실질적으로 정수배일 수 있다.
분리 트렌치들(T)에 의해 노출된 다결정 반도체막(120)의 상부에 일정한 깊이로 공통 소스 라인들(CSL)이 제공될 수 있다. 이에 따라, 평면적 관점에서, 결정립계 영역들(GBR)의 각각은 공통 소스 라인들(CSL)의 각각과 중첩될 수 있다. 공통 소스 라인들(CSL)은 다결정 반도체막(120)에 불순물이 도핑된 영역일 수 있다. 공통 소스 라인들(CSL)의 각각은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 일렬로 제공될 수 있다. 적층 구조체들(ST) 및 공통 소스 라인들(CSL)은 제2 방향(D2)으로 교대로 그리고 반복적으로 배열될 수 있다.
적층 구조체들(ST)의 각각은 전극들(130)을 관통하여 다결정 반도체막(120)을 노출하는 수직 홀들(VH)을 가질 수 있다. 몇몇 실시예들에 따르면, 수직 홀들(VH)은 다결정 반도체막(120)의 상면을 리세스하며 연장될 수 있다. 즉, 수직 홀들(VH)은 다결정 반도체막(120)의 상면에 형성된 리세스 영역(122)을 포함할 수 있다. 도 3a에 도시된 바와 같이, 평면적 관점에서, 수직 홀들(VH)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 그러나 이에 한정되는 것은 아니며, 수직 홀들(VH)의 배열은 다양하게 변형될 수 있다.
평면적 관점에서, 결정립계 영역들(GBR)의 각각은 수직 홀들(VH)로부터 이격될 수 있으며, 나아가, 적층 구조체들(ST)로부터 이격될 수도 있다.
수직 채널 구조체들(VCS)이 수직 홀들(VH)을 각각 채우며 제공될 수 있다. 따라서, 평면적 관점에서, 수직 채널 구조체들(VCS)은 결정립계 영역들(GBR)로부터 이격될 수 있다. 수직 채널 구조체들(VCS)의 각각은 수직 반도체 패턴(VSP), 정보 저장 구조체(140), 매립 절연체(142), 및 도전 패드(144)를 포함할 수 있다.
수직 반도체 패턴(VSP)은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다.
하부 반도체 패턴(LSP)은 수직 홀(VH)의 하부에 제공되어, 다결정 반도체막(120)과 접할 수 있다. 하부 반도체 패턴(LSP)은 다결정 반도체막(120)의 상면에 형성된 리세스 영역(122) 및 수직 홀(VH)의 하부를 채우는 필라(pillar) 형태를 가질 수 있다. 하부 반도체 패턴(LSP)의 상부면은 최하부에 배치된 전극(130/GSL)의 상부면 보다 높을 레벨을 가질 수 있으며, 하부 반도체 패턴(LSP)의 하부면은 다결정 반도체막(120)의 최상부면 보다 낮은 레벨을 가질 수 있다. 하부 반도체 패턴(LSP)과 최하부에 배치된 전극(130/GSL)의 사이에 게이트 절연막(GOX)이 제공될 수 있다. 게이트 절연막(GOX)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 하부 반도체 패턴(LSP)은 수직 홀(VH)에 의해 노출된 다결정 반도체막(120)을 시드(seed)로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG)된 실리콘을 포함할 수 있다.
반도체 물질의 선택적 에피택시얼 성장 공정에서, 상기 반도체 물질의 성장 속도는 시드의 결정면에 따라 다르다. 따라서, 일반적으로, 규칙적인 결정면을 갖는 단결정 막 상에 하부 반도체 패턴(LSP)을 선택적 에피택시얼 성장시키면 산포가 고르며 적은 결함(defect)를 갖는 하부 반도체 패턴(LSP)이 형성될 수 있는 반면, 불규칙적인 결정면을 갖는 다결정 막 상에 하부 반도체 패턴(LSP)을 선택적 에피택시얼 성장시키면 산포가 나쁘며 많은 결함을 갖는 하부 반도체 패턴(LSP)이 형성된다. 하지만, 본 발명의 실시예들에 따르면, 다결정 반도체막(120)은 일정한 규칙성을 가지고 배열된 복수의 결정립들을 포함할 수 있고, 다결정 반도체막(120)의 상면에는 어느 하나의 결정면(예를 들어, (110)면)이 지배적으로 나타날 수 있다. 이에 더해, 평면적 관점에서, 수직 홀들(VH) 및 하부 반도체 패턴(LSP)은 불규칙한 결정면을 가질 수 있는 결정립계 영역들(GBR)로부터 이격될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 반도체 소자에 포함된 하부 반도체 패턴(LSP)은 다결정 반도체막 상에 형성됨에도 불구하고, 향상된 산포 및 적은 결함을 가질 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP) 상에 배치될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)을 통하여 다결정 반도체막(120)에 전기적으로 연결될 수 있다.
상부 반도체 패턴(USP)은 기판(110)에 수직한 제3 방향(D3)으로 연장될 수 있다. 상부 반도체 패턴(USP)의 일단은 하부 반도체 패턴(LSP)에 연결될 수 있고, 상부 반도체 패턴(USP)의 타단은 후술할 비트 라인(BL)에 연결될 수 있다. 상부 반도체 패턴(USP)의 상기 타단 상에 도전 패드(144)가 제공될 수 있다. 도전 패드(144)는, 일 예로, 도핑된 다결정 실리콘 또는 금속을 포함할 수 있다. 도전 패드(144)와 접하는 상부 반도체 패턴(USP)의 부분은 드레인 영역(D)일 수 있다. 드레인 영역(D)은 상부 반도체 패턴(USP)에 불순물을 도핑함으로써 형성될 수 있다. 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상부 반도체 패턴(USP)의 내부는 매립 절연체(142)에 의해 채워질 수 있다. 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 반도체 패턴(USP)의 바닥부는 하부 반도체 패턴(LSP)에 의해 둘러싸일 수 있다.
보다 상세하게, 상부 반도체 패턴(USP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 수직 홀(VH)의 내벽 상에 배치될 수 있으며, 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)의 내벽 상에 배치될 수 있다. 제1 반도체 패턴(SP1)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접촉되지 않고 이격될 수 있다. 제2 반도체 패턴(135)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 제2 반도체 패턴(SP2)의 내부는 매립 절연체(142)로 채워질 수 있다. 제2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접할 수 있으며, 나아가, 제2 반도체 패턴(SP2)의 일부는 하부 반도체 패턴(LSP)의 내부로 함몰될 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다.
상부 반도체 패턴(USP)과 수직 홀(VH)의 내벽 사이에, 정보 저장 구조체(140)가 제공될 수 있다. 정보 저장 구조체(140)는 상부 반도체 패턴(USP)과 전극들(130)의 적어도 일부 사이에 위치할 수 있다. 정보 저장 구조체(140)는 전극들(130)에 인접한 블로킹 절연막(미도시), 상부 반도체 패턴(USP)에 인접한 터널 절연막(미도시), 및 이들 사이의 전하 저장막(미도시)을 포함할 수 있다. 터널 절연막은, 일 예로, 실리콘 산화물을 포함할 수 있다. 전하 저장막은, 일 예로, 실리콘 질화물, 실리콘 산화질화물, 실리콘-풍부 질화물(Si-rich nitride), 나노 크리스탈 실리콘(nano-crystalline Si), 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 블로킹 절연막은, 전하 저장막 보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다.
분리 트렌치들(T)을 채우는 소자 분리 패턴들(150)이 제공될 수 있다. 소자 분리 패턴들(150)은 공통 소스 라인들(CSL)을 덮을 수 있다. 소자 분리 패턴들(150)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
적층 구조체들(ST) 및 소자 분리 패턴들(150)을 덮는 층간 절연막(160)이 제공될 수 있다. 층간 절연막(160)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
층간 절연막(160) 상에, 적층 구조체(ST)들을 가로지르는 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 제2 방향(D2)으로 연장될 수 있으며, 금속을 포함할 수 있다. 비트 라인(BL)은 층간 절연막(160)을 관통하는 콘택 플러그들(170)을 통해 도전 패드들(144)에 전기적으로 연결될 수 있다.
도 4 내지 17은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 도 3a의 I-I'선에 대응된다.
도 3a 및 4를 참조하면, 기판(110) 내에 소자 분리막(112)이 형성되어 활성 영역(114)이 정의될 수 있다. 소자 분리막(112)을 형성하는 것은 기판(110)의 상면에 소자 분리 트렌치(115)를 형성하는 것, 소자 분리 트렌치(115)를 채우는 예비 소자 분리막(미도시)을 형성하는 것, 및 상기 예비 소자 분리막을 평탄화하여 기판(110)의 상면을 노출시키는 것을 포함할 수 있다. 기판(110)은 반도체 기판일 수 있다. 예를 들어, 상기 반도체 기판은 단결정 실리콘막, 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘 단결정막, 또는 절연막 상에 형성된 다결정 반도체막일 수 있다.
활성 영역(114) 상에 주변 게이트 절연막(PGI), 주변 게이트 전극(PG), 주변 소스/드레인 영역들(PSD)을 포함하는 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은 기판(110) 상에 절연막(미도시) 및 도전막(미도시)을 차례로 형성하는 것, 상기 절연막 및 상기 도전막을 패터닝하여 활성 영역(114) 상에 주변 게이트 절연막(PGI) 및 주변 게이트 전극(PG)을 형성하는 것, 및 주변 게이트 전극(PG)을 마스크로 이용하여 기판에 n형 또는 p형 불순물을 도핑하여 주변 소스/드레인 영역들(PSD)을 형성하는 것을 포함할 수 있다. 상기 절연막은, 일 예로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 상기 도전막은, 일 예로, 금속, 또는 도핑된 다결정 실리콘을 포함할 수 있다.
주변 회로 구조체(PS)가 형성된 기판(110) 상에 하부 절연막(BIL)이 형성될 수 있다. 하부 절연막(BIL)을 형성하는 것은 주변 회로 구조체(PS)를 덮는 절연막(미도시)을 형성하는 것 및 상기 절연막을 평탄화하는 것을 포함할 수 있다.
도 3a 및 5를 참조하면, 하부 절연막(BIL) 상에 비결정질 반도체막(125)이 형성될 수 있다. 비결정질 반도체막(125)은, 일 예로, 비결정질 실리콘을 포함할 수 있다. 비결정질 반도체막(125)을 형성하는 것은, 일 예로, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정을 수행하는 것을 포함할 수 있다.
도 3a, 3c, 및 6을 참조하면, 비결정질 반도체막(도 5의 125)으로부터 다결정 반도체막(120)이 형성될 수 있다. 다결정 반도체막을 형성하는 것은 비결정질 반도체막(125)을 레이저 어닐링하는 것을 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 레이저 어닐링 공정은 SLS(Sequential Lateral Solidification) 레이저 공정일 수 있다. 도 18은 상기 SLS 레이저 공정을 수행하는 방법을 나타내는 평면도이다. 도 18을 참조하면, 상기 SLS 레이저 공정은 비결정질 반도체막(125) 상에 정의되는 레이저 조사 영역들(LE)의 각각에 차례로 레이저를 조사함으로써 수행될 수 있다. 평면적 관점에서, 레이저 조사 영역들(LE)의 각각은 제1 방향(D1)으로 장축을 갖는 직사각형 모양일 수 있다. 레이저 조사 영역들(LE)의 각각은 제1 "???(D1)으로 연장되며 서로 마주보는 제1 변(S1) 및 제2 변(S2)을 가질 수 있다. 제1 변(S1)과 제2 변(S2)의 중앙에 위치하며 제1 변(S1) 및 제2 변(S2)과 실질적으로 평행한 중심선(CL)이 정의될 수 있다. 평면적 관점에서, 중심선들(CL)이 후술할 결정립계 영역들(GBR)에 각각 대응되도록, 레이저 조사 영역들(LE)이 위치될 수 있다. 일부 실시에들에 따르면, 도 18에 도시된 바와 달리, 평면적 관점에서 레이저 조사 영역들(LE)의 일부는 서로 중첩될 수 있다.
일 레이저 조사 영역(LE)에 레이저를 조사하면, 평면적 관점에서 상기 일 레이저 조사 영역(LE)과 중첩되는 비결정질 반도체막(125) 부분이 용융될 수 있다. 그 후, 상기 용융된 비결정질 반도체막(125) 부분은 제1 변(S1)에서 중심선(CL) 방향으로, 그리고 제2 변(S2)에서 중심선(CL) 방향으로 각각 결정화될 수 있으며, 이에 따라 제1 방향(D1)과 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 장축을 갖는 결정립들이 형성될 수 있다. 제1 변(S1)으로부터 형성된 결정립들 및 제2 변(S2)으로부터 형성된 결정립들은 중심선(CL) 부근에서 만나 후술할 제2 결정립계들(GB2)을 형성할 수 있다. 상술한 바와 같은 레이저 조사를 레이저 조사 영역들(LE)의 각각에 차례로 수행하면, 도 3c에 도시된 바와 같은 다결정 실리콘막(120)이 형성될 수 있다.
도 3a, 3c, 및 6을 다시 참조하면, 다결정 실리콘막(120)은 복수의 결정립 영역들(GR, Grain Regions)을 포함할 수 있다. 결정립 영역들(GR)의 각각에 포함된 결정립들(crystal grains)은 제2 방향(D2)으로 장축을 가질 수 있다. 예를 들어, 상기 결정립들의 제2 방향(D2)으로의 평균 길이는 제1 방향(D1)으로의 평균 길이의 약 2배 이상일 수 있다. 결정립 영역들(GR)의 각각은 제1 방향(D1)으로 연장될 수 있다. 결정립 영역들(GR)은 제2 방향(D2)을 따라 서로 접할 수 있다. 일 예로, 결정립 영역들(GR)은 제2 방향(D2)을 따라 서로 접하며 일렬로 배치될 수 있다. 결정립 영역들(GR)의 각각은 제2 방향(D2)으로 일정한 폭(예를 들어, 각각 W1 내지 W6)을 가질 수 있다. 또한, 각 결정립 영역들(GR)의 제2 방향(D2)으로의 폭들(예를 들어, W1 내지 W6)은 실질적으로 동일할 수 있다.
다결정 반도체막(120)에 포함된 복수의 결정립들에 의해 복수의 결정립계들(GB, Grain boundaries)이 정의될 수 있다. 복수의 결정립계들(GB)은 제1 결정립계들(GB1) 및 제2 결정립계들(GB2)을 포함할 수 있다. 제1 결정립계들(GB1)은 하나의 결정립 영역(GR)에 포함된 결정립들이 서로 접하는 결정립계들일 수 있다. 제2 결정립계들(GB2)은 서로 접하는 한 쌍의 결정립 영역들(GR) 중 어느 하나의 결정립 영역(GR)에 포함된 결정립들과 다른 하나의 결정립 영역(GR)에 포함된 결정립들이 서로 접하는 결정립계들일 수 있다.
한 쌍의 결정립 영역들(GR) 사이의 제2 결정립계들(GB2)을 포함하는 결정립계 영역(GBR)이 정의될 수 있다. 다시 말해, 결정립계 영역(GBR)은 서로 접하는 한 쌍의 결정립 영역들(GR) 사이의 경계를 포함할 수 있다. 제2 방향(D2)을 따라 서로 접하며 일렬로 배치되는 복수의 결정립 영역들(GR)에 의해, 복수의 결정립계 영역들(GBR)이 정의될 수 있다. 각각의 결정립계 영역들(GBR)은 제1 방향(D1)으로 연장될 수 있다. 결정립계 영역들(GBR)은 제2 방향(D2)을 따라 배치될 수 있으며, 제2 방향(D2)을 따라 일정한 간격(IV1)으로 서로 이격될 수 있다.
상술한 바와 같이, 다결정 실리콘막(120)은 일정한 규칙성을 가지고 배열된 복수의 결정립들을 포함할 수 있다. 다결정 실리콘막(120)의 상면에는 어느 하나의 결정면이 지배적으로 나타날 수 있다. 일 예로, 다결정 실리콘막(120)의 상면은 90% 이상이 (110) 결정면일 수 있다.
도 3a 및 7을 참조하면, 다결정 반도체막(120) 상에 버퍼 유전막(132)이 형성될 수 있다. 버퍼 유전막(132)은, 일 예로, 실리콘 산화물을 포함할 수 있으며, 열산화 공정에 의해 형성될 수 있다. 버퍼 유전막(132)의 두께는 후술할 절연막들(135)의 두께보다 얇을 수 있다.
버퍼 유전막(132) 상에, 희생막들(133) 및 절연막들(135)이 교대로 그리고 반복적으로 형성될 수 있다. 최상부에 형성된 절연막(135)의 두께는 나머지 절연막들(135)의 두께보다 두꺼울 수 있다. 희생막들(133)은 버퍼 유전막(132) 및 절연막들(135)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 절연막들(135)은, 일 예로, 실리콘 산화물을 포함할 수 있다. 희생막들(133)은, 일 예로, 실리콘 질화물, 실리콘 산질화물, 다결정 실리콘, 또는 다결정 실리콘 게르마늄을 포함할 수 있다. 희생막들(133) 및 절연막들(135)은, 일 예로, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 3a 및 8을 참조하면, 희생막들(133) 및 절연막들(135)을 관통하여 다결정 반도체막(120)을 노출하는 수직 홀들(VH)이 형성될 수 있다. 수직 홀들(VH)을 형성하는 것은 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해 다결정 반도체막(120)의 상면이 리세스 되어, 리세스 영역(122)이 형성될 수 있다. 평면적 관점에서, 결정립계 영역들(GBR)의 각각은 수직 홀들(VH)로부터 이격될 수 있다.
도 3a 및 9를 참조하면, 수직 홀들(VH)의 각각의 하부를 채우는 하부 반도체 패턴(LSP)이 형성될 수 있다. 하부 반도체 패턴(LSP)을 형성하는 것은 수직 홀(VH)에 의해 노출된 다결정 실리콘막(120)을 시드로 이용하여 선택적 에피택시 성장(SEG) 공정을 수행하는 것을 포함할 수 있다. 하부 반도체 패턴(LSP)은 리세스 영역(122)을 채우고 다결정 실리콘막(120)의 상부면으로부터 돌출될 수 있다. 하부 반도체 패턴(LSP)의 상부면은 최하부의 희생막(133)의 상부면과 최하부 희생막(133) 바로 위에 제공되는 희생막(133)의 하부면 사이의 레벨에 위치할 수 있다. 하부 반도체 패턴(LSP)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다.
반도체 물질의 선택적 에피택시얼 성장 공정에서, 상기 반도체 물질의 성장 속도는 시드의 결정면에 따라 다르다. 따라서, 일반적으로, 규칙적인 결정면을 갖는 단결정 막 상에 하부 반도체 패턴(LSP)을 선택적 에피택시얼 성장시키면 산포가 고르며 적은 결함(defect)를 갖는 하부 반도체 패턴(LSP)이 형성될 수 있는 반면, 불규칙적인 결정면을 갖는 다결정 막 상에 하부 반도체 패턴(LSP)을 선택적 에피택시얼 성장시키면 산포가 나쁘며 많은 결함을 갖는 하부 반도체 패턴(LSP)이 형성된다. 하지만, 본 발명의 실시예들에 따르면, 다결정 반도체막(120)은 일정한 규칙성을 가지고 배열된 복수의 결정립들을 포함할 수 있고, 다결정 반도체막(120)의 상면에는 어느 하나의 결정면(예를 들어, (110)면)이 지배적으로 나타날 수 있다. 이에 더해, 평면적 관점에서, 수직 홀들(VH) 및 하부 반도체 패턴(LSP)은 불규칙한 결정면을 가질 수 있는 결정립계 영역들(GBR)로부터 이격될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 반도체 소자에 포함된 하부 반도체 패턴(LSP)은 다결정 반도체막 상에 형성됨에도 불구하고, 향상된 산포 및 적은 결함을 가질 수 있다.
도 3a 및 10을 참조하면, 수직 홀들(VH)의 내벽 상에 정보 저장막(141) 및 제1 반도체막(SL1)이 차례로 형성될 수 있다. 정보 저장막(141) 및 제1 반도체막(SL1)은 하부 반도체 패턴(LSP)의 상면 및 최상부에 위치한 절연막(135)의 상면 상으로 연장될 수 있다. 다시 말해, 정보 저장막(141) 및 제1 반도체막(SL1)은 수직 홀들(VH)을 컨포말하게 덮으며 형성될 수 있다.
정보 저장막(141)을 형성하는 것은 블로킹 절연막(미도시), 전하 저장막(미도시), 및 터널 절연막(미도시)을 차례로 형성하는 것을 포함할 수 있다. 블로킹 절연막은, 전하 저장막 보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다. 전하 저장막은, 일 예로, 실리콘 질화물, 실리콘 산화질화물, 실리콘-풍부 질화물(Si-rich nitride), 나노 크리스탈 실리콘(nano-crystalline Si), 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은, 일 예로, 실리콘 산화물을 포함할 수 있다. 블로킹 절연막, 전하 저장막, 및 터널 절연막을 형성하는 것은 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다.
정보 저장막(141)을 컨포말하게 덮으며 제1 반도체막(SL1)이 형성될 수 있다. 제1 반도체막(SL1)은 수직 홀들(VH) 내에서 정보 저장막(141) 및 하부 반도체 패턴(LSP)의 상면을 덮을 수 있으며, 최상부에 위치한 절연막(135)의 상면 상으로 연장될 수 있다. 제1 반도체막(SL1)을 형성하는 것은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다.
도 3a 및 11을 참조하면, 정보 저장막(도 10의 141) 및 제1 반도체막(도 10의 SL1)을 패터닝하여 정보 저장 구조체(140) 및 제1 반도체 패턴(SP1)을 형성할 수 있다. 정보 저장 구조체(140) 및 제1 반도체 패턴(SP1)을 형성하는 것은 정보 저장막(141) 및 제1 반도체막(SL1)을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정은 최상부에 위치한 절연막(135)의 상면이 노출될 때까지 수행될 수 있다. 또한, 상기 이방성 식각 공정에 의하여 하부 반도체 패턴LSP)이 노출될 수 있으며, 나아가 하부 반도체 패턴(LSP)의 상부 일부가 리세스될 수 있다.
도 3a 및 12를 참조하면, 제2 반도체 패턴(SP2) 및 매립 절연체(142)가 형성될 수 있다. 제2 반도체 패턴(SP2)을 형성하는 것은 도 3a 및 11을 참조하여 설명한 구조체를 컨포말하게 덮는 제2 반도체막(미도시)을 형성하는 것 및 상기 제2 반도체막을 평탄화하는 것을 포함할 수 있다. 상기 제2 반도체막을 형성하는 것은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 매립 절연체(142)를 형성하는 것은 상기 수직 홀들(VH)을 채우는 매립 절연막(미도시)을 형성하는 것 및 상기 매립 절연막을 평탄화 하는 것을 포함할 수 있다. 상기 제2 반도체막을 평탄화 하는 것 및 상기 매립 절연막을 평탄화 하는 것은 동시에 수행될 수 있다. 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함하는 상부 반도체 패턴(USP)이 정의될 수 있으며, 상부 반도체 패턴(USP) 및 하부 반도체 패턴(LSP)을 포함하는 수직 반도체 패턴(VSP)이 정의될 수 있다.
도 3a 및 13을 참조하면, 분리 트렌치들(T)에 의하여 예비 적층 구조체들(PST)이 형성될 수 있다.
분리 트렌치들(T)을 형성하는 것은 절연막들(135), 희생막들(133), 및 버퍼 유전막(132)을 연속적으로 패터닝하는 것을 포함할 수 있다. 분리 트렌치들(T)의 각각은 제1 방향(D1)으로 연장될 수 있다. 또한, 분리 트렌들(T)은 제2 방향(D2)을 따라 일정한 간격(IV2)으로 이격될 수 있다. 분리 트렌치들(T)에 의해 다결정 실리콘막(120)의 상면이 노출될 수 있으며, 나아가, 결정립계 영역들(GBR)이 노출될 수 있다. 평면적 관점에서, 결정립계 영역들(GBR)의 각각은 분리 트렌치들(T)의 각각과 중첩될 수 있다. 이에 따라, 결정립계 영역들(GBR)의 각각은 분리 트렌치들(T)의 각각에 의해 노출될 수 있다. 도 3a에 도시된 바와 같이, 결정립계 영역들(GBR)의 제2 방향(D2)으로의 간격(IV1)은 분리 트렌치들(T)의 제2 방향(D2)으로의 간격(IV2)과 실질적으로 동일할 수 있다. 하지만 이에 한정되는 것은 아니며, 다른 실시예들에서 결정립계 영역들(GBR)의 제2 방향(D2)으로의 간격(IV1)은 분리 트렌치들(T)의 제2 방향(D2)으로의 간격(IV2)의 실질적으로 정수배일 수 있다.
예비 적층 구조체들(PST)은 분리 트렌치들(T)에 의해 제2 방향(D2)으로 서로 이격할 수 있다. 평면적 관점에서, 예비 적층 구조체들(PST)은 제1 방향(D1)으로 연장될 수 있다.
분리 트렌치들(T)에 의해 노출된 다결정 실리콘막(120)의 상부에 일정한 깊이로 공통 소스 라인들(CSL)이 형성될 수 있다. 공통 소스 라인들(CSL)을 형성하는 것은 분리 트렌치들(T)에 의해 노출된 다결정 실리콘막(120)에 불순물을 도핑하는 것을 포함할 수 있다. 평면적 관점에서, 결정립계 영역들(GBR)의 각각은 공통 소스 라인들(CSL)의 각각과 중첩될 수 있다.
도 3a 및 14를 참조하면, 분리 트렌치들(T)에 의해 노출된 희생막들(도 13의 133)을 선택적으로 제거하여 게이트 영역(134)이 형성될 수 있다. 게이트 영역(134)은 희생막들(133)이 제거된 영역에 해당되고, 정보 저장 구조체(140) 및 절연막들(135)에 의하여 한정될 수 있다. 희생막들(133)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들(133)의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 게이트 영역(134)에 의하여 정보 저장 구조체(140)의 일부분 및 하부 반도체 패턴(LSP)의 일 부분이 노출될 수 있다.
도 3a 및 15를 참조하면, 게이트 영역(도 13의 134)에 의해 노출된 하부 반도체 패턴(LSP)을 열산화하여 게이트 산화막(GOX)을 형성할 수 있다.
절연 패턴들(137)이 게이트 영역(134)에 의해 노출된 절연막들(135) 및 정보 저장 구조체(140) 상에 형성될 수 있다. 절연 패턴들(137)을 형성하는 것은 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 절연 패턴들(137)은 실리콘 산화막 또는 고유전막(일 예로, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다.
분리 트렌치들(T)을 통하여, 게이트 영역(134) 내에 도전막(미도시)이 형성될 수 있다. 도전막을 형성하는 것은 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 도전막은, 일 예로, 도핑된 다결정 실리콘, 금속(예를 들어, 텅스텐), 또는 금속 질화물 중에서 적어도 하나를 포함할 수 있다.
이어서, 게이트 영역(134)의 외부(즉, 분리 트렌치들(T))에 형성된 도전막이 제거될 수 있다. 이에 따라, 게이트 영역(134)의 내에 전극들(130)이 형성될 수 있다. 분리 트렌치들(T) 내에 형성된 도전막이 제거되어 다결정 반도체막(120)이 노출될 수 있다. 전극들(130), 버퍼 유전막(132), 절연막들(135), 및 절연 패턴들(137)을 포함하는 적층 구조체들(ST)이 정의될 수 있다.
도 3a 및 16을 참조하면, 분리 트렌치들(T)의 각각을 채우는 소자 분리 패턴들(150)이 형성될 수 있다. 소자 분리 패턴들(150)을 형성하는 것은 분리 트렌치들(T)을 채우는 절연막(미도시)을 형성하는 것 및 상기 절연막을 평탄화하는 것을 포함할 수 있다. 소자 분리 패턴들(150)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 3a 및 17을 참조하면, 상부 반도체 패턴(USP), 정보 저장 구조체(140), 및 매립 절연체(142)의 일부가 리세스 될 수 있다. 리세스 된 상부 반도체 패턴(USP)의 윗부분에 불순물을 도핑하여 드레인 영역(D)이 형성될 수 있다. 상기 리세스된 영역에 도전 패드(144)가 형성될 수 있다. 도전 패드(144)는, 일 예로, 도핑된 다결정 실리콘 또는 금속을 포함할 수 있다. 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 정보 저장 구조체(140), 매립 절연체(142), 도전 패드(144), 및 드레인 영역(D)을 포함하는 수직 채널 구조체(VCS)가 정의될 수 있다.
도 3a 및 3b를 다시 참조하면, 적층 구조체들(ST) 및 소자 분리 패턴들(150)을 덮는 층간 절연막(160)이 형성될 수 있다. 층간 절연막(160)을 형성하는 것은, 일 예로, 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 층간 절연막(160)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
층간 절연막(160)을 관통하여 수직 채널 구조체들(VCS)에 전기적으로 연결되는 콘택 플러그들(170)이 형성될 수 있다. 층간 절연막(160) 상에, 적층 구조체들(ST)을 가로지르는 비트 라인(BL)이 형성될 수 있다. 비트 라인을 형성하는 것은, 층간 절연막(160) 상에 도전막(미도시)을 형성하는 것 및 상기 도전막을 패터닝하는 것을 포함할 수 있다.
도 19 및 20은 본 발명의 다른 실시예들에 따른 반도체 장치를 나타내는 평면도들이다. 이하, 도 19 및 20을 참조하여 본 발명의 다른 실시예들에 따른 반도체 장치들을 설명한다. 도 3a, 3b, 및 3c를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 19 및 20을 참조하면, 반도체 장치(101 또는 102)는 기판(미도시), 주변 회로 구조체(미도시), 다결정 반도체막(120), 적층 구조체들(ST), 수직 채널 구조체(VCS), 비트 라인(미도시)을 포함할 수 있다. 기판, 주변 회로 구조체, 적층 구조체들(ST), 수직 채널 구조체(VCS), 및 비트 라인은 도 3a, 3b, 및 3c를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자와 실질적으로 동일한 구성이므로 이에 대한 설명은 생략하며, 다결정 반도체막(120)에 대하여 설명한다.
다결정 반도체막(120)은 하부 절연막(미도시) 상에 배치될 수 있다. 다결정 반도체막(120)은 복수의 결정립 영역들(GR, Grain Regions)을 포함할 수 있다.
결정립 영역들(GR)의 각각은 제1 방향(D1)과 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 장축을 갖는 결정립들을 포함할 수 있다. 예를 들어, 상기 결정립들의 제2 방향(D2)으로의 평균 길이는 제1 방향(D1)으로의 평균 길이의 약 2배 이상일 수 있다. 결정립 영역들(GR)의 각각은 제1 방향(D1)으로 연장될 수 있다. 결정립 영역들(GR)은 제2 방향(D2)을 따라 서로 접할 수 있다. 일 예로, 결정립 영역들(GR)은 제2 방향(D2)을 따라 서로 접하며 일렬로 배치될 수 있다. 결정립 영역들(GR)의 각각은 제2 방향(D2)으로 일정한 폭(예를 들어, 각각 W1 내지 W3)을 가질 수 있다. 또한, 각 결정립 영역들(GR)의 제2 방향(D2)으로의 폭들(예를 들어, W1 내지 W3)은 실질적으로 동일할 수 있다.
다결정 반도체막(120)에 포함된 복수의 결정립들에 의해 복수의 결정립계들이 정의될 수 있다. 복수의 결정립계들은 제1 결정립계들(미도시) 및 제2 결정립계들(GB2)을 포함할 수 있다. 제1 결정립계들(미도시)은 하나의 결정립 영역(GR)에 포함된 결정립들이 서로 접하는 결정립계들일 수 있다. 제2 결정립계들(GB2)은 서로 접하는 한 쌍의 결정립 영역들(GR) 중 어느 하나의 결정립 영역(GR)에 포함된 결정립들과 다른 하나의 결정립 영역(GR)에 포함된 결정립들이 서로 접하는 결정립계들일 수 있다.
한 쌍의 결정립 영역들(GR) 사이의 제2 결정립계들(GB2)을 포함하는 결정립계 영역(GBR)이 정의될 수 있다. 다시 말해, 결정립계 영역(GBR)은 서로 접하는 한 쌍의 결정립 영역들(GR) 사이의 경계를 포함할 수 있다. 제2 방향(D2)을 따라 서로 접하며 일렬로 배치되는 복수의 결정립 영역들(GR)에 의해, 복수의 결정립계 영역들(GBR)이 정의될 수 있다. 각각의 결정립계 영역들(GBR)은 제1 방향(D1)으로 연장될 수 있다. 결정립계 영역들(GBR)은 제2 방향(D2)을 따라 배치될 수 있으며, 제2 방향(D2)을 따라 일정한 간격(IV1)으로 서로 이격될 수 있다.
적층 구조체들(ST)은 제1 방향(D1)으로 연장되는 분리 트렌치들(T)에 의해서 제2 방향(D2)으로 서로 이격될 수 있으며, 제2 방향(D2)을 따라 일렬로 배치될 수 있다. 달리 말하자면, 분리 트렌치들(T)은 제1 방향(D1)으로 연장되고 제2 방향(D2)을 따라 일정한 간격(IV2)으로 이격되어 제공될 수 있고, 분리 트렌치들(T)의 각각을 사이에 두고 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
분리 트렌치들(T)에 의해 결정립계 영역들(GBR)이 노출될 수 있다. 실질적으로, 결정립계 영역들(GBR)의 제2 방향(D2)으로의 간격(IV1)은 분리 트렌치들(T)의 제2 방향(D2)으로의 간격(IV2)은 두 배(도 19 참조) 또는 세 배(도 20 참조)일 수 있다. 일 예로, 도 19에 도시된 바와 같이, 결정립계 영역들(GBR)은 제2 방향(D2)을 따라 배치된 분리 트렌치들(T) 중에서 짝수(혹은 홀수) 번째 분리 트렌치들(T)에 의해 노출될 수 있다. 다른 예로, 도 20에 도시된 바와 같이, 결정립계 영역들(GBR)은 제2 방향(D2)을 따라 배치된 분리 트렌치들(T) 중에서 (3n-2) 번째(n은 자연수) 분리 트렌치들(T)에 의해 노출될 수 있다.
평면적 관점에서, 결정립계 영역들(GBR)은 수직 채널 구조체(VCS)로부터 이격될 수 있으며, 나아가, 적층 구조체들(ST)로부터 이격될 수 있다.
도 21은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 메모리 장치를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 23은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 시스템(1310)이 장착된다. 플래시 메모리 시스템(1310)은 플래시 메모리(1311) 및 메모리 콘트롤러(1312)를 포함할 수 있다. 플래시 메모리(1311)는 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 포함할 수 있다. 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 제공된 다결정 반도체막;
    상기 다결정 반도체막 상에 배치되며, 제1 방향으로 연장된 분리 트렌치에 의해 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 및 제2 적층 구조체들; 및
    상기 제1 및 제2 적층 구조체들의 각각을 수직으로 관통하는 수직 채널 구조체를 포함하되,
    상기 다결정 반도체막은 상기 제2 방향으로 서로 접하는 제1 결정립 영역 및 제2 결정립 영역을 포함하고, 상기 제1 및 제2 결정립 영역들 내의 결정립들은 상기 제2 방향으로 장축을 갖고,
    상기 제1 및 제2 결정립 영역들의 각각은 상기 제1 방향으로 연장되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 다결정 반도체막 내에, 상기 제1 결정립 영역 내의 결정립들과 상기 제2 결정립 영역 내의 결정립들이 서로 접하는 결정립계를 포함하는 결정립계 영역이 정의되며,
    상기 결정립계 영역은 상기 제1 방향으로 연장되는 반도체 장치.
  3. 제2 항에 있어서,
    평면적 관점에서, 상기 결정립계 영역은 상기 분리 트렌치와 중첩되는 반도체 장치.
  4. 제2 항에 있어서,
    평면적 관점에서, 상기 결정립계 영역은 상기 수직 채널 구조체로부터 이격되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 결정립들의 상기 제2 방향으로의 평균 길이는 상기 결정립들의 상기 제1 방향으로의 평균 길이의 2배 이상인 반도체 장치.
  6. 삭제
  7. 제1 항에 있어서,
    상기 다결정 반도체막의 상면은 (110) 결정면을 포함하고,
    상기 다결정 반도체막의 상기 상면의 면적의 90% 이상은 상기 (110) 결정면인 반도체 장치.
  8. 기판 상에 제공된 다결정 반도체막;
    상기 다결정 반도체막 상에 배치되며, 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 이격된 분리 트렌치들의 각각을 사이에 두고 상기 제2 방향으로 서로 이격하여 배치된 복수의 적층 구조체들; 및
    상기 적층 구조체들을 수직으로 관통하는 수직 채널 구조체들을 포함하되,
    상기 다결정 반도체막은 상기 제2 방향을 따라 배치된 복수의 결정립 영역들을 포함하고,
    상기 결정립 영역들의 각각은 상기 제2 방향으로 장축을 갖는 결정립들을 포함하며,
    상기 다결정 반도체은, 서로 접하는 한 쌍의 상기 결정립 영역들 중 어느 하나의 상기 결정립 영역에 포함된 상기 결정립들과 다른 하나의 상기 결정립 영역에 포함된 상기 결정립들이 접하는 결정립계를 포함하는 결정립계 영역들을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 결정립계 영역들은 상기 제2 방향을 따라 배치되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 결정립계 영역들 사이의 상기 제2 방향으로의 간격은 상기 분리 트렌치들 사이의 상기 제2 방향으로의 간격의 정수배인 반도체 장치.
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