KR102066743B1 - 비휘발성 메모리 장치 및 그 형성방법 - Google Patents
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Abstract
비휘발성 메모리 장치가 개시된다. 상기 장치는 기판 상에 수직적으로 적층된 게이트간 절연 패턴들과 상기 게이트간 절연 패턴들 사이의 게이트 전극을 포함하는 게이트 구조체, 상기 게이트 구조체를 관통하여 상기 기판과 연결되는 수직 활성 기둥, 상기 수직 활성 기둥과 상기 게이트 전극 사이의 전하 저장막, 상기 전하 저장막과 상기 수직 활성 기둥 사이의 터널 절연막, 및 상기 전하 저장막과 상기 게이트 전극 사이의 블로킹 절연막을 포함한다. 상기 전하 저장막은 상기 블로킹 절연막에 인접한 제1 전하 저장막과 상기 터널 절연막에 인접한 제2 전하 저장막을 포함하고, 상기 제1 전하 저장막은 실리콘 질화막이고 상기 제2 전하 저장막은 실리콘 산화질화막이다.
Description
본 발명은 반도체 장치 및 그의 형성 방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그의 형성방법에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 또한, 비휘발성 메모리 장치의 전하저장 요소로 전하 트랩 기술이 사용되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성이 향상된 비휘발성 메모리 장치의 형성 방법을 제공하는 데 있다.
비휘발성 메모리 장치가 제공된다. 상기 장치는 기판 상에 수직적으로 적층된 게이트간 절연 패턴들, 및 상기 게이트간 절연 패턴들 사이의 게이트 전극을 포함하는 게이트 구조체; 상기 게이트 구조체를 관통하여, 상기 기판과 연결되는 수직 활성 기둥; 상기 수직 활성 기둥과 상기 게이트 전극 사이의 전하 저장막; 상기 전하 저장막과 상기 수직 활성 기둥 사이의 터널 절연막; 및 상기 전하 저장막과 상기 게이트 전극 사이의 블로킹 절연막을 포함하고, 상기 전하 저장막은 상기 블로킹 절연막에 인접한 제1 전하 저장막과 상기 터널 절연막에 인접한 제2 전하 저장막을 포함하고, 상기 제1 전하 저장막은 실리콘 질화막이고 상기 제2 전하 저장막은 실리콘 산화질화막이고, 상기 제2 전하 저장막의 두께는 10 ~ 20Å이다.
일 예로, 상기 터널 절연막은 상기 제2 전하 저장막에 인접한 제1 터널 절연막과 상기 수직 활성 기둥에 인접한 제2 터널 절연막을 포함하고, 상기 제1 터널 절연막은 상기 제2 전하 저장막보다 낮은 농도의 질소를 함유하는 실리콘 산화막일 수 있다.
일 예로, 상기 제2 터널 절연막은 상기 제1 터널 절연막의 질소 농도와 상기 제2 전하 저장막의 질소 농도 사이의 질소 농도를 갖는 실리콘 산화막일 수 있다.
일 예로, 상기 터널 절연막은 5 ~ 20atom%의 질소를 함유하고, 상기 제2 전하 저장막은 30atom%의 이상의 질소를 함유할 수 있다.
일 예로, 상기 블로킹 절연막은 상기 전하 저장막에 인접한 제1 블로킹 절연막, 및 상기 게이트 전극에 인접한 제2 블로킹 절연막을 포함할 수 있다.
일 예로, 상기 제1 블로킹 절연막은 실리콘 산화막이고, 상기 제2 블로킹 절연막은 알루미늄 산화막일 수 있다.
일 예로, 상기 블로킹 절연막의 적어도 일부는 상기 게이트 전극과 상기 게이트간 절연 패턴들 사이로 연장할 수 있다.
일 예로, 상기 블로킹 절연막의 적어도 일부는 상기 수직 활성 기둥과 상기 게이트간 절연 패턴들 사이로 연장할 수 있다.
일 예로, 상기 전하저장막의 적어도 일부는 상기 게이트 전극과 상기 게이트간 절연 패턴들 사이로 연장할 수 있다.
일 예로, 상기 전하저장막의 적어도 일부는 상기 수직 활성 기둥과 상기 게이트간 절연 패턴들 사이로 연장할 수 있다.
비휘발성 메모리 장치의 형성방법이 제공된다. 상기 방법은 기판 상에 절연막들과 절연막들 사이에 희생막을 형성하고; 상기 절연막들과 상기 희생막을 관통하여 상기 기판을 노출하는 수직 홀을 형성하고; 상기 수직 홀의 내벽에 터널 절연막을 형성하고; 상기 터널 절연막 상에 수직 활성 기둥을 형성하고; 상기 희생막을 선택적으로 제거하여 상기 절연막들 사이에 리세스된 영역을 형성하고; 상기 리세스된 영역 내에 게이트 전극을 형성하고; 상기 터널 절연막과 상기 게이트 전극 사이에 전하 저장막을 형성하고; 그리고 상기 전하 저장막과 상기 게이트 전극 사이에 블로킹 절연막을 형성하는 것을 포함하고, 상기 전하 저장막은 상기 블로킹 절연막에 인접한 제1 전하 저장막과 상기 터널 절연막에 인접한 제2 전하 저장막을 포함하고, 상기 제1 전하 저장막은 실리콘 질화막이고 상기 제2 전하 저장막은 실리콘 산화질화막이고, 상기 제2 전하 저장막의 두께는 10 ~ 20Å이다.
일 예로, 상기 실리콘 질화막과 상기 실리콘 산질화막은 Si2Cl6을 실리콘 소스로 사용하는 ALD 방법으로 형성될 수 있다.
일 예로, 상기 터절 절연막을 형성하는 것은 상기 제2 전하 저장막에 인접하는 제1 실리콘 산화막과 상기 수직 활성 기둥에 인접하는 제2 실리콘 산화막을 형성하는 것을 포함하고, 상기 제1 실리콘 산화막은 상기 제2 전하 저장막보다 낮은 농도의 질소를 함유할 수 있다.
일 예로, 상기 제1 실리콘 산화막은 5 ~ 20atom%의 질소를 함유하고, 상기 제2 전하 저장막은 30atom%의 이상의 질소를 함유하도록 형성될 수 있다.
일 예로, 상기 터널 절연막은, 상기 제2 실리콘 산화막이 상기 제1 실리콘 산화막의 질소 농도와 상기 제2 전하 저장막의 질소 농도 사이의 질소 농도를 갖도록, 형성될 수 있다.
비휘발성 메모리 장치에서 사용되는 전하저장막의 전체 트랩 밀도를 일정값 이상으로 유지하도록 하여, 신뢰성을 향상시킬 수 있다. 특히, 비휘발성 메모리 장치의 MLC 또는 TLC에서의 IVS 특성이 열화되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 평면도이다.
도 5a는 도 4의 I-I' 선에 따른 단면도이고, 도 5b는 도 5a의 "A" 부분의 확대도이다.
도 6a 및 도 6b는 일반적인 전하 트랩형 플래시 메모리 장치의 IVS(Initial Voltage Shift) 특성을 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이의 간략 회로도이다.
도 8a는 본 발명의 다른 실시예에 따른 반도체 장치의 사시도, 도 8b는 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이고, 도 8c는 도 8b의 I-I'선에 따른 단면도이다. 도 8d는 도 8c의 "A"의 확대도이다.
도 9a 내지 도 14a는 본 발명의 다른 실시예에 따른 반도체 장치에 관한 것으로 도 8b의 I-I'선에 대응되는 단면도들이고, 도 9b 내지 도 14b는 도 9a 내지 도 14a의 "A" 부분의 확대도들이다.
도 15a 내지 15e는 도 8c의 "A"의 확대도들이다.
도 16은 본 발명의 개념에 의한 실시예들에 따라 형성된 비휘발성 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명의 개념에 의한 실시예들에 따라 형성된 비휘발성 메모리 장치를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 18은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 평면도이다.
도 5a는 도 4의 I-I' 선에 따른 단면도이고, 도 5b는 도 5a의 "A" 부분의 확대도이다.
도 6a 및 도 6b는 일반적인 전하 트랩형 플래시 메모리 장치의 IVS(Initial Voltage Shift) 특성을 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이의 간략 회로도이다.
도 8a는 본 발명의 다른 실시예에 따른 반도체 장치의 사시도, 도 8b는 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이고, 도 8c는 도 8b의 I-I'선에 따른 단면도이다. 도 8d는 도 8c의 "A"의 확대도이다.
도 9a 내지 도 14a는 본 발명의 다른 실시예에 따른 반도체 장치에 관한 것으로 도 8b의 I-I'선에 대응되는 단면도들이고, 도 9b 내지 도 14b는 도 9a 내지 도 14a의 "A" 부분의 확대도들이다.
도 15a 내지 15e는 도 8c의 "A"의 확대도들이다.
도 16은 본 발명의 개념에 의한 실시예들에 따라 형성된 비휘발성 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명의 개념에 의한 실시예들에 따라 형성된 비휘발성 메모리 장치를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 18은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 예를 들어, NAND 형 플래시 메모리 장치일 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다. 도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 블록도이다.
도 1을 참조하면, 비휘발성 메모리 장치는 셀 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 및 칼럼 디코더 영역(COL DCR)을 포함한다. 이에 더하여, 셀 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 콘택 영역(CTR)이 배치될 수 있다.
도 1 및 도 2를 참조하면, 셀 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이(1)가 배치된다. 메모리 셀 어레이(1)는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다. 일 실시예에서, 메모리 셀 어레이(1)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 셀 어레이(1)에 대해서는 도 3을 참조하여 상세히 설명된다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더(2)가 배치된다. 콘택 영역(CTR)에는 메모리 셀 어레이(1)와 로우 디코더(2)를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더(2)는 어드레스 정보에 따라, 메모리 셀 어레이(1)의 메모리 블록들(BLK0~BLKn) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼(3)가 배치될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 셀 어레이(1)의 비트라인들과 연결되는 컬럼 디코더(4)가 배치된다. 컬럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이(1)를 나타내는 간략 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그들의 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 하나의 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 평면도이다.
도 4를 참조하여, 스트링 선택라인(SSL) 및 접지 선택라인(GSL)이 서로 평행하게, 활성 영역들(ACT)을 가로질러 배열될 수 있다. 복수개의 워드라인들(WL1 ~ WLn)이 스트링 선택라인(SSL) 및 접지 선택라인(GSL) 사이에 배열될 수 있다. 인접하는 스트링 선택라인(SSL)들 사이에는 콘택 플러그(DC)가 형성되어, 비트라인들(BL)과 전기적으로 연결될 수 있다. 인접하는 접지 선택라인들(GSL) 사이에는 공통 소오스 라인(CSL)이 제공된다.
도 5a는 도 4의 I-I' 선에 따른 단면도이고, 도 5b는 도 5a의 "A" 부분의 확대도이다.
도 4, 도 5a 및 도 5b를 참조하면, 반도체 기판(10)이 제공된다. 반도체 기판(10)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 반도체 기판(10) 상에 제공된 스트링 선택 게이트(SSEL_G), 접지 선택 게이트(GSEL_G), 및 복수개의 메모리 셀 게이트들(MC_G)을 포함할 수 있다.
스트링 선택 게이트(SSEL_G), 접지 선택 게이트(GSEL_G), 및 복수개의 메모리 셀 게이트들(MC_G)은 각각 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 워드라인들(WL1 ~ WLn)에 결합될 수 있다. 복수개의 메모리 셀 게이트들(MC_G)은 스트링 선택 게이트(SSEL_G)와 접지 선택 게이트(GSEL_G) 사이에 배열된다. 복수개의 메모리 셀 게이트들(MC_G) 각각은 순차적으로 적층된 터널 절연막(20), 전하저장막(30), 블로킹 절연막(40) 및 게이트 전극(50)을 포함할 수 있다. 스트링 선택 게이트(SSEL_G)와 접지 선택 게이트(GSEL_G)는 복수개의 셀 게이트들(MC_G)과 유사한 구조를 가질 수 있다.
터널 절연막(20)은 반도체 기판(10) 상의 제1 터널 절연막(20a)과 제1 터널 절연막(20a) 상의 제2 터널 절연막(20b)을 포함할 수 있다. 터널 절연막(20)은 실리콘 산화막일 수 있다. 터널 절연막(20)은 도핑된 질소를 함유할 수 있다. 터널 절연막(20)은 5 ~ 20atom%의 질소를 함유할 수 있다. 터널 절연막(20)이 너무 과다하게 질소를 함유하면, 후술하는 IVS 특성이 더욱 열화될 수 있다. 때문에, 터널 절연막(20)의 질소 농도는 대략 20atom% 이하인 것이 바람직하다. 제1 터널 절연막(20a)은 제2 터널 절연막(20b)보다 높은 농도의 질소를 함유할 수 있다. 제1 터널 절연막(20a)은 제2 터널 절연막(20b)에 인접한 부분에서 보다 높은 농도의 질소를 함유할 수 있다. 이와 같이, 반도체 기판(10)과 터널 절연막(20) 사이의 계면에 질소 원자들이 풍부하기 때문에, 반도체 기판(10)과 터널 절연막(20) 사이의 계면에 생성되는 댕글링 본드를 감소시킬 수 있다. 즉, 터널 절연막(20)과 반도체 기판(10) 사이의 계면 특성이 향상될 수 있다.
터널 절연막(20)은 리텐션 특성과, 프로그램 및 소거 특성을 동시에 확보할 수 있는 두께를 갖는 것이 바람직하다. 터널 절연막(20)의 두께가 작으면 리텐션 특성이 나빠지고, 터널 절연막(20)의 두께가 크면 프로그램 및 소거 특성이 나빠진다.
전하저장막(30)은 터널 절연막(20)에 인접한 제1 전하저장막(30a) 및 블로킹 절연막(40)에 인접한 제2 전하저장막(30b)을 포함할 수 있다. 제1 전하저장막(30a)은 실리콘 산화질화막일 수 있다. 제1 전하저장막(30a)의 실리콘 산화질화막은 30atom% 이상의 질소를 함유할 수 있다. 제2 전하저장막(30b)은 실리콘 질화막일 수 있다. 제2 전하저장막(30b)의 실리콘 질화막은 40atom% 이상의 질소를 함유할 수 있다. 제2 전하저장막(30b)의 실리콘 질화막은 대략 50atom%의 질소를 함유할 수 있다. 나아가, 제2 전하저장막(30b)은 화학양론보다 많은 실리콘을 포함할 수 있다. 이에 따라, 제2 전하저장막(30b)이 제1 전하저장막(30a) 보다 많은 트랩 밀도를 가질 수 있다.
도 6a 및 도 6b는 일반적인 전하 트랩형 플래시 메모리 장치의 IVS(Initial Voltage Shift) 특성을 나타낸다. IVS는 프로그램 후 수 십초 이내에 프로그램 상태들(P1 ~ P7)의 임계전압(Vth)이 감소하는 현상이다. IVS의 주요한 요인들은 트랩된 전자들의이 디트랩(detraping), 트랩된 전자들의 재분포, 및 터널 절연막에 트랩된 전자들의 디트랩이다. 그러면, 임계전압(Vth)이 읽기 전압(R1 ~ R7) 이하로 감소하여 불량(fail)의 원인이 된다. (도 6a에 예시된 P3 참조) 이러한 IVS는 전하 트랩형 플래시 메모리 장치를 도 6a와 같은 MLC로 구현하는데, 어려운 문제를 야기한다. 특히, 도 6b와 같은 TLC는 프로그램 상태들 간의 전압 마진이 매우 작기 때문에, 더욱 심각할 수 있다.
본 발명의 개념에 따르면, 터널 절연막(20)에 인접한 제1 전하저장막(30a)보다 터널 절연막(20)과 이격된 제2 전하저장막(30b)이 더 많은 트랩 사이트들을 가지므로, 프로그램 시에 전자들이 전하저장막(30)의 상부에 트랩될 확률이 증가된다. 이에 따라, 프로그램 시에 트랩된 전자들이 디트랩되는 것이 감소할 수 있다. 보다 구체적으로, 터널 절연막(20)에 인접한 제1 전하저장막(30a)의 트랩 밀도를 낮게 하여, 리텐션 시 제1 전하저장막(30a)에 트랩된 전자들이 제2 전하저장막(30b)의 트랩 사이트들을 통하여 이동하는 것을 감소시켜 전자들의 디트랩 양을 감소시킬 수 있다. 게다가, 전하저장막의 대부분을 차지하는 제2 전하저장막(30b)의 트랩 밀도를 제1 전하저장막(30a)의 트랩 밀도보다 높게 하여, 전하저장막(30)의 전체 트랩 밀도를 일정값 이상으로 유지하여 프로그램 및 소거 특성을 보다 향상시킬 수 있다.
제2 전하저장막(30b)과 터널 절연막(20) 사이의 이격 거리는 제1 전하저장막(30a)의 두께에 의하여 결정된다. 바람직하게는, 제1 전하저장막(30a)의 두께는 10 ~ 20Å일 수 있다. 제1 전하저장막(30a)이 그의 기능을 하기 위하여는 적어도 두개의 단일층(monolayer)으로 형성되어야 한다. 따라서, 제1 전하저장막(30a)의 두께는 최소한 대략 10Å 이상이어야 한다. 제1 전하저장막(30a)의 두께가 두꺼우면, 제2 전하저장막(30b)에 트랩된 전자들의 디트랩을 줄이는 것이 용이할 수 있다. 그러나, 제1 전하저장막(30a)의 두께가 과도하게 두꺼우면, 제2 전하저장막(30b)과 채널과의 거리가 너무 멀어 임계전압(Vth)의 크기를 감소시켜, 프로그램 상태들 간의 전압 마진을 더욱 감소시키는 요인이 된다. 전술한 바와 같이, 이러한 임계전압(Vth) 크기의 감소는, 더 좁은 프로그램 상태들 간의 전압 마진을 갖는 TLC에서 더욱 심각할 수 있다. 때문에, 제1 전하저장막(30a)의 두께는 대략 20Å 이하인 것이 요구된다.
추가적으로, 제2 전하저장막(30b)과 블로킹 절연막(40) 사이에 제3 전하저장막(미도시)이 제공될 수 있다. 제3 전하저장막(미도시)은 실리콘 산화질화막일 수 있다. 제3 전하저장막(미도시)은 10Å 이하의 두께를 가질 수 있다.
블로킹 절연막(40)은, 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트. HfSiO, 및 HfSiON을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 블로킹 절연막(40)은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막 및/또는 하프늄 산화막을 포함할 수 있다. 블로킹 절연막(40)은 순차적으로 적층된 제1 블로킹 절연막(40a) 및 제2 블로킹 절연막(40b)을 포함할 수 있다. 예를 들어, 제1 블로킹 절연막(40a) 및 제2 블로킹 절연막(40b)은 각각 실리콘 산화막 및 알루미늄 산화막일 수 있다.
게이트 전극(50)은 도핑된 폴리실리콘, 금속(예를 들어, 텅스텐, 코발트, 또는 몰리브덴), 도전성 금속질화물(예를 들어, 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물, 또는 몰리브덴 질화물) 및 금속 실리사이드(예를 들어, 텅스텐 실리사이드 또는 코발트 실리사이드) 중에서 선택된 적어도 하나를 포함할 수 있다.
도 1 및 도 2를 참조하여 설명된 복수 개의 메모리 블록들(BLK0~BLKn) 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 서로 교차하는 제1 내지 제3 방향들로 연장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제3 방향으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이(1)의 간략 회로도이다. 도 7을 참조하면, 본 실시예에 따른 반도체 장치는 공통 소오스 라인(CSL), 비트라인들(BL), 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수개의 셀 스트링들(CSTR)이 비트라인들(BL) 각각에 병렬로 연결된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL) 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 선택 트랜지스터들(GST, SST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 접지 선택 라인(GSL), 복수개의 워드라인들(WL1 ~ WLn), 및 스트링 선택 라인(SSL)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT), 및 스트링 선택 트랜지스터(SST)의 게이트 전극들에 각각 대응될 수 있다.
도 8a는 본 발명의 다른 실시예에 따른 반도체 장치의 사시도, 도 8b는 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이고, 도 8c는 도 8b의 I-I'선에 따른 단면도이다. 도 8d는 도 8c의 "A"의 확대도이다.
도 7 및 도 8a 내지 도 8d를 참조하여, 기판(110)이 제공된다. 기판(110)은 제1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 기판(110) 상에 게이트 구조체들(GL)이 제공될 수 있다. 기판(110)과 게이트 구조체들(GL) 사이에 버퍼 유전막(121)이 제공될 수 있다. 버퍼 유전막(121)은 실리콘 산화막일 수 있다.
게이트 구조체들(GL)은 제1 방향(D1)으로 연장할 수 있다. 게이트 구조체들(GL)은, 제1 방향으로 연장하는 분리 트렌치9141)에 의하여, 제1 방향에 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 구조체들(GL)은 게이트간 절연 패턴들(125) 및 게이트간 절연 패턴들(125) 사이의 게이트 전극들을 포함할 수 있다. 게이트 전극들은 기판(110) 상에 순차적으로 적층된 제1 내지 제6 게이트 전극들(G1 ~ G6)을 포함할 수 있다. 게이트간 절연 패턴들(125)은 실리콘 산화막일 수 있다. 버퍼 유전막(121)은 게이트간 절연 패턴들(125)에 비하여 얇을 수 있다. 게이트 전극들(G1 ~ G6)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 도면에는 게이트 전극들이 6개인 것을 도시하나, 이에 한정되지 않고 그 이상 또는 그 이하일 수 있다.
복수 개의 수직 활성 기둥들(130)이 게이트 구조체들(GL)과 결합될 수 있다. 수직 활성 기둥들(130)은 게이트 전극들(G1 ~ G6)을 관통하는 수직 홀들(131) 내에 배치되어 기판(110)에 연결될 수 있다. 수직 활성 기둥들(130)은 기판(110)으로부터 위로 연장되는(즉, 제3 방향으로 연장되는) 장축을 가질 수 있다. 수직 활성 기둥들(130)의 일단들은 기판(110)에 연결되고, 이들의 타단들은 제2 방향으로 연장하는 비트 라인들(BL)에 연결될 수 있다. 수직 활성 기둥들(130)은 수직 홀들(131)의 측벽 상의 제1 반도체막(130a) 및 제1 반도체막(130a) 상의 제2 반도체막(130b)을 포함할 수 있다. 제1 반도체막(130a) 및 제2 반도체막(130b)은 제1 도전형의 실리콘막일 수 있다. 수직 활성 기둥들(130)은 활성 영역으로 기능할 수 있다. 수직 활성 기둥들(130)은 속이 채워진 실린더 형, 또는 그 속이 빈 실린더 형(예를 들면, 마카로니(macaroni) 형일 수 있다. 마카로니 형의 수직 활성 기둥들의 속은 충진 절연막(137)으로 채워질 수 있다. 충진 절연막(137)은 실리콘 산화막으로 형성될 수 있다. 수직 활성 기둥들(130)의 일단 상에 도전 패턴들(139)이 제공될 수 있다. 도전 패턴들(139)에 접하는 수직 활성 기둥들(130)의 부분은 드레인 영역일 수 있다.
게이트간 절연 패턴들(125) 상의 분리 트렌치(141)의 측벽에 보호막(132)이 제공될 수 있다. 보호막(132)은 실리콘 산화막일 수 있다.
게이트 전극들(G1 ~ G6)과 수직 활성 기둥들(130) 사이에, 정보저장 요소(S)가 제공될 수 있다. 정보저장 요소(S)는 게이트 전극에 인접한 블로킹 절연막(133), 수직 활성 기둥들(130)에 인접한 터널 절연막(135), 및 이들 사이의 전하 저장막(134)을 포함할 수 있다.
블로킹 절연막(133)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(133)은 복수의 박막들로 구성되는 다층막일 수 있다. 블로킹 절연막(133)은 제1 블로킹 절연막(133a) 및 제2 블로킹 절연막(133b)을 포함할 수 있다. 예를 들면, 제1 블로킹 절연막(133a)은 실리콘 산화막이고, 제2 블로킹 절연막(133b)은 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다. 블로킹 절연막(133)은 게이트간 절연 패턴들(125)과 게이트 전극들(G1 ~ G6) 사이로 연장할 수 있다. 이와는 달리, 블로킹 절연막(133)의 적어도 일부는 게이트간 절연 패턴들(125)과 수직 활성 기둥들(130) 사이로 연장할 수 있다. 도 8d에는, 제1 블로킹 절연막(133a) 및 제2 블로킹 절연막(133b)이 게이트간 절연 패턴들(125)과 게이트 전극들(G1 ~ G6) 사이로 연장하는 것이 도시된다.
전하 저장막(134)은 블로킹 절연막(133)에 인접한 제1 전하 저장막(134a)과 터널 절연막(135)에 인접한 제2 전하 저장막(134b)을 포함할 수 있다. 제1 전하저장막(134a)은 실리콘 질화막일 수 있다. 제1 전하저장막(134a)은 40atom% 이상의 질소를 함유할 수 있다. 제1 전하저장막(134a)은 대략 50atom%의 질소를 함유할 수 있다. 나아가, 제1 전하저장막(134a)은 화학양론보다 많은 실리콘을 포함할 수 있다. 제2 전하저장막(134b)은 실리콘 산화질화막일 수 있다. 제2 전하저장막(134b)은 30atom% 이상의 질소를 함유할 수 있다. 이에 따라, 제1 전하저장막(134a)이 제2 전하저장막(134b) 보다 많은 트랩 밀도를 가질 수 있다.
본 발명의 개념에 따르면, 터널 절연막(135)과 이격된 제1 전하저장막(134a)이 보다 많은 트랩 사이트들을 가지므로, 프로그램 시에 전자들이 제1 전하저장막(134a)에 트랩될 확률이 증가된다. 이에 따라, 프로그램 시에 트랩된 전자들이 디트랩되는 것이 감소할 수 있다. 보다 구체적으로, 터널 절연막(135)에 인접한 제2 전하저장막(134b)의 트랩 밀도를 낮게 하여, 리텐션 시 제1 전하저장막(134a)에 트랩된 전자들이 제2 전하저장막(134b)의 트랩 사이트들을 통하여 이동하는 것을 줄일 수 있다. 전하저장막(134)의 대부분을 차지하는 제1 전하저장막(134a)의 트랩 밀도를 제2 전하저장막(134b)의 트랩 밀도보다 높게 하여, 전하저장막(134)의 전체 트랩 밀도를 일정값 이상으로 유지하여 프로그램 및 소거 특성을 보다 향상시킬 수 있다.
제1 전하저장막(134a)과 터널 절연막(135)의 이격 거리는 제2 전하저장막(134b)의 두께에 의하여 결정된다. 바람직하게는, 제2 전하저장막(134b)의 두께는 10 이상 20Å일 수 있다. 제2 전하저장막(134b)이 그의 기능을 하려면, 제2 전하저장막(134b)은 적어도 두개의 단일층(monolayer)으로 형성되어야 한다. 따라서, 제2 전하저장막(134b)의 두께는 최소한 대략 10Å 이상이어야 한다. 제2 전하저장막(134b)의 두께가 두꺼우면, 트랩된 전자들의 디트랩을 줄일 수 있다. 그러나, 제2 전하저장막(134b)의 두께가 과도하게 두꺼우면, 제1 전하저장막(134a)과 채널로 사용되는 수직 활성 기둥들(130)과의 거리가 너무 멀어 임계전압(Vth)을 감소시켜, 프로그램 상태들 간의 전압 마진을 더욱 감소시키는 요인이 된다. 전술한 바와 같이, 이러한 임계전압(Vth) 크기의 감소는, 더 좁은 프로그램 상태들 간의 전압 마진을 갖는 TLC에서 더욱 심각할 수 있다. 때문에, 제2 전하저장막(134b)의 두께는 대략 20Å 이하인 것이 바람직하다. 나아가, 수직형 플래시 메모리 장치에서는, 수직 홀들(131)의 크기 및 게이트 구조체(GL)의 높이를 작게 하려는 경향이 있다. 즉, 게이트 구조체(GL)의 높이가 너무 크면, 수직 홀들(131)을 형성하는 데 많은 어려움이 있다. 특히, 전하저장막(134)의 일부가 게이트 전극들과 게이트간 절연패턴들(125) 사이로 연장하는 구조에서, 두꺼운 전하저장막(134)은 게이트 구조체(GL)가 큰 높이를 갖도록 할 수 있다. 제1 전하저장막(134a)은 전자들을 트랩하는 부분이므로 너무 얇게 할 수 없기 때문에, 제1 전하저장막(134a)의 두께는 줄일 수 없다. 따라서, 제2 전하저장막(134b)의 두께는 작은 것이 바람직하고, 그의 상한(upper limit)은 20Å일 수 있다.
추가적으로, 제1 전하저장막(134a)과 블로킹 절연막(132) 사이에 제3 전하저장막(미도시)이 제공될 수 있다. 제3 전하저장막(미도시)은 실리콘 산화질화막일 수 있다. 제3 전하저장막(미도시)은 10Å 이하의 두께를 가질 수 있다.
전하 저장막(134)은 게이트간 절연 패턴들(125)과 수직 활성 기둥들(130) 사이로 연장할 수 있다. 다른 실시예에서, 전하 저장막(134)의 적어도 일부는 게이트간 절연 패턴들(125)과 게이트 전극 사이로 연장할 수 있다.
터널 절연막(135)의 에너지 밴드갭은, 전하 저장막(133)으로부터 멀어질 수 록, 감소하다 증가할 수 있다. 터널 절연막(135)은 전하 저장막(134) 상에 순차적으로 적층된 제1 터널 절연막(135a), 제2 터널 절연막(135b) 및 제3 터널 절연막(135c)을 포함할 수 있다. 제3 터널 절연막(135c)의 에너지 밴드갭은 제2 터널 절연막(135b)의 것보다는 클 수 있다. 제3 터널 절연막(135c)의 에너지 밴드갭은 제1 터널 절연막(135a)의 것보다 작을 수 있다. 제1 내지 제3 터널 절연막들(135a, 135b, 135c)은 실리콘 산화막을 포함할 수 있다. 터널 절연막(135)은 5 ~ 20atom%의 질소를 함유할 수 있다. 제2 터널 절연막(135b) 및 제3 터널 절연막(135c)은 제1 터널 절연막(135a) 보다 높은 농도로 질소를 함유할 수 있다. 제2 터널 절연막(135b)의 질소 농도는 제3 터널 절연막(135c)의 것보다 높을 수 있다. 제1 터널 절연막(135a)은 제2 전하 저장막(134b)보다 매우 낮은 농도의 질소를 함유할 수 있다.
제1 터널 절연막(135a)의 에너지 밴드갭은 제2 전하저장막(134b)의 것보다 매우 클 수 있다. 이로써, 프로그램으로 제1 전하저장막(134a)에 트랩된 전자들이 전하저장막(134)에 보존되는 데 유리하다.
나아가, 수직 활성 기둥들(130)과 터널 절연막(135) 사이의 계면에 질소 원자들이 풍부하기 때문에, 수직 활성 기둥들의 실리콘막과 터널 절연막(135) 사이의 계면에 생성되는 댕글링 본드를 감소시킬 수 있다.
도 8d는 정보저장 요소(S)의 일부(즉, 블로킹 절연막(133))가 게이트 전극들(G1 ~ G6)과 게이트간 절연 패턴들(125) 사이로 연장하고, 정보저장 요소(S)의 다른 일부(즉, 전하저장막(134) 및 터널 절연막(135))가 게이트간 절연 패턴들(125)과 수직 활성 기둥들(130) 사이로 연장하는 것을 도시하나, 이에 한정되지 않고 다양하게 변형될 수 있을 것이다.(보다 구체적인 내용은 도 15a 내지 도 15e를 참조하여 후술한다.)
비트 라인들(BL)과 공통 소오스 라인들(CSL) 사이에 플래시 반도체 장치의 복수 개의 셀 스트링들(CSTR)이 제공된다. 하나의 셀 스트링은, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수개의 메모리 셀들(MCT)을 포함할 수 있다. 선택 트랜지스터들(SST, GST) 및 복수개의 메모리 셀들(MCT)은 하나의 수직 활성 기둥들(130)에 제공된다. 제1 게이트 전극(G1)은 접지 선택 트랜지스터(GST)의 접지 선택 라인(GSL)일 수 있다. 제2 내지 제 5 게이트 전극들(G2 ~ G5)은 복수개의 메모리 셀들(MCT)의 워드 라인들(WL1 ~ WLn)일 수 있다. 제6 게이트 전극(G6)은 스트링 선택 트랜지스터(SST)의 스트링 선택 게이트 라인(SSL)일 수 있다.
게이트 구조체들(GL) 사이에, 제1 방향(D1)으로 신장하는 분리 트렌치(141)가 제공될 수 있다. 공통 소스 영역들(142)이 분리 트렌치(141)에 노출된 기판(110)에 제공된다. 공통 소스 영역들(142)은, 서로 이격되어, 기판(110) 내에서 제1 방향으로 연장할 수 있다. 공통 소스 영역들(142)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 소자분리 패턴(145)이 공통 소스 영역들(142) 상에 제공되어, 분리 트렌치(141)를 채울 수 있다. 소자분리 패턴(145)은 실리콘 산화막을 포함할 수 있다. 공통 접촉층들(미도시)이 소자분리 패턴(145)과 공통 소스 영역들(142) 사이에 제공될 수 있다. 공통 접촉층들(미도시)은 금속-반도체 화합물층일 수 있다. 공통 접촉층들(미도시)은, 예를 들어 금속 실리사이드막일 수 있다. 게이트 구조체들(GL)의 측벽 상에 절연 스페이서(143)가 제공될 수 있다. 절연 스페이서(143)는 게이트 구조체들(GL)의 측벽과 소자분리 패턴(145) 사이에 제공될 수 있다. 절연 스페이서(143)는 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 및/또는 알루미늄 산화막을 포함할 수 있다.
스트래핑 플러그들(140)이 소자분리 패턴(145)을 관통하여 공통 소스 영역들(142)에 전기적으로 연결될 수 있다. 스트래핑 플러그들(140)은 제1 방향(D1)을 따라 배열될 수 있다. 스트래핑 플러그들(140)과 소자분리 패턴(145) 사이에 배리어막(148)이 제공될 수 있다. 스트래핑 플러그들(140)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 배리어막(148)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다. 스트래핑 플러그들(140)과 공통 소스 영역들(142) 사이에 공통 접촉층들(미도시)이 제공될 수 있다.
스트래핑 라인(160)이 소자분리 패턴(145) 상에 제공되어, 제1 방향(D1)으로 연장할 수 있다. 스트래핑 라인(160)은 제1 콘택들(162)을 경유하여 스트래핑 플러그들(140)과 전기적으로 접속될 수 있다. 스트래핑 라인(160) 및 제1 콘택들(162)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
비트 라인들(BL)이 스트래핑 라인(160) 상에 제공되어, 제2 방향(D2)으로 연장할 수 있다. 비트 라인들(BL)은 제2 콘택들(164)을 경유하여 수직 활성 기둥들(130)과 전기적으로 접속될 수 있다. 비트 라인들(BL) 및 제2 콘택들(164)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
공통 소스 라인(CSL)이 스트래핑 라인(160) 상에 제공되어, 제2 방향(D2)으로 연장할 수 있다. 공통 소스 라인(CSL)은 제3 콘택들(166)을 경유하여 스트래핑 라인(160)과 전기적으로 접속될 수 있다. 공통 소스 라인(CSL) 및 제3 콘택들(166)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 형성하는 방법의 일 예가 설명된다. 도 9a 내지 도 14a는 본 발명의 다른 실시예에 따른 반도체 장치에 관한 것으로 도 8b의 I-I'선에 대응되는 단면도들이고, 도 9b 내지 도 14b는 도 9a 내지 도 14a의 "A" 부분의 확대도들이다.
도 9a 및 도 9b를 참조하여, 기판(110)이 제공된다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 기판(110) 상에 버퍼 유전막(121)이 형성될 수 있다. 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 희생막들(123) 및 절연막들(124)이 버퍼 유전막(121) 상에 교대로 적층되어, 제공된다. 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 희생막들(123)은 버퍼 유전막(121) 및 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘 게르마늄막을 포함할 수 있다. 희생막들(123) 및 절연막들(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 10a 및 도 10b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 수직 홀들(131)이 형성된다. 수직 홀들(131)의 측벽에 보호막(132)이 형성된다. 보호막(132)은 실리콘 산화막일 수 있다.
보호막(132) 상에 전하 저장막(134)이 형성된다. 전하 저장막(134)을 형성하는 것은 보호막(132) 상에 제1 전하 저장막(134a)을 형성하고, 그리고 제1 전하 저장막(134a) 상에 제2 전하 저장막(134b)을 형성하는 것을 포함할 수 있다. 제1 전하저장막(134a)은 실리콘 질화막일 수 있다. 제1 전하저장막(134a)은 40atom% 이상의 질소를 함유하도록 형성될 수 있다. 제1 전하저장막(134a)은 대략 50atom%의 질소를 함유하도록 형성될 수 있다. 나아가, 제1 전하저장막(134a)은 화학양론보다 많은 실리콘을 포함할 수 있다. 제2 전하저장막(134b)은 실리콘 산화질화막일 수 있다. 제2 전하저장막(134b)은 30atom% 이상의 질소를 함유하도록 형성될 수 있다. 이에 따라, 제1 전하저장막(134a)이 제2 전하저장막(134b) 보다 많은 트랩 밀도를 가질 수 있다. 이러한 다중의 전하 저장막(134)의 형성을 위하여, 실리콘 소스로 Si2Cl6을 사용하고, 질소 소스로 NH3를 사용하고, 그리고 산소 소스로 N2O를 사용하는 ALD 방법이 이용될 수 있다. 제1 전하 저장막(134a)과 제2 전하 저장막(134b)에 함유된 질소 농도 및 두께는 소스 가스들의 유량 및/또는 공급 시간에 의하여 조절될 수 있다.
추가적으로, 제2 전하저장막(134b)과 블로킹 절연막(133) 사이에, 제3 전하저장막(미도시)이 형성될 수 있다. 제3 전하저장막(미도시)은 10Å 이하의 두께를 가질 수 있다.
터널 절연막(135)이 전하 저장막(134) 상에 형성된다. 터널 절연막(135)은 제1 터널 절연막(135a), 제2 터널 절연막(135b) 및 제3 터널 절연막(135c)을 포함할 수 있다. 터널 절연막(135)을 형성하는 공정이 보다 상세하게 설명된다.
먼저, 전하 저장막(134) 상에 제1 예비 터널 절연막, 제2 예비 터널 절연막 및 제3 예비 터널 절연막이 순차적으로 형성될 수 있다. 예비 터널 절연막들의 에너지 밴드갭은, 전하 저장막(134)으로부터 멀어질 수 록, 감소할 수 있다. 예비 터널 절연막들은 질소를 함유하는 실리콘 산화막일 수 있다. 실리콘 산화막에 함유된 질소의 농도는 제1 예비 터널 절연막, 제2 예비 터널 절연막 및 제3 예비 터널 절연막의 순서로, 증가할 수 있다.
이후, 열처리 공정이 수행될 수 있다. 열처리 공정은 산화처리일 수 있다. 열처리 공정은, 예를 들어 산화 분위기에서 수행될 수 있다. 열처리 공정은, 예를 들어 N2O, 또는 NO 가스 분위기에서의 열처리 공정일 수 있다. 열처리 공정은, 예를 들어 라디컬 산화 공정 또는 플라즈마 산화 공정일 수 있다. 열처리 온도는 750 ~ 950℃일 수 있다. 이에 따라, 제2 예비 터널 절연막 보다 제3 예비 터널 절연막으로의 산소의 공급이 많아질 수 있다.
이에 따라, 전하 저장막(134) 상에 순차적으로 형성된 제1 터널 절연막(135a), 제2 터널 절연막(135b) 및 제3 터널 절연막(135c)이 형성될 수 있다. 전술한 열처리 공정에 의하여, 제1 터널 절연막(135a)의 질소 농도는 제2 터널 절연막(135b), 및 제3 터널 절연막(135c) 보다 작을 수 있다. 제3 터널 절연막(135c)의 질소 농도는 제2 터널 절연막(135ㅠ)의 질소 농도 보다 작을 수 있다. 질소 농도의 조절에 의하여, 터널 절연막(135)의 에너지 밴드갭은, 전하 저장막(134)으로부터 멀어질 수 록, 감소하다 증가할 수 있다. 즉, 제3 터널 절연막(135c)의 에너지 밴드갭은 제2 터널 절연막(135b)의 것보다는 크고, 제1 터널 절연막(135a)의 것보다 작을 수 있다.
이러한 공정에 의하여, 전하저장막(134)에 인접하는 제1 터널 절연막(135a)의 질소 농도는 제2 전하저장막(134b)의 것보다 매우 낮을 수 있다. 제1 터널 절연막(135a)의 에너지 밴드갭은 제2 전하저장막(134b)의 것보다 매우 클 수 있다. 이로써, 프로그램으로 트랩된 전자들이 전하저장막(134)에 보존되는 데 유리하다.
나아가, 수직 활성 기둥들(도 11a 및 도 11b의 130 참조)과 터널 절연막(135) 사이의 계면에 질소 원자들이 풍부하기 때문에, 수직 활성 기둥들의 실리콘막과 터널 절연막(135) 사이의 계면에 생성되는 댕글링 본드를 감소시킬 수 있다. 본 발명의 개념에 따른 리버스형 터널 절연막 형성 공정에 의한 터널 절연막(135)과 수직 활성 기둥들의 실리콘막 사이의 계면 특성이 향상될 수 있다. 이로써, 본 발명의 개념에 따른 리버스형 터널 절연막 형성 공정에 의한 터널 절연막(135)의 리텐션(retention) 및 내구성(endurance) 특성이 향상될 수 있다.
나아가, 이러한 열처리 공정은 전하저장막(134)의 결함을 치유할 수 있다.
도 11a 및 도 11b를 참조하여, 수직 홀들(131) 내의 터널 절연막(135) 상에 수직 활성 기둥들(130)이 형성된다. 수직 기둥들(130)의 형성방법이 보다 구체적으로 설명된다. 먼저, 터널 절연막(135) 상에 제1 반도체막(130a)이 형성될 수 있다. 제1 반도체막(130a)을 이방성 식각하여, 기판(110)을 노출한다. 제1 반도체막(130a)은 터널 절연막(135)의 측벽에만 남겨진 스페이서 반도체막으로 변화될 수 있다. 스페이서 반도체막 상에 제2 반도체막(130b)이 형성될 수 있다. 제1 및 제2 반도체막들(130a, 130b)은 CVD 또는 ALD 방법으로 형성될 수 있다. 제1 및 제2 반도체막들(130a, 130b)은 비정질 실리콘막일 수 있다. 열처리 공정이 수행되어, 제1 및 제2 반도체막들(130a, 130b)이 폴리 실리콘막 또는 결정질 실리콘막으로 변화되어 반도체막이 형성될 수 있다. 이렇게 형성된 수직 기둥들(130)은 제1 도전형의 반도체막일 수 있다.
반도체막은 수직 홀들(131)을 완전히 채우지 않도록 형성되고, 반도체막 상에 절연 물질이 형성되어 수직 홀들(131)을 완전하게 채울 수 있다. 반도체막 및 절연 물질은 평탄화되어, 최상층의 절연막이 노출되도록 할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(137)으로 채워진, 실린더 형의 수직 기둥들(130)이 형성될 수 있다. 반도체막은 수직 홀들(131)을 채우도록 형성될 수 있다. 이 경우, 충진 절연막은 요구되지 않을 수 있다. 수직 기둥들(130)의 상부는 리세스되어, 최상층의 절연막보다 낮게 될 수 있다. 수직 기둥들(130)이 리세스된 수직 홀들(131) 내에 도전 패턴들(139)이 형성될 수 있다. 도전 패턴들(139)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 도전 패턴들(139) 및 수직 기둥들(130)의 윗부분에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들이 형성될 수 있다. 제2 도전형은 예를 들면 N형일 수 있다.
도 12a 및 도 12b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향으로 연장되고 기판(110)을 노출하는, 분리 트렌치(141)가 형성된다. 패터닝된 절연막들(124)은 게이트간 절연 패턴들(125)이 된다.
도 13a 및 도 13b를 참조하여, 분리 트렌치(141)에 노출된 희생막들(123)을 선택적으로 제거하여 게이트 영역(127)을 형성한다. 게이트 영역(127)은 희생막들(123)이 제거된 영역에 해당되고, 수직 기둥들(130) 및 게이트간 절연 패턴들(125)에 의하여 한정된다. 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 게이트 영역(127)에 의하여 수직 기둥들(130)의 측벽의 일부분들이 노출된다.
보호막(132)은, 희생막들(123)의 제거를 위한 식각 용액에 의하여 전하 저장막(134)이 손상되는 것을 방지할 수 있다. 게이트 영역(127)에 의하여 노출된 보호막(132)은 선택적으로 제거될 수 있다. 보호막(132)이 실리콘 산화막인 경우, 보호막(132)은, 예를 들어 불산을 포함하는 식각 용액에 의하여 제거될 수 있다. 이에 따라 게이트 영역(127)은 전하 저장막(134)의 일부분을 노출할 수 있다.
도 14a 및 도 14b를 참조하여, 블로킹 절연막(133)이 게이트 영역(127)에 노출된 게이트간 절연 패턴들(125) 및 전하저장막(134) 상에 형성될 수 있다. 블로킹 절연막(133)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(133)은 복수의 박막들로 구성되는 다층막일 수 있다. 블로킹 절연막(133)은 순차적으로 적층된 제1 블로킹 절연막(133a) 및 제2 블로킹 절연막(133b)을 포함할 수 있다. 예를 들면, 제1 블로킹 절연막(133a)은 실리콘 산화막이고, 제2 블로킹 절연막(133b)은 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다. 블로킹 절연막(133)은 원자층 증착 방법으로 형성될 수 있다.
분리 트렌치(141)를 통하여, 게이트 영역(127) 내에 도전막이 형성된다. 도전막은 도핑된 폴리실리콘막, 금속막(예를 들면, 텅스텐) 또는 금속 질화막 중의 적어도 하나로 형성될 수 있다. 도전막은 원자층 증착 방법에 의하여 형성될 수 있다.
게이트 영역(127)의 외부(즉, 분리 트렌치(141))에 형성된 도전막이 제거된다. 이에 따라, 게이트 영역(127)의 내에 게이트 전극들(G1 ~ G6)이 형성된다. 추가적으로, 도전막은 폴리실리콘막, 금속막, 금속 실리사이드막 또는 이들의 조합일 수 있다. 분리 트렌치(141)에 형성된 도전막이 제거되어 반도체 기판(110)이 노출될 수 있다. 노출된 반도체 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역들(142)이 형성될 수 있다.
도 8a 내지 도 8d를 다시 참조하여, 분리 트렌치(141)의 측벽에 절연 스페이서(143)가 형성될 수 있다. 절연 스페이서(143)는 실리콘 산화막 또는 실리콘 질화막을 증착하고, 이를 이방성 식각하는 공정에 의하여 형성될 수 있다.
분리 트렌치(141)를 채우는 소자분리 패턴(145)이 형성된다. 소자분리 패턴(145)은 제1 방향으로 연장한다. 소자분리 패턴(145)은 실리콘 산화막을 포함할 수 있다. 소자분리 패턴(145)은 최상층의 게이트간 절연 패턴들(125)과 동일 레벨의 상부면을 가질 수 있다.
소자분리 패턴(145) 내에 스트래핑 플러그들(140)이 형성될 수 있다. 소자분리 패턴(145)과 스트래핑 플러그들(140) 사이에 배리어막(148)이 형성될 수 있다. 스트래핑 플러그들(140)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 배리어막(148)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다. 스트래핑 플러그들(140)은 공통 접촉층들(미도시)을 통하여 공통 소스 영역들(142)에 전기적으로 연결될 수 있다.
제1 콘택들(162)이 형성되어, 스트래핑 플러그들(140)과 연결될 수 있다. 제1 콘택들(162) 상에 스트래핑 라인(160)이 제공되어, 제1 콘택들(162)을 연결할 수 있다. 스트래핑 라인(160)은 제1 방향(D1)으로 연장할 수 있다. 이에 따라, 스트래핑 라인(160)은 제1 콘택들(162)을 경유하여 스트래핑 플러그들(140)과 전기적으로 접속될 수 있다. 스트래핑 라인(160) 및 제1 콘택들(162)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
제2 콘택들(164)이 형성되어, 수직 기둥들(130)과 연결될 수 있다. 비트 라인들(BL)이 제2 콘택들(164) 상에 형성되어, 제2 콘택들(164)을 연결할 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 연장할 수 있다. 이에 따라, 비트 라인들(BL)은 제2 콘택들(164)을 경유하여 수직 기둥들(130)과 전기적으로 접속될 수 있다. 비트 라인들(BL) 및 제2 콘택들(164)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
제3 콘택들(166)이 스트래핑 라인(160) 상에 형성되어, 스트래핑 라인(160)과 연결될 수 있다. 공통 소스 라인(CSL)이 제3 콘택들(166) 상에 형성되어, 제3 콘택들(166)을 연결할 수 있다. 이에 따라, 공통 소스 라인(CSL)은 제3 콘택들(166)을 경유하여 스트래핑 라인(160)과 전기적으로 접속될 수 있다. 공통 소스 라인(CSL) 및 제3 콘택들(166)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
나아가, 정보저장 요소(S)의 구조는 전술한 실시예들에 한정되지 않는다. 이하, 정보저장 요소(S)에 대한 다양한 실시예들이 설명된다. 도 15a 내지 15e는 도 8c의 "A"의 확대도들이다.
일 예로, 도 15a를 참조하여, 정보저장 요소(S)는 게이트 전극(G)에 인접한 블로킹 절연막(133), 수직 활성 기둥들(130)에 인접한 터널 절연막(135) 및 이들 사이의 전하 저장막(134)을 포함할 수 있다. 정보저장 요소(S)는 게이트 전극(G)과 수직 활성 기둥들(130)의 사이에 형성된다. 정보저장 요소(S)는 게이트 전극(G)과 게이트간 절연 패턴들(125) 사이로 연장할 수 있다.
다른 예로, 도 15b 내지 도 15e를 참조하여, 이와는 달리, 정보저장 요소(S)의 적어도 일부는 게이트간 절연 패턴들(125)과 수직 활성 기둥들(130) 사이로 연장할 수 있다. 도 15b를 참조하여, 터널 절연막(135)은 게이트간 절연 패턴들(125)과 수직 활성 기둥들(130) 사이로 연장하고, 전하 저장막(134) 및 블로킹 절연막(133)은 게이트간 절연 패턴들(125)과 게이트 전극(G) 사이로 연장할 수 있다. 도 15c를 참조하여, 터널 절연막(135) 및 전하 저장막(134)의 일부는 게이트간 절연 패턴들(125)과 수직 활성 기둥들(130) 사이로 연장하고, 전하 저장막(134)의 다른 일부와 블로킹 절연막(133)은 게이트간 절연 패턴들(125)과 게이트 전극(G) 사이로 연장할 수 있다. 도 15d를 참조하여, 터널 절연막(135) 및 전하 저장막(134)은 게이트간 절연 패턴들(125)과 수직 활성 기둥들(130) 사이로 연장하고, 블로킹 절연막(133)의 일부는 게이트간 절연 패턴들(125)과 게이트 전극(G) 사이로 연장할 수 있다. 도 15e를 참조하여, 터널 절연막(135), 전하 저장막(134) 및 블로킹 절연막(133)은 게이트간 절연 패턴들(125)과 수직 활성 기둥들(130) 사이로 연장할 수 있다.
도 16은 본 발명의 개념에 의한 실시예들에 따라 형성된 비휘발성 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17을 참조하면, 메모리 시스템(1200)은 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 기억장치(1210) 및/또는 상기 컨트롤러(1220)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 시스템(1200)과 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 시스템(1200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 시스템(1200)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 시스템(1200)은 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 18은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 18은 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 수직적으로 적층된 게이트간 절연 패턴들, 및 상기 게이트간 절연 패턴들 사이의 게이트 전극을 포함하는 게이트 구조체;
상기 게이트 구조체를 관통하여, 상기 기판과 연결되는 수직 활성 기둥;
상기 수직 활성 기둥과 상기 게이트 전극 사이의 전하 저장막;
상기 전하 저장막과 상기 수직 활성 기둥 사이의 터널 절연막; 및
상기 전하 저장막과 상기 게이트 전극 사이의 블로킹 절연막을 포함하고,
상기 전하 저장막은 상기 블로킹 절연막에 인접한 제1 전하 저장막과 상기 터널 절연막에 인접한 제2 전하 저장막을 포함하고, 상기 제1 전하 저장막은 실리콘 질화막이고 상기 제2 전하 저장막은 실리콘 산화질화막이고,
상기 터널 절연막은 상기 제2 전하 저장막에 인접한 제1 터널 절연막과 상기 수직 활성 기둥에 인접한 제2 터널 절연막을 포함하고,
상기 제1 터널 절연막은 상기 제2 전하 저장막보다 낮은 농도의 질소를 함유하는 실리콘 산화막이고,
상기 제2 터널 절연막은 상기 제1 터널 절연막의 질소 농도와 상기 제2 전하 저장막의 질소 농도 사이의 질소 농도를 갖는 비휘발성 메모리 장치. - 청구항 1에 있어서,
상기 제2 전하 저장막의 두께는 10 ~ 20Å인 비휘발성 메모리 장치.
- 삭제
- 청구항 2에 있어서,
상기 터널 절연막은 5 ~ 20atom%의 질소를 함유하고, 상기 제2 전하 저장막은 30atom%의 이상의 질소를 함유하는 비휘발성 메모리 장치. - 청구항 1에 있어서,
상기 블로킹 절연막은 상기 전하 저장막에 인접한 제1 블로킹 절연막, 및 상기 게이트 전극에 인접한 제2 블로킹 절연막을 포함하고,
상기 제1 블로킹 절연막은 실리콘 산화막이고, 상기 제2 블로킹 절연막은 알루미늄 산화막인 비휘발성 메모리 장치. - 기판 상에 절연막들과 절연막들 사이에 희생막을 형성하고;
상기 절연막들과 상기 희생막을 관통하여 상기 기판을 노출하는 수직 홀을 형성하고;
상기 수직 홀의 내벽에 터널 절연막을 형성하고;
상기 터널 절연막 상에 수직 활성 기둥을 형성하고;
상기 희생막을 선택적으로 제거하여 상기 절연막들 사이에 게이트 영역을 형성하고;
상기 게이트 영역 내에 게이트 전극을 형성하고;
상기 터널 절연막과 상기 게이트 전극 사이에 전하 저장막을 형성하고; 그리고
상기 전하 저장막과 상기 게이트 전극 사이에 블로킹 절연막을 형성하는 것을 포함하고,
상기 전하 저장막은 상기 블로킹 절연막에 인접한 제1 전하 저장막과 상기 터널 절연막에 인접한 제2 전하 저장막을 포함하고, 상기 제1 전하 저장막은 실리콘 질화막이고 상기 제2 전하 저장막은 실리콘 산화질화막이고,
상기 터널 절연막을 형성하는 것은 상기 제2 전하 저장막에 인접하는 제1 실리콘 산화막과 상기 수직 활성 기둥에 인접하는 제2 실리콘 산화막을 형성하는 것을 포함하고,
상기 제1 실리콘 산화막은 상기 제2 전하 저장막보다 낮은 농도의 질소를 함유하도록 형성되고,
상기 터널 절연막은 상기 제2 실리콘 산화막이 상기 제1 실리콘 산화막의 질소 농도와 상기 제2 전하 저장막의 질소 농도 사이의 질소 농도를 갖도록 형성되는 비휘발성 메모리 장치의 형성방법. - 청구항 6에 있어서,
상기 실리콘 질화막과 상기 실리콘 산화질화막은 Si2Cl6을 실리콘 소스로 사용하는 ALD 방법으로 형성되는 비휘발성 메모리 장치의 형성방법. - 청구항 6에 있어서,
상기 제2 전하 저장막의 두께는 10 ~ 20Å인 형성방법. - 청구항 8에 있어서,
상기 터널 절연막은 5 ~ 20atom%의 질소를 함유하고, 상기 제2 전하 저장막은 30atom%의 이상의 질소를 함유하도록 형성되는 비휘발성 메모리 장치의 형성방법.
- 삭제
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