KR102235046B1 - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판 상에 수직적으로 적층된 복수 개의 도전 패턴들을 포함하는 적층 구조체, 상기 적층 구조체 상에 적층된 복수 개의 선택 도전 패턴들을 포함하는 선택 구조체, 상기 선택 구조체 및 상기 적층 구조체를 관통하여 상기 기판에 접속되는 채널 구조체, 상기 선택 구조체를 가로지르는 상부 배선, 및 상기 채널 구조체의 상단에 배치되어, 상기 상부 배선과 상기 채널 구조체를 전기적으로 연결하는 콘택 패드를 포함하되, 상기 콘택 패드의 하부면은 최상층의 상기 선택 도전 패턴의 상부면보다 아래에 위치할 수 있다.

Description

3차원 반도체 메모리 장치{Three Dimensional Semiconductor Memory Device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 전기적 특성 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 하지만, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른는 기판 상에 수직적으로 적층된 복수 개의 도전 패턴들을 포함하는 적층 구조체, 상기 적층 구조체 상에 적층된 복수 개의 선택 도전 패턴들을 포함하는 선택 구조체, 상기 선택 구조체 및 상기 적층 구조체를 관통하여 상기 기판에 접속되는 채널 구조체, 상기 선택 구조체를 가로지르는 상부 배선, 및 상기 채널 구조체의 상단에 배치되어, 상기 상부 배선과 상기 채널 구조체를 전기적으로 연결하는 도전 패드를 포함하되, 상기 도전 패드의 하부면은 최상층의 상기 선택 도전 패턴의 상부면보다 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 도전 패드의 하부면은 수직적으로 인접하는 상기 선택 도전 패턴들의 상부면들 사이에 위치할 수 있다.
일 실시예에 따르면, 상기 도전 패드의 하부면은 최상층의 상기 선택 도전 패턴의 상부면과 하부면 사이에 위치할 수 있다.
일 실시예에 따르면, 상기 도전 패드의 하부면은 최상층의 상기 선택 도전 패턴의 하부면보다 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 도전 패드의 높이는 최상층의 상기 선택 도전 패턴의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 도전 패드는 제 1 도전형을 가지며, 상기 수직 활성 패턴은 상기 선택 도전 패턴들에 인접한 제 2 도전형의 채널 불순물 영역을 포함하되, 상기 채널 불순물 영역과 상기 도전 패드의 하부면은 서로 이격될 수 있다.
일 실시예에 따르면, 상기 선택 도전 패턴들은 전기적으로 공통 연결될 수 있다.
일 실시예에 따르면, 상기 선택 구조체는 최상층의 제 1 선택 도전 패턴과 상기 제 1 선택 도전 패턴과 상기 적층 구조체 사이의 적어도 2개 이상의 제 2 선택 도전 패턴들을 포함하되, 상기 제 1 선택 도전 패턴은 상기 제 2 선택 도전 패턴들과 전기적으로 분리될 수 있다.
일 실시예에 따르면, 상기 채널 구조체와 상기 적층 구조체 사이에서 상기 채널 구조체와 상기 선택 구조체 사이로 수직적으로 연장되는 수직 절연막, 및 상기 수직 절연막과 상기 채널 구조체 사이에서 상기 선택 도전 패턴들의 상부면들 및 하부면들로 연장되고, 상기 수직 절연막과 상기 채널 구조체 사이에서 상기 도전 패턴들의 상부면들 및 하부면들로 연장되는 수평 절연막을 더 포함한다.
일 실시예에 따르면, 상기 수직 절연막은 상기 채널 구조체와 상기 선택 구조체 사이에서 상기 도전 패드의 측벽으로 연장될 수 있다.
일 실시예에 따르면, 상기 선택 도전 패턴들의 두께는 상기 도전 패턴들의 두께와 실질적으로 동일할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른는 일 방향으로 연장되며, 기판 상에 수직적으로 적층된 복수 개의 제 1 선택 도전 패턴들을 포함하는 제 1 선택 구조체, 상기 제 1 선택 구조체와 나란히 연장되며, 상기 기판 상에 수직적으로 적층된 복수 개의 제 2 선택 도전 패턴들을 포함하는 제 2 선택 구조체, 상기 제 1 및 제 2 선택 구조체들 각각을 관통하는 채널 구조체들, 상기 제 1 및 제 2 선택 구조체들을 가로지르는 상부 배선, 및 상기 채널 구조체들 각각의 상단에 배치되어, 상기 상부 배선과 상기 채널 구조체들을 전기적으로 연결하는 도전 패드를 포함하되, 상기 도전 패드의 하부면은 상기 최상층의 제 1 및 제 2 선택 도전 패턴들의 상부면들 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 도전 패드는 제 1 도전형을 가지며, 상기 채널 구조체들 각각은 상기 제 1 및 제 2 선택 도전 패턴들과 인접한 제 2 도전형의 채널 불순물 영역을 포함하되, 상기 도전 패드의 하부면과 상기 채널 불순물 영역은 서로 이격될 수 있다.
일 실시예에 따르면, 상기 제 1 선택 도전 패턴들에 공통으로 연결되는 제 1 스트링 선택 라인, 및 상기 제 2 선택 도전 패턴들에 공통으로 연결되는 제 2 스트링 선택 라인을 더 포함한다.
일 실시예에 따르면, 최하층에 배치된 상기 제 1 선택 도전 패턴과 연결되는 제 1 스트링 선택 라인, 최하층에 배치된 상기 제 2 선택 도전 패턴과 연결되는 제 2 스트링 선택 라인, 및최상층에 배치된 상기 제 1 및 제 2 선택 도전 패턴들에 공통으로 연결되는 더미 스트링 라인을 더 포함한다.
일 실시예에 따르면, 상기 기판과 상기 제 1 및 제 2 선택 구조체들 사이에서 수직적으로 적층된 복수 개의 도전 패턴들을 포함하는 적층 구조체를 더 포함하되, 상기 채널 구조체들은 상기 적층 구조체를 관통하여 상기 기판에 접속될 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 선택 구조체들과 상기 채널 구조체들 사이에 배치되는 수직 절연막, 및 상기 수직 절연막과 상기 채널 구조체들 사이에서 상기 제 1 및 제 2 선택 도전 패턴들의 상부면들 및 하부면들로 연장되는 수평 절연막을 더 포함한다.
일 실시예에 따르면, 상기 수직 절연막은 상기 제 1 및 제 2 선택 구조체들과 상기 채널 구조체들 사이에서 상기 도전 패드의 측벽으로 연장될 수 있다.
일 실시예에 따르면, 상기 도전 패드의 하부면은 최상층의 상기 제 1 및 제 2 선택 도전 패턴들의 상부면들과 하부면들 사이에 위치할 수 있다.
일 실시예에 따르면, 상기 도전 패드의 하부면은 최상층의 상기 제 1 및 제 2 선택 도전 패턴들의 하부면들보다 아래에 위치할 수 있다.
본 발명의 실시예들에 따르면, 3차원 반도체 메모리 장치에서, 비트 라인과 채널 구조체를 연결하는 콘택 패드의 하부면이 최상층의 선택 도전 패턴의 상부면보다 아래에 위치할 수 있다. 이에 따라, 비트 라인과 채널 구조체의 전기적 연결을 제어하는 스트링 선택 트랜지스터의 소오스/드레인 영역에서의 저항이 증가하는 것을 방지할 수 있다. 또한, 실시예들에 따르면, 도전 패드와 최상층의 선택 도전 패턴 간의 거리가 증가하여, 스트링 선택 트랜지스터의 문턱 전압 산포가 증가하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 회로도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이 일부를 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이 일부를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 비트 라인 방향에서 자른 단면을 나타낸다.
도 8 및 도 9는 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 워드 라인 방향에서 자른 단면을 나타낸다.
도 10 내지 도 13은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 도면들로서, 도 6의 A 부분을 나타낸다.
도 14 및 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 채널 불순물 영역의 불순물 농도 분포를 나타내는 그래프이다.
도 17 내지 도 24는 본 발명의 실시예들에 따른 데이터 저장막의 구조와 관련된 본 발명의 실시예들을 설명하기 위한 사시도들이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 페이지 버퍼(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 데이터 소거 단위인 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn)은 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들을 포함한다. 메모리 셀 어레이(1)에 대해서는 도 2를 참조하여 상세히 설명된다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여 워드라인들 중 어느 하나를 선택한다. 로우 디코더(2)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 페이지 버퍼(3)는 제어 로직(5)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공한다.
일 실시예에 따르면, 페이지 버퍼(3)는 제 1 비트 라인들을 통해 메모리 셀 어레이(1)로부터 데이터를 독출할 수 있으며, 제 2 비트 라인들을 통해 메모리 셀 어레이(1)에 데이터를 기입할 수 있다.
컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 컬럼 디코더(4)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공한다. 컬럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 회로도이다.
도 2를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 비트 라인들(BL) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이 일부를 나타내는 회로도이다.
도 3을 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 도 2를 참조하여 설명한 것처럼, 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
이 실시예에 따르면, 각각의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 여기서, 스트링 선택 트랜지스터(SST)는 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수 있다. 각각의 셀 스트링들(CSTR)에서 스트링 선택 트랜지스터(SST)를 구성하는 복수 개의 모스 전계효과 트랜지스터들의 게이트 전극들은 하나의 스트링 선택 라인(SSL1, SSL2, 또는 SSL3)에 공통으로 연결될 수 있다. 또한, 비트 라인들(BL) 각각에 복수의 셀 스트링들(CSTR)이 공통으로 연결될 수 있다. 그리고, 하나의 비트 라인(BL)에 공통으로 연결된 스트링 선택 트랜지스터들(SST)은 각각 서로 다른 스트링 선택 라인(SSL1, SSL2, 또는 SSL3)에 의해 제어될 수 있다.
나아가, 각각의 셀 스트링들(CSTR)의 접지 선택 트랜지스터(GST) 또한, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있으며, 셀 스트링들(CSTR)에서 접지 선택 트랜지스터들(GST)의 게이트 전극들은 하나의 접지 선택 라인(GSL)을 공유할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이 일부를 나타내는 회로도이다.
도 4를 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
이 실시예에 따르면, 각각의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 더미 선택 트랜지스터(DST), 더미 선택 트랜지스터(DST)와 직렬 연결된 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 여기서, 스트링 선택 트랜지스터(SST)는 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수 있다. 각각의 셀 스트링들(CSTR)에서 스트링 선택 트랜지스터(SST)를 구성하는 복수 개의 모스 트랜지스터들의 게이트 전극들은 하나의 스트링 선택 라인(SSL1, SSL2, 또는 SSL3)에 공통으로 연결될 수 있다. 그리고, 하나의 비트 라인(BL)에 공통으로 연결된 스트링 선택 트랜지스터들(SST)은 각각 서로 다른 스트링 선택 라인(SSL1, SSL2, 또는 SSL3)에 의해 제어될 수 있다. 또한, 복수 개의 셀 스트링들(CSTR)에서, 더미 선택 트랜지스터들(DST)의 게이트 전극들은 하나의 더미 스트링 선택 라인(DSSL)을 공유할 수 있다.
나아가, 각각의 셀 스트링들(CSTR)의 접지 선택 트랜지스터(GST) 또한, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있으며, 셀 스트링들(CSTR)에서 접지 선택 트랜지스터들(GST)의 게이트 전극들은 하나의 접지 선택 라인(GSL)을 공유할 수 있다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다. 도 6은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 단면도들로서, 비트 라인 방향에서 자른 단면을 나타낸다.
도 5 및 도 6을 참조하면, 기판(10) 상에 복수 개의 적층 구조체들(100)이 배치될 수 있으며, 적층 구조체들(100) 상에 선택 구조체들(SS1, SS2)이 각각 배치될 수 있다. 적층 구조체(100)는 기판(10) 상에 수직적으로 적층된 복수 개의 하부 도전 패턴들(110G)과, 하부 도전 패턴들(110G) 상에 적층된 셀 도전 패턴들(110)을 포함할 수 있다. 선택 구조체들(SS1, SS2)은 적층 구조체(100) 상에 수직적으로 적층된 복수 개의 선택 도전 패턴들(110S)을 포함할 수 있다.
기판(10)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘 기판(10), 게르마늄 기판(10) 또는 실리콘-게르마늄 기판(10)일 수 있다. 기판(10)은 불순물이 도핑된 공통 소오스 영역을 포함할 수 있다. 기판(10)과 적층 구조체(100) 사이에 하부 절연막이 형성될 수 있다. 예를 들어, 하부 절연막은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 하부 절연막은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 하부 절연막은 그 위에 형성되는 절연막들 보다 얇은 두께를 가질 수 있다.
일 실시예에 따르면, 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)은 일 방향(x축 방향)으로 연장될 수 있으며, 기판(10)으로부터 동일한 거리에 위치하는 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)은 공통으로 연결될 수 있다. 즉, 기판(10)으로부터 동일한 거리에 위치하는 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)은 등전위를 가질 수 있다. 이와 달리, 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)은 평판(plate) 형태를 가질 수도 있다.
보다 상세하게, 적층 구조체들(100) 각각은 하부 도전 패턴들(110G) 사이 및 셀 도전 패턴들(110) 사이에 개재된 절연막들(120)을 포함한다. 적층 구조체들(100)에서 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)은 도전 물질을 포함할 수 있으며, 예를 들어, 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 적층 구조체들(100)에서 절연막들(120)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 예를 들어, 최하부 절연막(120)의 두께는 다른 절연막들(120)보다 얇을 수 있다. 또한, 절연막들(120) 중 일부는 다른 절연막들(120)보다 두껍게 형성될 수도 있다. 이러한 절연막들(120)은 실리콘 산화물을 포함할 수 있다.
일 실시예에 따르면, 제 1 및 제 2 선택 구조체들(SS1, SS2)이 서로 나란히 연장되되, 제 1 및 제 2 선택 구조체들(SS1, SS2) 각각은 적층 구조체(100) 상에 수직적으로 적층된 복수 개의 선택 도전 패턴들(110S)을 포함한다. 여기서, 제 1 선택 구조체(SS1)의 선택 도전 패턴들(110S)은 도 3 및 도 4에 도시된 제 1 스트링 선택 라인(SSL1)을 구성할 수 있으며, 제 2 선택 구조체(SS2)의 선택 도전 패턴들(110S)은 도 3 및 도 4에 도시된 제 2 스트링 선택 라인(SSL2)을 구성할 수 있다. 다시 말해, 선택 도전 패턴들(110S)은 일 방향으로 연장될 수 있으며, 기판(10)으로부터 동일한 거리에 위치하는 선택 도전 패턴들(110S)은 수평적으로 서로 이격되어 전기적으로 분리될 수 있다. 그리고, 기판(10)으로부터 서로 다른 높이에 배치되는 선택 도전 패턴들(110S)은 공통으로 연결될 수 있다. 선택 도전 패턴들(110S)은 절연막들(120)을 개재하여 적층 구조체(100) 상에 적층될 수 있다. 일 실시예에 따르면, 선택 도전 패턴들(110S)의 두께는 셀 도전 패턴들(110)의 두께와 실질적으로 동일할 수 있으며, 선택 도전 패턴들(110S) 사이의 수직적 간격은 셀 도전 패턴들(110)의 두께와 동일하거나 작을 수 있다.
일 실시예에 따르면, 제 1 채널 구조체들(VS1)이 제 1 선택 구조체(SS1) 및 적층 구조체(100)를 관통할 수 있으며, 제 2 채널 구조체들(VS2)이 제 2 선택 구조체(SS2) 및 적층 구조체(100)를 관통할 수 있다. 일 실시예에 따르면, 제 1 및 제 2 채널 구조체들(VS1, VS2)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수 있다. 이와 달리, 제 1 및 제 2 채널 구조체들(VS1, VS2)는 평면적 관점에서 일 방향으로 배열될 수 있다.
일 실시예에 따르면, 제 1 및 제 2 채널 구조체들(VS1, VS2) 각각은 반도체 물질로 이루어질 수 있으며, 기판(10)과 연결되는 제 1 반도체 패턴(SP1) 및 제 1 반도체 패턴(SP1)과 데이터 저장막(DS) 사이에 개재되는 제 2 반도체 패턴(SP2)를 포함할 수 있다. 제 1 반도체 패턴(SP1)는 원 기둥(pillar) 형태일 수 있으며, 이와 달리, 제 1 반도체 패턴(SP1)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제 1 반도체 패턴(SP1)의 하단은 닫힌 상태(closed state)일 수 있으며, 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(130)에 의해 채워질 수 있다. 나아가, 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)은 다결정 상태 또는 단결정 상태일 수 있다.
이에 더하여, 제 1 및 제 2 채널 구조체들(VS1, VS2) 각각은 그 상단에 도전 패드(PAD)를 포함할 수 있다. 도전 패드(PAD)는 제 1 및 제 2 채널 구조체들(VS1, VS2)과 비트 라인(BL)을 전기적으로 연결시킬 수 있다. 도전 패드(PAD)는 기판(10)과 반대의 도전형을 가질 수 있으며, 예를 들어, 도전 패드(PAD)는 제 1 및 제 2 채널 구조체들(VS1, VS2) 각각의 상단에 n형 불순물이 도핑된 불순물 영역일 수 있다. 이와 달리, 도전 패드(PAD)는 도전 물질로 이루어질 수도 있다. 실시예들에 따르면, 도전 패드(PAD)의 하부면은 최상층의 선택 도전 패턴들(110S)의 상부면들보다 아래에 위치할 수 있다. 이에 대해, 도 8 내지 도 11을 참조하여 보다 상세히 설명하기로 한다.
나아가, 비트 라인들(BL)은 제 1 및 제 2 선택 구조체들(SS1, SS2)을 가로질러 배치될 수 있으며, 제 1 및 제 2 선택 구조체들(SS1, SS2) 상에서 2차원적으로 배열될 수 있다. 비트 라인들(BL)은 도전 패드(PAD)를 통해 제 1 및 제 2 채널 구조체들(VS1, VS2)과 전기적으로 연결될 수 있다. 또한, 공통 소오스 불순물 영역(11)이 적층 구조체들(100) 사이의 기판(10) 내에서, 적층 기판(10)과 반대의 도전형을 가질 수 있다.
또한, 셀 도전 패턴들(110)과 제 1 및 제 2 채널 구조체들(VS1, VS2) 사이에 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 하나를 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 제 1 및 제 2 채널 구조체들(VS1, VS2)와 셀 도전 패턴들(110) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)을 관통하는 수직 절연막(VP)과, 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)과 수직 절연막(VP) 사이에서 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)의 상부면들 및 하부면들로 연장되는 수평 절연막(HP)을 포함할 수 있다. 나아가, 수직 절연막(VP)은 제 1 및 제 2 선택 구조체들(SS1, SS2)과 제 1 및 제 2 채널 구조체들(VS1, VS2) 사이로 연장될 수 있다. 그리고, 수평 절연막(HP)은 수직 절연막과 선택 도전 패턴들(110S) 사이에서 선택 도전 패턴들(110S)의 상부면들 및 하부면들로 연장될 수 있다.
수평적으로 인접하는 적층 구조체들(100) 사이와 제 1 및 제 2 선택 구조체들(S1, SS2) 사이에 매립 절연막(150)이 채워질 수 있다. 매립 절연막(150)은 절연 물질로 이루어지며, 공통 소오스 불순물 영역(11)을 덮을 수 있다. 또한, 적층 구조체들(100) 상부에 적층 구조체들(100)을 가로지르는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 도전 패드(PAD)와 접속될 수 있다.
이러한 구조에서, 하나의 채널 구조체(VS1 또는 VS2), 적층 구조체(100) 및 하나의 선택 구조체(SS1 또는 SS2)는 하나의 셀 스트링(도 2의 CSTR 참조)을 구성할 수 있다. 그리고, 채널 구조체들(VS1, VS2)은, 하부 도전 패턴들(110G), 셀 도전 패턴들(110) 및 선택 도전 패턴들(110S)과 함께, 채널 구조체들(VS1, VS2)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 채널 구조체들(VS1, VS2)은, 하부 도전 패턴들(110G), 셀 도전 패턴들(110) 및 선택 도전 패턴들(110S)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
기판(10)으로부터 실질적으로 동일한 거리에 배치되는 복수의 셀 도전 패턴들(110)은 도 2 내지 도 4에 도시된 메모리 셀들(MC)의 게이트 전극들을 구성할 수 있으며, 공통으로 서로 연결되어 등전위 상태에 있을 수 있다. 그리고, 기판(10)으로부터 실질적으로 동일한 거리에 배치되는 복수의 하부 도전 패턴들(110G)은 도 2 내지 도 4에 도시된 접지 선택 트랜지스터들(GST)의 게이트 전극들을 구성할 수 있다. 또한, 기판(10)으로부터 실질적으로 동일한 거리에 배치되는 선택 도전 패턴들(110S)은 도 2 내지 도 4에 도시된 스트링 선택 트랜지스터들(SST)의 게이트 전극들을 구성할 수 있다. 그리고, 제 1 선택 구조체(SS1)의 선택 도전 패턴들(110S)은 제 1 스트링 선택 라인(도 3의 SSL1 참조)에 공통으로 연결되고, 제 2 선택 구조체(SS2)의 선택 도전 패턴들(110S)은 제 2 스트링 선택 라인(도 3의 SSL2 참조)에 공통으로 연결될 수 있다.
실시예들에 따르면, 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)과 선택 도전 패턴들(110S)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 채널 구조체들(VS1, VS2)에 반전 영역들(inversion regions)이 형성될 수 있다. 여기서, 반전 영역의 최대 거리(또는 폭)는 반전영역을 생성시키는 하부 도전 패턴들(110G), 셀 도전 패턴들(110) 또는 선택 도전 패턴들(110S)의 두께보다 클 수 있다. 이에 따라, 채널 구조체들(VS1, VS2)에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소오스 라인(CSL)으로부터 선택된 비트 라인(BL)을 전기적으로 연결하는 전류 통로를 형성할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 7을 참조하면, 일 방향으로 나란히 연장되는 복수의 적층 구조체들(100)과, 적층 구조체들(100) 각각을 관통하는 복수의 채널 구조체들(VS)이 반도체 기판(10) 상에 배치된다.
이 실시예에 따르면, 채널 구조체들(VS) 각각은 적층 구조체(100)의 하부 부분을 관통하여 반도체 기판(10)과 접속되는 하부 채널 구조체(LVS) 및 적층 구조체(100)의 상부 부분을 관통하여 하부 채널 구조체(LVS)과 연결되는 상부 채널 구조체(UVS)를 포함한다.
일 실시예에 따르면, 상부 채널 구조체(UVS)는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 상부 채널 구조체(UVS)의 하단은 닫힌 상태(closed state)일 수 있다. 그리고, 상부 채널 구조체(UVS)의 내부는 매립 절연 패턴에 의해 채워질 수 있다. 그리고, 상부 채널 구조체(UVS)의 바닥면은 하부 채널 구조체(LVS)의 상부면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 채널 구조체(UVS)는 하부 채널 구조체(LVS)에 삽입된 구조를 가질 수 있다. 상부 채널 구조체(UVS)는 반도체 물질로 이루어질 수 있다. 예를 들어, 상부 채널 구조체(UVS)는 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상부 채널 구조체(UVS)는 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 상부 채널 구조체(UVS)는 그것의 상단에 도전 패드를 가질 수 있다. 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
보다 상세하게, 상부 채널 구조체(UVS)는 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 채널 구조체(LVS)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴으로 채워질 수 있다. 또한, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 하부 채널 구조체(LVS)의 상부면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 하부 채널 구조체(LVS)을 전기적으로 연결할 수 있다. 제 2 반도체 패턴(SP2)은 적층 구조체(100)의 내측벽을 덮을 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제 2 반도체 패턴(SP2)은 하부 채널 구조체(LVS)과 접촉하지 않고 이격될 수 있다. 나아가, 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)은 다결정 상태 또는 단결정 상태일 수 있다.
일 실시예에 따르면, 하부 채널 구조체(LVS)은, 도 3을 참조하여 설명된 접지 선택 트랜지스터들(GST)의 채널 영역으로 이용될 수 있다. 하부 채널 구조체(LVS)는 기판(10)과 동일한 도전형의 반도체 물질로 이루어질 수 있다. 일 실시예에 따르면, 하부 채널 구조체(LVS)은 반도체 물질로 이루어진 기판(10)을 씨드로 이용하는 에피택시얼(epitaxial) 기술 또는 레이저 결정화 기술들 중의 하나를 이용하여 형성된 에피택시얼 패턴일 수 있다. 이 경우 하부 채널 구조체(LVS)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 다른 실시예에 따르면, 하부 채널 구조체(LVS)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수 있다. 일 실시예에 따르면, 하부 채널 구조체(LVS)에 인접한 절연막(120)은 하부 채널 구조체(LVS)의 일측벽과 직접 접촉될 수 있다.
일 실시예에서, 하부 채널 구조체(LVS)은, 하부의 도전 패턴들(110G)을 관통하는 필라 형태를 가질 수 있다. 즉, 하부 채널 구조체(LVS)은 기판(10)과 직접 접촉할 수 있으며, 하부 채널 구조체(LVS)의 바닥면은 최하층 도전 패턴(110G)의 하부면보다 아래에 위치할 수 있다. 그리고, 하부 채널 구조체(LVS)의 상부면은 하부 도전 패턴들(110G)의 상부면보다 위에 위치할 수 있다.
이 실시예들에서, 데이터 저장막(DS)은 상부 채널 구조체(UVS)와 적층 구조체(100) 및 선택 구조체들(SS1, SS2) 사이에 개재된 수직 절연막(VP)과, 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)과 수직 절연막(VP) 사이에서 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)의 상부면들 및 하부면들로 연장되는 수평 절연막(HP)을 포함할 수 있다. 그리고, 수평 절연막(HP)은 수직 절연막과 선택 도전 패턴들(110S) 사이에서 선택 도전 패턴들(110S)의 상부면들 및 하부면들로 연장될 수 있다.
도 8 및 도 9는 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 워드 라인 방향에서 자른 단면을 나타낸다.
도 8 및 도 9를 참조하면, 기판(10)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR) 둘레에 배치된 콘택 영역(CTR)을 포함할 수 있다.
도 5 및 도 6을 참조하여 설명한 바와 같이, 기판(10) 상에 적층 구조체들(100)이 배치될 수 있으며, 적층 구조체들(100) 상에 선택 구조체(SS1)가 배치될 수 있다. 적층 구조체들(100) 및 선택 구조체(SS1)는 셀 어레이 영역(CAR)에서 콘택 영역(CTR)으로 연장될 수 있다. 또한, 복수의 채널 구조체들(VS)은 셀 어레이 영역(CAR)에서 적층 구조체들(100) 및 선택 구조체들(SS1) 각각을 관통할 수 있다.
적층 구조체들(100)은 하부 도전 패턴들(110G) 및 셀 도전 패턴들(110)과 주변 회로들 간의 전기적 연결을 위해, 콘택 영역(CTR)에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 콘택 영역(CTR)에서 적층 구조체(100)의 수직적 높이가 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 적층 구조체들(100)은 콘택 영역(CTR)에서 경사진 프로파일(sloped profile)을 가질 수 있다.
선택 구조체(SS1)는 콘택 영역(CTR)에서 계단식 구조(stepwise structure)를 가지면서 적층 구조체(100) 상에 배치될 수 있다. 선택 구조체(SS1)는 적층 구조체들(100)과 함께 콘택 영역(CTR)에서 경사진 프로파일(sloped profile)을 가질 수 있다.
평탄화된 상부면을 갖는 매립 절연막(150)이 적층 구조체들(100) 및 선택 구조체들(SS1)의 단부들을 덮도록 기판(10) 상에 배치될 수 있다. 또한, 매립 절연막(150) 상에 캡핑 절연막(170)이 배치될 수 있다.
캡핑 절연막(170) 상에 선택 구조체들(SS1)을 가로지르는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 채널 구조체들(VS)과 전기적으로 연결될 수 있다.
나아가, 실시예들에 따르면, 콘택 영역(CTR)에 메모리 셀 어레이와 주변 회로를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 일 실시예에 따르면, 배선 구조체는 콘택 영역(CTR)에서 매립 절연막(150)을 관통하여 셀 도전 패턴들(110) 및 선택 도전 패턴들(110S)의 끝단들에 접속되는 콘택 플러그들(PLG)과, 매립 절연막(150) 상에서 콘택 패턴들(CTP)을 통해 콘택 플러그들(PLG)에 접속되는 스트링 선택 라인(SSL1), 워드 라인들(WL0-WL3) 및 접지 선택 라인(GSL)을 포함한다. 콘택 플러그들(PLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 콘택 플러그들(PLG)의 상부면들은 채널 구조체들(VS)의 상부면들과 공면을 이룰 수 있다.
도 8에 도시된 실시예에 따르면, 스트링 선택 라인(SSL1)은 콘택 패턴들(CTP) 및 콘택 플러그들(PLG)을 통해, 수직적으로 적층된 선택 도전 패턴들(110S)에 공통으로 전기적 연결될 수 있다.
도 9에 도시된 실시예에 따르면, 캡핑 절연막(170) 상에 더미 스트링 선택 라인(DSSL), 스트링 선택 라인(SSL1), 워드 라인들(WL0-WL3) 및 접지 선택 라인(GSL)이 배치될 수 있다. 더미 스트링 선택 라인(DSSL)은 콘택 패턴들(CTP) 및 콘택 플러그들(PLG)을 통해 최상층의 선택 도전 패턴(110S)과 전기적으로 연결될 수 있다. 그리고, 더미 스트링 선택 라인(DSSL)은 수평적으로 인접한 제 1 및 제 2 선택 구조체들(도 5의 SS1, SS2 참조)의 최상층 선택 도전 패턴들(110S)에 공통으로 연결될 수 있다. 스트링 선택 라인(SSL1)은 최상층의 선택 도전 패턴(110S)과 도전 패턴(110) 사이에 배치된 하부의 선택 도전 패턴들(110S)에 공통으로 전기적 연결될 수 있다.
도 10 내지 도 13은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 도면들로서, 도 6의 A 부분을 나타낸다.
도 10 내지 도 13에 도시된 실시예들에 따르면, 채널 구조체(VS)가 수직적으로 적층된 복수 개의 선택 도전 패턴들(110S)을 관통할 수 있다. 채널 구조체(VS) 상단에 비트 라인(BL)과 채널 구조체(VS)를 전기적으로 연결하는 도전 패드(PAD)가 배치된다.
실시예들에 따르면, 도전 패드(PAD)의 상부면은 최상층의 선택 도전 패턴(110S)의 상부면보다 위에 위치할 수 있으며, 도전 패드(PAD)의 높이(H)는 최상층의 선택 도전 패턴(110S)의 두께(T)보다 클 수 있다. 그리고, 도전 패드(PAD)의 하부면은 최상층의 선택 도전 패턴(110S)의 상부면보다 아래에 위치할 수 있다. 또한, 도전 패드(PAD)의 하부면은 수직적으로 인접하는 선택 도전 패턴들(110S)의 상부면들 사이에 위치할 수 있다. 나아가, 도 10에 도시된 실시예에 따르면, 도전 패드(PAD)의 하부면은 최상층의 선택 도전 패턴(110S)의 상부면과 하부면 사이에 위치할 수 있다. 이와 달리, 도 11에 도시된 실시예에 따르면, 도전 패드(PAD)의 하부면은 최상층의 선택 도전 패턴(110S)의 하부면보다 아래에 위치할 수 있다.
도 12 및 도 13에 도시된 실시예에 따르면, 채널 구조체(VS)는 선택 도전 패턴들(110S)과 인접한 채널 불순물 영역(CHR)을 포함할 수 있다. 일 실시예에서, 채널 구조체(VS)는 불순물이 언도우프된 폴리실리콘막(즉, 진성 반도체(intrinsic semiconductor))을 포함할 수 있으며, 도전 패드(PAD)는 제 1 도전형의 불순물이 도우프된 폴리실리콘막을 포함할 수 있다. 그리고, 채널 불순물 영역(CHR)은 제 2 도전형을 가질 수 있다. 채널 불순물 영역(CHR)은 선택 도전 패턴들(110S)과 인접한 채널 구조체(VS)에 제 2 도전형의 불순물을 이온 주입하여 형성될 수 있다. 일 실시예에서, 채널 불순물 영역(CHR)은 p형 불순물들을 포함할 수 있다. 스트링 선택 트랜지스터의 문턱 전압은 채널 불순물 영역(CHR) 내 제 2 도전형의 불순물 농도에 따라 제어될 수 있다.
나아가, 채널 불순물 영역(CHR)은 도전 패드(PAD)의 하부면과 이격될 수 있다. 구체적으로, 채널 불순물 영역(CHR)의 상부면은 도 12 및 도 13에 도시된 바와 같이, 최상층 선택 도전 패턴(110S)의 하부면보다 아래에 위치할 수 있다. 또한, 채널 불순물 영역(CHR)의 상부면은 도 13에 도시된 바와 같이, 최상층의 선택 도전 패턴(110S)의 하부면과 이에 인접하는 선택 도전 패턴(110S)의 상부면 사이에 위치할 수도 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다. 도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 채널 불순물 영역의 불순물 농도 분포를 나타내는 그래프이다.
도 14를 참조하면, 도전 패턴(110) 상에 적층된 선택 구조체는 최상층의 제 1 선택 도전 패턴(110Sc)과 상기 제 1 선택 도전 패턴(110Sc)과 셀 도전 패턴(110) 사이의 적어도 2개 이상의 제 2 선택 도전 패턴들(110Sa, 110Sb)을 포함할 수 있다.
채널 구조체(VS)는 제 2 선택 도전 패턴들(110Sa, 110Sb)과 인접한 채널 불순물 영역(CHR)을 포함할 수 있다. 여기서, 도전 패드(PAD)는 제 1 도전형을 가질 수 있으며, 채널 불순물 영역(CHR)은 제 2 도전형을 가질 수 있다. 예를 들어, 도전 패드(PAD)는 n형 불순물들을 포함하고, 채널 불순물 영역(CHR)은 p형 불순물들을 포함할 수 있다. 도 16을 참조하면, 채널 불순물 영역(CHR)에서 불순물 농도는 제 2 선택 도전 패턴들(110Sa, 110Sb) 사이에서 최고점을 가질 수 있다. 그리고, 채널 불순물 영역(CHR)은 도전 패드(PAD)의 하부면과 이격될 수 있다. 나아가, 채널 구조체(VS)는 도전 패드(PAD)와 채널 불순물 영역(CHR) 사이에 오프셋 영역(OSR)을 포함할 수 있다.
일 실시예에 따르면, 도전 패드(PAD)는 n형 불순물이 도핑된 폴리실리콘막일 수 있으며, 도전 패드(PAD)가 제 1 선택 도전 패턴(110Sc)의 일부분과 인접하므로, 제 1 선택 도전 패턴(110Sc)을 게이트 전극으로 사용하는 모오스 전계 효과 트랜지스터의 문턱 전압은 제 2 선택 도전 패턴들(110Sa, 110Sb)을 게이트 전극으로 사용하는 모오스 전계 효과 트랜지스터의 문턱 전압보다 작을 수 있다.
도 14에 도시된 실시예에 따르면, 제 1 선택 도전 패턴(110Sc) 및 제 2 선택 도전 패턴들(110Sa, 110Sb)은 스트링 선택 라인(SSL)에 공통으로 연결될 수 있다. 이러한 3차원 메모리 장치의 동작시, 워드 라인들(WL)에 패스 전압(VPASS)이 인가될 수 있으며, 스트링 선택 라인들(SSL)에 패스 전압(VPASS) 큰 전원 전원(Vcc)이 인가될 수 있다. 여기서, 패스 전압(VPASS)은 채널 구조체(VS)에 반전층을 형성할 수 있는 문턱 전압보다 클 수 있다. 이러한 조건에서, 스트링 선택 라인(SSL)에 인가되는 전원 전원(Vcc)에 의해 제 2 선택 도전 패턴들(110Sb, 110Sc)과 인접한 채널 구조체(VS)에 반전층이 형성될 수 있다. 그리고, 반전층은 제 1 선택 도전 패턴(110Sc)과 제 2 선택 도전 패턴(110Sb) 인가되는 전압으로부터의 기생 전계(Fringe Electrical Field)에 의해 채널 구조체(VS)의 오프셋 영역(OSR)으로 연장될 수 있다. 채널 구조체(VS)의 오프셋 영역(OSR)에 형성된 반전층은 스트링 선택 트랜지스터의 소오스/드레인으로 이용될 수 있다. 즉, 실시예들에 따르면, 제 1 선택 도전 패턴(110Sc)과 제 2 선택 도전 패턴(110Sb)에 인가되는 전압에 의해 오프셋 영역(OSR)에 기생 전계가 제공되므로, 스트링 선택 트랜지스터의 소오스/드레인 영역에서의 저항을 줄일 수 있다. 또한, 실시예들에 따르면, 도전 패드(PAD)와 최상층의 제 1 선택 도전 패턴(110Sc) 간의 거리가 증가하여, 스트링 선택 트랜지스터의 문턱 전압 산포가 증가하는 것을 방지할 수 있다.
도 15에 도시된 실시예에 따르면, 제 1 선택 도전 패턴(110Sc)은 더미 스트링 선택 라인(DSSL)과 연결될 수 있으며, 제 2 선택 도전 패턴들(110Sㅁ, 110Sb)은 스트링 선택 라인(SSL)에 공통으로 연결될 수 있다. 이러한 3차원 메모리 장치의 동작시, 워드 라인들(WL) 및 더미 스트링 선택 라인(DSSL)에 패스 전압(VPASS)이 인가될 수 있으며, 스트링 선택 라인들(SSL)에 패스 전압(VPASS) 큰 전원 전원(Vcc)이 인가될 수 있다. 스트링 선택 라인(SSL)에 인가되는 전원 전원(Vcc)에 의해 제 2 선택 도전 패턴들(110Sb, 110Sc)과 인접한 채널 구조체(VS)가 반전되어 반전층이 형성될 수 있다. 그리고, 반전층은 제 1 선택 도전 패턴(110Sc)과 제 2 선택 도전 패턴(110Sb)에 인가되는 전압으로부터의 기생 전계(Fringe Electrical Field)에 의해 채널 구조체(VS)의 오프셋 영역(OSR)으로 연장될 수 있다. 즉, 이 실시예에서, 제 1 선택 도전 패턴(110Sc)에 패스 전압(VPASS)을 인가함으로써, 도전 패드(PAD)와 제 2 선택 도전 패턴(110Sb) 사이의 채널 구조체(VS)에 제공되는 전계가 약화되는 것을 방지할 수 있다.
도 17 내지 도 24는 본 발명의 실시예들에 따른 데이터 저장막의 구조와 관련된 본 발명의 실시예들을 설명하기 위한 사시도들이다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 플래시 메모리일 수 있으며, 이러한 경우, 3차원 반도체 메모리 장치는 전술한 반도체 패턴과 도전 패턴 사이에 터널 절연막(TIL), 전하 저장막(CL) 및 제 1 블록킹 절연막(BIL1)을 포함하는 데이터 저장막을 포함할 수 있다. 또한, 데이터 저장막은 전술한 실시예들에서 수직 절연막 또는 수평 절연막의 일부 또는 전체를 구성할 수 있다. 일부 실시예들에 따르면, 데이터 저장막은 제 1 블록킹 절연막(BIL1)과 도전 패턴(110) 사이에 배치되는 제 2 블록킹 절연막(BIL2)을 더 포함할 수 있다. 이에 더하여, 데이터 저장막은 전하저장막(CL)과 제 1 블록킹 절연막(BIL1) 사이에 개재되는 캐핑막(CPL)을 더 포함할 수 있다. 데이터 저장막을 구성하는 막들은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다.
도 17 내지 도 24에 도시된 것처럼, 수직 절연막(VP)는 터널 절연막(TIL)을 적어도 포함하고, 수평 절연막(HP)은 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2) 중의 적어도 하나를 포함한다. 이때, 일부 실시예들에 따르면, 도 17, 도 18, 도 20, 도 22, 도 23 및 도 24에 도시된 것처럼, 수직 절연막(VP)이 전하 저장막(CL)을 포함할 수 있다. 또한, 다른 실시예들에 따르면, 도 19 및 도 21에 도시된 것처럼, 수평 절연막(HP)가 전하 저장막(CL)을 포함할 수 있다.
수직 절연막(VP)이 전하 저장막(CL)을 포함하는 경우, 도 17, 도 22, 도 23 및 도 24에 도시된 것처럼, 수직 절연막(VP)는 캐핑막(CPL)을 더 포함할 수 있다. 하지만, 도 20 및 20에 도시된 것처럼, 수직 절연막(VP)와 수평 절연막(HP)은, 캐핑막(CPL)없이, 직접 접촉할 수도 있다.
한편, 캐핑막(CPL)의 측벽 두께는 불균일할 수 있다. 이 경우, 도 22에 도시된 것처럼, 캐핑막(CPL)의 두께는 수평 절연막(HP)에 인접하는 영역(a)(또는 채널 영역)에서보다 수평 절연막들(HP) 사이의 영역(b)(또는 수직 인접 영역)에서 더 두꺼울 수 있다. 또는, 도 23에 도시된 것처럼, 캐핑막(CPL)은 수직 인접 영역(b)에 국소적으로 잔존하고, 수평 절연막(HP)은 채널 영역(a)에서는 전하저장막(CL)의 측벽에 직접 접촉할 수 있다. 하지만, 도 17 및 도 24에 예시적으로 도시된 것처럼, 캐핑막(CPL)의 측벽 두께는 실질적으로 균일할 수도 있다.
본 발명의 일부 실시예들에 따르면, 도 20, 도 21 및 도 24에 도시된 것처럼, 수평 절연막(HP)은 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2)을 모두 포함할 수 있다.
한편, 물질의 종류 및 형성 방법에 있어서, 전하 저장막(CL)은 트랩 사이트들이 풍부한 절연막들(120) 및 나노 입자들을 포함하는 절연막들(120) 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 전하저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 전하저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
터널 절연막(TIL)은 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 이에 더하여, 터널 절연막(TIL)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)은 서로 다른 물질로 형성될 수 있으며, 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2) 중의 하나는 터널 절연막(TIL)보다 작고 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 또한, 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 질소 및 산소 중의 하나를 포함하는 분위기에서 어닐링 공정을 포함할 수 있다. 일 실시예에 따르면, 제 1 블록킹 절연막(BIL1)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막(BIL2)은 제 1 블록킹 절연막(BIL1)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 제 2 블록킹 절연막(BIL2)은 고유전막들 중의 하나이고, 제 1 블록킹 절연막(BIL1)은 제 2 블록킹 절연막(BIL2)보다 작은 유전 상수를 갖는 물질일 수 있다. 변형된 실시예에 따르면, 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)에 더하여, 전하저장막(CL)과 도전 패턴(110) 사이에 개재되는 적어도 하나의 추가적인 블록킹 절연막(미도시)이 더 형성될 수 있다.
캐핑막(CPL)은 전하저장막(CL)에 대해 식각 선택성을 제공할 수 있는 물질일 수 있다. 예를 들면, 전하저장막(CL)이 실리콘 질화막인 경우, 캐핑막(CPL)은 실리콘 산화막일 수 있다. 한편, 도 17, 도 22, 도 23 및 도 24에 도시된 것처럼, 캐핑막(CPL)이 도전 패턴(110)과 전하저장막(CL) 사이에 잔존하는 경우, 캐핑막(CPL)은 전하저장막(CL)에 저장되는 전하의 누출(예를 들면, 백-터널링; back-tunneling)을 방지하는데 기여할 수 있는 물질로 형성될 수 있다. 예를 들면, 캐핑막(CPL)은 실리콘 산화막 및 고유전막들 중의 한가지일 수 있다.
도 25는 본 발명의 실시예들의 제조 방법에 따라 제조된 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1210)가 장착된다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

Claims (10)

  1. 기판 상에 수직적으로 적층된 복수 개의 도전 패턴들을 포함하는 적층 구조체;
    상기 적층 구조체 상에 차례로 적층된 제 1, 제 2, 및 제 3 선택 도전 패턴들을 포함하는 선택 구조체;
    상기 선택 구조체 및 상기 적층 구조체를 관통하여 상기 기판에 접속되는 채널 구조체;
    상기 선택 구조체를 가로지르는 상부 배선; 및
    상기 채널 구조체의 상단에 배치되어, 상기 상부 배선과 상기 채널 구조체를 전기적으로 연결하는 도전 패드를 포함하되,
    상기 도전 패드의 하부면은 상기 제 3 선택 도전 패턴의 상부면과 하부면 사이에 위치하고,
    상기 도전 패드는 제 1 도전형의 불순물을 포함하고,
    상기 채널 구조체는 상기 제 1 및 제 2 선택 도전 패턴들과 인접하게 위치하고 상기 제 1 도전형과 다른 제 2 도전형의 불순물들을 갖는 채널 불순물 영역을 포함하되,
    상기 채널 불순물 영역은 상기 도전 패드의 상기 하부면과 이격되는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1, 제 2, 및 제 3 선택 도전 패턴들은 동일한 두께를 갖는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 선택 도전 패턴들은 스트링 선택 라인에 공통으로 연결되고,
    상기 제 3 선택 도전 패턴은 더미 스트링 선택 라인에 연결되는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 적층 구조체 및 상기 선택 구조체는 제 1 방향으로 나란히 연장되되,
    상기 제 1, 제 2 , 제 3 선택 도전 패턴들은 제 1 방향으로 서로 다른 길이를 갖는
    3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 도전 패드의 높이는 최상층의 상기 선택 도전 패턴의 두께보다 큰 3차원 반도체 메모리 장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1, 제 2, 및 제 3 선택 도전 패턴들은 전기적으로 공통 연결되는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 선택 도전 패턴들은 전기적으로 공통 연결되고,
    상기 제 3 선택 도전 패턴들은 상기 제 1 및 제 2 선택 도전 패턴들과 전기적으로 분리되는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 채널 구조체와 상기 적층 구조체 사이에서 상기 채널 구조체와 상기 선택 구조체 사이로 수직적으로 연장되는 수직 절연막; 및
    상기 수직 절연막과 상기 채널 구조체 사이에서 상기 선택 도전 패턴들의 상부면들 및 하부면들로 연장되고, 상기 수직 절연막과 상기 채널 구조체 사이에서 상기 도전 패턴들의 상부면들 및 하부면들로 연장되는 수평 절연막을 더 포함하되,
    상기 수직 절연막은 상기 채널 구조체와 상기 선택 구조체 사이에서 상기 도전 패드의 측벽으로 연장되는 3차원 반도체 메모리 장치.
  10. 기판;
    상기 기판 상의 수직 채널;
    상기 수직 채널 상에 형성되며 제 1 도전형의 불순물들을 포함하는 도전 패드;
    상기 도전 패드 상에 형성되며 상기 도전 패드와 전기적으로 연결되는 비트 라인;
    상기 수직 채널과 인접하며 상기 기판 상에 수직적으로 형성된 복수의 워드 라인들; 및
    상기 복수의 워드 라인들 상에 수직적으로 적층된 제 1, 제 2, 및 제 3 선택 도전 패턴들을 포함하되,
    상기 수직 채널은 채널 불순물 영역 및 오프셋 영역을 포함하고,
    상기 오프셋 영역은 상기 도전 패드와 상기 채널 불순물 영역 사이에 개재되고,
    상기 채널 불순물 영역은 상기 제 1 도전형과 다른 제 2 도전형의 불순물을 갖되,
    상기 채널 불순물 영역은 상기 제 1 및 제 2 선택 도전 패턴들과 인접하고,
    상기 채널 불순물 영역은 상기 제 1 및 제 2 선택 도전 패턴들 사이에서 최대 불순물 농도를 갖는 3차원 반도체 메모리 장치.
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