KR101825672B1 - 비휘발성 메모리 장치 - Google Patents

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KR101825672B1
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Abstract

비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 비트 라인, 워드 라인들 및 선택 라인들을 공유하는 복수의 셀 스트링들을 포함하며, 셀 스트링들 각각은, 직렬 연결된 복수의 메모리 셀들, 메모리 셀들과 비트 라인 간의 연결을 제어하는 스트링 선택 소자를 포함한다. 여기서, 스트링 선택 소자는, 제 1 문턱 전압을 갖는 제 1 스트링 선택 트랜지스터, 및 제 1 선택 트랜지스터와 직렬 연결되며, 제 1 문턱 전압과 다른 제 2 문턱 전압을 갖는 제 2 스트링 선택 트랜지스터를 포함하되, 제 1 및 제 2 스트링 선택 트랜지스터 중 적어도 어느 하나는 직렬 연결된 복수의 전계 효과 트랜지스터들로 구성된다.

Description

비휘발성 메모리 장치{Nonvolatile memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 신뢰성이 보다 향상된 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 반도체 메모리 장치(nonvolatile memory device)로 구분될 수 있다.
비휘발성 메모리 장치들 중 하나인 플래시 메모리 장치는 노아형(NOR type)과 낸드형(NAND type)으로 구분될 수 있다. 노아형은 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 큰 셀 면적을 갖고, 낸드형은 복수 개의 메모리 셀들을 하나의 스트링으로 묶어 일체로 제어할 수 있어 고집적화에 유리하다.
본원 발명이 해결하고자 하는 과제는 신뢰성을 보다 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 비트 라인, 워드 라인들 및 선택 라인들을 공유하는 복수의 셀 스트링들을 포함하며, 셀 스트링들 각각은, 직렬 연결된 복수의 메모리 셀들, 메모리 셀들과 비트 라인 간의 연결을 제어하는 스트링 선택 소자를 포함한다. 여기서, 스트링 선택 소자는, 제 1 문턱 전압을 갖는 제 1 스트링 선택 트랜지스터, 및 제 1 선택 트랜지스터와 직렬 연결되며, 제 1 문턱 전압과 다른 제 2 문턱 전압을 갖는 제 2 스트링 선택 트랜지스터를 포함하되, 제 1 및 제 2 스트링 선택 트랜지스터 중 적어도 어느 하나는 직렬 연결된 복수의 전계 효과 트랜지스터들로 구성된다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 비트 라인, 워드 라인들 및 제 1 및 제 2 선택 라인들을 공유하는 제 1 및 제 2 셀 스트링들을 포함하되, 워드 라인들 및 제 1 및 제 2 선택 라인들은 반도체층 상에 배치되되, 반도체층은 제 1 셀 스트링의 제 1 스트링 선택 라인 아래와, 제 2 셀 스트링의 제 2 스트링 선택 라인 아래에 각각 형성된 채널 불순물 영역을 포함하며, 제 1 및 제 2 선택 라인들 중 적어도 어느 하나는 워드 라인과 동일한 선폭을 갖는 복수 개의 게이트 라인들로 구성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 복수 개의 셀 스트링들이 하나의 비트 라인을 공유하므로, 집적도를 향상시킬 수 있다. 그리고, 셀 스트링들 각각은 문턱 전압이 서로 다른 스트링 선택 트랜지스터들을 구비함으로써, 선택된 비트 라인이 복수의 셀 스트링들 중 어느 하나에 선택적으로 연결될 수 있다.
이에 더하여, 스트링 선택 트랜지스터들 각각은 게이트 전극이 공통 연결된 복수의 전계 효과 트랜지스터들로 구성될 수 있다. 이에 따라 스트링 선택 트랜지스터의 유효 채널 길이가 증가될 수 있다. 따라서, 전계 효과 트랜지스터의 단채널 효과(short channel effects)에 의한 누설 전류를 억제할 수 있어, 비휘발성 메모리 장치의 신뢰성을 보다 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 2의 Ⅰ-Ⅰ' 선을 따라 자른 단면이다.
도 4는 제 1 실시예의 변형례를 나타내는 단면도로서, 도 2의 Ⅱ-Ⅱ' 선을 따른 자른 단면이다.
도 5는 제 1 실시예의 다른 변형례를 나타내는 회로도이다.
도 6은 제 1 실시예의 다른 변형례를 나타내는 단면도이다.
도 7는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 8은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 9는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 10은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 11은 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 12는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면들이다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 18은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 복수의 비트 라인들(BL0, BL1) 및 공통 소오스 라인(CSL)을 포함하며, 공통 소오스 라인(CSL)과 비트 라인들(BL0, BL1) 사이에 병렬로 연결된 복수의 셀 스트링들(STR1, STR2)을 포함할 수 있다.
일 실시예에 따르면, 비트 라인들(BL0, BL1) 각각에 복수의 셀 스트링들(STR1, STR2)이 공통으로 연결될 수 있다. 또한, 셀 스트링들(STR1, STR2)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 하나의 비트 라인(BL0 또는 BL1)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(STR0, STR1)이 배치될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 하나의 비트 라인(BL0 또는 BL1)에 제 1 및 제 2 셀 스트링들(STR1, STR2)이 병렬로 연결될 수 있다.
이에 더하여, 하나의 비트 라인(BL0 또는 BL1)을 공유하는 복수의 셀 스트링들(STR1, STR2)은 스트링 선택 라인들(SSL0, SSL1)을 공유할 수 있다. 즉, 스트링 선택 라인들(SSL0, SSL1)을 통해 복수의 셀 스트링들(STR1, STR2)과 하나의 비트 라인(BL0 또는 BL1) 간의 전기적 연결을 제어할 수 있다.
일 실시예에 따르면, 셀 스트링들(STR1, STR2) 각각은 비트 라인(BL0, BL)과 연결된 스트링 선택 소자와, 공통 소오스 라인(CSL)과 연결된 접지 선택 소자를 포함하며, 스트링 선택 소자와 접지 선택 소자 사이에 직렬 연결된 복수의 메모리 셀들(MC)을 포함한다. 이 실시예에서, 스트링 선택 소자는 직렬 연결된 복수의 스트링 선택 트랜지스터들(SST0, SST1)을 포함할 수 있다. 그리고, 접지 선택 소자는 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다.
이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL0, BL1) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드 라인들(WL) 및 복수개의 스트링 선택 라인들(SSL0, SSL1)이 접지 선택 트랜지스터(GST), 메모리 셀들(MC) 및 스트링 선택 트랜지스터들(SST0, SST1)의 게이트 전극들로서 각각 사용될 수 있다.
즉, 복수의 스트링 선택 라인들(SSL0, SSL1)은 비트 라인들(BL0, BL1)과 셀 스트링들(STR0, STR1) 간의 전기적 연결을 제어하여, 접지 선택 라인(GSL)은 셀 스트링들(STR0, STR1)과 공통 소오스 라인(CSL) 간의 전기적 연결을 제어한다. 또한, 복수의 워드 라인들(WL)은 메모리 셀들(MC)과 결합되어 메모리 셀들(MC)을 제어할 수 있다. 또한, 메모리 셀들(MC) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 실시예에 따르면, 하나의 셀 스트링(STR1 또는 STR2) 내에 포함되는 스트링 선택 트랜지스터들(SST01, SST1)의 수는 하나의 비트 라인(BL0 또는 BL1)에 공통으로 연결되는 셀 스트링들(STR1, STR2)의 수와 같거나 클 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제 1 및 제 2 스트링들(STR1, STR2) 각각은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 포함할 수 있다.
나아가, 하나의 셀 스트링(STR1 또는 STR2)에 포함된 스트링 선택 트랜지스터들(SST0, SST1)은 문턱 전압 차이를 가질 수 있다. 일 실시예에 따르면, 제 1 스트링 선택 트랜지스터(SST0)의 문턱 전압이 제 2 스트링 선택 트랜지스터(SST1)의 문턱 전압보다 클 수 있다. 다른 실시예에 따르면, 제 1 스트링 선택 트랜지스터(SST0)의 문턱 전압이 제 2 스트링 선택 트랜지스터(SST1)의 문턱 전압보다 작을 수도 있다.
일 실시예에 따르면, 제 1 스트링 선택 트랜지스터(SST0)의 문턱 전압과 제 2 스트링 선택 트랜지스터(SST1)의 문턱 전압은 서로 다른 극성을 가질 수 있다. 예를 들어, 제 1 스트링 선택 트랜지스터(SST0)의 문턱 전압은 양의 값(예를 들어, 약 1V)를, 제 2 스트링 선택 트랜지스터(SST1)의 문턱 전압은 음의 값(예를 들어, 약 -1V)를 가질 수 있다. 이 때, 제 1 스트링 선택 트랜지스터(SST0)를 턴-온(turn-on) 시키기 위한 바이어스 전압은 약 1V 이상(예를 들어, 약 1 내지 3V)일 수 있고, 제 2 스트링 선택 트랜지스터(SST1)를 턴-온 시키기 위한 바이어스 전압은 약 -1V 이상 1V 미만(예를 들어, 약 0V) 일 수 있다.
예를 들어, 하나의 셀 스트링(STR0 또는 STR1)을 구성하는 스트링 선택 트랜지스터들(SST0, SST1)은 적어도 하나의 증가형(enhancement) 트랜지스터 및 적어도 하나의 공핍형(depletion) 트랜지스터를 포함할 수 있다. 즉, 일 실시예에서, 제 1 스트링 선택 트랜지스터(SST0)는 증가형 트랜지스터일 수 있으며, 제 2 스트링 선택 트랜지스터(SST1)는 공핍형 트랜지스터일 수 있다. 여기서, 공핍형 트랜지스터의 문턱 전압은 음의 값을 가질 수 있으며, 증가형 트랜지스터의 문턱전압보다 작을 수 있다. 그리고, 공핍형 트랜지스터는 문턱전압 아래 영역(sub threshold region)에서의 누설전류가 큰 트랜지스터일 수 있다. 이러한 공핍형 트랜지스터는 트랜지스터의 소오스 및 드레인 전극이 이들 사이의 채널 불순물 영역(즉, NMOS 트랜지스터에서 n- 불순물 영역)에 의해 연결된 저항일 수 있다.
일 실시예에서, 문턱 전압이 서로 다른 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 포함하는 제 1 및 제 2 셀 스트링들(STR1, STR2)은 하나의 비트 라인(BL0 또는 BL1)에 공통으로 연결된다. 여기서, 제 1 셀 스트링(STR1)의 제 1 스트링 선택 트랜지스터(SST0)가 비트 라인(BL0 또는 BL1)에 연결되며, 제 2 셀 스트링(STR2)의 제 2 스트링 선택 트랜지스터(SST1)가 비트 라인(BL0 또는 BL1)에 연결될 수 있다. 즉, 복수의 셀 스트링들(STR1, STR2)이 공유하는 스트링 선택 라인(SSL0 또는 SSL1)은 적어도 하나의 제 1 스트링 선택 트랜지스터(SST0)와 적어도 하나의 제 2 스트링 선택 트랜지스터(SST1)를 포함한다. 여기서, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은 서로 다른 문턱 전압을 가질 수 있다.
나아가, 제 1 셀 스트링(STR1)의 제 1 스트링 선택 트랜지스터(SST0)와, 제 2 셀 스트링(STR2)의 제 2 스트링 선택 트랜지스터(SST1)는 제 2 스트링 선택 라인(SSL1)에 의해 제어될 수 있다. 그리고, 제 1 셀 스트링(STR1)의 제 2 스트링 선택 트랜지스터(SST1)와 제 2 셀 스트링(STR2)의 제 1 스트링 선택 트랜지스터(SST0)는 제 2 셀 스트링(STR2)이 제 1 스트링 선택 라인(SSL0)에 의해 제어될 수 있다.
여기서, 제 1 또는 제 2 스트링 선택 라인(SSL0 또는 SSL1)에 의해 제어되는 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은 문턱 전압 차이를 가지므로, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은 서로 상반되는 동작이 수행될 수 있다. 따라서, 제 1 및 제 2 스트링 선택 라인(SSL0, SSL1)에 인가되는 전압에 따라, 제 1 및 제 2 셀 스트링들(STR1, STR2)과 하나의 비트 라인(BL0 또는 BL1) 간의 전기적 연결이 선택적으로 제어될 수 있다. 다시 말해, 제 1 및 제 2 셀 스트링들(STR1, STR2) 중 어느 하나가 선택적으로 비트 라인(BL0 또는 BL1)에 전기적 연결될 수 있다.
나아가, 일 실시예에 따르면, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1) 각각은 복수 개의 전계 효과 트랜지스터들(FET)로 구성될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1) 각각은 한 쌍의 전계 효과 트랜지스터들로 구성될 수 있다. 그리고, 한 쌍의 전계 효과 트랜지스터들의 게이트 전극은 공통으로 제 1 또는 제 2 스트링 선택 라인(SSL0 또는 SSL1)에 연결될 수 있다. 따라서, 한 쌍의 전계 효과 트랜지스터들이 하나의 트랜지스터처럼 동작할 수 있다.
나아가, 일 실시예에서, 제 1 스트링 선택 트랜지스터(SST0)는 한 쌍의 증가형 전계 효과 트랜지스터들로 구성될 수 있으며, 제 2 스트링 선택 트랜지스터(SST1)는 한 쌍의 공핍형 전계 효과 트랜지스터들로 구성될 수 있다.
도 2는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 3은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 2의 Ⅰ-Ⅰ' 선을 따라 자른 단면이다. 도 4는 제 1 실시예의 변형례를 나타내는 단면도로서, 도 2의 Ⅱ-Ⅱ' 선을 따른 자른 단면이다.
도 2 및 도 3을 참조하면, 반도체층(100)은 소자 분리막(미도시)에 의해 정의된 라인 형상의 제 1 및 제 2 활성 영역들(ACT1, ACT2)을 포함한다. 제 1 및 제 2 활성 영역들(ACT1, ACT2)은, 도면에 도시된 것처럼, 소정 간격을 두고 서로 평행하게 번갈아서 배치될 수 있다. 반도체층(100)은 단결정 실리콘 웨이퍼 또는 단결정 에피택셜층(epitaxial layer)일 수 있다.
반도체층(100) 상에는 제 1 및 제 2 활성 영역들(ACT1, ACT2)을 가로지르는 복수의 워드 라인들(WL)과, 복수의 스트링 선택 라인들(SSL0, SSL1) 및 접지 선택 라인(GSL)이 배치된다.
일 실시예에 따르면, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)이 서로 인접하게 배치되며, 제 1 스트링 선택 라인(SSL0)과 접지 선택 라인(GSL) 사이에 워드 라인들(WL)이 배치될 수 있다.
일 실시예에 따르면, 워드 라인들(WL)에 인가되는 전압에 의해 워드 라인들(WL) 아래의 반도체층(100)이 반전(inversion)됨으로써 채널 영역(101)이 형성될 수 있다. 워드 라인들(WL) 아래의 채널 영역(101)은 워드 라인(WL)에 인가된 전압에 의한 기생 전계(fringe field)에 의해 워드 라인들(WL) 사이의 반도체층(100)으로 연장될 수 있다. 이와 같이 연장된 채널 영역(101)은 인접한 채널 영역들(101)과 중첩될 수 있다. 즉, 연장된 채널 영역들(101)에 의해 메모리 셀들(MC)이 직렬 연결될 수 있다.
한편, 다른 실시예에 따르면, 워드 라인들(WL) 사이, 그리고 워드 라인들(WL)과 스트링 및 접지 선택 라인들(SSL0, SSL1, GSL) 사이의 제 1 및 제 2 활성 영역들(ACT1, ACT2)에는 반도체층(100)과 반대되는 도전형을 갖는 불순물 영역들이 형성될 수도 있다.
또한, 제 2 스트링 선택 라인(SSL)의 일측에는 불순물이 도핑된 드레인 영역(105)이 형성될 수 있으며, 접지 선택 라인(GSL) 일측에 불순물이 도핑된 소오스 영역(즉, CSL 아래의 제 1 및 제 2 활성 영역들(ACT1, ACT2) 부분)이 형성될 수 있다. 여기서, 드레인 영역(105) 및 소오스 영역은 반도체층(100)의 도전형과 반대되는 도전형일 수 있다. 그리고, 드레인 영역(105) 및 소오스 영역의 불순물 농도는 불순물 영역들(101)의 불순물 농도보다 클 수 있다.
접지 선택 라인(GSL)의 일측에는 접지 선택 트랜지스터들(도 1의 GST 참조)의 소오스 영역들을 연결하는 공통 소오스 라인(CSL)이 배치될 수 있다. 또한, 워드 라인들(WL), 제 1 및 제 2 스트링 및 접지 선택 라인들(SSL0, SSL1, GSL) 상부에 이들을 가로지르는 비트 라인들(BL0, BL1)이 배치될 수 있다.
비트 라인들(BL0, BL1)은 워드 라인들(WL), 스트링 및 접지 선택 라인들(SSL0, SSL1, GSL)을 가로질러 배치될 수 있다. 그리고, 비트 라인들(BL0~BL2) 각각은 비트라인 콘택 플러그(BLP)를 통해 인접한 제 1 및 제 2 활성 영역들(ACT1, ACT2)에 형성된 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 드레인 영역들(105)에 공통으로 연결된다.
워드 라인들(WL)은 메모리 셀들(도 1의 MC 참조)의 게이트 전극으로 사용되고, 제 1 및 제 2 스트링 및 접지 선택 라인들(SSL0, SSL1, GSL)은 제 1 및 제 2 스트링 및 접지 선택 트랜지스터들(도 1의 SST0, SST1, GST)의 게이트 전극들로 사용된다. 그리고, 워드 라인들(WL) 및 선택 라인들(SSL0, SSL1, GSL) 사이의 반도체층(100) 일부분들에서 중첩된 채널 영역들(101)이 소오스 및 드레인 전극들로 사용된다.
반도체층(100)과 워드 라인들(WL) 사이에는 데이터 저장막(110)이 개재될 수 있다. 예를 들면, 데이터 저장막(110)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
데이터 저장막(110)이 전하 저장막(113)인 경우, 데이터 저장막(110)에 저장되는 데이터는 반도체층(100)과 워드 라인들(WL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
일 실시예에 따르면, 데이터 저장막(110)은 순차적으로 적층된 터널 절연막(111), 전하 저장막(113), 및 블록킹 절연막(115)을 포함할 수 있다.
터널 절연막(111)은 블록킹 절연막(115)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 예를 들어, 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다.
전하 저장막(113)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 그레인들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막(111)은 실리콘 산화막이고, 전하 저장막(113)은 실리콘 질화막이고, 블록킹 절연막(115)은 알루미늄 산화막을 포함하는 절연막일 수 있다.
블록킹 절연막(115)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다.
다른 실시예에 따르면, 데이터 저장막(110)은 순차적으로 적층된 터널 절연막, 플로팅 게이트 전극 및 게이트간 절연막을 포함할 수도 있다.
나아가, 일 실시예에 따르면, 워드 라인들(WL) 아래에 배치된 데이터 저장막(110) 구조와 동일하게, 반도체층(100)과 스트링 선택 라인들(SSL0, SSL1) 사이에 게이트 절연막으로서 데이터 저장막(110)이 개재될 수 있다. 일 실시예에 따르면, 게이트 절연막은 데이터 저장막(110)과 동일한 구조를 가질 수 있다. 즉, 제 1 및 제 2 스트링 및 접지 선택 라인들(SSL0, SSL1, GSL) 아래에 순차적으로 적층된 터널 절연막(111), 전하 저장막(113), 및 블록킹 절연막(115)이 배치될 수 있다. 또한, 일 실시예에서, 접지 선택 라인(GSL)과 반도체층(100) 사이에 게이트 절연막이 개재될 수 있으며, 도 3에 도시된 것처럼, 접지 선택 라인(GSL)과 반도체층(100) 사이의 게이트 절연막은 데이터 저장막(110)보다 얇을 수 있으며, 단일막으로 이루어질 수 있다. 이와 달리, 접지 선택 라인(GSL)과 반도체층(100) 사이의 게이트 절연막 또한, 데이터 저장막(110)처럼 순차적으로 적층된 터널 절연막(111), 전하 저장막(113), 및 블록킹 절연막(115)을 포함할 수 있다.
일 실시예에 따르면, 제 2 스트링 선택 라인(SSL1)과 제 1 활성 영역(ACT1) 사이에는 채널 불순물 영역들(103)이 형성될 수 있다. 또한, 제 1 스트링 선택 라인(SSL0)과 제 2 활성 영역(ACT2) 사이에 채널 불순물 영역들(103)이 형성될 수 있다. 채널 불순물 영역들(103)은 불순물 영역들(101)과 동일한 도전형의 불순물을 제 1 및 제 2 활성 영역들(ACT1, ACT2)에 도핑하여 형성될 수 있다. 채널 불순물 영역(103)을 형성함에 따라 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 문턱 전압을 조절할 수 있다.
채널 불순물 영역(103)은 반도체층(100)과 같은 도전형을 갖되, 이들보다 높은 불순물 농도를 가질 수 있다. 예를 들면, 반도체층(100)이 p형인 경우, 이온 주입 공정은 B 또는 BF2와 같은 p형 불순물들을 제 1 및 제 2 활성영역들(ACT1, ACT2)에 선택적으로 이온 주입하는 단계를 포함할 수 있다.
일 실시예에 따르면, 문턱 전압이 낮은 제 2 스트링 선택 트랜지스터들(SST1)을 형성하기 위해 채널 불순물 영역(103)이 형성될 수 있다. 이러한 경우, 채널 불순물 영역(103)을 형성하는 것은, 제 1 및 제 2 활성 영역들(ACT1, ACT2)에 p형 불순물을 이온주입한 후에, 문턱 전압이 낮은 제 2 스트링 선택 트랜지스터들(SST1)이 형성되는 제 1 및 제 2 활성 영역들(ACT1, ACT2)을 국소적으로 노출시키는 마스크 패턴을 형성하는 것, 및 마스크 패턴을 이용하여 n형 불순물을 선택적으로 이온주입하는 것을 포함한다.
다른 실시예에 따르면, 문턱 전압이 높은 제 1 스트링 선택 트랜지스터들(SST0)을 형성하기 위해, 채널 불순물 영역(103)이 형성될 수 있다. 이러한 경우, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)을 형성한 후에, p형 불순물을 1차 할로(halo) 이온주입하는 것, 및 p형 불순물을 1차 할로 이온주입과 다른 각도에서 2차 할로 이온주입하는 것을 포함한다. 다른 실시예에 따르면, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 문턱 전압을 조절하기 위해 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 일함수(work function)를 다르게 할 수 있다.
또 다른 실시예에 따르면, 제 1 또는 제 2 스트링 선택 라인(SSL0 또는 SSL1)과 반도체층(100) 사이에 데이터 저장막(110)을 포함하는 경우, 전기적 방법을 통해 제 1 또는 제 2 스트링 선택 트랜지스터(SST0 또는 SST1)의 문턱전압을 조절할 수 있다. 상세하게, 제 1 또는 제 2 스트링 선택 라인(SSL0 또는 SSL1)과 반도체층(100) 사이에 파울러-노던하임 터널링을 유발할 수 있는 범위의 전위차를 유발함으로써, 데이터 저장막(110)에 전하를 주입하거나 방출하여 제 1 또는 제 2 스트링 선택 트랜지스터(SST0 또는 SST1)의 문턱전압을 변화시킬 수 있다.
이에 더하여, 일 실시예에 따르면, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은 메모리 셀들(MC)과 동일한 게이트 길이를 갖는 한 쌍의 전계 효과 트랜지스터로 구성될 수 있다.
도 3에 도시된 실시예에 따르면, 제 1 스트링 선택 라인(SSL0)은 워드 라인들(WL)과 동일한 선폭(W)을 갖는 한 쌍의 제 1 선택 라인들(SSL0a, SSL0b)로 구성될 수 있다. 제 2 스트링 선택 라인(SSL1), 또한, 워드 라인들(WL)과 동일한 선폭(W)을 갖는 한 쌍의 제 2 선택 라인들(SSL1a, SSL1b)로 구성될 수 있다. 나아가, 이 실시예에서, 접지 선택 트랜지스터는 하나의 접지 선택 라인(GSL)에 의해 구현될 수 있으며, 접지 선택 라인(GSL)의 선폭(W')은 워드 라인들(WL)의 선폭(W)보다 클 수 있다.
상세하게, 한 쌍의 제 1 선택 라인들(SSL0a, SSL0b)은 인접하는 불순물 영역들(101) 사이의 반도체층(100) 상에 배치될 수 있다. 그리고, 한 쌍의 제 1 선택 라인들(SSL0a, SSL0b) 각각의 선폭은 워드 라인들(WL)의 선폭(W)과 실질적으로 동일할 수 있다. 그리고, 제 1 선택 라인들(SSL0a, SSL0b) 간의 간격은 워드 라인들(WL)의 선폭(W)과 동일하거나 작을 수 있다. 마찬가지로, 제 2 선택 라인들(SSL1a, SSL1b)의 선폭 및 이들 사이의 간격 또한 동일할 수 있다..
나아가, 일 실시예에서, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1) 사이의 간격은 제 2 스트링 선택 라인(SSL1)과 이에 인접한 워드 라인(WL) 사이의 간격(D2)과 실질적으로 동일할 수 있다. 또한, 워드 라인들(WL)의 선폭(W)과 워드 라인들(WL) 간의 간격(D3)은 실질적으로 동일할 수 있다.
한 쌍의 제 1 선택 라인들(SSL0a, SSL0b)에 소정의 전압이 공통으로 인가될 때, 제 1 선택 라인들(SSL0a, SSL0b) 아래의 반도체층(100)이 반전(inversion)되어 채널 영역이 형성될 수 있다. 그리고, 채널 영역은 제 1 선택 라인들(SSL0a, SSL0b)에 인가되는 전압에 의한 기생 전계(Fringe Electrical Field)에 의해 제 1 선택 라인들(SSL0a, SSL0b) 사이로 연장될 수 있다. 즉, 제 1 스트링 선택 라인(SSL0)에 인가되는 전압에 의해 형성되는 채널 영역의 길이(Lch)은 제 1 선택 라인들(SSL0a, SSL0b)의 선폭(W)의 합보다 증가될 수 있다. 즉, 제 1 스트링 선택 트랜지스터(SST0)의 유효 채널 길이가 증가되므로, 고집적화에 따른 단채널 효과(short channel effects)를 억제할 수 있다.
한편, 도 4에 도시된 실시예에 따르면, 제 1 스트링 선택 라인(SSL0)은 한 쌍의 제 1 선택 라인들(SSL0a, SSL0b)로 구성될 수 있으며, 제 1 선택 라인들(SSL0a, SSL0b) 각각의 선폭(W)은 워드 라인(WL)의 선폭(W)과 실질적으로 동일할 수 있다. 그리고, 제 1 선택 라인들(SSL0a, SSL0b) 사이의 간격(D1)은 워드 라인(WL)의 선폭(W)보다 작을 수 있다. 또한, 워드 라인들(WL)의 선폭(W)과 워드 라인들(WL) 간의 간격(D3)은 실질적으로 동일할 수 있으며, 제 1 스트링 선택 라인(SSL0)과 이에 인접한 워드 라인(WL) 간의 간격(D2)은 워드 라인들(WL)간의 간격(D3)보다 클 수 있다.
도 5는 제 1 실시예의 다른 변형례를 나타내는 회로도이며, 도 6은 제 1 실시예의 다른 변형례를 나타내는 단면도이다.
도 5 및 도 6을 참조하면, 제 1 또는 제 2 스트링 선택 트랜지스터(SST0 또는 SST1)가 직렬 연결된 3개의 전계 효과 트랜지스터들로 구성될 수 있다. 이와 같이 구성된 경우, 제 1 스트링 선택 라인(SSL0)에 인가되는 전압에 의해 형성되는 채널 영역의 유효 길이(Lch)가 도 3에 도시된 실시예에서 보다 증가될 수 있다.
상세하게, 인접하는 불순물 영역들(101) 사이에 3개의 제 1 선택 라인들(SSL0a, SSL0b, SSL0c)이 배치될 수 있다. 여기서, 제 1 선택 라인들(SSL0a, SSL0b, SSL0c)의 선폭(W)은 워드 라인들(WL)의 선폭(W)과 실질적으로 동일할 수 있으며, 제 1 선택 라인들(SSL0a, SSL0b, SSL0c) 간의 간격(D1)은 제 1 선택 라인들(SSL0a, SSL0b, SSL0c)의 선폭(W)보다 작을 수 있다.
또한, 제 2 스트링 선택 트랜지스터(SST1)는 하나의 전계 효과 트랜지스터로 구성될 수 있으며, 이러한 경우, 제 2 선택 라인의 선폭(W)은 제 1 선택 라인들(SSL0a, SSL0b, SSL0c)의 선폭(W)보다 클 수 있다. 이와 달리, 제 2 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 트랜지스터(SST0)처럼, 복수의 전계 효과 트랜지스터로 구성될 수도 있다.
도 7은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 8은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
제 2 실시예에 따른 비휘발성 메모리 장치는 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함한다.
본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 회로는 제 1 실시예와 동일할 수 있다. 즉, 하나의 비트 라인(BL0 또는 BL1)에 제 1 및 제 2 셀 스트링들(STR1, STR2)이 공통으로 연결될 수 있다. 그리고 제 1 및 제 2 셀 스트링들(STR1, STR2) 각각은 복수의 스트링 선택 트랜지스터들을 포함할 수 있으며, 스트링 선택 트랜지스터들 중 어느 하나는 나머지들과 다른 문턱 전압을 가질 수 있다.
한편, 제 2 실시예에 따르면, 하나의 비트 라인(BL0 또는 BL1)을 공유하는 제 1 셀 스트링(STR1)과 제 2 셀 스트링(STR2)이 수직적으로 적층될 수 있다. 상세하게, 도 7 및 도 8을 참조하면, 제 2 실시예에 따른 비휘발성 메모리 장치는 수직적으로 적층된 제 1 및 제 2 반도체층들(100, 200)을 포함하며, 제 1 셀 스트링(STR1)이 제 1 반도체층(100) 상에 구현될 수 있으며, 제 2 셀 스트링(STR2)이 제 2 반도체층(200) 상에 구현될 수 있다. 도면에는 제 1 및 제 2 반도체층들(100, 200)을 개시하고 있으나, 반도체층들의 개수는 이에 제한되지 않으며, 반도체층들의 수는 2 이상일 수 있다.
일 실시예에 따르면, 제 1 반도체층(100)은 단결정 실리콘 웨이퍼일 수 있고, 제 2 반도체층(200)은 제 1 반도체층(100; 즉, 웨이퍼)를 씨드층으로 사용하는 에피택시얼 공정을 통해 형성된 단결정 실리콘 에피택시얼층일 수 있다.
제 1 및 제 2 반도체층들(100, 200) 각각은, 소자분리막들에 의해 정의되는, 활성 영역들(ACT)을 구비한다. 활성 영역들(ACT)은 일 방향을 따라 서로 평행하게 형성된다. 제 1 및 제 2 반도체층들(100, 200) 각각의 상부에는, 활성 영역들(ACT)을 가로지르는 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)과 접지 선택 라인(GSL)이 배치될 수 있으며, 제 1 스트링 선택 라인(SSL0)과 접지 선택 라인(GSL) 사이에 활성 영역들(ACT)을 가로지르는 복수의 워드 라인들(WL)이 배치된다.
워드 라인들(WL) 사이의 활성 영역(ACT) 내에는 불순물 영역들(101, 201)이 형성된다. 제 2 스트링 선택 라인들(SSL1) 일측의 활성 영역(ACT) 내에는 드레인 영역(105, 205)이 형성될 수 있다. 그리고, 접지 선택 라인(GSL) 일측의 활성 영역(ACT) 내에는 소오스 영역(107, 207)이 형성될 수 있다.
제 2 스트링 선택 라인(SSL0)의 일측에는 드레인 영역(105, 205)과 접속되는 비트 라인 플러그들(BLP)이 배치되며, 접지 선택 라인(GSL) 일측에는 소오스 영역들(107, 207)과 접속되는 공통 소오스 플러그(CSP)가 배치된다.
비트 라인 플러그들(BLP)은 워드 라인들(WL)을 가로지르는 비트 라인들(BL0, BL1) 각각에 접속된다. 여기서, 비트 라인들(BL0, BL1)은 최상부 반도체층 (즉, 제 2 반도체층(200)) 상부에서 워드 라인들(WL)을 가로질러 배치된다.
공통 소오스 플러그들(CSP)은 소오스 영역들(107)을 제 1 및 제 2 제 1 및 제 2 반도체층들(100, 200)에 전기적으로 연결시킨다. 그 결과, 소오스 영역들(107)은 제 1 및 제 2 반도체층들(100, 200)과 등전위(equipotential) 상태일 수 있다.
비트 라인 플러그(BLP) 및 공통 소오스 플러그(CSP)는 도전성 물질들 중의 적어도 한가지로 형성될 수 있으며, 제 1 및 제 2 반도체층들(100, 200)과의 오믹(ohmic) 접촉을 위한 도전막을 포함할 수 있다. 일 실시예에 따르면, 비트 라인 플러그(BLP) 및 공통 소오스 플러그(CSP)는 도핑된 실리콘막, 금속막들, 실리사이드막들 및 금속 질화막들 중의 적어도 하나를 포함할 수 있다.
제 2 실시예에 따르면, 제 1 및 제 2 반도체층들(100, 200) 상에 각각 배치된 제 1 스트링 선택 라인들(SSL0)은 전기적으로 공통 연결될 수 있다. 마찬가지로, 제 1 및 제 2 반도체층들(100, 200) 상에 각각 배치된 제 2 스트링 선택 라인들(SSL1)은 전기적으로 공통 연결될 수 있다. 제 1 및 제 2 반도체층들(100, 200) 상에 각각 배치된 접지 선택 라인들(GSL) 또한, 전기적으로 공통 연결될 수 있다. 이에 더하여, 동일한 수직선 상에 배치된 워드 라인들(WL)은 전기적으로 공통 연결될 수 있다.
한편, 제 1 스트링 선택 라인(SSL0) 아래의 제 1 반도체층(100)과, 제 2 스트링 선택 라인(SSL1) 아래의 제 2 반도체층(200)에는 채널 불순물 영역(103, 203)이 형성될 수 있다. 여기서, 채널 불순물 영역(103, 203)에 의해 제 1 스트링 선택 트랜지스터들(SST0)의 문턱 전압이 조절될 수 있다.
나아가, 제 1 실시예에서 설명한 것처럼, 제 1 및 제 2 반도체층들(100, 200) 상에 각각 배치된 제 1 스트링 선택 라인들(SSL0)은 한 쌍의 제 1 선택 라인들(SSL0a, SSL0b)로 구성될 수 있으며, 제 2 스트링 선택 라인(SSL1)들 또한, 한 쌍의 제 2 선택 라인들(SSL1a, SSL1b)로 구성될 수 있다. 여기서, 제 1 및 제 2 선택 라인들(SSL0a, SSL0b, SSL1a, SSL1b) 각각의 선폭은 워드 라인들(WL)의 선폭과 실질적으로 동일할 수 있으며, 제 1 선택 라인들(SSL0a, SSL0b) 간의 간격(D1)과 제 2 선택 라인들(SSL1a, SSL1b) 사이의 간격(D1)은 선폭과 같거나 작을 수 있다.
도 9는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 회로도이다. 도 10은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
제 3 실시예에 따르면, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 구조를 제외하고 상술한 제 2 실시예와 실질적으로 동일한 기술적 특징들을 포함한다. 제 3 실시예에 따른 비휘발성 메모리 장치는 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 구조를 제외하고 제 2 실시예에 따른 비휘발성 메모리 장치와 실질적으로 동일할 수 있다.
상세하게, 도 9 및 도 10을 참조하면, 제 1 셀 스트링(STR1)은 하나의 전계 효과 트랜지스터로 구성된 제 1 스트링 선택 트랜지스터(SST0)와, 게이트 전극들이 공통으로 연결된 복수의 전계 효과 트랜지스터로 구성된 제 2 스트링 선택 트랜지스터(SST1)를 포함한다. 그리고, 제 2 셀 스트링(STR2)은 게이트 전극들이 공통으로 연결된 복수의 전계 효과 트랜지스터로 구성된 제 1 스트링 선택 트랜지스터(SST0)와, 하나의 전계 효과 트랜지스터로 구성된 제 2 스트링 선택 트랜지스터(SST1)를 포함한다. 이에 따라, 제 1 스트링 선택 라인(SSL0)은 하나의 제 1 선택 라인들(SSL0a, SSL0b)로 구성되며, 제 2 스트링 선택 라인(SSL1)은 한 쌍의 제 2 선택 라인들(SSL1a, SSL1b)로 구성될 수 있다. 여기서, 하나의 제 2 스트링 선택 라인(SSL1)의 선폭은 제 1 선택 라인들(SSL1a, SSL1b)의 선폭보다 클 수 있다. 또한, 접지 선택 라인(GSL)이 제 1 및 제 2 셀 스트링들(STR1, STR2) 각각의 접지 선택 트랜지스터(GST)의 게이트 전극을 구성할 수 있다. 여기서, 접지 선택 라인(GSL)의 선폭은 워드 라인들(WL)의 선폭보다 클 수 있다.
도 11은 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 회로도이다. 도 12는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
제 4 실시예에 따르면, 접지 선택 트랜지스터(GST)의 구조를 제외하고 상술한 제 2 실시예와 실질적으로 동일한 기술적 특징들을 포함한다. 제 4 실시예에 따르면, 접지 선택 트랜지스터(GST)는 게이트 전극들이 공통으로 연결된 복수의 전계 효과 트랜지스터로 구성될 수 있다. 이에 따라, 접지 선택 라인(GSL)은 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)처럼, 한쌍의 도전 라인들로 구성될 수 있다. 이와 같이, 접지 선택 라인(GSL)을 구성하는 도전 라인들의 선폭 또한, 워드 라인들(WL)의 선폭과 실질적으로 동일할 수 있으며, 도전 라인들 사이의 간격은 선폭과 같거나 작을 수 있다.
이하, 도 13 내지 도 15를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법에 대해 설명한다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면들이다. 구체적으로, 도 13 내지 도 15는 각각 프로그램, 읽기 및 소거 동작들을 설명하기 위한 도면들이다.
도 13을 참조하면, 프로그램 동작은 선택된 비트 라인에 복수의 셀 스트링들 중 선택된 어느 하나를 연결하는 것과, 선택된 셀 스트링들에서 어느 하나의 메모리 셀에 데이터를 저장하는 것을 포함한다. 예를 들어, 제 2 비트 라인(BL1)에 제 2 셀 스트링(STR2)을 연결하고, 제 2 셀 스트링(STR2)을 구성하는 메모리 셀들(MC) 중 선택된 어느 하나(SEL MCl)에 데이터를 저장하는 것을 예로 들어 설명한다.
제 1 실시예에서 설명한 것처럼, 각각의 셀 스트링은 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 포함하며, 제 1 스트링 선택 트랜지스터(SST0)의 문턱 전압이 제 2 스트링 선택 트랜지스터(SST1)의 문턱 전압보다 높을 수 있다. 예를 들어, 제 1 스트링 선택 트랜지스터(SST0)는 증가형 전계 효과 트랜지스터일 수 있으며, 제 2 스트링 선택 트랜지스터(SST1)는 공핍형 전계 효과 트랜지스터일 수 있다.
상세하게, 선택된 제 2 비트 라인(BL1)에 접지 전압(0V)이 인가되고, 비선택된 비트 라인들(BL0)에는 전원 전압(Vcc)이 인가된다. 또한, 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)에는 접지 전압(0V)을 인가된다.
선택된 워드 라인(WL)에 프로그램 전압(Vpgm)이 인가되며, 비선택된 워드 라인(WL)들에 패스 전압(Vpass)이 인가된다. 여기서, 프로그램 전압(Vpgm)은 선택된 메모리 셀에서 반도체층(100)으로부터 정보저장막으로 전하들의 파울러-노던하임 터널링을 유발할 수 있는 범위에서 선택될 수 있다. 패스 전압(Vpass)은 프로그램 전압(Vpgm)보다는 낮고 메모리 셀들(MC)의 문턱 전압들보다는 큰 전압 범위에서 선택될 수 있다.
나아가, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 전압은 선택된 제 2 셀 스트링(STR2)의 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 모두 턴온시킬 수 있도록 바이어스된다. 상세하게, 제 1 스트링 선택 라인(SSL0)에 전원 전압(Vcc)이 인가되고, 제 2 스트링 선택 라인(SSL1)에 접지 전압(0V)이 인가된다. 이에 따라, 제 2 셀 스트링(STR2)의 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)이 턴-온되므로, 제 2 셀 스트링(STR2)의 메모리 셀들(MC)이 제 2 비트 라인(BL1)에 전기적으로 연결될 수 있다.
한편, 제 1 스트링 선택 라인(SSL0)에 전원 전압(Vcc)이 인가되고, 제 2 스트링 선택 라인(SSL1)에 접지 전압(0V)이 인가될 때, 선택되지 않은 제 1 셀 스트링(STR1)의 제 1 스트링 선택 트랜지스터(SST0)는 턴-오프된다. 이에 따라, 제 1 셀 스트링(STR1)은 공통 소오스 라인(CSL) 및 제 2 비트 라인(BL2)과의 전기적 연결이 차단되므로, 전기적으로 플로팅될 수 있다.
나아가, 비선택된 비트 라인들(BL0)에 연결된 제 1 셀 스트링(STR1)은 비트 라인들 사이의 연결이 차단되어 전기적으로 플로팅될 수 있으며, 비선택된 비트 라인들(BL0)에 연결된 제 2 셀 스트링(STR2)은 전원 전압(Vcc)에 의해 셀프 부스팅(self-boosting)될 수 있다. 이에 따라, 비 선택된 셀 스트링들의 메모리 셀들(MC)에 대한 의도되지 않은 프로그램은 예방될 수 있다.
도 14를 참조하여 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 읽기 동작에 대해 설명한다.
도 14를 참조하면, 읽기 동작은 제 2 비트 라인(BL1)에 제 2 셀 스트링(STR2)을 연결하고, 제 2 셀 스트링(STR2)을 구성하는 메모리 셀들(MC) 중 선택된 어느 하나(SEL MC)에 저장된 데이터를 독출하는 것을 예로 들어 설명한다.
상세하게, 선택된 제 2 비트 라인(BL1)에는 약 0.4 ~ 0.9V의 비트 라인 전압(VBL)이 인가될 수 있으며, 비선택된 비트 라인들(BL0)에는 접지 전압(0V)이 인가된다. 공통 소오스 라인(CSL)에는 접지 전압(0V)이 인가되고, 접지 선택 라인들(GSL)에 읽기 전압(Vread)이 인가되어, 선택된 메모리 셀(MCT)의 채널이 공통 소오스 라인(CSL)과 연결될 수 있다. 선택된 워드 라인(WL)에 접지 전압이 인가되고, 비선택된 워드 라인들(WL)에 읽기 전압(Vread)이 인가된다. 여기서, 읽기 전압(Vread)은 비선택된 메모리 셀 트랜지스터들을 턴-온시킬 수 있는 전압이다.
이에 더하여, 선택된 제 2 셀 스트링(STR2)에 구비된 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 모두 턴-온될 수 있도록, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 전압이 바이어스된다. 즉, 제 2 스트링 선택 라인(SSL0)에 전원 전압(Vcc)이 인가되고, 제 2 스트링 선택 라인(SSL1)에 접지 전압(0V)이 인가되어, 제 2 비트 라인(BL1)과 제 2 셀 스트링(STR2)이 전기적으로 연결될 수 있다. 또한, 이와 같은 조건에서 비선택된 제 1 셀 스트링(STR1)의 제 1 스트링 선택 트랜지스터(SST0)는 턴-오프되어 제 2 비트 라인(BL1)과 제 1 셀 스트링(STR1) 간의 전기적 연결은 차단될 수 있다.
이와 같은 전압 조건에서, 선택된 메모리 셀(SEL MC)에 저장된 데이터(0 또는 1)에 따라 선택된 메모리 셀(SEL MC)이 턴-온 또는 턴-오프될 수 있다. 선택된 메모리 셀(SEL MC)이 턴-온되면, 선택된 제 2 셀 스트링(STR2)을 통한 전류 흐름이 발생할 수 있으며, 제 2 셀 스트링(STR2)에 흐르는 전류 변화를 선택된 제 2 비트 라인(BL1)을 통해 검출될 수 있다.
도 15를 참조하여 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 소거 동작에 대해 설명한다.
일 실시예에 따르면, 메모리 셀들(MC)에 저장된 전하를 반도체층(100)으로 방출함으로써 소거 동작이 수행될 수 있다. 다른 실시예에 따르면, 메모리 셀들(MC)에 저장된 전하와 반대 타입의 전하를 메모리 셀에 주입하여 소거할 수도 있다. 또 다른 실시예에 따르면, 메모리 셀들(MC) 중에서 하나를 선택하여 소거하거나, 블록 단위의 메모리 셀들(MC)을 동시에 소거할 수도 있다.
도 15를 참조하면, 소거 동작시, 모든 셀 스트링들(STR1, STR2)과 비트 라인들(BL0, BL1) 간의 전기적 연결이 차단될 수 있도록, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 전압이 바이어스된다. 즉, 모든 선택 라인들이 플로팅될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)에 소거 전압(Vers)을 인가되고, 워드 라인(WL)들에 접지 전압(0V)이 인가되며, 접지 선택 라인(GSL)에 접지 선택 트랜지스터(GST)를 턴온시킬 수 있는 전압(Vcc)이 인가될 수 있다. 또한, 반도체층(100)들에 소거 전압(Vers, 예를 들어, 약 18V 내지 20V)이 인가된다.
이와 같은 전압 조건에서, 셀 스트링들에 포함된 모든 메모리 셀들(MC)은 파울러-노던하임 터널링 현상에 의해 메모리 셀들(MC)에 저장된 전자가 반도체층(100)으로 방출된다. 또는, 반도체층(100)으로부터 정공이 메모리 셀들(MC)에 터널링된다.
한편, 소거 동작을 위해 반도체층(100)과 워드 라인들(WL) 사이에 큰 전위차가 발생된다. 이 때, 스트링 및 접지 선택 라인들(SSL0, SSL1, GSL)이 플로팅 상태인 경우, 커플링 캐패시턴스에 의해 스트링 및 접지 선택 라인들(SSL0, SSL1, GSL)과 반도체층(100) 사이에 전위차가 발생될 수 있다. 이러한 경우, 선택 트랜지스터에 정공이 축적되는 현상이 발생되어 신뢰성이 저하될 수 있다.
이에 따라, 반도체층(100)에 소거 전압(Vers)이 인가될 때, 제 1 스트링 선택 라인(SSL0) 및 접지 선택 라인(GSL)에 인접한 워드 라인(WL)에 더미 전압(Vdummy)을 인가한다. 여기서, 더미 전압(Vdummy)은 0V 보다 크고 소거 전압(Vers)보다 작을 수 있다. 하여, 제 1 스트링 선택 트랜지스터(SST0) 및 접지 선택 트랜지스터(GST)에 미치는 전계 영향을 줄일 수 있다. 이에 더하여, 제 1 스트링 선택 라인(SSL0)에 블록킹 전압(Vblk)이 인가될 수 있다. 여기서, 블록킹 전압(Vblk)은 0V보다 크고 더미 전압(Vdummy)보다 작을 수 있다.
이러한 전압 조건들에서, 정공의 터널링은 0V가 인가되는 워드 라인들(WL)의 아래에서 일어나며, 더미 전압(Vdummy)이 인가되는 워드 라인(WL) 아래에서는 차단된다.
또한, 제 1 스트링 선택 라인(SSL0)에 블록킹 전압(Vblk)을 인가하여 제 1 스트링 선택 라인(SSL0)과 반도체층(100) 간의 전위차를 감소시킴으로써 스트링 선택 트랜지스터에 정공 축적으로 인한 신뢰성 저하를 억제할 수 있다.
도 16은 본 발명의 실시예들의 제조 방법에 따라 제조된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 비휘발성 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 18을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1310)가 장착된다. 플래시 메모리 장치(1310)는 상술된 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 비트 라인, 워드 라인들 및 선택 라인들을 공유하는 복수의 셀 스트링들을 포함하되,
    상기 셀 스트링들 각각은,
    직렬 연결된 복수의 메모리 셀들, 및 상기 메모리 셀들과 상기 비트 라인 간의 연결을 제어하는 스트링 선택 소자를 포함하되,
    상기 스트링 선택 소자는,
    제 1 문턱 전압을 갖는 제 1 스트링 선택 트랜지스터; 및
    상기 제 1 스트링 선택 트랜지스터와 직렬 연결되며, 상기 제 1 문턱 전압과 다른 제 2 문턱 전압을 갖는 제 2 스트링 선택 트랜지스터를 포함하되,
    상기 제 1 및 제 2 스트링 선택 트랜지스터 중 적어도 어느 하나는 직렬 연결된 복수의 트랜지스터들로 구성되며,
    상기 복수의 트랜지스터들의 게이트 전극들은 공통으로 연결되는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀들은 상기 워드 라인들과 반도체층 사이의 데이터 저장막을 포함하고,
    상기 복수의 트랜지스터들 각각은, 상기 반도체층 상의 게이트 전극 및 상기 게이트 전극과 상기 반도체층 사이에 개재된 게이트 절연막을 포함하되,
    상기 데이터 저장막 및 상기 게이트 절연막은 순차적으로 적층된 터널 절연막, 전하저장막, 블록킹 절연막을 포함하는 비휘발성 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 복수의 트랜지스터들은 반도체층 상에 제공되되,
    상기 복수의 트랜지스터들은, 상기 게이트 전극들에 인가되는 전압에 의한 기생 전계에 의해 상기 게이트 전극들 사이의 상기 반도체층이 반전되어 형성되는 소오스 및 드레인 전극들을 포함하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀들은 상기 워드 라인들과 반도체층 사이의 데이터 저장막을 포함하고,
    상기 제 1 및 제 2 스트링 선택 트랜지스터들 중 적어도 어느 하나는,
    상기 반도체층 상에 배치된 복수의 스트링 선택 라인들; 및
    상기 스트링 선택 라인들과 상기 반도체층 사이에 개재된 게이트 절연막을 포함하되,
    상기 스트링 선택 라인들 각각의 선폭은 상기 워드 라인들의 선폭과 동일한 비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 스트링 선택 라인들 사이의 간격은 상기 워드 라인들의 선폭과 동일하거나 작은 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 스트링 선택 트랜지스터들은 반도체층 상에 제공되고,
    상기 제 1 스트링 선택 트랜지스터는, 상기 반도체층 상에 배치된 복수의 제 1 스트링 선택 라인들, 및 상기 제 1 스트링 선택 라인들과 상기 반도체층 사이에 개재된 게이트 절연막을 포함하고,
    상기 제 2 스트링 선택 트랜지스터는, 상기 반도체층 상에 배치된 하나의 제 2 스트링 선택 라인, 및 상기 제 2 스트링 선택 라인과 게이트 라인들과 상기 반도체층 사이에 개재된 게이트 절연막을 포함하되,
    상기 제 2 스트링 선택 라인의 선폭은 상기 제 1 스트링 선택 라인들의 선폭보다 큰 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 선택 라인들 각각은, 서로 다른 셀 스트링들의 상기 제 1 스트링 선택 트랜지스터와 상기 제 2 스트링 선택 트랜지스터에 공통으로 연결되는 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 선택 라인들 중 어느 하나에 상기 제 1 문턱 전압보다 작고 상기 제 2 문턱 전압보다 큰 동작 전압을 인가하여, 상기 복수의 셀 스트링 중 어느 하나를 상기 비트 라인에 전기적으로 연결하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 복수의 셀 스트링 중 어느 하나를 상기 비트 라인에 전기적으로 연결하는 것은, 선택된 셀 스트링의 상기 제 1 및 제 2 스트링 선택 트랜지스터들을 모두 턴 온시키는 것인 비휘발성 메모리 장치.
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