KR20130072087A - 비휘발성 메모리 장치, 그 제조 방법 및 그 동작 방법 - Google Patents

비휘발성 메모리 장치, 그 제조 방법 및 그 동작 방법 Download PDF

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KR20130072087A
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Abstract

비휘발성 메모리 장치, 그 제조 방법 및 그 동작 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 비트라인 및 제2 비트라인; 및 상기 제1 비트라인 및 제2 비트라인에 각각 연결되고, 비트라인쪽에서부터 순차적으로 직렬 연결된 제1 드레인 선택 트랜지스터, 제2 드레인 선택 트랜지스터, 복수의 메모리 셀 및 소스 선택 트랜지스터를 포함하는 제1 스트링 및 제2 스트링을 포함하고, 상기 제1 드레인 선택 트랜지스터의 게이트는 서로 연결되고, 제2 드레인 선택 트랜지스터의 게이트는 서로 연결되고, 상기 제1 스트링의 상기 제1 및 제2 드레인 선택 트랜지스터의 제1 문턱 전압은 상기 제2 스트링의 상기 제1 및 제2 드레인 선택 트랜지스터의 제2 문턱 전압보다 높고, 상기 제1 비트라인은 상기 제1 스트링의 상기 제2 드레인 선택 트랜지스터의 드레인 노드에 연결되고, 상기 제2 비트라인은 제2 스트링의 상기 제1 드레인 선택 트랜지스터의 드레인 노드에 연결된다.

Description

비휘발성 메모리 장치, 그 제조 방법 및 그 동작 방법{NONVOLATILE MEMORY DEVICE, METHOD OF FABRICATING THE SAME, AND METHOD OF OPERATING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치, 그 제조 방법 및 그 동작 방법에 관한 것이다.
비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 장치이다. 비휘발성 메모리 장치의 각 메모리 셀은 제어 게이트에 의해 제어되는 부유 게이트를 포함하고, 부유 게이트에 전자를 축적하거나 또는 전자를 추출하는 방식으로 데이터의 저장 또는 소거를 수행한다.
도 1은 종래의 비휘발성 메모리 장치를 나타내는 회로도이고, 도 2는 도 1의 장치의 프로그램 방법을 설명하기 위한 타이밍도이다.
도 1을 참조하면, 종래의 비휘발성 메모리 장치는, 복수의 스트링(ST)과, 스트링(ST) 각각의 일단에 연결된 비트라인(BLe, BLo)과, 스트링(ST)의 타단에 공통적으로 연결된 소스 라인(SL)을 포함한다. 스트링(ST) 각각은, 직렬로 연결된 드레인 선택 트랜지스터(DST), 복수의 메모리 셀(MC) 및 소스 선택 트랜지스터(SST)를 포함한다.
여기서, 비트라인(BLe)은 교대로 배열되는 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 포함할 수 있다.
드레인 선택 트랜지스터(DST)의 게이트는 일 방향으로 연장되어 드레인 선택 라인(DSL)을 구성하고, 소스 선택 트랜지스터(SST)의 게이트는 일 방향으로 연장되어 소스 선택 라인(SSL)을 구성한다.
복수의 메모리 셀(MC) 각각은 부유 게이트와 제어 게이트의 적층 구조를 포함할 수 있다. 메모리 셀(MC)의 제어 게이트는 일 방향으로 연장되어 워드라인(WL)을 구성한다.
위와 같은 비휘발성 메모리 장치에서 선택된 메모리 셀(MC)에 데이터를 저장하는 프로그램 동작은 페이지 단위로 수행될 수 있다. 특히, 이븐 비트라인(BLe)에 연결된 스트링(ST) 중 선택된 메모리 셀(MC)을 프로그램하는 이븐 페이지 프로그램과 오드 비트라인(BLo)에 연결된 스트링(ST) 중 선택된 메모리 셀(MC)을 프로그램하는 오드 페이지 프로그램은 서로 별개로 수행된다. 이븐 페이지 프로그램시 오드 비트라인(BLo)의 스트링(ST)은 프로그램이 금지되고, 오드 페이지 프로그램시 이븐 비트라인(BLe)의 스트링(ST)은 프로그램이 금지된다.
이하, 프로그램 동작을 도 2를 참조하여 보다 상세히 설명한다. 설명의 편의를 위하여 이븐 비트라인(BLe)에 연결된 스트링(ST)이 프로그램 대상이고, 오드 비트라인(BLo)에 연결된 스트링(ST)이 프로그램 금지 대상이라 하기로 한다.
도 2를 참조하면, 먼저, 이븐 비트라인(BLe)에는 비트라인 프로그램 전압으로서 예컨대, 그라운드 전압을 인가하고, 오드 비트라인(BLo)에는 비트라인 프로그램 금지 전압으로서 예컨대, 약 3.5V를 인가한다(구간 ① 참조).
이와 같이 비트라인 프로그램 전압 및 비트라인 프로그램 금지 전압이 인가된 상태에서, 이들 전압 모두를 스트링(ST)에 전달할 수 있는 전압 예컨대, 약 4V를 드레인 선택 라인(DSL)에 인가하여 비트라인 프리차지를 수행한다(구간 ② 참조).
이어서, 선택된 워드라인(sel. WL)과 그 외의 비선택된 워드라인(unsel. WL)에 각각 프로그램 전압(Vpgm)과 패스 전압(Vpass)을 인가하여 선택된 메모리 셀(MC)을 프로그램한다(구간 ④ 참조).
선택된 메모리 셀(MC)의 프로그램이 완료되면, 모든 워드라인(WL), 드레인 선택 라인(DSL), 비트라인(BL) 등은 초기 상태로 돌아간다(구간 ⑤ 참조).
여기서, 비트라인 프리차지가 끝난 후 패스 전압이 인가되기 전의 시점 즉, 구간 ②와 구간 ④ 사이에서, 드레인 선택 라인(DSL)에 인가되는 전압은 이븐 비트라인(BLe)과 스트링(ST)의 연결은 유지하면서 오드 비트라인(BLo)과 스트링(ST)의 연결은 사실상 차단될 수 있는 정도 예컨대, 약 2V로 하향된다. 이는 오드 비트라인(BLo)과 스트링(ST)의 연결을 차단하여 오드 비트라인(BLo)의 스트링(ST)의 채널 전압을 부스팅(boosting)시킴으로써, 선택된 워드라인(sel. WL)에 연결된 오드 비트라인(BLo)의 메모리 셀(MC)이 프로그램되는 프로그램 디스터브 현상을 막기 위함이다.
그런데, 위와 같이 드레인 선택 라인(DSL)에 인가되는 전압의 하향 정도는 이븐 비트라인(BLe)과 스트링(ST)의 연결 유지 및 오드 비트라인(BLo)과 스트링(ST)의 연결 차단이라는 두 가지 요구를 동시에 만족시켜야 하기 때문에 마진이 거의 없는 문제가 있다. 드레인 선택 라인(DSL)에 인가되는 전압의 하향 정도가 과도한 경우 이븐 비트라인(BLe)과 스트링(ST)의 연결까지 차단되어 이븐 비트라인(BLe)의 스트링(ST)의 채널이 그라운드를 유지할 수 없고, 그에 따라 정상적인 프로그램이 수행될 수 없다. 반면, 드레인 선택 라인(DSL)에 인가되는 전압의 하향 정도가 불충분한 경우 오드 비트라인(BLo)과 스트링(ST)의 연결이 유지되어 프로그램 디스터브가 발생할 수 있다. 이는 하나의 이븐 비트라인(BLe) 및 오드 비트라인(BLo)이 하나의 드레인 선택 라인(DSL)을 공유하기 때문이다.
본 발명은 상기 과제를 해결하기 위해 제안된 것으로, 프로그램 동작의 신뢰성을 확보할 수 있는 비휘발성 메모리 장치, 그 제조 방법 및 그 동작 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 비트라인 및 제2 비트라인; 및 상기 제1 비트라인 및 제2 비트라인에 각각 연결되고, 비트라인쪽에서부터 순차적으로 직렬 연결된 제1 드레인 선택 트랜지스터, 제2 드레인 선택 트랜지스터, 복수의 메모리 셀 및 소스 선택 트랜지스터를 포함하는 제1 스트링 및 제2 스트링을 포함하고, 상기 제1 드레인 선택 트랜지스터의 게이트는 서로 연결되고, 제2 드레인 선택 트랜지스터의 게이트는 서로 연결되고, 상기 제1 스트링의 상기 제1 및 제2 드레인 선택 트랜지스터의 제1 문턱 전압은 상기 제2 스트링의 상기 제1 및 제2 드레인 선택 트랜지스터의 제2 문턱 전압보다 높고, 상기 제1 비트라인은 상기 제1 스트링의 상기 제2 드레인 선택 트랜지스터의 드레인 노드에 연결되고, 상기 제2 비트라인은 제2 스트링의 상기 제1 드레인 선택 트랜지스터의 드레인 노드에 연결된다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 상기 장치의 프로그램 방법으로서, 상기 제1 비트라인에 비트라인 프로그램 전압을 인가하고 상기 제2 비트라인에 비트라인 프로그램 금지 전압을 인가하는 단계; 상기 제1 및 제2 드레인 선택 트랜지스터의 게이트에 상기 제1 및 제2 드레인 선택 트랜지스터를 턴온시키는 제1 전압을 인가하는 단계; 상기 제2 스트링의 상기 제1 드레인 선택 트랜지스터가 턴오프되도록 상기 제1 드레인 선택 트랜지스터의 게이트에 상기 제1 전압보다 하향된 제2 전압을 인가하는 단계; 및 비선택된 메모리 셀이 연결된 워드라인에 패스 전압을 인가하고 선택된 메모리 셀이 연결된 워드라인에 프로그램 전압을 인가하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 상기 장치의 프로그램 방법으로서, 상기 제1 비트라인에 비트라인 프로그램 금지 전압을 인가하고 상기 제2 비트라인에 비트라인 프로그램 전압을 인가하는 단계; 상기 제1 및 제2 드레인 선택 트랜지스터의 게이트에 상기 제1 및 제2 드레인 선택 트랜지스터를 턴온시키는 제1 전압을 인가하는 단계; 상기 제1 스트링의 상기 제2 드레인 선택 트랜지스터가 턴오프되면서 상기 제2 스트링의 상기 제2 드레인 선택 트랜지스터가 턴온 상태를 유지하도록 상기 제2 드레인 선택 트랜지스터의 게이트에 상기 제1 전압보다 하향된 제2 전압을 인가하는 단계; 및 비선택된 메모리 셀이 연결된 워드라인에 패스 전압을 인가하고 선택된 메모리 셀이 연결된 워드라인에 프로그램 전압을 인가하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치는, 제1 활성영역 및 제2 활성영역을 구비한 기판; 상기 기판 상에 배치되고, 상기 제1 및 제2 활성영역을 가로지르는 방향으로 연장되는 제1 드레인 선택 라인, 제2 드레인 선택 라인, 복수의 워드라인 및 소스 선택 라인; 상기 제1 및 제2 드레인 선택 라인, 상기 복수의 워드라인 및 상기 소스 선택 라인을 덮는 절연층; 상기 절연층을 관통하여 상기 제1 및 제2 드레인 선택 라인 사이의 상기 제1 활성영역과 연결되는 제1 드레인 콘택; 상기 절연층을 관통하여 상기 제1 드레인 선택 라인 양측 중 상기 제2 드레인 선택 라인과 인접하지 않은 일측의 상기 제2 활성영역과 연결되는 제2 드레인 콘택; 및 상기 절연층 상에 배치되고 상기 제1 드레인 콘택 및 상기 제2 드레인 콘택과 각각 연결되는 제1 및 제2 비트라인을 포함하고, 상기 제1 활성영역의 제1 및 제2 드레인 선택 트랜지스터의 제1 문턱 전압은 상기 제2 활성영역의 상기 제1 및 제2 드레인 선택 트랜지스터의 제2 문턱 전압보다 높다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치, 그 제조 방법 및 그 동작 방법에 따르면, 프로그램 동작의 신뢰성을 확보할 수 있다.
도 1은 종래의 비휘발성 메모리 장치를 나타내는 회로도이다.
도 2는 도 1의 장치의 프로그램 방법을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 4a 및 도 4b는 도 3의 장치의 프로그램 방법을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 6a 내지 도 8b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이고, 도 4a 및 도 4b는 도 3의 장치의 프로그램 방법을 설명하기 위한 타이밍도이다. 특히, 도 4a는 이븐 페이지 프로그램 방법을 설명하기 위한 것이고 도 4b는 오드 페이지 프로그램 방법을 설명하기 위한 것이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 복수의 스트링(ST)과, 스트링(ST) 각각에 연결되고 교대로 배열되는 이븐 비트라인(BLe) 및 오드 비트라인(BLo)과, 스트링(ST)의 타단에 공통적으로 연결된 소스 라인(SL)을 포함한다.
여기서, 스트링(ST) 각각은, 비트라인(BLe, BLo) 쪽에서부터 순차적으로 배열되고 직렬로 연결된 제1 드레인 선택 트랜지스터(DST1e, DST1o), 제2 드레인 선택 트랜지스터(DST2e, DST2o), 복수의 메모리 셀(MC) 및 소스 선택 트랜지스터(SST)를 포함한다. 이븐 비트라인(BLe)에 연결된 스트링(ST)의 제1 및 제2 드레인 선택 트랜지스터는 도면부호 DST1e 및 DST2e로 표기되었고, 오드 비트라인(BLo)에 연결된 스트링(ST)의 제1 및 제2 드레인 선택 트랜지스터는 도면부호 DST1o 및 DST2o로 표기되었다.
제1 드레인 선택 트랜지스터(DST1e, DST1o)의 게이트는 일 방향으로 연장되어 제1 드레인 선택 라인(DSL1)을 구성하고, 제2 드레인 선택 트랜지스터(DST2e, DST2o)의 게이트는 일 방향으로 연장되어 제2 드레인 선택 라인(DSL2)을 구성한다. 소스 선택 트랜지스터(SST)의 게이트는 일 방향으로 연장되어 소스 선택 라인(SSL)을 구성한다.
복수의 메모리 셀(MC) 각각은 부유 게이트와 제어 게이트의 적층 구조를 포함한다. 메모리 셀(MC)의 제어 게이트는 일 방향으로 연장되어 워드라인(WL)을 구성한다.
여기서, 제1 및 제2 드레인 선택 트랜지스터(DST1e, DST1o, DST2e, DST2o) 각각은, 비트라인(BLe, BLo) 쪽에 배치되는 드레인 노드 및 소스라인(SL) 쪽에 배치되는 소스 노드를 갖는다. 제1 드레인 선택 트랜지스터(DST1e, DST1o)와 제2 드레인 선택 트랜지스터(DST2e, DST2o)는 직렬 연결되어 있기 때문에, 제1 드레인 선택 트랜지스터(DST1e, DST1o)의 소스 노드와 제2 드레인 선택 트랜지스터(DST2e, DST2o)의 드레인 노드는 공통된다.
이븐 비트라인(BLe)은 제1 드레인 선택 트랜지스터(DST1e)와 제2 드레인 선택 트랜지스터(DST2e)의 공통 노드 즉, 제1 드레인 선택 트랜지스터(DST1e)의 소스 노드이자 제2 드레인 선택 트랜지스터(DST2e)의 드레인 노드에 연결된다. 반면, 오드 비트라인(BLo)은 제1 드레인 선택 트랜지스터(DST1o)의 드레인 노드에 연결된다.
특히 본 실시예에서 제1 및 제2 드레인 선택 트랜지스터(DST1e 및 DST2e)의 제1 문턱 전압은 제1 및 제2 드레인 선택 트랜지스터(DST1o 및 DST2o)의 제2 문턱 전압보다 크다. 이하에서는 설명의 편의를 위하여 제1 문턱 전압이 약 2V이고 제2 문턱 전압이 약 0.5V인 경우를 가정하여 후속 설명을 하고 있으나, 본 발명이 이러한 수치에 한정되는 것은 아니다.
이상으로 설명한 비휘발성 메모리 장치에서, 선택된 메모리 셀(MC)에 데이터를 저장하는 프로그램 동작은 페이지 단위로 수행될 수 있다. 특히, 프로그램 동작은, 이븐 비트라인(BLe)에 연결된 스트링(ST) 중 선택된 메모리 셀(MC)을 프로그램하는 이븐 페이지 프로그램과 오드 비트라인(BLo)에 연결된 스트링(ST) 중 선택된 메모리 셀(MC)을 프로그램하는 오드 페이지 프로그램으로 나뉘어 수행될 수 있다. 이븐 페이지 프로그램시 오드 비트라인(BLo)의 스트링(ST)은 프로그램이 금지되고, 오드 페이지 프로그램시 이븐 비트라인(BLe)의 스트링(ST)은 프로그램이 금지된다.
이하, 이븐 페이지 프로그램 동작 및 오드 페이지 프로그램 동작을 도 4a 및 도 4b를 각각 참조하여 보다 상세히 설명하기로 한다.
도 4a를 참조하면, 먼저, 이븐 비트라인(BLe)에는 비트라인 프로그램 전압을 인가하고 오드 비트라인(BLo)에는 비트라인 프로그램 금지 전압을 인가한다(구간 ① 참조). 여기서, 비트라인 프로그램 전압은 선택된 메모리 셀(MC)의 제어 게이트에 인가되는 프로그램 전압보다 충분히 낮아 선택된 메모리 셀(MC)의 프로그램을 가능하게 하는 전압으로서, 본 실시예에서는 약 0V를 사용하였다. 반면, 비트라인 프로그램 금지 전압은 선택된 메모리 셀(MC)과 워드라인(WL)을 공유하는 비선택된 메모리 셀(MC)이 프로그램되는 것을 막기 위한 상대적으로 높은 양전압으로서, 본 실시예에서는 약 3.5V를 사용하였다.
이어서, 비트라인 프로그램 전압 및 비트라인 프로그램 금지 전압을 스트링(ST)으로 전달하기 위하여, 제1 및 제2 드레인 선택 라인(DSL1, DSL2)에 제1 및 제2 드레인 선택 트랜지스터(DST1e, DST1o, DST2e, DST2o) 전부를 완전히 턴온시킬 수 있는 제1 전압을 인가한다(구간 ② 참조).
이때, 이븐 비트라인(BLe)에 연결된 제1 및 제2 드레인 선택 트랜지스터(DST1e, DST2e) 전부를 턴온시킬 수 있으려면, 제1 전압은 제1 및 제2 드레인 선택 트랜지스터(DST1e, DST2e)의 제1 문턱 전압과 이븐 비트라인(BLe)에 인가된 비트라인 프로그램 전압의 합 이상을 가져야 한다. 또한, 오드 비트라인(BLo)에 연결된 제1 및 제2 드레인 선택 트랜지스터(DST1o, DST2o) 전부를 턴온시킬 수 있으려면, 제1 전압은 제1 및 제2 드레인 선택 트랜지스터(DST1o, DST2o)의 제2 문턱 전압과 오드 비트라인(BLo)에 인가된 비트라인 프로그램 금지 전압의 합 이상을 가져야 한다. 본 실시예에서, 제1 문턱 전압이 약 2V이고, 비트라인 프로그램 전압이 약 0V이고, 제2 문턱 전압이 약 0.5V이고, 비트라인 프로그램 금지 전압이 약 3.5V이므로, 제1 전압은 약 4V(0.5V+3.5V) 이상의 값을 가져야 한다.
이어서, 패스 전압(Vpass) 및 프로그램 전압(Vpgm) 인가를 수행(구간 ④ 참조)하기 전에, 오드 비트라인(BLo)과 해당 스트링(ST)의 연결을 차단하기 위하여 제1 드레인 선택 트랜지스터(DST1o)가 턴오프되도록 제1 드레인 선택 라인(DSL1)에 인가된 제1 전압을 하향시킨다(구간 ③ 참조). 하향된 전압을 이하, 제2 전압이라 한다.
이때, 제1 드레인 선택 트랜지스터(DST1o)가 턴오프되려면, 제2 전압은 비트라인 프로그램 금지 전압(3.5V)과 제2 문턱 전압(0.5V)의 합 미만이어야 한다. 나아가, 제2 전압은 하한을 갖지 않는다. 그 이유는 이븐 비트라인(BLe)이 제2 드레인 선택 트랜지스터(DST2e)의 드레인 노드에 연결되어 있어 이븐 비트라인(BLe)과 해당 스트링(ST)의 연결 여부는 제1 드레인 선택 트랜지스터(DST1e)의 턴온이나 턴오프와 무관하기 때문이다. 즉, 제1 드레인 선택 라인(DSL1)에 인가되는 제2 전압이 매우 낮아져서 제1 드레인 선택 트랜지스터(DST1e)가 턴오프된다고 하더라도, 제2 드레인 선택 트랜지스터(DST2e)가 턴온 상태를 유지하기만 하면 이븐 비트라인(BLe)과 해당 스트링(ST)의 연결이 유지되어 정상적인 프로그램 수행이 가능하다. 따라서, 제1 드레인 선택 라인(DSL1)에 인가되는 제2 전압을 충분히 낮춤으로써 오드 비트라인(BLo)과 해당 스트링(ST)을 완전히 차단하는 것이 가능하다. 본 실시예에서는 제2 전압이 약 0V인 경우를 나타내고 있으나, 제2 전압은 4V 미만이면 어떠한 값을 가져도 무방하며 낮을수록 바람직하다.
한편, 본 ③ 구간에서 이븐 비트라인(BLe)과 해당 스트링(ST)의 연결을 위하여 제2 드레인 선택 트랜지스터(DST2e)가 턴온 상태를 유지하여야 함은 전술하였다. 따라서, 제2 드레인 선택 라인(DSL2)에 인가되는 제1 전압은 약 4V로 유지될 수 있다. 그러나, 제2 드레인 선택 트랜지스터(DST2e)가 턴온 상태를 유지할 수 있는 것을 전제로 제2 드레인 선택 라인(DSL2)에 인가되는 제1 전압은 약간 하향될 수도 있다. 이하, 하향된 전압을 제3 전압이라 한다. 제3 전압은 비트라인 프로그램 전압(0V)과 제1 문턱 전압(2V)의 합 이상이어야 한다. 본 실시예에서는 제3 전압이 약 3V인 경우를 나타내고 있으나, 본 발명이 이 수치에 한정되지는 않는다.
이어서, 선택된 메모리 셀(MC)이 연결된 워드라인 즉, 선택된 워드라인(sel. WL)에 프로그램 전압(Vpgm)을 인가하고 그 외의 비선택된 워드라인(unsel. WL)에 패스 전압(Vpass)을 인가하여 선택된 메모리 셀(MC)을 프로그램한다(구간 ④ 참조). 구체적으로, 선택된 워드라인(sel. WL) 및 비선택된 워드라인(unsel. WL)에 인가되는 전압을 패스 전압(Vpass)까지 상향시킨 후, 선택된 워드라인(sel. WL)에 인가된 패스 전압(Vpass)을 프로그램 전압(Vpgm)까지 더 상향시킨다. 그에 따라, 프로그램 전압(Vpgm)이 인가되는 시간 동안 선택된 메모리 셀(MC)이 프로그램된다.
이때, 선택된 워드라인(sel. WL)에 프로그램 전압(Vpgm)과 같은 높은 양전압이 인가되더라도, 오드 비트라인(BLo)과 해당 스트링(ST)의 연결이 차단되어 채널 전압이 부스팅되므로 오드 비트라인(BLo)의 스트링(ST)에 포함되고 선택된 워드라인(sel. WL)에 연결된 비선택된 메모리 셀(MC)의 프로그램이 방지될 수 있다.
이어서, 선택된 메모리 셀(MC)의 프로그램이 완료되면, 모든 워드라인(WL), 드레인 선택 라인(DSL1, DSL2), 비트라인(BLe, BLo) 등은 초기 상태로 돌아간다(구간 ⑤ 참조).
이상으로 설명한 이븐 페이지 프로그램 방법에 의하면, 제1 드레인 선택 라인(DSL1)에 인가되는 전압을 충분히 낮출 수 있으므로, 오드 비트라인(BLo)과 해당 스트링(ST)을 완전히 차단할 수 있어 프로그램 디스터브가 방지된다. 제1 드레인 선택 라인(DSL1)의 전압을 충분히 낮추더라도 이븐 비트라인(BLe)과 해당 스트링(ST)의 연결에는 영향이 없으므로, 이븐 페이지 프로그램이 정상적으로 수행될 수 있다. 나아가, 프로그램시 오드 비트라인(BLo)의 스트링(ST)에서 제1 드레인 선택 라인(DSL1), 제2 드레인 선택 라인(DSL2) 및 인접 워드라인(WL)에 인가되는 전압이 0V, 4V, 패스 전압(Vpass)으로 점차 증가하므로, 드레인 선택 트랜지스터와 인접 메모리 셀 사이의 전압 차가 커서 발생하는 HCI(Hot Carrier Injection) 현상이 감소하는 효과가 있다.
도 4b를 참조하면, 도 4a와 반대로 이븐 비트라인(BLe)에는 비트라인 프로그램 금지 전압 예컨대, 약 3.5V를 인가하고 오드 비트라인(BLo)에는 비트라인 프로그램 전압 예컨대, 약 0V를 인가한다(구간 ① 참조).
이어서, 비트라인 프로그램 전압 및 비트라인 프로그램 금지 전압을 스트링(ST)으로 전달하기 위하여, 제1 및 제2 드레인 선택 라인(DSL1, DSL2)에 제1 및 제2 드레인 선택 트랜지스터(DST1e, DST1o, DST2e, DST2o) 전부를 완전히 턴온시킬 수 있는 제1 전압을 인가한다(구간 ② 참조).
이때, 이븐 비트라인(BLe)에 연결된 제1 및 제2 드레인 선택 트랜지스터(DST1e, DST2e) 전부를 턴온시킬 수 있으려면, 제1 전압은 제1 및 제2 드레인 선택 트랜지스터(DST1e, DST2e)의 제1 문턱 전압과 이븐 비트라인(BLe)에 인가된 비트라인 프로그램 금지 전압의 합 이상을 가져야 한다. 또한, 오드 비트라인(BLo)에 연결된 제1 및 제2 드레인 선택 트랜지스터(DST1o, DST2o) 전부를 턴온시킬 수 있으려면, 제1 전압은 제1 및 제2 드레인 선택 트랜지스터(DST1o, DST2o)의 제2 문턱 전압과 오드 비트라인(BLo)에 인가된 비트라인 프로그램 전압의 합 이상을 가져야 한다. 본 실시예에서, 제1 문턱 전압이 약 2V이고, 비트라인 프로그램 금지 전압이 약 3.5V이고, 제2 문턱 전압이 약 0.5V이고, 비트라인 프로그램 전압이 약 0V이므로, 제1 전압은 약 5.5V(2V+3.5V) 이상의 값을 가져야 한다.
이어서, 패스 전압(Vpass) 및 프로그램 전압(Vpgm) 인가를 수행(구간 ④ 참조)하기 전에, 이븐 비트라인(BLe)과 해당 스트링(ST)의 연결을 차단하기 위하여 제2 드레인 선택 트랜지스터(DST2e)가 턴오프되도록 제2 드레인 선택 라인(DSL2)에 인가된 제1 전압을 하향시키되, 오드 비트라인(BLo)과 해당 스트링(ST)의 연결은 유지되어야 하므로 제2 드레인 선택 트랜지스터(DST2o)의 턴온 상태가 유지되는 것을 한도로 제1 전압을 하향시킨다(구간 ③ 참조). 하향된 전압을 이하, 제2 전압이라 한다.
이때, 제2 드레인 선택 트랜지스터(DST2e)가 턴오프되려면, 제2 전압은 비트라인 프로그램 금지 전압(3.5V)과 제1 문턱 전압(2V)의 합 미만이어야 한다. 이와 동시에 제2 드레인 선택 트랜지스터(DST2o)가 턴온되려면, 제2 전압은 비트라인 프로그램 전압(0V)과 제2 문턱 전압(0.5V)의 합 이상이어야 한다. 즉, 제2 전압은 비트라인 프로그램 금지 전압과 제1 문턱 전압의 합 미만이면서 비트라인 프로그램 전압과 제2 문턱 전압의 합 이상의 범위를 갖는다. 따라서, 본 실시예에서와 같이 제2 문턱 전압에 비하여 제1 문턱 전압의 크기를 증가시킬수록 제2 전압이 가질 수 있는 값의 범위가 증가하는 장점이 있다. 본 실시예에서는 제2 전압이 약 1.5V인 경우를 나타내고 있으나, 제2 전압은 5.5V 미만 0.5V 이상의 범위의 값을 가질 수 있다.
한편, 본 ③ 구간에서 오드 비트라인(BLo)과 해당 스트링(ST)의 연결을 위하여 제1 드레인 선택 트랜지스터(DST1o)가 턴온 상태를 유지하여야 함은 물론이다.따라서, 제1 드레인 선택 라인(DSL1)에 인가되는 제1 전압은 약 5.5V로 유지될 수 있다. 그러나, 제1 드레인 선택 트랜지스터(DST1o)가 턴온 상태를 유지할 수 있는 것을 전제로 제1 드레인 선택 라인(DSL1)에 인가되는 제1 전압은 약간 하향되거나 상향되어도 무방하다. 제1 드레인 선택 라인(DSL1)에 인가되는 전압은 전술한 바와 같이 이븐 비트라인(BLe)과 해당 스트링(ST)의 연결 여부에 영향을 주지 않는다.
이어서, 선택된 워드라인(sel. WL)에 프로그램 전압(Vpgm)을 인가하고 그 외의 비선택된 워드라인(unsel. WL)에 패스 전압(Vpass)을 인가하여 선택된 메모리 셀(MC)을 프로그램한다(구간 ④ 참조).
이때, 선택된 워드라인(sel. WL)에 프로그램 전압(Vpgm)과 같은 높은 양전압이 인가되더라도, 이븐 비트라인(BLe)과 해당 스트링(ST)의 연결이 차단되어 채널 전압이 부스팅되므로 이븐 비트라인(BLe)의 스트링(ST)에 포함되고 선택된 워드라인(sel. WL)에 연결된 비선택된 메모리 셀(MC)의 프로그램이 방지될 수 있다.
이어서, 선택된 메모리 셀(MC)의 프로그램이 완료되면, 모든 워드라인(WL), 드레인 선택 라인(DSL1, DSL2), 비트라인(BLe, BLo) 등은 초기 상태로 돌아간다(구간 ⑤ 참조).
이상으로 설명한 오드 페이지 프로그램 방법에 의하면, 프로그램 디스터브 방지를 위하여 이븐 비트라인(BLe)과 해당 스트링(ST)을 완전히 차단하고자 할 때, 제2 문턱 전압과 제1 문턱 전압의 차이를 크게 함으로써 제2 드레인 선택 라인(DSL2)에 인가될 수 있는 전압의 범위를 증가시킬 수 있는 장점이 있다. 또한, 제1 드레인 선택 라인(DSL1)의 전압을 낮추지 않더라도 오드 비트라인(BLo)과 해당 스트링(ST)의 연결은 유지되고 이븐 비트라인(BLe)과 해당 스트링(ST)의 연결 여부에는 영향이 없으므로, 오드 페이지 프로그램이 정상적으로 수행될 수 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도로서, 전술한 도 3의 회로도는 도 5의 메모리 블록(100)의 등가 회로도이다. 도 6a 내지 도 8b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도로서, 각 a도는 도 5의 A-A' 선에 따른 단면을 나타내고, 각 b도는 도 5의 B-B' 선에 따른 단면을 나타낸다.
먼저, 제조 방법을 설명한다.
도 5, 도 6a 및 도 6b를 참조하면, 기판(110)에 STI(Shallow Trench Isolation) 공정 등에 의한 소자분리막을 형성하여 기판(110)의 활성영역(ACT1, ACT2)을 정의한다. 활성영역(ACT1, ACT2)은 일 방향으로 연장되는 라인 형상을 가지며, 복수개가 서로 평행하게 배열된다. 이때, 설명의 편의를 위하여 활성영역(ACT1, ACT2) 중에서 후속 공정으로 형성될 이븐 비트라인(BLe)과 연결될 부분을 제1 활성영역(ACT1)이라 하고, 오드 비트라인(BLo)과 연결될 부분을 제2 활성영역(ACT2)이라 하기로 한다. 제1 및 제2 활성영역(ACT1, ACT2)은 교대로 배열될 수 있다.
이어서, 기판(110) 상에 제1 및 제2 드레인 선택 라인(DSL1, DSL2), 워드라인(WL) 및 소스 선택 라인(SSL)을 형성하기 전에, 제1 활성영역(ACT1)의 제1 및 제2 드레인 선택 라인(DSL1, DSL2)과 중첩할 부분에 요구되는 불순물을 도핑하여 제1 불순물 도핑 영역(P1)을 형성하고, 제2 활성영역(ACT2)의 제1 및 제2 드레인 선택 라인(DSL1, DSL2)과 중첩할 부분에 요구되는 불순물을 도핑하여 제2 불순물 도핑 영역(P2)을 형성한다. 불순물 도핑은 불순물이 도핑될 부분을 노출시키는 마스크 공정 및 노출된 부분으로의 이온 주입 공정으로 수행될 수 있다.
이때, 제1 및 제2 불순물 도핑 영역(P1, P2)의 불순물은 예컨대, 보론과 같은 N형 불순물이고, 도핑 농도는 서로 상이할 수 있다. 예를 들어, 제1 불순물 도핑 영역(P1)의 농도는 제2 불순물 도핑 영역(P2)의 농도보다 더 클 수 있다. 제1 및 제2 불순물 도핑 영역(P1, P2)의 농도를 서로 상이하게 하는 것은 제1 활성영역(ACT1)에 형성될 제1 및 제2 드레인 선택 트랜지스터의 문턱 전압과 제2 활성영역(ACT2)에 형성될 제1 및 제2 드레인 선택 트랜지스터의 문턱 전압을 서로 상이하게 하기 위함이다. 보론과 같은 N형 불순물의 경우 도핑 농도가 높을수록 트랜지스터의 문턱 전압이 상승함은 잘 알려져 있으므로, 제1 불순물 도핑 영역(P1)의 농도를 제2 불순물 도핑 영역(P2)의 농도보다 증가시킴으로써 제1 활성영역(ACT1)에 형성될 제1 및 제2 드레인 선택 트랜지스터의 문턱 전압을 증가시킬 수 있다.
도 5, 도 7a 및 도 7b를 참조하면, 기판(110) 상에 터널 절연막, 플로팅 게이트용 도전막, 게이트간 절연막 및 제어 게이트용 도전막을 순차적으로 증착한 후, 이를 패터닝하여 터널 절연막 패턴(120), 플로팅 게이트(130), 게이트간 절연막 패턴(140) 및 제어 게이트(150)가 적층된 제1 및 제2 드레인 선택 라인(DSL1, DSL2), 워드라인(WL) 및 소스 선택 라인(SSL)을 형성한다.
여기서, 제1 및 제2 드레인 선택 라인(DSL1, DSL2)과 소스 선택 라인(SSL)에서는, 제어 게이트용 도전막 증착 전에 게이트간 절연막이 추가로 패터닝되어 일부 또는 전부가 제거된 형상을 갖는다. 그에 따라, 제1 및 제2 드레인 선택 라인(DSL1, DSL2)과 소스 선택 라인(SSL)에서 플로팅 게이트(130)와 제어 게이트(150)는 전기적으로 도통된다.
또한, 제어 게이트(150)는 제1 및 제2 드레인 선택 라인(DSL1, DSL2), 워드라인(WL) 및 소스 선택 라인(SSL)과 동일한 평면 형상 즉, 활성영역(ACT1, ACT2)을 가로지르는 라인 형상을 갖는다. 반면, 플로팅 게이트(130)는 제어 게이트(150)와 활성영역(ACT1, ACT2)의 중첩 부분에만 형성되어 섬 형상을 갖는다.
도 5, 도 8a 및 도 8b를 참조하면, 기판(110) 상에 제1 및 제2 드레인 선택 라인(DSL1, DSL2), 워드라인(WL) 및 소스 선택 라인(SSL)을 덮는 층간 절연막(160)을 형성한다.
이어서, 층간 절연막(160)을 선택적으로 식각하여 제1 활성영역(ACT1) 중 제1 드레인 선택 라인(DSL1)과 제2 드레인 선택 라인(DSL2) 사이를 노출시키는 콘택홀과, 제2 활성영역(ACT2) 중 제1 드레인 선택 트랜지스터(DST1)의 드레인 영역 즉, 제1 드레인 선택 라인(DSL1)의 양측 중 제2 드레인 선택 라인(DSL2)과 인접하지 않은 측의 제2 활성영역(ACT2)을 노출시키는 콘택홀을 형성한다. 이어서, 이들 콘택홀 내에 도전물질을 매립하여 제1 활성영역(ACT1)의 일부와 연결되는 제1 드레인 콘택(DCe) 및 제2 활성영역(ACT2)의 일부와 연결되는 제2 드레인 콘택(DCo)을 형성한다.
이어서, 층간 절연막(160) 상에 도전 물질을 증착하고 패터닝함으로써, 제1 활성영역(ACT1)의 일부와 제1 드레인 콘택(DCe)을 통해서 연결되는 이븐 비트라인(BLe) 및 제2 활성영역(ACT2)의 일부와 제2 드레인 콘택(DCo)을 통해서 연결되는 오드 비트라인(BLo)을 형성한다. 이븐 비트라인(BLe) 및 오드 비트라인(BLo)은 활성영역(ACT1, ACT2)의 연장 방향과 동일한 방향으로 연장될 수 있다.
도시하지는 않았으나, 소스 선택 라인(SSL)의 양측 중 워드라인(WL)과 인접하지 않는 측의 활성영역(ACT1, ACT2)은 소스 콘택을 통하여 소스라인과 연결될 수 있다. 소스 라인은 비트라인(BLe, BLo)을 가로지르는 방향으로 연장되며 비트라인(BLe, BLo)과 다른 층에 위치할 수 있다.
이상으로 설명한 공정에 의해 도 5, 도 8a 및 도 8b와 같은 장치가 제조될 수 있다. 본 장치는 도 3의 회로도와 실질적으로 동일하므로 프로그램 동작의 신뢰성을 확보할 수 있음은 물론이다. 게다가, 제1 드레인 콘택(DCe)과 제2 드레인 콘택(DCo)이 일직선상에 위치하는 것이 아니라 교대로 다른 위치에 배열되므로, 드레인 콘택 간의 거리를 확보할 수 있는 장점이 있다.
이상으로 본 발명의 일 실시예에 따른 비휘발성 메모리 장치, 그 제조 방법 및 그 동작 방법에 대해 설명하였으나 본 발명이 이에 한정되는 것은 아니다.
예컨대, 본 실시예에서는 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 배열 순서는 변경될 수 있다. 또한, 이븐 비트라인(BLe)이 비트라인쪽 드레인 선택 트랜지스터의 드레인 노드에 연결되고 오드 비트라인(BLo)이 두 개의 드레인 선택 트랜지스터의 공통 노드에 연결될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
DSL1: 제1 드레인 선택 라인 DSL2: 제2 드레인 선택 라인
WL: 워드라인 SSL: 소스 선택 라인
BLe: 이븐 비트라인 BLo: 오드 비트라인
SL: 소스 라인

Claims (12)

  1. 제1 비트라인 및 제2 비트라인; 및
    상기 제1 비트라인 및 제2 비트라인에 각각 연결되고, 비트라인쪽에서부터 순차적으로 직렬 연결된 제1 드레인 선택 트랜지스터, 제2 드레인 선택 트랜지스터, 복수의 메모리 셀 및 소스 선택 트랜지스터를 포함하는 제1 스트링 및 제2 스트링을 포함하고,
    상기 제1 드레인 선택 트랜지스터의 게이트는 서로 연결되고, 제2 드레인 선택 트랜지스터의 게이트는 서로 연결되고,
    상기 제1 스트링의 상기 제1 및 제2 드레인 선택 트랜지스터의 제1 문턱 전압은 상기 제2 스트링의 상기 제1 및 제2 드레인 선택 트랜지스터의 제2 문턱 전압보다 높고,
    상기 제1 비트라인은 상기 제1 스트링의 상기 제2 드레인 선택 트랜지스터의 드레인 노드에 연결되고, 상기 제2 비트라인은 제2 스트링의 상기 제1 드레인 선택 트랜지스터의 드레인 노드에 연결되는
    비휘발성 메모리 장치.
  2. 제1 항의 비휘발성 메모리 장치의 프로그램 방법으로서,
    상기 제1 비트라인에 비트라인 프로그램 전압을 인가하고 상기 제2 비트라인에 비트라인 프로그램 금지 전압을 인가하는 단계;
    상기 제1 및 제2 드레인 선택 트랜지스터의 게이트에 상기 제1 및 제2 드레인 선택 트랜지스터를 턴온시키는 제1 전압을 인가하는 단계;
    상기 제2 스트링의 상기 제1 드레인 선택 트랜지스터가 턴오프되도록 상기 제1 드레인 선택 트랜지스터의 게이트에 상기 제1 전압보다 하향된 제2 전압을 인가하는 단계; 및
    비선택된 메모리 셀이 연결된 워드라인에 패스 전압을 인가하고 선택된 메모리 셀이 연결된 워드라인에 프로그램 전압을 인가하는 단계를 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  3. 제2 항에 있어서,
    상기 제1 전압은, 상기 비트라인 프로그램 금지 전압과 상기 제2 문턱 전압의 합 이상이고,
    상기 제2 전압은, 상기 비트라인 프로그램 금지 전압과 상기 제2 문턱 전압의 합 미만인
    비휘발성 메모리 장치의 프로그램 방법.
  4. 제2 항에 있어서,
    상기 제1 전압 인가 단계 후, 및 상기 패스 전압 및 프로그램 전압 인가 단계 전에,
    상기 제1 스트링의 상기 제2 드레인 선택 트랜지스터가 턴온 상태를 유지하도록 상기 제2 드레인 선택 트랜지스터의 게이트에 상기 제1 전압과 동일하거나 또는 상기 제1 전압보다 하향된 제3 전압을 인가하는 단계를 더 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  5. 제4 항에 있어서,
    상기 제3 전압은 상기 비트라인 프로그램 전압과 상기 제1 문턱 전압의 합 이상인
    비휘발성 메모리 장치의 프로그램 방법.
  6. 제1 항의 비휘발성 메모리 장치의 프로그램 방법으로서,
    상기 제1 비트라인에 비트라인 프로그램 금지 전압을 인가하고 상기 제2 비트라인에 비트라인 프로그램 전압을 인가하는 단계;
    상기 제1 및 제2 드레인 선택 트랜지스터의 게이트에 상기 제1 및 제2 드레인 선택 트랜지스터를 턴온시키는 제1 전압을 인가하는 단계;
    상기 제1 스트링의 상기 제2 드레인 선택 트랜지스터가 턴오프되면서 상기 제2 스트링의 상기 제2 드레인 선택 트랜지스터가 턴온 상태를 유지하도록 상기 제2 드레인 선택 트랜지스터의 게이트에 상기 제1 전압보다 하향된 제2 전압을 인가하는 단계; 및
    비선택된 메모리 셀이 연결된 워드라인에 패스 전압을 인가하고 선택된 메모리 셀이 연결된 워드라인에 프로그램 전압을 인가하는 단계를 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  7. 제6 항에 있어서,
    상기 제1 전압은, 상기 비트라인 프로그램 금지 전압과 상기 제1 문턱 전압의 합 이상이고,
    상기 제2 전압은, 상기 비트라인 프로그램 금지 전압과 상기 제1 문턱 전압의 합 미만이면서 상기 비트라인 프로그램 전압과 상기 제2 문턱 전압의 합 이상인
    비휘발성 메모리 장치의 프로그램 방법.
  8. 제1 활성영역 및 제2 활성영역을 구비한 기판;
    상기 기판 상에 배치되고, 상기 제1 및 제2 활성영역을 가로지르는 방향으로 연장되는 제1 드레인 선택 라인, 제2 드레인 선택 라인, 복수의 워드라인 및 소스 선택 라인;
    상기 제1 및 제2 드레인 선택 라인, 상기 복수의 워드라인 및 상기 소스 선택 라인을 덮는 절연층;
    상기 절연층을 관통하여 상기 제1 및 제2 드레인 선택 라인 사이의 상기 제1 활성영역과 연결되는 제1 드레인 콘택;
    상기 절연층을 관통하여 상기 제1 드레인 선택 라인 양측 중 상기 제2 드레인 선택 라인과 인접하지 않은 일측의 상기 제2 활성영역과 연결되는 제2 드레인 콘택; 및
    상기 절연층 상에 배치되고 상기 제1 드레인 콘택 및 상기 제2 드레인 콘택과 각각 연결되는 제1 및 제2 비트라인을 포함하고,
    상기 제1 활성영역의 제1 및 제2 드레인 선택 트랜지스터의 제1 문턱 전압은 상기 제2 활성영역의 상기 제1 및 제2 드레인 선택 트랜지스터의 제2 문턱 전압보다 높은
    비휘발성 메모리 장치.
  9. 제8 항에 있어서,
    상기 제1 활성영역의 상기 제1 및 제2 드레인 선택 트랜지스터의 채널의 불순물 도핑 농도는, 상기 제2 활성영역의 상기 제1 및 제2 드레인 선택 트랜지스터의 채널의 불순물 도핑 농도와 상이한
    비휘발성 메모리 장치.
  10. 제9 항에 있어서,
    상기 불순물은, N형 불순물이고,
    상기 제1 활성영역에서의 도핑 농도가 상기 제2 활성영역에서의 도핑 농도보다 큰
    비휘발성 메모리 장치.
  11. 제8 항에 있어서,
    상기 제1 드레인 선택 라인, 상기 제2 드레인 선택 라인, 상기 복수의 워드라인 및 상기 소스 선택 라인은 각각 터널 절연막, 플로팅 게이트용 도전막, 게이트간 절연막 및 제어 게이트용 도전막의 적층 구조물을 포함하되,
    상기 제1 드레인 선택 라인, 상기 제2 드레인 선택 라인 및 상기 소스 선택 라인의 상기 게이트간 절연막은 일부 또는 전부가 제거된
    비휘발성 메모리 장치.
  12. 제8 항에 있어서,
    상기 제1 활성영역과 상기 제2 활성영역은 교대로 배열되고,
    상기 제1 드레인 콘택과 상기 제2 드레인 콘택은 일직선상에 위치하지 않는
    비휘발성 메모리 장치.

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