TW201523882A - 用於無接面細胞電晶體之堆疊記憶體陣列的結構和製造方法 - Google Patents

用於無接面細胞電晶體之堆疊記憶體陣列的結構和製造方法 Download PDF

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Abstract

提供三維NAND記憶體裝置及用以製造此裝置之相關聯的方法。該三維NAND記憶體裝置包含被電性隔離自導電閘極材料的源極接點。該源極接點亦透過該導電閘極材料而電性連接導電源極線至第一矽條及第二矽條。

Description

用於無接面細胞電晶體之堆疊記憶體陣列的結構和製造方法
本發明係關於用於無接面細胞電晶體之堆疊記憶體陣列的結構和製造方法。
諸如快閃記憶體之非揮發性記憶體係廣泛地使用於例如，USB快閃驅動器、攜帶式媒體播放器、手機、數位相機、等等的消費者電子裝置及儲存應用中。兩個共同類型之快閃記憶體係NOR及NAND快閃記憶體。NOR快閃記憶體提供完全的位址及資料介面，其允許對任何位置的隨機存取，反之，NAND快閃記憶體典型地提供較快的拭除及寫入時間、較高的密度、及每位元較低的成本。
1‧‧‧半導體基板
2‧‧‧細胞本體節點
3A-3B‧‧‧源極/汲極節點
4A/4B‧‧‧通道區
5‧‧‧穿隧電介質層
6A/6B‧‧‧浮動節點(儲存節點)
6‧‧‧電荷儲存層
7‧‧‧耦接電介質(阻隔電介質)
8A/8B‧‧‧控制閘極
710,810‧‧‧細胞帶
720,820‧‧‧晶片基板
910‧‧‧通道
912‧‧‧矽基板
920‧‧‧字線
922‧‧‧NAND帶
926‧‧‧接地選擇線(GSL)
930‧‧‧位元線墊
932,952,956‧‧‧通孔接點
934‧‧‧位元線
940‧‧‧SSL島
958‧‧‧帶選擇線(SSL)
950‧‧‧共同源極線
130A-130D,230A-230D‧‧‧帶
132A-132D‧‧‧源極末端
140A-140D,240A-240D,340A/B‧‧‧源極接點
110A-110D‧‧‧SSL閘極
109A/B,209A/B‧‧‧GSL閘極
113‧‧‧空間
301‧‧‧基板矽
302A-302D‧‧‧矽條
305-307‧‧‧多層閘極電介質層
309‧‧‧閘極材料
350A-350C,351,352‧‧‧層間電介質層
360‧‧‧源極線
339‧‧‧源極接觸孔
208A/B,209A,210A/C‧‧‧閘極
235B/D‧‧‧反向層通道
231A‧‧‧偶數位元線墊
203A‧‧‧字線
231B‧‧‧奇數位元線墊
為使更完整地瞭解此發明，現請參閱與附圖及詳細說明相關聯所取得之下文簡單說明，其中相同的參考符號表 示相同的部件。
第1圖係描繪NAND快閃細胞電晶體的概要圖式；第2圖係描繪NAND快閃細胞電晶體的另一概要圖式；第3圖係描繪NAND快閃細胞陣列之元件的概要圖式；第4圖係NAND快閃細胞陣列之結構的節化視圖；第5圖係一NAND快閃區塊之結構的簡化視圖；第6圖係一NAND快閃頁之結構的簡化視圖；第7圖係垂直通道NAND快閃裝置的概要圖式；第8圖係垂直閘極NAND快閃裝置的概要圖式；第9圖係垂直閘極NAND快閃的概要圖式；第10圖係具有交錯偶數/奇數方向帶之垂直閘極NAND的佈局及概要圖式；第11圖係依據本發明實施例之垂直閘極NAND的佈局及概要圖式；第12圖係依據本發明實施例之垂直閘極NAND的概要圖式；第13圖係依據本發明實施例的垂直閘極NAND中的切開線的概要圖式；第14圖係依據本發明實施例之沿著第13圖的切開線之橫剖面的概要圖式；第15圖係依據本發明實施例之導電帶通道的概要圖式； 第16圖係依據本發明實施例之細胞堆疊及貫穿帶接點形成的概要圖式；第17圖係依據本發明實施例之細胞堆疊圖案化的概要圖式；第18圖係依據本發明實施例之閘極電介質沈積的概要圖式；第19圖係依據本發明實施例之閘極材料及層間電介質沈積的概要圖式；第20圖係依據本發明實施例之接點圖案化的概要圖式；第21圖係依據本發明實施例之接點側壁間隔物的概要圖式；第22圖係依據本發明實施例之側壁間隔物回蝕的概要圖式；第23圖係依據本發明實施例之源極線形成及金屬間電介質沈積的概要圖式；第24圖係依據本發明實施例之未完全由閘極所包圍之源極接點的概要圖式；以及第25圖係依據本發明實施例之其中SSL與GSL間之空間未被縮減的概要圖式；
【發明內容及實施方式】
在開始時應被瞭解的是，雖然一或多個實施例的描繪性實施係提供於下文，但揭示的系統及/或方法可使用許 多技術而予以實施，不管目前已知抑或現存的。本發明不應受限於下文所描繪之描繪性的實施例、圖式、及技術，包含本文中所描繪及敘述之例示的設計及實施，但可在附錄申請專利範圍的範疇與其等效範圍的全部範疇內一起予以修正。
本發明大致有關諸如快閃記憶體裝置之非揮發性記憶體。快閃記憶體可包含NAND快閃記憶體及其他類型的快閃記憶體。更特別地，本發明有關三維的垂直閘極NAND記憶體陣列及該記憶體陣列的製造方法。
快閃記憶體在做為用於諸如數位相機及攜帶式數位音樂播放器的消費者電子裝置之主儲存的廣泛使用中，係非揮發性記憶體的共同使用類型。該等快閃記憶體可採取記憶卡或USB類型隨身碟的形式，各具有至少一記憶體裝置及記憶體控制器被形成於其中。
要降低每資料位元之製造成本的需求正連續驅動NAND快閃產業以降低細胞電晶體的尺寸。由於受到光微影術工具所施加之限制及縮小實體電晶體尺寸的限制，已提出方案而藉以使NAND細胞被以與晶片表面垂直的方向堆疊。因此，每資料位元的有效晶片面積可被降低，而無需依賴實體細胞電晶體尺寸的縮小。本發明之實施例適用於垂直堆疊NAND快閃電晶體細胞。
NAND快閃細胞、細胞組織、及垂直堆疊NAND細胞技術的簡單說明將予以給定，用以界定被使用於本發明之中的用語。該說明用作實例，且不應被解讀為限制本發明 於任何特定的細胞電晶體結構或組織。
其係共通於所有NAND快閃技術之NAND快閃細胞的若干基本元件將使用第1圖及第2圖而予以敘述，其中應瞭解的是，該等圖式及相關聯的說明並未限制本發明於任何特定的技術或裝置結構，而僅用作用以界定本發明中所稍後使用之用語的描繪。
第1圖顯示具有彼此互相串聯連接之兩個NAND快閃細胞電晶體的概要圖。該兩個電晶體包含控制閘極8A/8B、浮動節點(或儲存節點)6A/6B、源極/汲極節點3A至3C、以及細胞本體節點2。
此概要圖的實例垂直結構係顯示於第2圖中。典型的NAND快閃細胞係製造於例如，單晶或多晶矽的半導體基板1上。基板1形成該等細胞的本體節點，其在最習知的NAND快閃細胞中係p阱。雖然並未被顯示於圖式中，但半導體基板1有時候被製造於電介質材料上，以便形成矽在絕緣體上(SOI)結構。
多層閘極電介質5至7係形成於半導體基板1上。該多層閘極電介質包含穿隧電介質層5；電荷儲存層6，其係形成於穿隧電介質上；以及耦接電介質7(根據該技術，亦稱為阻隔電介質)，其係製造於電荷儲存層上。此電荷儲存層可係所謂電荷俘獲層，其包含其中電荷被俘獲的位置(6A/6B)。在浮動閘極技術(未顯示)的情況中，該電荷儲存層並不形成連續膜，而係圖案化成為個別的浮動閘極，其中各細胞的浮動閘極係與鄰近細胞的浮動 閘極隔離。在電荷俘獲技術的情況中，如該圖中所示，當在鄰近的電荷儲存節點間之電荷流動係由於電荷俘獲層的電介質性質而受阻礙時，即使電荷儲存節點並未利用圖案化而被彼此互相隔離，亦可執行或不執行電荷儲存節點之彼此互相的隔離以及整個多層閘極電介質的圖案化。因此，由穿隧電介質5、電荷儲存層6、及耦接電介質7所組成的閘極電介質可被製造成為連續的薄膜，而無需使閘極電介質圖案化成為多重隔離的個件。選擇性地，該閘極電介質可在某些其他裝置中被圖案化成為多重隔離的個件。控制閘極8A/8B係製造於耦接電介質上。該電荷俘獲技術可係所謂S(矽)-O(氧化矽)-N(氮化矽)-O(氧化矽)-矽技術。
矽基板1包含源極/汲極區3A至3C。在若干較舊的方案中，源極/汲極區包含具有n型摻雜的佈值或擴散區(n+汲極/汲極)。在若干較新近的方案中，源極/汲極區並未透過離子佈植而被形成為永久導電區，但導電性係由來自控制閘極8A/8B的邊緣電場所控制，而在控制閘極8A/8B之足夠高的偏壓可以以與當電晶體導通時之通道反轉層形成的相同方式，感應源極/汲極區3A至3C中的導電反轉層。該等類型的細胞可被稱做“無接面”或“無接面式”。
應被瞭解的是，對於在此發明中所施加的無接面式技術，只要在電荷儲存節點與基板之間的電場係高到足以感應出反轉層，則通道區4A/4B係在導電狀態中。此電場係 由儲存於電荷儲存層中之電荷與被施加至控制閘極之外部偏壓的結合所造成。
用於NAND快閃細胞之讀取、編程、及拭除操作的實體機制以及偏壓情形將參照第1圖及第2圖中之左邊細胞電晶體，而以簡略方式予以敘述。
俘獲於細胞電晶體的電荷儲存節點6A中之電子根據儲存於該細胞中之資料(0或1)而修正此細胞電晶體的臨限電壓至不同位準。該細胞電晶體的臨限電壓決定通道4A的電阻。在若干共同的實施例中，記憶體細胞儲存兩個邏輯狀態，資料‘1’及資料‘0’且各記憶體細胞對應一位元。在此情況中，快閃記憶體細胞可具有對應資料‘1’及資料‘0’之兩個臨限電壓的其中一者。在若干其他廣為使用的NAND快閃裝置中，細胞亦可被編程以具有超過兩個臨限位準，且因此，多重位元可被儲存於一實體細胞之中。即使對單一或多重位元儲存並未做成明白的指示，但所揭示之技術的實例亦可對等地施加至具有每細胞單一及多重位元儲存的NAND記憶體裝置。
典型地，NAND快閃記憶體細胞係藉由福勒‧諾德海姆(Fowler-Nordheim)(F-N)穿隧，而予以拭除及編程。在若干廣為使用的編程操作方案中，細胞之控制閘極8A係偏壓至例如，20V之極正的編程電壓Vpgm，而該細胞之基板2、源極及汲極3A/3B係偏壓至Vss(接地)。更精確地，高的Vpgm電壓感應穿隧電介質5之下面的通道4A。因為此通道係電性連接至被束縛於Vss=0V的源極 及汲極，所以通道電壓Vch亦係束縛至接地。由於電壓Vpgm-Vch中之差異，來自通道的電子係透過穿隧電介質而被均勻注入至浮動節點6A。編程之細胞的細胞臨限電壓Vth係以正方向被偏移。
為了要讀取細胞資料，控制閘極8A係偏壓至0V。若細胞係在拭除的狀態中，則拭除之細胞具有負的臨限電壓，且因此，自汲極3B至源極3A之細胞電流(Icell)在若干給定的讀取偏壓情形之下流動。相似地，若細胞係在編程的狀態中，則編程之細胞具有正的臨限電壓，且在讀取偏壓情形下，不具有自汲極3B至源極3A的細胞電流。拭除之細胞(on-cell)係感測為資料‘1’，以及編程之細胞(off-cell)係感測為資料‘0’。
在拭除操作之期間，細胞的控制閘極8A係偏壓至Vss(接地)，而細胞本體2係偏壓至拭除電壓V_erase(例如，18V)，且細胞之源極及汲極3A/3B係浮動的，因為細胞電晶體被強硬地關閉，所以並無n型導電性的導電反向層通道4A存在於拭除偏壓情形中。以此拭除偏壓情形，在浮動節點6A中之俘獲的電子係透過穿隧電介質5而被均勻發射至基板2。拭除之細胞的細胞臨限電壓(Vth)變成負的。換言之，若控制閘極的閘極偏壓係0V時，則拭除之細胞電晶體係在開啟狀態(on-state)中。拭除操作不被施加至NAND快閃記憶體中之單一細胞，而是被施加至整個拭除區塊，其將於下文予以界定。
現將敘述NAND快閃記憶體裝置的基本細胞陣列組 織。該等圖式及相關聯的說明應被瞭解為僅用做實例，以界定本發明中所稍後使用之用語，且不應被解讀為特定於任何的技術或裝置結構。本發明不應被解讀為僅施加至所示的陣列組織。
第3圖用做要敘述NAND快閃記憶體裝置中的“帶”、“頁”、及“區塊”之用語的圖解。如在第3圖之陰影格“A”中所描繪的NAND細胞帶包含至少一帶選擇電晶體(下文中稱為SST、SSL閘極、或SSL電晶體)，其係與細胞電晶體(CT)及被連接至位元線之一端子(下文中稱為汲極)串聯而被設置。NAND細胞帶亦包含一定數目的記憶體細胞電晶體(CT)；及至少一接地選擇電晶體(下文中稱為GST、GSL閘極、或GSL電晶體)，其係串聯連接於該等細胞電晶體與源極線之間。
雖然在此圖式中，帶包含16個細胞，但本發明並未受限於每帶任何特定數目的細胞。每帶細胞之數目可以以每帶4細胞、每帶8細胞、每帶32細胞、每帶64細胞、每帶128細胞、或亦係可能實施例之大於1的任何其他數目而變化。
在第3圖中之記憶體細胞閘極係耦接至字線(在本發明的實施例中被共同縮寫成WL)0至15。帶選擇電晶體(SST)的閘極係連接至帶選擇線(SSL)，而帶選擇電晶體(SST)的汲極係連接至位元線(BL)。接地選擇電晶體(GST)的閘極係連接至接地選擇線(GSL)，而接地選擇電晶體(GST)的源極係連接至源極線(SL或 CSL)。其中連接接地選擇電晶體之閘極的閘極層可在下文中被稱為GSL，但應瞭解的是，不同的製造商可藉由不同的名稱而表示該閘極層。
為指明帶內的方向，在下文中，朝向帶之SSL的方向將被稱為“汲極方向”或“汲極側”，以及朝向帶之GSL的方向將被稱為“源極方向”或“源極側”。
在第3圖中之陰影格“B”描繪NAND快閃裝置中之頁的可能實施例。頁係由列位址所定址之最小的單元。其中可執行讀取或編程操作於其之最小的單元亦係一頁。在若干共通的實施例中，一頁係相等於被連接至一字線的所有細胞。然而，其他實施例亦存在，其中連接至某字線之細胞被細分成為多重子群，而藉以構成每字線多重頁，因此，在一字線中之多重頁的各者具有不同的列位址。在一實體細胞中之多重位元儲存的情況中，不同的位元可邏輯地屬於不同的頁，雖然它們係實體地位在相同的細胞電晶體中，且因而，被連接至相同的字線。在下文中，所揭示之技術將使用其中各字線對應一頁之第3圖中的實例，而予以說明，但未受限於該實例。
第3圖中之陰影格“C”描繪細胞區塊的意義。細胞區塊係由分享相同的字線、帶選擇線、及接地選擇線之帶的全體所構成。在NAND快閃記憶體裝置的最共通實施例中，其中執行拭除操作於其之最小的單元係一細胞區塊，因此，其常被稱為“拭除區塊”。
假定列位址係由用於區塊位址的n位元及用於頁位址 的m位元所組成，第4圖描繪NAND快閃記憶體的細胞陣列結構。該結構係由2n個拭除區塊所構成，而各區塊被細分成為如第5圖中所示之2m個可編程的頁。
各頁係由如第6圖中所示之(j+k)位元組(乘8位元)所構成。該等頁係進一步劃分成為具有個別的k位元組區域(備用欄)之j位元組資料儲存區(資料欄)。該k位元組區域係典型地使用於誤差管理功能。因此，存在以下關係：1頁=(j+k)位元組；1區塊=2m頁=(j+k)位元組×2m；以及總記憶體陣列尺寸=2n區塊=(j+k)位元組×2m+n。
要降低每資料位元之製造成本的需求正連續驅動NAND快閃產業以降低細胞電晶體的尺寸。由於受到光微影術工具所施加之限制及縮小實體電晶體尺寸的限制，已提出方案而藉以使NAND細胞被以與晶片表面垂直的方向堆疊。因此，每資料位元的有效晶片面積可被降低，而無需依賴實體細胞電晶體尺寸的縮小。本發明之實施例可特別適用於垂直堆疊快閃電晶體細胞。
從幾何圖形的觀點而言，存在兩個不同形狀的堆疊NAND裝置。在第7圖中所示的情況(1)中，細胞帶710延伸於與晶片基板720垂直的方向中，且屬於相同帶的細胞係垂直堆疊於相互的頂部上。在第8圖中所示的情況(2)中，細胞帶810延伸於與晶片基板820平行的方向中。屬於相同帶的細胞係如習知NAND細胞中地以與晶片表面平行的方向對齊，且不同的帶係垂直堆疊於相互的頂 部上。
遵循相關文獻之傳統，情況(1)的NAND快閃將在下文中被稱為垂直通道NAND或VC NAND，以及情況(2)的NAND快閃將在下文中被稱為垂直閘極NAND或VG NAND，而不管細胞電晶體內部結構的特定細節。
本發明之實施例適用於情況(2)VG NAND結構，其中形成個別的帶之矽本體的導電條延伸為如第8圖中之與晶片表面平行的矽條。現將敘述VG NAND的典型特徵。
第9圖顯示VG NAND的典型陣列構造。在該VG NAND中以及在本發明的實施例中，矽條包含以水平方向在矽基板912上面延伸之NAND帶922的通道910，而NAND帶922係堆疊在相互的頂部上，以便形成帶之堆疊。該等細胞電晶體係形成為雙閘極裝置，而具備存在於側壁上之通道以及亦面向建構帶之矽條的側壁之閘極。在帶內之電晶體並不具有任何佈植的擴散n+區做為源極/汲極，除了在位元線墊側上之SSL電晶體的汲極以及在接地選擇線(GSL)926的區域中之帶的源極側之GSL電晶體的源極之外。也就是說，該等帶電晶體形成具有虛擬源極/汲極之無接面電晶體，其中源極/汲極區的導電性根據鄰近源極/汲極區的閘極與源極/汲極矽本身間之邊緣電場的存在。字線920連接細胞電晶體的閘極節點於水平方向中，如習知平面NAND細胞技術中一樣地。此外，任一細胞電晶體與被設在其垂直方向中的所有細胞電晶體分享其閘極節點。屬於相同堆疊層之多重帶(但不具有屬於不同 堆疊層之帶)分享共同位元線(在金屬層三中之位元線934的其中一者)，且係經由位元線墊930的個別者及通孔接點932的個別者而被連接至該共同位元線。
與字線920相反地，SSL閘極940(SSL島940)係島形的，以致使各帶與在垂直方向中被設在其上面或下面的所有帶，但不與被設在其水平方向中的任一帶，分享共同SSL閘極940。而且，如描縮的實例中所示，SSL島940的各者係如下地連接至金屬層二中之個別的帶選擇線(SSL)958：該SSL島940係連接至個別的通孔接點952，該個別的通孔接點952係依序連接至個別的金屬層一路徑954，該個別的金屬層一路徑954係依序連接至個別的通孔接點956，該個別的通孔接點956係依序連接至金屬層二中之個別的帶選擇線(SSL)958。與其僅係經由位元線墊930而與其他帶水平地，但非垂直地分享之各帶的汲極節點相反地，各帶的源極節點係與經由源極接點(在圖中之共同源極線950)而被以垂直方向設在其上面或下面的鄰近帶分享。
並未被列在上文之第9圖中所示的其他特徵可非係所有VG NAND構造的共同特徵，而僅係特定於圖中所示之裝置，且因此，可在VG NAND構造的不同實施例中變化。該等變化的特徵可包含源極接點(在圖中之“共同源極線”950)是否係以板狀製造且以水平方向分享，如圖中所示；源極接點是否在水平方向中延伸為閘極層或源極接點是否垂直連接至延伸於水平方向中之附加的金屬線；帶 之方向性取向，亦即，該等帶是否均以相同方向延伸或偶數/奇數帶以相反方向延伸；SSL島對齊及位元線墊透過通孔接點而被連接至金屬層的正確方式；降低字線電阻(WSix)的方法；以及使用於該裝置之電荷儲存技術(ONO、浮動閘極技術、等等)，及特定的材料。
若干變化將隨著不同方案的說明及隨著本發明實施例的說明而變成更明顯。在給定的實例中以及在此發明的說明中，係假定NAND細胞電晶體由p型(或未摻雜的)基板上之n通道電晶體所組成。然而，此並非所揭示之實施例的必要要件。例如，n型及p型雜質可予以互換，以便形成p通道電晶體於n型基板上，或該基板可由未摻雜矽所組成。
本發明之實施例提供佈局、垂直結構、及製造方法，用以放寬VG NAND中之鄰近島型SSL閘極的節點隔離。利用微影術圖案化之鄰近島型SSL閘極的節點隔離可係難以執行於窄的帶間距。若干標準方法已被提出以減輕製造的困難度。一該方法包含利用自行對齊而執行鄰近SSL閘極的節點隔離，以取代光微影術之圖案化。另一該方法包含亦如第9圖中所示之以Z字形圖案配向島SSL閘極，以取代以直線配向該等SSL閘極，而有效地產生二倍間距。又另一該方法包含以交變的偶數/奇數取向之佈局配置帶，以致使二倍間距可用以適合於島SSL閘極中。
雖然該等提出之方案可減輕窄間距製造的困難度，但在VG NAND技術的特定情況中，該等提出之方案可引入 在該等方案的引入之前並不存在的新問題。特別地，關於上述之第三解決方法(偶數/奇數帶取向)，其將隨著被使用於該解決方法中之特定方案的說明，以及隨著其中特定提出之佈局可引入將由本發明所解決的新問題之本發明實施例的說明，而變成更明顯。
方案之以下說明顯示用以減輕窄間距島SSL閘極的困難度之偶數/奇數帶取向技術的特定實施例。其係結合於本文以供參考之由S.-H.Chen等人於2012 IEEE國際電子裝置會議(IEDM)的“具有分頁位元線佈局及有效率二進位和MiLC(最小增量層成本)梯階接點之高度可縮放8層垂直閘極3D NAND”之第2.3.3頁上的第2b)圖顯示上述交變取向之位元線墊區的頂視圖，其中偶數/奇數帶係配置於相反方向中。島型SSL閘極係以帶間距之兩倍寬的間距予以製造。
為更清晰且與本發明某些實施例更易比較之緣故，該S.-H.Chen方案的若干特徵係重複於第10圖之左側上的簡圖之中，其中僅顯示兩個偶數及兩個奇數帶。為簡明起見，第10圖專注於導電元件的佈局上，且省略細胞結構、電介質層、閘極電介質、電荷儲存層、等等之上的細節。該圖之右側顯示對應該佈局的概要圖。應予以瞭解的是，第10圖僅顯示以與第9圖中之方式相似方式被垂直堆疊的複數個層中之一層。
第10圖中的方案分享上述之VG NAND最多的特徵做為共同特徵。然而，特定於此方案，偶數帶130A/130C 及奇數帶130B/130D交變地延伸於相反方向中，且係交變地連接至偶數位元線墊131A及奇數位元線墊131B。由於此偶數/奇數佈局，亦存在偶數GSL線109A及奇數GSL線109B於該處。因為偶數及奇數GSL線延伸於水平X方向中且係由偶數及奇數帶所彼此分享，所以各帶具有GSL閘極於源極側(如大多數之習知NAND裝置中似地)，且亦在汲極側上。
因為偶數(奇數)帶的源極末端132A/C(132B/D)係個別地設在X方向中之任一側上的奇數(偶數)帶130B/D(130A/C)之間，所以源極接點140A至140D並不如第9圖中似地被形成為板狀共同源極線，其垂直地且水平地連接鄰近帶源極。的確，奇數(偶數)帶130B/D(130A/C)的源極接點140A至140D係形成為個別接點且設在鄰近的偶數(奇數)帶130A/C(130B/D)之間，而並非如第9圖中之水平的板狀連接一樣。源極接點140A至140D係在Y方向中設在SSL閘極110A至110D與GSL閘極109A/B之間。在X方向中之個別源極接點間的水平連接經由源極線(SL)而存在，其並未被顯示於第10圖之左側上的佈局中，但在該圖之右側上的概要圖中被顯示成為點線。
儘管放寬了SSL閘極的製造，但在此方案中，存在至少三個問題，而改善方案將被揭示於此以供其用。首先，明顯地，在Y方向中之SSL 110A至110D與GSL閘極109A/B間的空間113係有效地大於帶內之任何其他閘極 間的空間，例如，在字線108A/B之間或在GSL與字線之間的源極/汲極區103B寬度。對熟習本項技藝之人士可呈明顯的是，此空間113無法變窄至可藉由所使用之微影術工具而獲得的極限之原因係因為，源極接點140A至140D必須不被短路至附近的SSL 110A至110D或GSL閘極109A/B。的確，足夠大的距離需存在於SSL與GSL閘極之間，以允許為了要適合於源極接點中之所需的空間，且在源極接點與鄰近閘極之間留下足夠的空間餘量。
通常，此空間餘量將由光微影術工具的失調準餘量所決定，且因此，將大於所施加之處理技術的最小特徵尺寸。因為在SSL與GSL閘極之間的最小空間將包含源極接點本身的尺寸、該接點與SSL閘極之間的空間、以及該接點與GSL閘極之間的空間，所以在SSL與GSL之間的最小空間將比最小特徵尺寸大三倍。
其次，明顯地，源極接點係在X方向中接近於鄰近帶本體之源極/汲極節點113的半導體表面。也就是說，因為偶數(奇數)帶的任何源極接點140A/C(140B/D)係在任一側上設在兩個鄰近的奇數(偶數)帶130B/D(130A/C)之間，所以接點係接近於任一鄰近的偶數(奇數)帶之SSL與GSL間的源極汲極區。
第三，存在於源極/汲極節點113之相同的問題亦相對地存在於源極節點132A-D至某程度。源極節點132A-D也可被設在遠離下一閘極之寬廣的空間中，且源極節點132A-D亦係接近於鄰近帶源極/汲極節點。
在習知NAND裝置中之上述三個問題可係非所欲的，因為在任何帶中之所有電晶體並不具有任何佈植的或擴散的n+區做為源極/汲極，除了在位元線墊側上之SSL的汲極以及在帶的源極接點處之GSL的源極之外。也就是說，無接面電晶係形成有虛擬源極/汲極，其中源極/汲極區的導電性根據來自附近閘極之邊緣電場。例如，僅若SSL/GSL閘極與矽本體間之邊緣電場係強到足以感應導電反轉通道層於半導體帶內時，則在SSL 110A與GSL閘極109A之間的源極/汲極區113係在導電狀態中。因此，若源極/汲極區的任何點至SSL或GSL閘極之間的距離太大，或由於要適合源極接點於其中之空間而無法被自由縮減時，則可係非所欲的。
從靜電的觀點而言，諸如當源極接點係接近於源極/汲極區時之無法以高的正電壓予以偏壓之節點亦非所欲的。理由在於，在源極/汲極區之表面處的總電場會由於隔開附近閘極之邊緣電場的附近低電位節點之存在而變弱。(NAND細胞帶之源極的電壓，且因此，在大多數一般的NAND快閃裝置操作，源極接點的電壓係保持於0V)。
該等問題亦可相對地不變於源極節點132A-D，例如，源極節點132A-D也可遠離下一閘極，且接近於鄰近帶之附近的接地節點矽本體。
本發明提供可減輕窄間距島型SSL閘極的製造困難度，且同時，避免上述問題之結構及製造方法。
本發明之實施例適用於如上述之NAND快閃記憶體。 用於單一NAND快閃記憶體細胞、細胞操作、及NAND細胞陣列組織之上文所給定的定義可適用於本發明。更特別地，本發明可適用於如上述之VG NAND型的垂直NAND快閃記憶體。至少若干所揭示之實施例分享與習知VG NAND裝置一致的若干構造特徵，其係連同習知之VG NAND而被敘述於上文。
在一觀點中，所揭示的實施例提供用以透過以交錯的偶數/奇數取向佈局配置帶，以致使雙倍間距可用以適合於島SSL閘極中，而放寬鄰近島型SSL閘極之窄間距節點隔離的方法。
在另一觀點中，所揭示的實施例提供垂直結構及製造方法，用以在其中源極接點係連接至鄰近帶的源極之位置處，致能帶的兩閘極間之空間的縮減。
在再一觀點中，所揭示的實施例提供具有源極接點之配置的佈局，其對源極接點與鄰近帶的源極/汲極區之間附近的潛在負面作用提供解決方法。
因此，所揭示的實施例提供避免上述方案之若干缺點的解決方法，其亦使用偶數/奇數取向的帶佈局。所揭示之實施例的特徵將相對於第11圖中所示之佈局，而予以敘述。
在第11圖之左側上的佈局顯示簡化之圖繪，其中為清晰之緣故，該佈局專注於導電元件上，且省略細胞結構、電介質層、閘極電介質、電荷儲存層、等等之上的細 節。該圖之右側顯示該佈局的概要圖。第11圖之概要圖並未與上述第10圖之方案的概要圖不同。該佈局顯示與第10圖之方案共同的若干特徵，為簡明起見，所有該等特徵將不被重複於以下說明中。
偶數帶230A/C及奇數帶230B/D交變地延伸於相反方向中，且係交變地連接至偶數位元線墊231A及奇數位元線墊231B。由於此偶數/奇數佈局，存在奇數GSL線209A及偶數GSL線209B。因為偶數及奇數GSL線延伸於水平X方向中且係由偶數及奇數帶所彼此分享，所以各帶具有GSL閘極於源極側(如大多數之習知NAND裝置中似地)，且亦在汲極側上。應予以瞭解的是，第11圖僅顯示以與第9圖中之方式相似方式被垂直堆疊的複數個層中之一層。
用於兩個堆疊層之概要圖係顯示於第12圖中，其中各灰影區1210表示一層，且在實際裝置結構中，該兩層係彼此堆疊於頂部上(雖然在概要圖中，該兩層係以相同平面予以繪製)。表示為點線之互連係例如，諸如鋁或銅之導線，設在位於堆疊細胞層上面之垂直位準處，且透過通孔接點而接觸細胞層中的各個個別節點。
源極線SL亦延伸為導線，且係透過源極接點而被連接至帶的源極節點，其亦連接以垂直方向而被彼上互相堆疊的帶之所有源極節點，但非被彼此互相水平設置之源極節點。換言之，在不同帶的源極間之水平連接僅透過導電源極線，且非如在例如，第9圖中之情況似地透過源極接 點本身，而發生。也就是說，在第11圖中之奇數(偶數)帶的源極接點240A/C(240B/D)係形成為個別的接點，且係設在鄰近的偶數(奇數)帶230A/C(240B/D)之間，而非為如第9圖中之似板狀接點。
特定於所揭示之實施例，源極接點可不被設在SSL閘極與GSL閘極之間的間隔中，且可不在鄰近帶之任何源極/汲極區的附近空間中。的確，在如第11圖中所示之一實施例中，源極接點以此方式透過GSL閘極209A/B而延伸，亦即，源極接點係藉由包圍源極接點之GSL的閘極材料而被隔開自最接近的鄰近帶。例如，在源極接點240B與帶230A之本體間的空間係填充以GSL線209A之閘極材料。
雖然源極接點240A至240D透過GSL閘極209A/B而延伸，但該等源極接點並不與GSL閘極的任何者電性接觸，且係以將隨著垂直橫剖面之說明及繪圖而呈更明顯的方式被隔離自GSL閘極。
其複製第11圖中的佈局之一部分的第13圖用作界定用於隨後的垂直橫剖面繪圖之切割線A、B、C、及D。第14圖顯示沿著切割線A(左上方)、B(右上方)、C(左下方)、及D(右下方)之垂直橫剖面。
第14圖的左上方部分(切割線A)顯示沿著無源極接點的位置處之字線或GSL線的橫剖面。在此實例中，為簡明之緣故，僅顯示兩個堆疊層。然而，將被瞭解的是，本發明適用於任何整數數目之堆疊層。細胞結構係製 造於晶圓的基板矽301之上。該結構係由形成帶之本體的多重矽條302A至302D所組成。第一帶302A及第二帶302B可被稱為堆疊帶，因為第一帶302A及第二帶302B彼此互相重疊於Z方向中。在垂直方向中，帶係藉由例如，可由氧化矽所組成之層間電介質層350A至350C，而彼此互相隔離且隔離自基板矽301。因此，細胞堆疊係交變的半導體及電介質層之層結構。不同的電介質層350A至350C無需一定要係相同的材料。尤其，最頂部的電介質層可係與其他層間電介質不同的材料，例如，氮化矽或氮氧化矽。
該等堆疊係以以下方式被圖案化，亦即，鄰近帶亦係在X方向中彼此互相隔離，亦即，帶302A係隔離自帶302C以及帶302B係隔離自帶302D。因此，該等堆疊形成鰭狀結構，而其長軸沿著Y方向，該方向亦係其中各帶之細胞電晶體串聯連接的方向。該等鰭狀堆疊係由多層閘極電介質層305至307所覆蓋，該多層閘極電介質層305至307係隔離覆蓋，且以以下方式纏繞該鰭形，亦即，其用作用於矽條302A至302D之側壁的閘極電介質。
如在其他NAND裝置中，建構閘極電介質之多重層用作穿隧電介質、電荷儲存層、及耦接電介質(或阻隔電介質)，如將由熟習NAND快閃裝置之該等人士所瞭解地。 例如，此多層結構可係矽-氧化物-氮化物-氧化物-矽(SONOS)技術之典型者。例如，此多層結構係描繪於第1圖及第2圖中，但為簡明之緣故，並未被詳細描繪於第 14圖中。
例如，諸如要用作用於細胞電晶體、SSL電晶體、或GSL電晶體的閘極材料之由p摻雜多晶矽所組成之導電閘極材料309覆蓋閘極電介質層，且因此，鰭形。該閘極材料係圖案化以形成字線、SSL線、或GSL線，如第11圖及第13圖之頂部視圖佈局中所示地。因此，被形成於矽條之側壁的個別電晶體之整體結構可具有與第1圖及第2圖中所示的該等者相似的結構。例如氧化矽之層間電介質352填充堆疊細胞結構之導電層間的空間，因而，層間電介質352可實際地成為多層結構。
第14圖的右上方部分(切割線B)顯示再以X方向所切割之相同的堆疊結構，但在字線與GSL線之間、或在兩字線之間、或在SSL閘極與字線之間的空間。取代填充該等堆疊結構之間及上面的閘極材料309，層間電介質352可填充鰭形細胞堆疊間的空間。雖然此圖係繪製有閘極電介質層305至307，但其中該等層被去除於諸如沿著切割線B之位置的無閘極位置處之實施例係可能的。
第14圖的左下方部分(切割線C)顯示再在沿著關於切割線A之GSL線位置而再以X方向所切割之相同的堆疊結構，但特別地，係切割於源極接點340A/B及源極線360的位置處。源極線360延伸成為導線，例如，諸如銅或鋁之金屬線，且例如，在X方向中。源極接點340A/B透過GSL閘極的閘極材料309而連接至兩帶的矽條302A/B，該兩帶係在此實例中堆疊於彼此的頂部上。 僅下方矽條302A係在此圖中可見到。
雖然源極接點340A/B透過閘極材料309而延伸，但源極接點340A/B並不與閘極材料309電性連接，因為源極接點340A/B係藉由電介質層305至307及351而與閘極材料309隔離。源極接點340A/B可被視為具有兩個部件。底部部件340A延伸於最底部帶302A至細胞堆疊的頂部之間，且係藉由電介質層305至307而與閘極材料309隔離。頂部部件340B延伸於底部部件340A的頂部與源極線360之間，且係藉由另一側壁電介質351而與閘極材料309隔離。
第14圖的右下方部分(切割線D)顯示在其中切割穿過源極接點的位置處，沿著包含帶的垂直堆疊之y方向中的橫剖面。雖然主要顯示與透過切割線C之橫剖面相同的特徵，但此視圖更清晰地顯示出源極接點340A/B與上方帶302B及下方帶302A二者電性接觸的事實。雖然該圖係以層305至307予以繪製，而層305至307覆蓋所有位置處的堆疊結構，且不管此位置是否由閘極材料309所覆蓋，但如上述之其中層305至307被去除自除了由閘極層309所覆蓋的該等者之外的所有位置之實施例，亦係可能的。
源極接點的底部部件340A可由n摻雜多晶矽所組成。源極接點的頂部部件340B亦可由n摻雜多晶矽所組成。在另一實施例中，源極接點的頂部部件340B可係諸如Ti/TiN/W之如半導體製造中所習知使用的金屬柱塞。
第15圖複製第11圖之部件，而閘極層係僅由虛線所示意，以呈現當所有電晶體係在導通狀態之中時之矽條內的反向層帶通道的位置。導電帶通道係繪製為點線235A至235D。如上述，由於閘極與本體節點間之邊緣電場，反向層通道存在於由閘極208A/B、209A、210A/C所覆蓋之帶的所有位置處，且在導通之閘極節點附近的源極/汲極區中。雖然源極接點240B/D係由GSL 209A所包圍，但源極接點240B/D仍作用成為源極節點，且實際地取代GSL閘極209A的源極，而無需一定要額外之佈植/摻雜的或邊緣電場感應的源極。此係可能的，因為反向層通道235B/D延伸於由閘極209A所覆蓋的整個區域，直至其中反向層通道235B/D連接至源極接點240B/D之點。
現將敘述用以製造本發明實施例之結構的製造處理。該處理係描繪於第16圖至第23圖中。說明係打算要提供用以製造源極接點的特定順序及其中源極接點的形成可適合於VG NAND裝置之現有製造處理的方式，而不會施加無法利用現有之製造工具或處理所涵蓋的困難度。製造處理之細節係僅顯示至該等細節特定於本發明且與本發明相關聯之程度。並未被明顯顯示之製造處理的許多細節可能與本發明之可應用性較少關聯，或可能明顯於熟習本項技藝之人士。因此，將被瞭解的是，以下說明並不打算要全部地顯示裝置的製造處理，因為記憶體裝置本身之至少一部分的基本之優先製造處理係已知於熟習本項技藝之該等人士。諸如可在所敘述之步驟前或後發生的許多製造步驟 可明顯於熟習晶片製造技藝之人士，且因此，為簡明之緣故，將予以省略。而且，諸如包含光阻遮罩之光微影術步驟、濕清潔處理、層沈積、化學機械研磨處理、金屬線製造處理、等等之所顯示步驟的某些步驟，或所顯示步驟之間所發生的某些製造步驟係由熟習本項技藝之該等人士所充分瞭解，以致為簡明之緣故，將省略它們。而且，被顯示為單一步驟之步驟可由多重步驟所組成。例如，被顯示為單一蝕刻步驟之蝕刻處理可實際地由用於各個不同材料層之多重蝕刻步驟所組成。而且，被顯示為單一材料之諸如接點填充物、閘極電介質、金屬層、層間電介質、等等的材料可由多重材料所組成，如將由熟習NAND快閃晶片製造技藝之人士所瞭解地。
第16圖顯示在細胞堆疊層的沈積之後的步驟。該圖描繪的是，源極接點的底部部件340A係在細胞堆疊層的堆疊之後予以製造，而該等細胞堆疊層將在稍後成為帶本體及層間電介質。該圖特別描繪的是，源極接點的底部部件340A係在閘極電介質層305至307的製造步驟之前予以製造。源極接點的底部部件340A係製造成為貫穿孔通孔，其向下穿透所有矽層及所有層間電介質層，直至最下方矽層。雖然並未被顯示於該圖中，但在本項技藝中可呈明顯且熟知的是，任何通孔接點的製造可包含許多詳細的步驟，例如，接觸孔之光微影術及各向異性單一步驟或多重步驟之反應離子蝕刻、具有接點柱塞材料之接觸孔的填充、隨後的回蝕、或化學機械研磨。在此實施例中，接點 填充物之材料可係例如，n摻雜多晶矽。
第17圖顯示其中細胞堆疊係圖案化成為鰭狀之帶圖案的步驟。源極接點的底部部件340A係集積於鰭狀結構中，包含由該源極接點所接觸的帶。
第18圖顯示閘極電介質層305至307的沈積。其係暴露於前一步驟中的源極接點之底部部件340A的所有部件係由閘極電介質所完全密封，以致並無源極接點之底部部件340A的部件被暴露出。因此，可觀察到的是，一方面，源極接點的底部部件340A建立垂直層之間的電性連接，且在另一方面，源極接點的底部部件340A係對外部隔離。
第19圖顯示其中製造閘極309的步驟，而伴隨沈積層間電介質352之隨後步驟。雖然並未被顯示於圖中，但可在本項技藝中呈明顯且熟知的是，閘極的製造包含除了閘極材料的沈積之外的多重步驟，例如回蝕或化學機械研磨、光微影術、及各向異性反應離子蝕刻，以產生字線、SSL及GSL線。可觀察到的是，由於密封閘極電介質層305至307，所以源極接點340A及閘極材料309係彼此互相隔離。
第20圖顯示其中將於稍後變成源極接點之頂部部件的接觸孔339係蝕刻穿過層間電介質352、閘極材料309、及閘極電介質層305至307，直至其中源極接點的底部部件340A之導電材料被暴露出或部分地回蝕之點的步驟。
第21圖顯示其中由例如氧化矽之非導電材料所組成的側壁間隔物351係以以下方式，亦即，側壁間隔物351覆蓋接觸孔339之側壁及底部，但不全部地填充該孔的方式，予以沈積之步驟。
第22圖顯示其中側壁間隔物材料351係藉由各向異性反應離子蝕刻或各向異性非反應離子蝕刻，而以以下方式，亦即，間隔物材料351係藉由方向性蝕刻處理而被去除於除了源極接觸孔的側壁外之所有位置處的方式，予以蝕刻之步驟。更特別地，在頂部源極接觸孔339的底部處之間隔物材料351被蝕刻掉，以便暴露出源極接點之底部部件340A的導電材料。
第23圖顯示以導電材料填充頂部源極接觸孔339且藉以最終地形成頂部源極接點340B的步驟。該圖亦顯示源極線360形成及層間電介質形成的隨後步驟，而無該等隨後步驟的細節。如在上述該等步驟中，許多中間步驟被省略，但可呈明顯於熟習半導體晶片製造之技藝的人士。
概略而言，可從製造處理之說明呈明顯的是，源極接點及閘極的形成係在被畫分成為兩部分之處理(底部及頂部接點形成)中發生，而閘極電介質及閘極形成係在該兩部分的處理之間。處理可以以下述優先順序發生：底部接點導電柱塞形成，接著，底部接點密封隔離層形成，接著，閘極形成，接著，頂部接點隔離間隔物形成，且然後，頂部接點導電柱塞形成。
可自此處之說明而呈明顯的是，所揭示之製造方法確 保的是，源極接點340A/B建立電性連接於屬於所有層之帶302A/C的源極與源極線360之間。同時，所敘述之方法確保的是，源極接點係可靠地隔離自GSL線的附近閘極節點309。
大致地，本發明之實施例提供減輕窄間距製造之困難度的方法，特別地，藉使用交變的偶數/奇數帶取向佈局而在VG NAND垂直結構中彼此互相隔離鄰近的島型SSL閘極。同時，本發明之實施例藉由提供可避免在上述方案中所見到之至少若干潛在的負面效應之改善佈局，而使該交變的偶數/奇數帶取向之應用更為可行。
在習知之方案中，於Y方向中之SSL與GSL閘極間的空間係有效地大於帶內之任何其他閘極間的空間，例如，在字線之間或在GSL與字線之間，因為足夠大的距離需存在於SSL與GSL閘極之間，以允許為了要適合於源極接點中之所需的空間，且在源極接點與鄰近閘極之間留下足夠的空間餘量。
在本發明實施例中，於SSL與GSL閘極之間的最小空間並不藉由源極接點的存在而予以定界限，因為在源極接點與閘極節點之間的電性隔離並未藉由提供足夠的空間餘量，而是透過如上述之間隔物隔離方案及兩步驟製造方法予以達成。因而，在SSL與GSL閘極之間的空間可被彈性地選擇，如在細胞帶之任何其他閘極間的情況一樣地。因此，SSL閘極的虛擬源極區之長度可被彈性地縮減至接近或相等於所使用之光微影術工具的最小特徵尺寸之 長度，且可藉以變成足夠小，而增強源極/汲極區中之邊緣電場感應之反向層的感應。
在習知方案中，源極接點係在X方向中接近於附近帶本體的半導體表面，針對上文所給定之理由，其可係非所欲的。
在本發明實施例中，源極接點可被自由地設在佈局中以與GSL閘極重疊的事實，可被使用以設置源極接點，使得GSL的閘極材料係在源極接點與鄰近的帶本體之間，且藉以使源極接點與鄰近帶彼此互相隔開。在實施例中，源極接點係以使得該等源極接點在所有水平方向中由閘極材料所完全包圍的方式，與GSL閘極完全地重疊。 因此，即使源極接點可仍在鄰近帶的空間附近，從靜電的觀點而言，源極接點仍可被隔開，以便不抑制虛擬源極/汲極之任何邊緣電場感應的形成。
本發明之實施例亦提供垂直結構及製造處理，其使上述之佈局的實現變成可能，包含在屬於相同節點的層及不屬於相同節點的隔離層之間做成連接。儘管這麼說，即使並未提供該兩個上述結果，所揭示之製造處理仍可提供以下的影響：該處理可對源極節點與閘極節點之間的短路提供保護。該處理可無需施加不可行的困難處理於微影術工具上或施加位於超過所使用的微影術技術之最小可得特徵尺寸的失調準餘量，及藉由結合熟習於半導體製造技藝之高等人士所已知之單一處理步驟本身，而做成此。
在實施例中，本發明的種種特徵可以以適當方式予以 結合，例如，源極接點及GSL閘極的完全重疊、SSL與GSL閘極間之空間的縮減、所提出之垂直結構、以及所提出之製造處理。即使本身均係有利之上述特徵並未被全部地使用，且僅一部分特徵被實施而其他者並未被實施，本發明仍適用。現將敘述若干設計變化。
在第一實施例中，源極接點係敘述為藉由GSL閘極的閘極材料而予以完全地包圍。如所敘述地，此組態係透過所揭示之製造方法而變成可能，其中源極接點係隔離自任何附近的閘極節點，而不管源極接點與任何閘極節點間之重疊的程度。
第二實施例係顯示於第24圖中，其中源極接點240B/D僅與GSL閘極209A部分重疊。若在源極接點與閘極節點之間的節點隔離純粹依賴足夠的空間及失調準餘量時，則在Y方向中之SSL閘極210A/C與GSL 209A間的空間仍小於所需者。關於此點，在第一與第二實施例之間並無差異。
在此所揭示之實施例的至少一部分之影響可能在此第二實施例中喪失，因為源極接點並未在所有的水平方向中被完全地隔開，且因此，源極接點的部件面向鄰近的帶。然而，此實施例仍保持在此所揭示之功效的至少一部分。由於源極接點與閘極節點間之電性隔離並非藉由提供足夠的空間餘量，而是透過如所敘述之間隔物隔離方案及兩步驟製造方法予以達成，所以甚至部分隔開可係有利的，因為在SSL與GSL閘極間之空間並未由於源極接點的存在 而被定界限。
在第一及第二實施例中，源極接點係敘述為藉由GSL閘極的閘極材料而予以完全地包圍，以及在y方向中之SSL與GSL閘極間的空間係敘述為接近所使用之光微影術技術的最小可得空間且並不比GSL與字線之間或字線之間更大。如上述，此透過所提出之製造方法而變成可能，其中源極接點係隔離自任何附近的閘極節點，而不管源極接點與任何閘極節點間之重疊的程度。
其僅提供所揭示之概念的部分功效之第三實施例係顥示於第25圖中。在此實施例中，源極接點240B/D係如第一實施例中似地由GSL 209A所完全包圍。然而，在y方向中之SSL閘極210A/C與GSL 209A間的空間係比例如，GSL 209A與字線203A之間或字線之間的空間更有效地寬。此意指的是，所揭示之製造方法的節點隔離方法並未被使用以縮減SSL與GSL閘極間之空間，而是僅以藉由GSL閘極而包圍及隔開它們的方式製造源極接點。
在此所揭示之實施例的至少一部分之影響可能在此第三實施例中喪失，因為在SSL與GSL閘極之間的空間並未被縮減以增強操作期間之虛擬邊緣電場感應之源極/汲極的形成。然而，此實施例仍保持在此所揭示之功效的至少一部分，因為源極接點係與其附近之鄰近帶的源極/汲極區隔開。
因而，從第二及第三實施例可呈明顯的是，若其係在佈局中之變化例，其中僅部分之功效係取自所揭示的製造 方案，則本發明仍適用。藉由相同的邏輯，亦係可能的是，部分功效可藉由使用透過重疊源極接點與閘極及/或透過縮減之閘極至閘極間隔而自本發明取得，但利用與本文所揭示之程序不同的製造程序。
只要保有用於源極接點的節點隔離之所揭示的兩步驟處理，與用以製造接點與閘極間的接點柱塞及絕緣層之所揭示的順序，則此方案之許許多多的變化例係可能的。對熟習本項技藝之人士可呈明顯的是，所揭示之製造方法的某些細節可本質地用於所揭示之實施例以作功，而其他細節則可予以變化。例如，並未與所揭示之實施例直接關聯的許許多多步驟之順序可予以互換，且可受到許許多多的變化，如在晶片製造之技藝中所已知地。
雖然用以敘述第一實施例之該等圖式顯示例如，在第14圖中之340A的接點之底部部件的尺寸為與堆疊帶之垂直結構真正相同的尺寸，但接點可係比該等帶更窄或更寬之種種尺寸。
雖然該等實施例係以貫穿不同垂直層的矽條之源極接點的底部部件予以敘述，但該底部部件亦可被製造為纏繞該等矽條，且藉以建立與不同層的電性連接，只要保持以絕緣層密封之隨後步驟。
在所揭示的實施例中之具有堆疊層的數目、每位元線之帶的數目、等等之細胞陣列的組織應被瞭解為實例，且不應限制所揭示之實施例。
在實施例中，係提供記憶體裝置。該記憶體裝置包 含：基板矽；第一堆疊之帶，其包含沈積在基板矽上之第一電介質層，沈積在第一電介質層上之第一矽條，沈積在第一矽條上之第二電介質層，沈積在第二電介質層上之第二矽條，及沈積在第二矽條上之第三電介質層；第二堆疊之帶，其包含沈積在基板矽上之第四電介質層，沈積在第四電介質層上之第三矽條，沈積在第三矽條上之第五電介質層，沈積在第五電介質層上之第四矽條，及沈積在第四矽條上之第六電介質層；隔離覆蓋，塗佈第一堆疊之帶及第二堆疊之帶；導電閘極材料，覆蓋隔離覆蓋；導電源極線；以及源極接點，電性隔離自導電閘極材料，且源極接點亦透過導電閘極材料而電性連接導電源極線至第一矽條及第二矽條。
在另一實施例中，係提供方法。該方法包含：製造穿孔於半導體層及電介質層之交變層的堆疊中，半導體層及電介質層之交變層的堆疊係製造在基板矽上，穿孔係自交變層的最頂層延伸至最下方的半導體層；以接點材料填充穿孔；去除半導體層及電介質層之交變層的堆疊之一部分，而形成第一堆疊之帶及第二堆疊之帶，第一堆疊之帶包含接點材料；沈積隔離層於第一堆疊之帶、第二堆疊之帶、及基板矽的暴露部分上；沈積閘極材料於隔離層上；沈積層間電介質於閘極材料上；貫穿層間電介質、閘極材料、及隔離層，而蝕刻出接觸孔至接點材料的上方部分；沈積側壁間隔物於接觸孔的側壁及底部上，側壁間隔物包含非導電材料；在接觸孔的底部上蝕刻側壁間隔物，而暴 露出接點材料的上方部分；以及以導電材料填充接觸孔。
在另一實施例中，係提供三維NAND記憶體陣列。該三維NAND記憶體陣列包含：晶片基板；以及源極接點，其相對於與晶片基板垂直的方向，而與其中連接接地選擇電晶體之閘極的三維NAND記憶體陣列中之閘極層至少部分地重疊，其中在三維NAND記憶體陣列中之帶的堆疊係自晶片基板向上地堆疊。
至少一實施例被揭示，且由熟習本項技藝之一般人士所做成之實施例及/或實施例的特徵之變化、結合、及/或修正係在本發明的範疇內。由結合、集積、及/或省略實施例之特徵所造成的選擇性實施例亦係在本發明的範疇內。當明確地陳述符號範圍或界限時，該等明確的範圍及界限應被瞭解為包含落在該等明確的範圍及界限內之類似大小的重複範圍或界限(例如，自大約1至大約10包含2、3、4、等等；大於0.10包含0.11、0.12、0.13、等等)。例如，不論何時揭示具有下限R1及上限Ru的符號範圍，則落在該範圍內的任何數字被特別地揭示。尤其，在該範圍內的以下數字被特別地揭示：R=R1+k×(Ru-R1)，其中k係範圍自1%至100%而具有1%增量之變數，亦即，k係1%、2%、3%、4%、5%、...、50%、51%、52%、...、95%、96%、97%、98%、99%、或100%。此外，如上文中所界定之由兩個R數字所界定的任何符號範圍亦被特別地揭示。相關於申請專利範圍之“選擇性地”用語的使用意指的是，需要該元件，或選擇性 地，不需要該元件，該二者之選擇均係在申請專利範圍的範疇內。諸如包含、包括、及具有之較廣義用語的使用應被瞭解為提供諸如由...所組成、由...所本質地組成、及由...所實質地包含之較狹義用語的支援。因而，保護的範疇不應由上文所陳述之說明所界定，而是應由下文之其範疇包含申請專利範圍之標的物的等效範圍之申請專利範圍所界定。各自及每一申請專利範圍係結合至說明書內，做為進一步的揭示，且該等申請專利範圍係本發明之實施例。
在此所敘述之實施例係具有對應此申請案的技術之元件的元件之結構、系統、或方法的實例。此書面之說明可使熟習於本項技藝之該等人士能做成且使用具有同樣地對應此申請案的技術之元件的選擇性元件之實施例。因而，此申請案之技術所打算的範疇包含並不與如在此所敘述之此申請案的技術不同之其他的結構、系統、或方法，且進一步地包含具有與如在此所敘述之此申請案的技術非實質相異之其他的結構、系統、或方法。
雖然已在本發明中提供若干實施例，但應瞭解的是，所揭示之系統及方法可以以許多特定的形式予以實施，而不會背離本發明之精神及範疇。本發明之實例應被視為描繪性及非限制性的，且不打算要受限於本文所給定之細節。例如，種種元件或組件可被結合或集積於另一系統中，或某些特徵可予以省略，或不被實施。
此外，在種種實施例中被敘述且描繪為分離的或個別 的技術、系統、子系統、及方法可與其他的系統、模組、技術、或方法結合或集積，而不會背離本發明之範疇。被顯示或討論為彼此互相地耦接或直接耦接或通訊的其他項目可透過某一介面、裝置、或中間組件而予以間接地耦接或通訊，而不管是電性地、機械地、或其他方面地。改變、替代、及改造的其他實例可由熟習本項技藝之人士所確定，且可予以做成，而不會背離本文所揭示之精神及範疇。
203A‧‧‧字線
208A/B,210A/C‧‧‧閘極
209A/B‧‧‧GSL閘極
230A-230D‧‧‧帶
231A‧‧‧偶數位元線墊
231B‧‧‧奇數位元線墊
240A-240D‧‧‧源極接點

Claims (21)

  1. 一種記憶體裝置，包含：基板矽；第一堆疊之帶，包含：第一電介質層，沈積在該基板矽上；第一矽條，沈積在該第一電介質層上；第二電介質層，沈積在該第一矽條上；第二矽條，沈積在該第二電介質層上；以及第三電介質層，沈積在該第二矽條上；第二堆疊之帶，包含：第四電介質層，沈積在該基板矽上；第三矽條，沈積在該第四電介質層上；第五電介質層，沈積在該第三矽條上；第四矽條，沈積在該第五電介質層上；以及第六電介質層，沈積在該第四矽條上；塗佈該第一堆疊之帶及該第二堆疊之帶的隔離覆蓋；覆蓋該隔離覆蓋的導電閘極材料；導電源極線；以及電性隔離自該導電閘極材料的源極接點，且該源極接點亦透過該導電閘極材料而電性連接該導電源極線至該第一矽條及該第二矽條。
  2. 如申請專利範圍第1項之記憶體裝置，其中該源極接點的第一部件係藉由該隔離覆蓋而被電性隔離自該導電閘極材料，以及該源極接點的第二部件係藉由側壁非導 電層而被電性隔離自該導電閘極材料。
  3. 如申請專利範圍第1項之記憶體裝置，其中該第一電介質層包含第一類型之材料，以及其中該第三電介質層包含第二類型之電介質材料。
  4. 如申請專利範圍第1項之記憶體裝置，其中該隔離覆蓋係多層閘極電介質，且包含穿隧電介質、電荷儲存層、及耦接電介質。
  5. 如申請專利範圍第1項之記憶體裝置，進一步包含：在該第一堆疊之帶的一末端處的接地選擇線；以及在該第一堆疊之帶的另一末端處的第一帶選擇線島。
  6. 如申請專利範圍第5項之記憶體裝置，進一步包含：與該第一帶選擇線島不同的第二帶選擇線島，且其中該接地選擇線亦係在該第二堆疊之帶的一末端處，以及該第二帶選擇線島係在該第二堆疊之帶的另一末端處。
  7. 一種方法，包含：製造穿孔於半導體層及電介質層之交變層的堆疊中，半導體層及電介質層之交變層的該堆疊係製造在基板矽上，該穿孔係自該等交變層的最頂層延伸至最下方的半導體層；以接點材料填充該穿孔；去除半導體層及電介質層之交變層的該堆疊之一部 分，而形成第一堆疊之帶，及第二堆疊之帶，該第一堆疊之帶包含該接點材料；沈積隔離層於該第一堆疊之帶、該第二堆疊之帶、及該基板矽的暴露部分上；沈積閘極材料於該隔離層上；沈積層間電介質於該閘極材料上；蝕刻接觸孔貫穿該層間電介質、該閘極材料、及該隔離層至該接點材料的上方部分；沈積側壁間隔物於該接觸孔的側壁及底部上，該側壁間隔物包含非導電材料；在該接觸孔的該底部上蝕刻該側壁間隔物，而暴露出該接點材料的該上方部分；以及以導電材料填充該接觸孔。
  8. 如申請專利範圍第7項之方法，其中該最頂層包含電介質材料之類型。
  9. 如申請專利範圍第7項之方法，其中該隔離層係閘極電介質層，且包含穿隧電介質、電荷儲存層、及耦接電介質。
  10. 如申請專利範圍第7項之方法，其中該接點材料包含n摻雜多晶矽，以及該導電材料包含n摻雜多晶矽。
  11. 如申請專利範圍第7項之方法，其中該接點材料包含n摻雜多晶矽，以及該導電材料包含金屬柱塞。
  12. 如申請專利範圍第7項之方法，其中該穿孔的該製造發生在交變層的該堆疊之該等部分的該去除之前。
  13. 如申請專利範圍第7項之方法，其中該穿孔的該製造發生在交變層的該堆疊之該等部分的該去除之後。
  14. 一種三維NAND記憶體陣列，包含：晶片基板；以及源極接點，其相對於與該晶片基板垂直的方向，而與其中連接接地選擇電晶體之閘極的該三維NAND記憶體陣列中之閘極層至少部分地重疊，且其中在該三維NAND記憶體陣列中的堆疊之帶係自該晶片基板向上地堆疊。
  15. 如申請專利範圍第14項之記憶體陣列，其中該源極接點相對於與該晶片基板垂直的方向，而與該閘極層完全地重疊。
  16. 如申請專利範圍第14項之記憶體陣列，其中該源極接點相對於與該晶片基板垂直的方向，而僅部分地重疊該閘極層。
  17. 如申請專利範圍第14項之記憶體陣列，其中該源極接點通過該閘極層，但藉由包圍該源極接點的電介質層而被電性隔離自該閘極層。
  18. 如申請專利範圍第14項之記憶體陣列，其中該源極接點電性接觸該記憶體陣列的至少一帶。
  19. 如申請專利範圍第18項之記憶體陣列，其中該源極接點係藉由該閘極層的該閘極材料，而被電性屏蔽自該至少一帶的鄰近帶。
  20. 如申請專利範圍第14項之記憶體陣列，其中在 該記憶體陣列中之複數個帶係配置於偶數/奇數佈局中，偶數帶的源極接點係形成為位在相鄰的偶數帶之間的個別接點，以及奇數帶的源極接點係形成為位在相鄰的奇數帶之間的個別接點。
  21. 如申請專利範圍第14項之記憶體陣列，其中該源極接點包含下方部分及上方部分，該下方部分係設置在該堆疊之帶的最低與最高部分之間且藉由閘極電介質層而被電性隔離自閘極材料，以及該上方部分係設置在該下方部分與源極線之間且藉由側壁電介質而被電性隔離自該閘極材料。
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