JP2008166759A - 不揮発性メモリ素子及びその製造方法 - Google Patents

不揮発性メモリ素子及びその製造方法 Download PDF

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Abstract

【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第1及び第2フィン105a,105bを備え、第1導電型を有する半導体基板と、第1及び第2フィンの一端を連結する共通ビットライン電極160a,160bと、第1及び第2フィン105a,105bの一側面を覆い、第1及び第2フィン上を横切って延びる複数の制御ゲート電極150と、共通ビットライン電極160a,160bと複数の制御ゲート電極150との間に配置され、第1及び第2フィン105a,105bの一側面を覆い、第1及び第2フィン上を横切って延びる第1ストリング選択ゲート電極155aと、第1ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第1及び第2フィンの一側面を覆い、第1及び第2フィン上を横切って延びる第2ストリング選択ゲート電極155bと、を備える不揮発性メモリ素子である。
【選択図】図2

Description

本発明は、半導体素子に係り、特に、電荷保存層を利用してデータを保存する不揮発性メモリ素子及びその製造方法に関する。
半導体製品は、その体積が次第に小さくなりつつも、高容量のデータ処理を必要としている。これにより、このような半導体製品に使われる不揮発性メモリ素子の動作速度を向上させ、かつ集積度を高めるための方法が研究されている。例えば、フィン−FET(fin−Field Effect Transistor)を利用して集積度を高めた半導体素子は、チャンネル面積を広げて動作速度を向上させると同時に、フィンの幅を減少させて集積度を高めうる。
例えば、特許文献1は、フィン−FET及びフィンメモリセルについて開示している。他の例で、特許文献2は、絶縁層上に形成されたフィンを備えるフィン−FETについて開示している。
しかし、このようなフィン−FETは、低い抵抗のビットラインコンタクトを形成し難い。例えば、David M.Friedらによるフィン−FETは、フィンを横切って形成されたビットラインコンタクトを備える。この場合、ビットラインコンタクトとフィンの狭い上面とが接触して、ビットラインコンタクト抵抗が非常に高くなりうる。加えて、ビットラインコンタクトを形成するためにフィンが曲がる構造となって、製造上の困難性がある。
また、Bin Yuらによれば、ソース及びドレイン領域がフィンと連結され、コンタクト面積を確保するように広く形成されている。しかしながら、ソース及びドレイン領域によってフィン間の距離が広くなり、その結果、フィン−FETの集積度が低下するという問題が発生する恐れがある。
米国特許第6,664,582号明細書 米国特許第6,876,042号明細書
本発明が解決しようとする技術的課題は、前述した問題点を克服するためのものであって、低いビットラインコンタクト抵抗を有する高集積の不揮発性メモリ素子を提供することである。
本発明が解決しようとする他の技術的課題は、低いビットラインコンタクト抵抗を有する高集積の不揮発性メモリ素子の経済的な製造方法を提供することである。
前記課題を達成するための本発明の一形態による不揮発性メモリ素子が以下に提供される。半導体基板は、第1及び第2フィンを備え、第1導電型を有する。共通ビットライン電極は、前記第1及び第2フィンの一端を連結する。複数の制御ゲート電極は、前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる。第1ストリング選択ゲート電極は、前記共通ビットライン電極と前記複数の制御ゲート電極との間に配置され、前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる。第2ストリング選択ゲート電極は、前記第1ストリング選択ゲート電極と前記複数の制御ゲート電極との間に配置され、前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる。そして、前記第1ストリング選択ゲート電極下の前記第1フィンの一部分及び前記第2ストリング選択ゲート電極下の前記第2フィンの一部分は、前記第1導電型と逆である第2導電型を有する。
前記不揮発性メモリ素子は、前記第1フィンと第2フィンとの間を充填する埋め込み絶縁膜をさらに備え、前記第1及び第2フィンの一側面は、前記埋め込み絶縁膜の反対側にそれぞれ限定される。
前記不揮発性メモリ素子は、前記共通ビットライン電極、前記第1ストリング選択ゲート電極、前記第2ストリング選択ゲート電極及び前記複数の制御ゲート電極の間の前記第1及び第2フィン部分に限定され、前記第2導電型を有するソースまたはドレイン領域をさらに備えうる。
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が以下に提供される。第1及び第2領域が異なる行にそれぞれ限定された第1及び第2フィンを有し、第1導電型を有する半導体基板を提供する。前記第1フィンの前記第1領域に、前記第1導電型と逆である第2導電型を有する第1パス領域を形成する。前記第2フィンの前記第2領域に、前記第2導電型を有する第2パス領域を形成する。前記第1領域内の前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる第1ストリング選択ゲート電極を形成する。そして、前記第2領域内の前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる第1ストリング選択ゲート電極を形成する。
前記第1パス領域を形成する工程及び/または前記第2パス領域を形成する工程は、チルトイオン注入を利用して行える。
本発明による不揮発性メモリ素子は、共通ビットライン構造を採択することによってストリング間の空間を減らせて高い集積度を有し、ストリング選択ラインを分離することによってストリングを個別的に動作させうる。
本発明による共通ビットライン電極は、従来の個別的なビットライン電極に比べて、フィンと広い接触面積を有し、これにより、フィンと共通ビットライン電極との間のコンタクト抵抗が従来より大きく減少しうる。
本発明による不揮発性メモリ素子の動作方法によれば、チルトイオン注入方法を利用して、第1及び第2フィンの一側面に選択的に第1または第2パス領域を形成し、したがって、パターニング工程が省略されて経済的である。
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されず、異なる多様な形態で具現されるものである。尚、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜上そのサイズが誇張されている。
本発明の実施形態で、不揮発性メモリ素子は、EEPROM(Electronic Erasable Programmable Read Only Memory)素子、フラッシュメモリ素子またはSONOSメモリ素子を備えうる。
図1は、本発明の一実施形態による不揮発性メモリ素子を示す回路図である。この実施形態の不揮発性メモリ素子は、NAND構造を有する。NAND構造は、NOR構造に対応する概念として使われる。
図1を参照すれば、不揮発性メモリ素子は、一対のストリングS1,S2を備える。第1ストリングS1及び第2ストリングS2は、共通ビットラインCBL(Common Bit Line)によって相互連結される。第1ストリングS1及び第2ストリングS2は、NANDセルアレイ構造のメモリトランジスタCT及び共通ビットラインCBLの信号を分離するための選択トランジスタSTを備える。共通ビットラインCBLは、第1ストリングS1及び第2ストリングS2のストリング選択トランジスタSTの外側に配置される。
このような共通ビットラインCBLの構造は、ストリングS1,S2にそれぞれ連結された従来の個別的なビットライン構造と対照される。共通ビットラインCBLは、従来の個別的なビットライン構造に比べて広い面積を有するように形成される。したがって、共通ビットラインCBLは、十分に低い抵抗を有するように形成され、これにより、ストリングS1,S2がさらに稠密に配置される。その結果、不揮発性メモリ素子の集積度が向上する。
第1ストリングS1は、相互直列に連結された一つのストリング選択トランジスタST及び複数のメモリトランジスタCTを備えうる。メモリトランジスタCTの数は、例示的なものであり、本発明の範囲は、このような数に制限されない。ストリング選択トランジスタSTは、ゲートGを備える。ゲートGは、ストリング選択トランジスタSTのターンオンまたはターンオフを制御しうる。例えば、ストリング選択トランジスタSTは、MOS電界効果トランジスタ(MOSFET)を備えうる。
第2ストリングS2は、第1ストリングS1と類似した構造を有する。すなわち、第2ストリングS2は、相互直列に連結された一つのストリング選択トランジスタST及び複数のメモリトランジスタCTを備えうる。但し、第1ストリングS1と第2ストリングS2とは、それぞれのストリング選択トランジスタSTの配置において差異点を有しうる。例えば、第1ストリングS1及び第2ストリングS2のストリング選択トランジスタSTは、異なる行に配置される。例えば、第1ストリングS1のストリング選択トランジスタSTが第2行に配置され、第2ストリングS2のストリング選択トランジスタSTが第1行に配置されるが、その順序は変わることもある。
メモリトランジスタCTは、制御ゲートCG及びストレージノードSNをそれぞれ備える。制御ゲートCGは、ストレージノードSNの状態を制御しうる。ストレージノードSNは、電荷保存のために提供される。例えば、メモリトランジスタCTは、不揮発性メモリ素子のセル領域を形成しうる。
第1ストリング選択ラインSSL1は、第2ストリングS2のストリング選択トランジスタSTのゲートGに連結され、第1及び第2ストリングS1,S2を横切って配置される。第2ストリング選択ラインSSL2は、第1ストリングS1のストリング選択トランジスタSTのゲートGに連結され、第1及び第2ストリングS1,S2を横切って配置される。例えば、第1ストリングS1及び第2ストリングS2が列に配置されれば、第1ストリング選択ラインSSL1及び第2ストリング選択ラインSSL2は、行に配置される。第1ストリング選択ラインSSL1及び第2ストリング選択ラインSSL2は、異なる行に配置される。
複数のワードラインWLは、第1ストリングS1及び第2ストリングS2の同じ行に配置されたメモリトランジスタCTの制御ゲートCGにそれぞれ連結され、第1及び第2ストリングS1,S2を横切って配置される。例えば、ワードラインWLの数は、メモリトランジスタCTの配置によって決定され、例示的に示された。
第1ストリングS1及び第2ストリングS2の共通ビットラインCBLの反対側は、共通ソースラインCSLによって連結される。この実施形態の変形例として、共通ソースラインCSLの前の第1ストリングS1及び第2ストリングS2には、一つのソース選択ライン(図示せず)がさらに配置され、ソース選択ラインは、それぞれのソース選択トランジスタ(図示せず)に連結される。この実施形態の他の変形例であって、共通ソースラインCSLの前の第1ストリングS1及び第2ストリングS2には、二つのソース選択ライン(図示せず)がさらに配置される。この場合、ソース選択ラインの構造は、ストリング選択ラインSSL1,SSL2と対称的に配置される。
前述した不揮発性メモリ素子は、共通ビットラインCBLの構造を採択することによって集積度を向上させ、また、ストリングS1,S2に対してストリング選択ラインSSL1,SSL2を分離することによってストリングS1,S2を個別的に動作させうる。
この実施形態で、ストリングS1,S2の数は、例示的である。したがって、不揮発性メモリ素子は、複数対のストリングをさらに備えうる。この場合、異なる対のストリングは、異なる共通ビットライン(図示せず)にそれぞれ連結される。
図2は、本発明の一実施形態による不揮発性メモリ素子を概略的に示す平面図である。図3、図4及び図5は、それぞれ図2の不揮発性メモリ素子のIII−III’線、IV−IV’線及びV−V’線による断面図である。図2では、一部の構成を省略し、主要な構成のみを示した。
図2を参照すれば、半導体基板は、複数の対の第1及び第2フィン105a,105bを備えうる。第1及び第2フィン105a,105bの一端は、対をなして共通ビットライン電極160a,160bに連結される。第1及び第2フィン105a,105bの他端は、共通ソースライン電極165に連結される。第1及び第2ストリング選択ゲート電極155a,155b及び複数の制御ゲート電極150は、第1及び第2フィン105a,105b上を横切るように列に配置される。
第1及び第2ストリング選択ゲート電極155a,155bは、共通ビットライン電極160a,160bと制御ゲート電極150との間に配置される。例えば、第1ストリング選択ゲート電極155aは、共通ビットライン電極160a,160bに隣接して配置され、第2ストリング選択ゲート電極155bは、第1ストリング選択ゲート電極155aと制御ゲート電極150との間に配置される。
半導体基板は、第1導電型を有しうる。共通ビットライン電極160a,160b、第1及び第2ストリング選択ゲート電極155a,155b、制御ゲート電極150及び共通ソースライン電極165の間の第1及び第2フィン105a,105bの部分には、第2導電型を有するソースまたはドレイン領域(図示せず)が限定される。第1導電型と第2導電型とは、相互に逆でありうる。
第1及び第2フィン105a,105bは、ビットラインの一部として利用され、図1のストリングS1,S2に対応しうる。共通ビットライン電極160a,160bの一つは、図1の共通ビットラインCBLに対応し、共通ソース電極165は、図1の共通ソースラインCSLに対応しうる。第1及び第2ストリング選択電極155a,155bは、図1の第1及び第2ストリング選択ラインSSL1,SSL2に対応しうる。複数の制御ゲート電極150は、図1の複数のワードラインWLに対応しうる。
図2及び図3を参照すれば、制御ゲート電極150を備えるメモリトランジスタの構造が説明される。メモリトランジスタは、第1及び第2フィン105a,105bをチャンネル領域(図示せず)として利用される。半導体基板は、第1及び第2フィン105a,105bの下端を連結するボディ102をさらに備えうる。例えば、半導体基板は、バルク半導体ウェーハをエッチングして形成される。しかし、この実施形態の変形例で、第1及び第2フィン105,105bは、半導体エピ層として提供されることもある。
例えば、第1及び第2フィン105a,105bの間には、埋め込み絶縁膜115が充填される。これにより、埋め込み絶縁膜115の反対側に位置した第1及び第2フィン105a,105bの一側面がそれぞれメモリトランジスタのチャンネル領域として利用される。素子分離膜120は、埋め込み絶縁膜115の反対側の第1及び第2フィン105a,105bの下部を覆うように所定高さでボディ102上に配置される。一方、埋め込み絶縁膜115は、第1及び第2フィン105a,105bの上面にさらに延びうる。
制御ゲート電極150は、第1及び第2フィン105a,105bの一側面を覆い、第1及び第2フィン105a,105b及び埋め込み絶縁膜115上を横切って延びうる。第1フィン105aと制御ゲート電極150との間には、電荷保存層135aが介在され、電荷保存層135aと第1フィン105aとの間には、トンネリング絶縁層130aが介在される。第2フィン105bと制御ゲート電極150との間には、電荷保存層135bが介在され、電荷保存層135bと第2フィン105bとの間には、トンネリング絶縁層130bが介在される。制御ゲート電極150と電荷保存層135a,135bとの間には、ブロッキング絶縁層140が介在される。
例えば、電荷保存層135a,135bは、図1のストレージノードSNに対応して、ポリシリコン層、窒化層、ドットまたはナノクリスタルを備えうる。ドットまたはナノクリスタルは、金属またはポリシリコンの粒子を備えうる。トンネリング絶縁層130a,130b及びブロッキング絶縁層140は、酸化膜、窒化膜または高誘電率膜を備えうる。高誘電率膜は、酸化膜及び窒化膜より高い誘電定数を有しうる。
この実施形態の変形例で、トンネリング絶縁層130a,130bは、第1及び第2フィン105a,105bの上端にさらに延びることもある。この実施形態の他の変形例で、トンネリング絶縁層130a,130bは、第1及び第2フィン105a,105b上を横切って相互連結され、電荷保存層135a,135bは、第1及び第2フィン105a,105b上を横切って相互連結される。
図2、図4を参照すれば、第1ストリング選択ゲート電極155aを備える第1ストリング選択トランジスタの構造が説明される。第1ストリング選択ゲート電極155aは、埋め込み絶縁膜115の反対側に位置した第1及び第2フィン105a,105bの一側面を覆い、第1及び第2フィン105a,105b上を横切って延びうる。第1ストリング選択ゲート電極155a下の第1フィン105aの一部分は、第2導電型の不純物でドーピングされた第1パス領域125aを備えうる。例えば、第1及び第2導電型は、相互に逆であり、例えば、n型及びp型でそれぞれ選択された何れか一つでありうる。
この実施形態で、第1ストリング選択トランジスタは、前述したメモリトランジスタと類似した構造を有しうる。すなわち、第1及び第2フィン105a,105bの一側面と第1ストリング選択ゲート電極155aとの間には、トンネリング絶縁層130a,130b、電荷保存層135a,135b、及びブロッキング絶縁層140が介在される。しかし、この実施形態で、トンネリング絶縁層130a,130b、電荷保存層135a,135b、及びブロッキング絶縁層140は、ゲート絶縁層の例として提示されたものであって、一層の絶縁層に代替されることもある。但し、第1ストリング選択トランジスタとメモリトランジスタとを類似構造にすることによって、不揮発性メモリ素子の構造をさらに簡単にしうる。
第1フィン105aに形成された第1ストリング選択トランジスタは、第1パス領域125aによってデプリション(depletion)モードで動作しうる。これにより、第1ストリング選択ゲート電極155aに動作電圧が印加されない場合にも、第1パス領域125aは、導電通路となりうる。それは、第1パス領域125aは、隣接したソースまたはドレイン領域と同一に、第2導電型を有するためである。一方、第2フィン105bに形成された第1ストリング選択トランジスタは、エンハンスメント(enhancement)モードで動作しうる。
図2、図5を参照すれば、第2ストリング選択ゲート電極155bを備える第2ストリング選択トランジスタの構造が説明される。第2ストリング選択ゲート電極155bは、埋め込み絶縁膜115の反対側に位置した第1及び第2フィン105a,105bの一側面を覆い、第1及び第2フィン105a,105b上を横切って延びうる。第2ストリング選択ゲート電極155b下の第2フィン105bの一部分は、第2導電型の不純物でドーピングされた第2パス領域125bを備えうる。第2ストリング選択トランジスタのゲート絶縁層の構造は、前述した第1ストリング選択トランジスタの説明を参照しうる。
第2フィン105bに形成された第2ストリング選択トランジスタは、第2パス領域125bによってデプリションモードで動作しうる。これにより、第2ストリング選択ゲート電極155bに動作電圧が印加されない場合にも、第2パス領域125bは、導電通路となりうる。一方、第1フィン105aに形成された第2ストリング選択トランジスタは、エンハンスメントモードで動作しうる。
前述した不揮発性メモリ素子の構造によれば、デプリションモードの選択トランジスタを適切に配置することにより、簡単な構造で図1の回路を具現しうる。
図6、図8及び図10は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す平面図である。図7及び図9は、それぞれ図6及び図8の不揮発性メモリ素子のVII−VII’線及びIX−IX’線による断面図である。
図6及び図7を参照すれば、第1及び第2フィン105a,105bを備える半導体基板を提供する。例えば、半導体基板は、バルク半導体ウェーハをエッチングして、ボディ102から突出した第1及び第2フィン105a,105bを限定しうる。次いで、第1フィン105aと第2フィン105bとの間に埋め込み絶縁膜115を充填しうる。これにより、埋め込み絶縁膜115の反対側にある第1及び第2フィン105a,105bの一側面がチャンネル領域として利用される。
次いで、半導体基板上に第1及び第2フィン105a,105bの第1領域171を露出する第1マスク層170を形成する。例えば、第1マスク層170は、フォトレジスト層を備えうる。
次いで、第1領域171内の第1フィン105aに選択的に第2導電型の不純物172を注入し、第1パス領域125aを形成する。例えば、第1パス領域125aは、チルトイオン注入法を利用して形成される。さらに具体的には、第1マスク層170をイオン注入保護層とし、第1フィン105aに傾いた角度、例えば、第1角度θで第2導電型の不純物172を注入する。これにより、第1フィン105aには、傾いた角度で第2導電型の不純物172が注入されるが、第2フィン105bには、ほとんど第2導電型の不純物172が注入されない。例えば、第1角度θは、0°より大きく、かつ90°より小さく、望ましくは、5°ないし45°の範囲を有しうる。
図7及び図8を参照すれば、半導体基板上に第1及び第2フィン105a,105bの第2領域176を露出する第2マスク層175を形成する。例えば、第2マスク層176は、フォトレジスト層を備えうる。
次いで、第2領域176内の第2フィン105bに選択的に第2導電型の不純物177を注入し、第2パス領域125bを形成する。例えば、第2パス領域125bは、チルトイオン注入法を利用して形成しうる。さらに具体的には、第2マスク層175をイオン注入保護層とし、第2フィン105bに傾いた角度、例えば、第2角度θで第2導電型の不純物177を注入する。これにより、第2フィン105bには、傾いた角度で第2導電型の不純物177が注入されるが、第1フィン105aには、ほとんど第2導電型の不純物177が注入されない。例えば、第2角度θは、0°より大きく、かつ90°より小さく、望ましくは、5°ないし45°の範囲を有しうる。
図10を参照すれば、第1及び第2領域171,176内の第1及び第2フィン105a,105bの一側面をそれぞれ覆い、第1及び第2フィン105a,105b上を横切って延びる第1及び第2ストリング選択ゲート電極155a,155bを形成する。また、第1及び第2領域171,176外の第1及び第2フィン105a,105bの一側面をそれぞれ覆い、第1及び第2フィン105a,105b上を横切って延びる制御ゲート電極150を形成する。第1及び第2ストリング選択ゲート電極155a,155b、及び制御ゲート電極150は、同時にまたは任意の順序で形成しうる。
次いで、第1及び第2フィン105a,105bの一端を連結する共通ビットライン電極160a,160bを形成し、第1及び第2フィン105a,105bの他端を連結する共通ソースライン電極165を形成しうる。さらに、共通ビットライン電極160a,160b、第1及び2ストリング選択ゲート電極155a,155b、制御ゲート電極150及び共通ソースライン電極165の間の第1及び第2フィン105a,105bの部分に第2導電型を有するソースまたはドレイン領域を形成しうる。この実施形態の変形例で、ソースまたはドレイン領域の一部は、第1及び/または第2パス領域125a,125bの形成と同時に形成されることもある。
次いで、当業者に公知されたように、不揮発性メモリ素子を完成しうる。
この実施形態によれば、チルトイオン注入方法を利用して、第1及び第2フィン105a,105bの一側面に選択的に第1または第2パス領域125a,125bを形成しうる。これにより、この実施形態の不揮発性メモリ素子の製造方法は、第1及び第2フィン105a,105bを選択するためのパターニング工程を省略できるので経済的である。
図11ないし図13は、本発明の一実験例による不揮発性メモリ素子のドーピングプロファイルを示すシミュレーションによる斜視図である。図11ないし図13は、図6ないし図10の第1及び第2ストリング選択トランジスタを例示的に示す。
図11を参照すれば、ソースまたはドレイン領域180が第1及び第2フィン105a,105bの所定部分に限定される。ソースまたはドレイン領域180は、図10で第1及び第2ストリング選択ゲート電極155a,155bの両側の第1及び第2フィン105a,105b部分に限定される。
図12を参照すれば、チルトイオン注入を利用して、第1及び第2パス領域125a,125bを選択的に第1及び第2フィン105a,105bに限定しうる。
図13を参照すれば、図11及び図12を任意の順序で行うことにより、ソースまたはドレイン領域180の間に第1及び第2パス領域125a,125bを配置しうる。第1フィン105aで、第1パス領域125aは、図6の第1領域171に対応し、隣接したソースまたはドレイン領域180と第2不純物を利用して連結される。同様に、第2フィン105bで、第2パス領域125bは、図8の第2領域176に対応し、隣接したソースまたはドレイン領域180と第2不純物を利用して連結される。
図14は、本発明の一実験例による不揮発性メモリ素子の電圧−電流特性を示すシミュレーションによるグラフである。このシミュレーションで、第1ストリング選択ラインSSL1には、ターンオフ電圧、例えば、0Vを印加し、第2ストリング選択ラインSSL2には、ターンオン電圧、例えば、2Vが印加された。
図14を参照すれば、第2ストリングS2には、電流がほとんど流れず、第1ストリングS1にのみ電流が流れるということが分かる。したがって、第1及び第2ストリングS1,S2の動作は、効果的に区分しうる。第2ストリングS2に電流が流れない理由は、第1選択トランジスタがターンオフになっているためである。しかし、第1ストリングS1は、第1パス領域125a(図7)を通じて電流が流れうる。
図15及び図16は、一実験例による不揮発性メモリ素子の電子濃度プロファイルを示すシミュレーションによる斜視図である。図15及び図16は、図14の条件で測定されたことを表すことができる。
図15及び図16を参照すれば、第1フィン105aには、チャンネルがターンオン(“ON”と表示)になっているが、第2フィン105bには、チャンネルがターンオフ(“OFF”と表示)になっているということが分かる。したがって、第1ストリングS1には、電流が流れ、第2ストリングS2には、電流が流れない。このようなシミュレーション結果は、第1及び第2フィン105a,105bが選択的に動作できるということを表す。
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、色々な多くの修正及び変更が可能であるということは明らかである。
本発明は、半導体メモリ関連の技術分野に適用可能である。
本発明の一実施形態による不揮発性メモリ素子を示す回路図である。 本発明の一実施形態による不揮発性メモリ素子を概略的に示す平面図である。 図2の不揮発性メモリ素子のIII−III’線による断面図である。 図2の不揮発性メモリ素子のIV−IV’線による断面図である。 図2の不揮発性メモリ素子のV−V’線による断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す平面図である。 図6の不揮発性メモリ素子のVII−VII’線による断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す平面図である。 図8の不揮発性メモリ素子のIX−IX’線による断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す平面図である。 本発明の一実験例による不揮発性メモリ素子のドーピングプロファイルを示すシミュレーションによる斜視図である。 本発明の一実験例による不揮発性メモリ素子のドーピングプロファイルを示すシミュレーションによる斜視図である。 本発明の一実験例による不揮発性メモリ素子のドーピングプロファイルを示すシミュレーションによる斜視図である。 本発明の一実験例による不揮発性メモリ素子の電圧−電流特性を示すシミュレーションによるグラフである。 一実験例による不揮発性メモリ素子の電子濃度プロファイルを示すシミュレーションによる斜視図である。 一実験例による不揮発性メモリ素子の電子濃度プロファイルを示すシミュレーションによる斜視図である。
符号の説明
105a,105b 第1及び第2フィン
115 埋め込み絶縁膜
150 制御ゲート電極
155a,155b 第1及び第2ストリング選択ゲート電極
160a,160b 共通ビットライン電極
165 共通ソースライン電極

Claims (21)

  1. 第1及び第2フィンを備え、第1導電型を有する半導体基板と、
    前記第1及び第2フィンの一端を連結する共通ビットライン電極と、
    前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる複数の制御ゲート電極と、
    前記共通ビットライン電極と前記複数の制御ゲート電極との間に配置され、前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる第1ストリング選択ゲート電極と、
    前記第1ストリング選択ゲート電極と前記複数の制御ゲート電極との間に配置され、前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる第2ストリング選択ゲート電極と、を備え
    前記第1ストリング選択ゲート電極下の前記第1フィンの一部分及び前記第2ストリング選択ゲート電極下の前記第2フィンの一部分は、前記第1導電型と逆である第2導電型を有することを特徴とする不揮発性メモリ素子。
  2. 前記半導体基板は、前記第1及び第2フィンの下端を連結するボディをさらに備えることを特徴とする請求項1に記載の不揮発性メモリ素子。
  3. 前記第1フィンと第2フィンとの間を充填する埋め込み絶縁膜をさらに備えることを特徴とする請求項1に記載の不揮発性メモリ素子。
  4. 前記第1及び第2フィンの一側面は、前記埋め込み絶縁膜の反対側にそれぞれ限定されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
  5. 前記共通ビットライン電極、前記第1ストリング選択ゲート電極、前記第2ストリング選択ゲート電極及び前記複数の制御ゲート電極の間の前記第1及び第2フィン部分に限定され、前記第2導電型を有するソースまたはドレイン領域をさらに備えることを特徴とする請求項1に記載の不揮発性メモリ素子。
  6. 前記複数の制御ゲート電極及び前記第1及び第2フィンの一側面の間にそれぞれ介在された複数の電荷保存層をさらに備えることを特徴とする請求項1に記載の不揮発性メモリ素子。
  7. 前記第1及び第2フィンの一側面と前記複数の電荷保存層との間にそれぞれ介在された複数のトンネリング絶縁層をさらに備えることを特徴とする請求項6に記載の不揮発性メモリ素子。
  8. 前記複数の電荷保存層と前記複数の制御ゲート電極との間にそれぞれ介在された複数のブロッキング絶縁層をさらに備えることを特徴とする請求項6に記載の不揮発性メモリ素子。
  9. 前記第1及び第2フィンの他端に連結された共通ソースライン電極をさらに備えることを特徴とする請求項1に記載の不揮発性メモリ素子。
  10. 前記半導体基板は、バルク半導体ウェーハをエッチングして形成されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
  11. 第1及び第2領域が異なる行にそれぞれ限定された第1及び第2フィンを有し、第1導電型を有する半導体基板を提供する工程と、
    前記第1フィンの前記第1領域に、前記第1導電型と逆である第2導電型を有する第1パス領域を形成する工程と、
    前記第2フィンの前記第2領域に、前記第2導電型を有する第2パス領域を形成する工程と、
    前記第1領域内の前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる第1ストリング選択ゲート電極を形成する工程と、
    前記第2領域内の前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる第1ストリング選択ゲート電極を形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
  12. 前記第1パス領域を形成する前に、前記第1フィンと第2フィンとの間に埋め込み絶縁膜を充填する工程をさらに含むことを特徴とする請求項11に記載の不揮発性メモリ素子の製造方法。
  13. 前記第1及び第2フィンの一側面は、前記埋め込み絶縁膜の反対側にそれぞれ限定されたことを特徴とする請求項12に記載の不揮発性メモリ素子の製造方法。
  14. 前記第1パス領域を形成する工程は、チルトイオン注入を利用して行うことを特徴とする請求項13に記載の不揮発性メモリ素子の製造方法。
  15. 前記第1パス領域を形成する工程は、
    前記第1及び第2フィンの前記第1領域を露出する第1マスク層を形成する工程と、
    前記第1マスク層をイオン注入保護層として、前記第1フィンの一側面に選択的に入射されるように、前記第1フィンに対して0°より大きく、90°より小さい第1角度で前記第2導電型の不純物を注入する工程と、を含むことを特徴とする請求項14に記載の不揮発性メモリ素子の製造方法。
  16. 前記第2パス領域を形成する工程は、チルトイオン注入を利用して行うことを特徴とする請求項13に記載の不揮発性メモリ素子の製造方法。
  17. 前記第2パス領域を形成する工程は、
    前記第1及び第2フィンの前記第2領域を露出する第2マスク層を形成する工程と、
    前記第2マスク層をイオン注入保護層として、前記第2フィンの一側面に選択的に入射されるように、前記第2フィンに対して0°より大きく、90°より小さい第2角度で前記第2導電型の不純物を注入する工程と、を含むことを特徴とする請求項16に記載の不揮発性メモリ素子の製造方法。
  18. 前記第1領域及び前記第2領域外の前記第1及び第2フィンの一側面を覆い、前記第1及び第2フィン上を横切って延びる複数の制御ゲート電極を形成する工程をさらに含むことを特徴とする請求項11に記載の不揮発性メモリ素子の製造方法。
  19. 前記第1ストリング選択ゲート電極、前記第2ストリング選択ゲート電極及び前記複数の制御ゲート電極の間の前記第1及び第2フィン部分に、前記第2不純物を注入してソースまたはドレイン領域を形成する工程をさらに含むことを特徴とする請求項18に記載の不揮発性メモリ素子の製造方法。
  20. 前記複数の制御ゲート電極の反対側に位置した第1及び第2フィンの一端を連結する共通ビットライン電極を形成する工程をさらに含むことを特徴とする請求項18に記載の不揮発性メモリ素子の製造方法。
  21. 前記半導体基板を提供する工程は、バルク半導体ウェーハをエッチングしてボディから突出した前記第1及び第2フィンを形成する工程を含むことを特徴とする請求項11に記載の不揮発性メモリ素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010143306A1 (ja) * 2009-06-12 2010-12-16 株式会社 東芝 不揮発性半導体記憶装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US7951669B2 (en) * 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
US8860124B2 (en) * 2009-01-15 2014-10-14 Macronix International Co., Ltd. Depletion-mode charge-trapping flash device
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US8426923B2 (en) 2009-12-02 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate semiconductor device and method
US9385050B2 (en) * 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes
KR20140026148A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
CN104979362B (zh) * 2014-04-10 2019-11-19 三星电子株式会社 具有翅片式有源图案和栅极节点的半导体装置
US10424656B2 (en) * 2017-05-18 2019-09-24 Micron Technology, Inc. FinFETs with deposited fin bodies

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664582B2 (en) * 2002-04-12 2003-12-16 International Business Machines Corporation Fin memory cell and method of fabrication
US6787406B1 (en) * 2003-08-12 2004-09-07 Advanced Micro Devices, Inc. Systems and methods for forming dense n-channel and p-channel fins using shadow implanting
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US6876042B1 (en) * 2003-09-03 2005-04-05 Advanced Micro Devices, Inc. Additional gate control for a double-gate MOSFET
KR100578130B1 (ko) * 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
JP2005243709A (ja) * 2004-02-24 2005-09-08 Toshiba Corp 半導体装置およびその製造方法
US7629640B2 (en) * 2004-05-03 2009-12-08 The Regents Of The University Of California Two bit/four bit SONOS flash memory cell
KR100621628B1 (ko) * 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
US7298004B2 (en) * 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
KR100707200B1 (ko) * 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
US7352018B2 (en) * 2005-07-22 2008-04-01 Infineon Technologies Ag Non-volatile memory cells and methods for fabricating non-volatile memory cells
KR100663366B1 (ko) * 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
EP1814123A1 (en) * 2006-01-26 2007-08-01 Samsung Electronics Co.,Ltd. Nand-type nonvolatile memory device having common bit lines and methods of operating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010143306A1 (ja) * 2009-06-12 2010-12-16 株式会社 東芝 不揮発性半導体記憶装置
US8779502B2 (en) 2009-06-12 2014-07-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory

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