WO2010143306A1 - 不揮発性半導体記憶装置 - Google Patents

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Abstract

　本発明の例に係わる不揮発性半導体記憶装置は、半導体基板と、半導体基板の表面に対して垂直な第１方向に積み重ねられ、半導体基板の表面に平行な第２方向に延びる第１乃至第ｎのメモリストリングス（ｎは２以上の自然数）と、第１乃至第ｎのメモリストリングスのうちの１つを選択する第１乃至第ｋのレイヤー選択トランジスタ（ｋは２以上の自然数）とを含む。第１乃至第ｋのレイヤー選択トランジスタは、第１乃至第ｎの半導体層の第３方向の側面上に、ゲート絶縁膜及びセレクトゲート電極の順番で、前記第３方向に積み重ねられる積層構造を有する。セレクトゲート電極は、第１乃至第ｎの半導体層に跨って形成される。第１乃至第ｋのレイヤー選択トランジスタの各々は、第１乃至第ｎの半導体層のうちの少なくとも１つで常時オンの制御不可能状態であり、残りの少なくとも１つの半導体層でオン／オフが可能である制御可能状態である。

Description

不揮発性半導体記憶装置
　本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
　ＮＡＮＤ型フラッシュメモリの高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。このデザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。配線パターン等の更なる微細加工を実現するためには、非常に高度な加工技術が要求されるため、結果としてデザインルールの縮小化が困難になってきている。
　そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が、例えば、特許文献１～４に提案されている。
　これら特許文献１～４に開示されている不揮発性半導体記憶装置は、積層されたアクティブエリアを一括加工で形成し、ゲートコンタクトも一括形成すると共に、積層された各メモリストリングを階層選択トランジスタで一括選択する方式で形成することによりチップ面積の縮小化を実現し、メモリの集積度を高めることができる構造である。また、積層構造を一括形成できることで製造にかかるコストを大幅に抑制することが可能となる。
　しかし、この構造においても、メモリストリング一層ごとに階層選択のためのトランジスタ及びコンタクトプラグを形成しているため、それらを形成するための領域が必要となり、結果として積層を増やすごとにメモリストリングが増大してしまう。さらに、積層された各メモリストリングからの配線の引き出しの形成が難しく、或いは配線の引き出しを形成することに伴う配線数及び回路面積の増大が生じてしまい、積層化のメリットが縮小してしまう。
　現状、これらの問題を解決する不揮発性半導体記憶装置の構造については開示されていない。
特開２００４－１５２８９３号 特開２００７－２６６１４３号 特開２００８－７８４０４号 特開２００９－２７１３６号
　本発明は、高い集積度を有する不揮発性半導体記憶装置を提供する。
　本発明の例に係わる不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に対して垂直な第１方向に積み重ねられ、前記半導体基板の表面に平行な第２方向に延びる第１乃至第ｎのメモリストリングス（ｎは２以上の自然数）と、前記第１乃至第ｎのメモリストリングスのうちの１つを選択する第１乃至第ｋのレイヤー選択トランジスタ（ｋは２以上の自然数）とを備える。前記第１乃至第ｎのメモリストリングスは、前記第１方向に互いに絶縁されて積み重ねられる第１乃至第ｎの半導体層と、前記第１乃至第ｎの半導体層の前記第１及び第２方向に垂直な第３方向の側面上に、第１の絶縁膜、電荷蓄積層、第２の絶縁膜及びコントロールゲート電極の順番で、前記第３方向に積み重ねられる第１の積層構造とを有する。前記第１乃至第ｎのメモリストリングスは、前記第１乃至第ｎの半導体層をチャネルとし、前記第２方向に直列に接続される電気的に書き換え可能な第１乃至第ｍのメモリセル（ｍは２以上の自然数）を有する。前記コントロールゲート電極は、前記第１乃至第ｎの半導体層に跨って形成される。前記第１乃至第ｋのレイヤー選択トランジスタは、前記第１乃至第ｎの半導体層の前記第３方向の側面上に、第３の絶縁膜及び第１のセレクトゲート電極の順番で、前記第３方向に積み重ねられる第２の積層構造を有する。前記第１乃至第ｋのレイヤー選択トランジスタは、前記第１乃至第ｎの半導体層をチャネルとし、前記第２方向に直列に接続される。前記第１のセレクトゲート電極は、前記第１乃至第ｎの半導体層に跨って形成される。前記第１乃至第ｋのレイヤー選択トランジスタの各々は、前記第１乃至第ｎの半導体層のうちの少なくとも１つで常時オンの制御不可能状態であり、残りの少なくとも１つの半導体層でオン／オフが可能である制御可能状態である。前記第１乃至第ｋのレイヤー選択トランジスタの前記第１乃至第ｎの半導体層での前記制御不可能状態／前記制御可能状態の関係は、互いに異なっている。
　本発明によれば、高い集積度を有する不揮発性半導体記憶装置を実現できる。
本発明の一実施形態の構造を示す斜視図。 図１のＡ－Ａ線に沿う断面図。 本発明の一実施形態の構造を示す斜視図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 図１のＡ－Ａ線に沿う断面図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の構造を示す断面図。 本発明の一実施形態の構造を示す断面図。 本発明の一実施形態の構造を示す断面図。 本発明の一実施形態の構造を示す断面図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の製造方法を示す斜視図。 本発明の一実施形態の構造を示す断面図。 本発明の一実施形態の構造を示す斜視図。 図１６ＡのＣ－Ｃ線に沿う断面図。 本発明の一実施形態の構造を示す斜視図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す断面図。 本発明の一実施形態の製造方法を示す断面図。
　以下に、本発明の各実施の形態について図面を参照しながら説明する。尚、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
　図１は、本発明の一実施形態に係る不揮発性半導体記憶装置９の概略構成図である。
　シリコン基板（半導体基板）１の主面上には、絶縁膜２を介してシリコン層３と、絶縁層４が、それぞれ、３a、４ａ、３ｂ、４ｂ、３ｃのように交互に積層されており、シリコン層３ｃの上には絶縁膜５が積層されている。
　尚、本実施形態では、シリコン層３は３ａ、３ｂ、３ｃからなる３層を有する構成を示しているが、これに限定されるものではなく多ければ多いほど記憶装置としてのメモリ容量が大きくなるため好ましい。
　また、絶縁層４もシリコン層３の層数に伴い増減する。
　絶縁膜２は、例えば、シリコン酸化膜（ＳｉＯ２）で形成されており、シリコン層３は、アモルファス状態、多結晶状態でも良いが、単結晶状態が望ましい。
　絶縁層４は、例えば、シリコン酸化膜（ＳｉＯ２）で形成されているが、シリコン（Ｓｉ）層３がそれぞれ電気的に絶縁できる構造であれば、他の絶縁膜でも良い。
　絶縁膜５は、例えば、シリコン酸化膜で形成されているが、シリコン窒化膜（ＳｉＮｘ）などの他の絶縁膜、又はそれらが積層された構造でも良い。
　積層膜６（Ｘ）は、絶縁膜２、シリコン層３、絶縁層４、絶縁膜５の積層からなる積層構造の周りを取り囲むように形成されている。ここで、Ｘは１～ｎの自然数をとり、ｎ個の積層膜６のそれぞれが電気的に絶縁された状態で形成されている。
　この積層膜６は、絶縁膜６（Ｘ）a、電荷蓄積層６（Ｘ）ｂ、絶縁膜６（Ｘ）ｃ、電極６（Ｘ）ｄからなっており、前述した、積層膜６のそれぞれが電気的に絶縁された状態とは、少なくとも電極６（Ｘ）ｄがそれぞれ電気的に絶縁されていることを示している。
　従って、図１には、積層膜６のすべてが独立しているが、絶縁膜６（Ｘ）a、電荷蓄積層６（Ｘ）ｂ、絶縁膜６（Ｘ）ｃのいずれか又はそれらの全てが連結していても良い。
　絶縁膜６（Ｘ）ａは、例えば、シリコン酸化膜（ＳｉＯ２）で形成されている。電荷蓄積層６（Ｘ）ｂは、例えば、シリコン窒化膜（Ｓｉ３Ｎ４）で形成されている。絶縁膜６（Ｘ）ｃは、例えば、シリコン酸化膜（ＳｉＯ２）から形成されている。電極６（Ｘ）ｄは、例えば、ニッケルシリサイド（ＮｉＳｉ）で形成されている。
　シリコン層３上に絶縁膜６（Ｘ）a、電荷蓄積層６（Ｘ）ｂ、絶縁膜６（Ｘ）ｃ、電極６（Ｘ）ｄが積層されているこの積層構造は、シリコン層３をチャネルとし、絶縁膜６（Ｘ）ａをトンネル膜とし、電荷蓄積層６（Ｘ）ｂを電荷蓄積層とし、絶縁膜６（Ｘ）ｃをブロック絶縁膜とし、電極６（Ｘ）ｄをコントロールゲートとしたダブルゲート（シリコン層３の両側にコントロールゲートが配置される構造）のメモリセルを形成している。
　また、積層膜６（Ｘ）は、それぞれが電気的に絶縁されており、全体として一本のメモリストリング構造となっている。ここで、図１では、シリコン層３が複数積層されており、さらに、それぞれのシリコン層３は、独立したメモリストリングのチャネルとして制御が可能であるため、図１全体として、メモリストリングを３次元に積層させた構造となっている。
　尚、絶縁膜６（Ｘ）ａは、各世代の不揮発性半導体記憶装置で必要な材料を適宜選択して用いることができる。
　具体的には、シリコン酸窒化膜や、シリコン酸化膜とシリコン窒化膜との組み合わせ等が挙げられる。また、それらの膜に、シリコンナノ粒子や金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたものでも良い。
　また、電荷蓄積層６（Ｘ）ｂは、各世代の不揮発性半導体記憶装置で必要な材料を適宜選択して用いることができる。
　具体的には、ハフニウム酸化膜（ＨｆＯ２）や、シリコン窒化膜（ＳｉＮ）等の構成元素であるシリコン及び窒素の組成比を変化させた材料、及び、それらの膜に、シリコンナノ粒子や金属イオンを混ぜた材料も有効であるし、それらの材料の組み合わせでも良い。或いは、シリコン層などの半導体層でも良い。
　また、絶縁膜６（Ｘ）ｃは、各世代の不揮発性半導体記憶装置で必要な材料を適宜選択して用いることができる。
　具体的には、シリコン酸化膜、酸化アルミニウム膜（Ａｌ２Ｏ３）、ランタンアルミニウム酸化膜（ＬａＡｌＯ３）、ランタンアルミニウムシリコン酸化膜（ＬａＡｌＳｉＯ）及びそれらの構成元素の組成比を変化させてものでも良い。
　また、電極６（Ｘ）ｄは、各世代の不揮発性半導体記憶装置で必要な材料を適宜選択して用いることができる。
　具体的には、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）等のような金属化合物でも同様の効果が得られる。
　さらに、金属的な電気伝導特性を示す、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ，Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ及びそれら種々のシリサイドでも良い。
　本実施形態では、積層膜６（Ｘ）と平行に１０ａ、１０ｂ、１０ｃからなる複数のレイヤー選択トランジスタ１０及び選択トランジスタ１１が形成されている。
　図１では、レイヤー選択トランジスタ１０及び選択トランジスタ１１が積層膜６（Ｘ）と同様の構造で描かれているが、シリコン層３をチャネルとしたトランジスタ動作をする構造であれば良い。
　即ち、レイヤー選択トランジスタ１０は、メモリセルとは異なる構造、例えば、１つの絶縁膜と、１つのゲート電極からなるＭＯＳ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタであっても良い。
　さらに、図１のＡ－Ａ線に沿う断面である図２に示すように、各シリコン層３にはレイヤー選択トランジスタ１０が常時オン（ノーマリーオン）状態になる不純物添加領域がレイヤー選択トランジスタ１０のチャネル部の一部領域１３に施されている。
　例えば、図２で示すように、シリコン層３ａでは、レイヤー選択トランジスタ１０ａのチャネル領域１３ａに、シリコン層３ｂではレイヤー選択トランジスタ１０ｂのチャネル領域１３ｂに、シリコン層３ｃではレイヤー選択トランジスタ１０ｃのチャネル領域１３ｃに、それぞれ不純物添加が施されている。
　尚、不純物の材料としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、また、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素であり、それらの材料を組み合わせたものでも可能である。
　各シリコン層３（メモリストリング）は、オン／オフが可能なレイヤー選択トランジスタ１０、例えば、チャネルに不純物添加が施されていないレイヤー選択トランジスタ１０で制御されることになる。但し、オン／オフ制御可能なレイヤー選択トランジスタ１０のチャネルに閾値制御のための不純物添加を行ってもよい。
　この場合、シリコン層３ａは、レイヤー選択トランジスタ１０ｂ、１０ｃで、シリコン層３ｂは、レイヤー選択トランジスタ１０ａ、１０ｃで、シリコン層３ｃは、レイヤー選択トランジスタ１０ａ、１０ｂで、それぞれのメモリストリングが制御される。
　この構造となることで、従来、メモリストリングスのレイヤーそれぞれに独立に形成していたコンタクトを取るための電極は、例えば、図１に代表されるように、電極７及び電極８として、全てのシリコン層３に共通にコンタクトが取れるそれぞれ１つのみを形成すれば良い。
　従って、メモリストリングを積層させたとしても、メモリストリングの長さの増大は、一層ごとにレイヤー選択トランジスタ１０を形成する領域のみとなるため、メモリストリングを積層させるごとにコンタクト用電極と選択トランジスタを形成していた従来の構造に比べてその長さを短くすることが可能となる。
　尚、電極７、８としては、タングステン（Ｗ）の他、アルミニウム（Ａｌ）等の金属材料が挙げられる。
　また、集積度を上げるためには、図３に示すように、それぞれのメモリストリングスを並べて配置するのが有効であるが、この場合、従来のようにメモリストリング一層増加ごとにコンタクト電極の数が増加すると、それぞれから引き出される配線数及びその制御のための回路面積が増大してしまう。
　一方、本発明では、メモリストリング一層増加ごとにコンタクト用電極の数が増えることは無いため、一層増加ごとにレイヤー選択トランジスタ１０が一本増加するのに対応する増大量に抑えることが可能となりチップ面積の縮小が可能となる。
　尚、図３では、例として、メモリストリングスが３つ配置した構造を示しているが、これに限定されるものではない。
　また、各メモリストリングが制御できる構造であれば、図２に示した形態に限らず適宜変形することが可能である。
　例えば、図８に示すように、複数の不純物添加領域１３が、シリコン層３に存在しても良いし、図１１に示すように、積層膜６（Ｘ）を挟むように両側に形成されていても良い。また、図１１に示すように、レイヤー選択トランジスタ１０の数は、シリコン層３の数と同じある必要は無く、各メモリストリングが制御できる構成であれば、その数が多くても少なくても良い。
　図１１のように、レイヤー選択トランジスタを、メモリストリングスを挟み込むように配置すれば、不純物添加領域１３の拡散による影響を最小限に抑えることができる。
　但し、メモリストリングスの長さを考えると数が少ない方が短くでき、その分集積度が高まるため望ましい。
　図４Ａ乃至図４Ｆに、本発明の一実施形態に係る不揮発性半導体記憶装置９の製造工程、特に、シリコン層３における不純物添加領域１３の一形成工程を示す。
　まず、図４Ａに示すように、例えば、面方位（１００）、比抵抗１０～２０Ωｃｍのｐ型（第１導電型）シリコン基板１を用意し、このシリコン基板１の上に、シリコン酸化膜層２を介して、シリコン層３ａを例えば堆積により積層させる。
　次に、図では省略するが、フォトエッチングプロセス（Ｐｈｏｔｏ　Ｅｔｃｈｉｎｇ　Ｐｒｏｃｅｓｓ、以下「ＰＥＰ」という。いわゆるフォトレジストを使ったリソグラフィ工程）により塗布したレジストに開口を設けるパターニングを行い、イオンインプラ（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）を施すことでシリコン層３ａ内に不純物添加領域１３ａを形成する。
　次に、同様の方法で、シリコン酸化膜層４ａを介して、シリコン層３ｂを積層させＰＥＰによるパターニングとイオンインプラを施すことで不純物添加領域１３ｂを形成する。
　次に、同様の方法で、シリコン酸化膜層４ｂを介して、シリコン層３ｃを積層させＰＥＰによるパターニングとイオンインプラを施すことで不純物添加領域１３ｃを形成する。
　次に、シリコン層３ｃの上に、シリコン酸化膜層５を積層させる。この状態を図４Ｂに示す。
　次に、シリコン基板１上のシリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５を、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図４Ｃで示すような短冊（フィン）形状に加工する。
　次に、フィン形状に加工したシリコン基板１上のシリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５に対して、例えば、熱酸化を施すことによりシリコン酸化膜１０６ａを形成する。
　このシリコン酸化膜１０６ａは、堆積によっても形成が可能である。また、シリコン酸化膜に限らず、各世代の不揮発性半導体記憶装置で必要なトンネル絶縁膜材料を適宜選択して用いることができる。
　次に、電荷蓄積層１０６ｂ、絶縁膜１０６ｃ、電極１０６ｄを堆積する。この状態を図４Ｄに示す。
　次に、図４Ｅに示すように、シリコン酸化膜１０６ａ、電荷蓄積層１０６ｂ、絶縁膜１０６ｃ、電極１０６ｄを例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図１で示した、そのそれぞれが電気的に絶縁された積層膜６（Ｘ）、レイヤー選択トランジスタ１０及び選択トランジスタ１１を形成する。
　この時、レイヤー選択トランジスタ１０は、それぞれに対応する不純物添加領域１３がチャネルとなる位置に形成される必要がある。
　次に、図では省略するが、例えば、シリコン酸化膜を全体に埋め込み化学機械的研磨（ＣＭＰ）処理することで、積層膜６（Ｘ）、レイヤー選択トランジスタ１０、選択トランジスタ１１、フィン形状に加工したシリコン基板１上のシリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５のそれぞれの間を埋めるような層間絶縁膜を形成する。
　次に、図４Ｆに示すように、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより電極７及び電極８を形成する領域にホールパターンを形成する。その後、例えばタングステンの堆積後、ホールパターン以外のタングステンをＣＭＰ処理することで電極７及び電極８が形成され、図１の不揮発性半導体記憶装置９が形成される。
　以上は、図１及び図２で示した実施形態を形成する製造工程である。特に図示しないが、他の実施形態もその一部を変更することで形成することが可能である。
　図８で示した構造を形成する場合には、図４Ａ及び図４Ｂで示す不純物添加領域１３を形成する工程において、図８中に示した不純物添加領域１３が形成されるようにＰＥＰによるパターニングを変更させれば良い。
　図１１で示した構造を形成する場合には、図４Ａ及び図４Ｂで示す不純物添加領域１３を形成する工程において、図１１中に示した不純物添加領域１３が形成されるようにＰＥＰによるパターニングを変更し、さらに、図４Ｃで示すフィン形状の加工においては、そのフィンの長さがレイヤー選択トランジスタを増加させた分、長くなるようＰＥＰによるパターニングを変更して加工し、その後、図４Ｅで示す加工でも同様に、図１１の構造となるようにＰＥＰによるパターニングを変更して加工すれば良い。
　このように、各不純物添加領域を形成するにはＰＥＰが必要となるが、コンタクト加工のＰＥＰに比べてラフなＰＥＰで済み、生産コストを抑えることが出来ると同時に、複雑な形状に加工する必要が無く形成がしやすい。また、電極７及び電極８は、加工深さが等しくても良いため、両者は、同時に形成することが可能となる。以上の点で従来よりも有効な構造である。
　図５Ａ乃至図５Ｃに、本発明の一実施形態に係る不揮発性半導体記憶装置９の製造工程、特に、シリコン層３における不純物添加領域１３の一形成工程を示す。
　まず、例えば、面方位（１００）、比抵抗１０～２０Ωｃｍのｐ型（第１導電型）シリコン基板１を用意し、このシリコン基板１の上に、シリコン酸化膜層２を介して、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃと交互に、例えば、堆積により積層させていき、この最表面のシリコン層３の上に絶縁膜５を、例えば、堆積により形成する。この状態を図５Ａに示す。
　次に、ＰＥＰによりレジストパターニングを行い、イオンインプラを施すことで、シリコン層３ａ内に不純物添加領域１３ａを形成する。この状態を図５Ｂに示す。
　次に、同様に、ＰＥＰによるパターニングとイオンインプラによりシリコン層３ｂ内に不純物添加領域１３ｂを、シリコン層３ｃ内に不純物添加領域１３ｃを、それぞれ形成する。この時、不純物添加領域１３ａ、１３ｂ、１３ｃは、打ち込むイオンのエネルギーを変化させることにより深さを変化させて形成する。この状態を図５Ｃに示す。
　この状態は、前述した図４Ｂに対応している。この後は図示しないが、図４Ｃ～図４Ｆの図を用いて前述したプロセスと同様な手順で形成することで、図１の不揮発性半導体記憶装置９が形成される。
　以上は、図１及び図２で示した実施形態を形成する製造工程である。特に図示しないが、他の実施形態もその一部を変更することで形成することが可能である。
　図８で示した構造を形成する場合には、図５Ｂ及び図５Ｃで示す不純物添加領域１３を形成する工程において、図８中に示した不純物添加領域１３が形成されるようにＰＥＰによるパターニングを変更させれば良い。
　図１１で示した構造を形成する場合には、図５Ｂ及び図５Ｃで示す不純物添加領域１３を形成する工程において、図１１中に示した不純物添加領域１３が形成されるようにＰＥＰによるパターニングを変更し、さらに、図４Ｃで示すフィン形状の加工においては、そのフィンの長さがレイヤー選択トランジスタを増加させた分、長くなるようＰＥＰによるパターニングを変更して加工し、その後、図４Ｅで示す加工でも同様に、図１１の構造となるようにＰＥＰによるパターニングを変更して加工すれば良い。
　このような形成方法により、シリコン層３を連続的に形成することができ、また、レジストがシリコン層３と接することが無いので、シリコン層３が汚染されることは無く、それによるチャネルとしての特性劣化を抑制することができる。
　但し、図４Ａ～図４Ｆで示したプロセスに比べ、不純物添加領域を制御良く形成させるのが難しく、例えば、図５Ｂにおいて、シリコン層３ａ内に不純物添加領域１３ａを形成した際、シリコン層３ｂ、３ｃにおける不純物添加領域１３ａの直上の領域内に不純物が添加されてしまう可能性がある。
　図６Ａ乃至図６Ｃに、本発明の一実施形態に係る不揮発性半導体記憶装置９の製造工程、特に、シリコン層３における不純物添加領域１３の一形成工程を示す。
　まず、図６Ａに示すように、例えば、面方位（１００）、比抵抗１０～２０Ωｃｍのｐ型（第１導電型）シリコン基板１を用意し、このシリコン基板１の上に、シリコン酸化膜層２を介して、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃと交互に、例えば、堆積により積層させていき、この最表面のシリコン層３の上に絶縁膜５を、例えば、堆積により形成する。
　次に、シリコン基板１上のシリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５を、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図６Ａで示すようなフィン形状に加工する。
　次に、シリコン酸化膜を堆積し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図６Ｂ中、１５で示すように、階段形状を有し、かつ、フィン形状に加工された積層膜（シリコン基板１上のシリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５）に接するような形状に加工する。
　この時、階段形状のそれぞれの高さは、シリコン層３ａ、３ｂ、３ｃの上端よりも下に位置するのが望ましい。
　次に、不純物添加領域１３を作成するのに望ましい不純物が添加されたシリコン酸化膜を堆積し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図６Ｃ中、１６で示すように、シリコン酸化膜１５の階段形状のそれぞれの上に形成されるような形状に加工する。
　この時、１６の高さは、それぞれが接しているシリコン層３の上に形成されているシリコン酸化膜４ａ、４ｂ、絶縁膜５の上端よりも下に位置するのが望ましい。
　ここで、例えば１０００℃の熱を加えることで、不純物添加シリコン酸化膜１６から不純物添加シリコン酸化膜１６がそれぞれ接しているシリコン層３へと不純物が固層拡散し、不純物添加領域１３が形成される。
　次に、シリコン酸化膜１５及び不純物添加シリコン酸化膜１６を例えば異方性ドライエッチングを施すことにより除去すると、図４Ｃと同様の構造になる。
　この後は図示しないが、図４Ｄ～図４Ｆの図を用いて前述したプロセスと同様な手順で形成することで、図１及び図２で示した不揮発性半導体記憶装置９が形成される。
　図８で示した構造を形成する場合には、図９で示すように、シリコン酸化膜１５及び不純物添加シリコン酸化膜１６を入れ替えることで形成が可能となる。
　まず、シリコン基板１上に、シリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５をそれぞれ積層し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことによりフィン形状に加工する。
　次に、不純物添加シリコン酸化膜を堆積し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図９Ａ中、１６ａで示すように、階段形状を有し、かつ、フィン形状に加工された積層膜（シリコン基板１上のシリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５）に接するような形状に加工する。
　この時、階段形状のそれぞれの高さは、シリコン層３ａ、３ｂ、３ｃの上端よりも下に位置するのが望ましい。
　次に、シリコン酸化膜を堆積し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図９Ｂ中、１５で示すように、不純物添加シリコン酸化膜１６ａの階段形状のそれぞれの上に形成されるような形状に加工する。
　この時、１５の高さは、それぞれが接しているシリコン層３の上に形成されているシリコン酸化膜４ａ、４ｂ、絶縁膜５の上端よりも下に位置するのが望ましい。
　次に、不純物添加シリコン酸化膜を堆積し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図９Ｃ中、１６ｂで示すように、シリコン酸化膜１５のそれぞれの上に形成されるような形状に加工する。
　ここで、例えば、１０００℃の熱を加えることで、不純物添加シリコン酸化膜１６ａ、１６ｂから不純物添加シリコン酸化膜１６ａ、１６ｂがそれぞれ接しているシリコン層３へと不純物が固層拡散し、不純物添加領域１３が形成される。
　次に、シリコン酸化膜１５及び不純物添加シリコン酸化膜１６ａ、１６ｂを、例えば、異方性ドライエッチングを施すことにより除去すると、図９Ｄと同様の構造になる。
　この後は図示しないが、図４Ｄ～図４Ｆの図を用いて前述したプロセスと同様な手順で形成することで、図１及び図８で示した不揮発性半導体記憶装置９が形成される。
　特に図示しないが、他の実施形態もその一部を変更することで形成することが可能である。
　図７Ａ及び図７Ｂは、図６Ａ乃至図６Ｃとその一部が異なる不揮発性半導体記憶装置９の製造工程である。
　まず、シリコン基板１上に、シリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５をそれぞれ積層し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことによりフィン形状に加工する。
　次に、シリコン酸化膜を堆積し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図７Ａ中、１５で示すように、階段形状を有し、かつ、フィン形状に加工された積層膜（シリコン基板１上のシリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５）に接するような形状に加工する。
　この時、階段形状のそれぞれの高さは、シリコン層３ａ、３ｂ、３ｃの上端よりも下に位置するのが望ましい。
　ここで、シリコン絶縁膜層１５を図７Ａで示すような形状にすることにより、図７Ｂで示すように、その後の不純物添加シリコン酸化膜層１６を形成する際、堆積のみで形成することが可能であり、ＰＥＰなどのプロセスを省略できるため、製造コストを低減することができる。
　図７Ｂの構造に形成した後、例えば、１０００℃の熱を加えることで、不純物添加シリコン酸化膜１６から不純物添加シリコン酸化膜１６がそれぞれ接しているシリコン層３へと不純物が固層拡散し、不純物添加領域１３が形成される。
　次に、シリコン酸化膜１５及び不純物添加シリコン酸化膜１６を例えば異方性ドライエッチングを施すことにより除去すると、図４Ｃと同様の構造になる。
　この後は図示しないが、図４Ｄ～図４Ｆの図を用いて前述したプロセスと同様な手順で形成することで、図１及び図２で示した不揮発性半導体記憶装置９が形成される。
　図１０Ａ及び図１０Ｂは、図９Ａ乃至図９Ｄとその一部が異なる不揮発性半導体記憶装置９の製造工程である。
　まず、シリコン基板１上に、シリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５をそれぞれ積層し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことによりフィン形状に加工する。
　次に、不純物添加シリコン酸化膜を堆積し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図１０Ａ中、１６ａで示すように、階段形状を有し、かつ、フィン形状に加工された積層膜（シリコン基板１上のシリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５）に接するような形状に加工する。
　この時、階段形状のそれぞれの高さは、シリコン層３ａ、３ｂ、３ｃの上端よりも下に位置するのが望ましい。
　次に、シリコン酸化膜を堆積し、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図１０Ａ中、１５で示すように、不純物添加シリコン酸化膜１６ａの階段形状のそれぞれの上及びそれ以外の積層フィン構造を覆うような形状に加工する。
　この時、不純物添加シリコン酸化膜層１６ａ上に形成された１５の高さは、それぞれが接しているシリコン層３の上に形成されているシリコン酸化膜４ａ、４ｂ、絶縁膜５の上端よりも下に位置するのが望ましい。
　ここで、シリコン絶縁膜層１５を図１０Ａで示すような形状にすることにより、図１０Ｂで示すようにその後の不純物添加シリコン酸化膜層１６ｂを形成する際、堆積のみで形成することが可能であり、ＰＥＰなどのプロセスを省略できるため、製造コストを低減することができる。
　図１０Ｂの構造に形成した後、例えば、１０００℃の熱を加えることで、不純物添加シリコン酸化膜１６ａ、１６ｂから不純物添加シリコン酸化膜１６ａ、１６ｂがそれぞれ接しているシリコン層３へと不純物が固層拡散し、不純物添加領域１３が形成される。
　次に、シリコン酸化膜１５及び不純物添加シリコン酸化膜１６ａ，１６ｂを、例えば、異方性ドライエッチングを施すことにより除去すると、図９Ｄと同様の構造になる。
　この後は図示しないが、図４Ｄ～図４Ｆの図を用いて前述したプロセスと同様な手順で形成することで、図１及び図８で示した不揮発性半導体記憶装置９が形成される。
　図１０Ａの構造からは、図１０Ｂの構造を形成しなくても図９Ｄと同様の構造が形成できる。
　まず、図１０Ａの構造に形成した後、不純物添加領域１３を作成するのに望ましい不純物を含むガス雰囲気中で熱処理を加えると、シリコン酸化膜１５及び不純物添加シリコン酸化膜１６ａで覆われていないシリコン層３中に不純物が拡散し、また、一方で、不純物添加シリコン酸化膜１６ａから不純物添加シリコン酸化膜１６ａが接しているシリコン層３へと不純物が固層拡散することになり不純物添加領域１３が形成される。
　特に図示しないが、他の実施形態もその一部を変更することで形成することが可能である。
　図６Ａ乃至図６Ｃ、図７Ａ及び図７Ｂ、図９Ａ乃至図９Ｄ、図１０Ａ及び図１０Ｂで示した方法で形成する場合、不純物添加領域１３の位置関係は、不純物添加シリコン酸化膜１６、１６ａ、１６ｂのそれぞれの形状で決まるため、図４Ａ乃至図４Ｆ、図５Ａ乃至図５Ｃで示した方法で形成した場合において、イオンインプラのためのＰＥＰによるパターニングを行う際、それぞれの領域の位置関係がＰＥＰの精度により保たれなくなってしまうという問題を回避できる。
　但し、シリコン酸化膜１５及び不純物添加シリコン酸化膜１６、１６ａ、１６ｂを階段状に加工する際に高さ制御が必要な形状の加工が必要となり、層が増加するとさらに困難度が上がってしまう。
　また、図６Ａ乃至図６Ｃ、図７Ａ及び図７Ｂ、図９Ａ乃至図９Ｄ、図１０Ａ及び図１０Ｂでは、フィン形状の両側を挟み込むように、シリコン酸化膜１５及び不純物添加シリコン酸化膜１６、１６ａ１６ｂを形成していたが、片側にのみ形成した場合でも可能である。但し、気相拡散を用いる場合は、もう一方の片側を全てシリコン層３への意図しない固相拡散が起こらない任意の層で覆う必要がある。
　また、図６Ａ乃至図６Ｃ、図７Ａ及び図７Ｂ、図９Ａ乃至図９Ｄ、図１０Ａ及び図１０Ｂでは、シリコン酸化膜を用いたが、材料はこれに限らず不純物を固層拡散させることができる材料であれば特に制限しない。
　図１２Ａ及び図１２Ｂは、本発明の一実施形態に係る不揮発性半導体記憶装置の断面図である。
　図１２Ａは、図８で示した構造に、さらに、選択トランジスタ１１ｂを追加した構造である。
　このような構造をとることでメモリストリングスのカットオフ特性が向上し、誤動作を抑制することができる。その場合、図１２Ｂに示すように選択トランジスタ１１ｃをさらに追加することでその効果は得られる。
　但し、選択トランジスタを増やした分、メモリストリングスの長さが長くなり、集積度を高めるという観点からは、選択トランジスタを増加しすぎることは望ましくない。
　図１３は、本発明の一実施形態に係る不揮発性半導体記憶装置の断面図である。
　図２に示した構造と異なるのは、シリコン層３はそれぞれの不純物添加領域１３で途切れており、また、各シリコン層３のそれぞれの上に積層された絶縁膜４ａ、４ｂ、５は、各シリコン層３における不純物添加領域１３のそれぞれの直上から途切れており、途切れた先の領域は、シリコン層１４となっていることである。
　即ち、各シリコン層３は、不純物添加領域１３を介して、各シリコン層３とは異なる別のシリコン層１４により互いに接続される。
　この構造となることで、レイヤー選択トランジスタのチャネル部分のストリングが太くなり、その分電気抵抗が低くなるため、図２の構造よりもレイヤー選択が高速化し、メモリセルを高速に動作させることができる。
　この例では、不純物添加領域１３は、シリコン層３ｃでは、メモリストリングスに最も近いレイヤー選択トランジスタのチャネルに設けられ、そのレイヤー選択トランジスタを制御不可能状態にする。
　また、不純物添加領域１３は、シリコン層３ｂでは、メモリストリングスにから２番目に近いレイヤー選択トランジスタのチャネルに設けられ、そのレイヤー選択トランジスタを制御不可能状態にする。
　さらに、不純物添加領域１３は、シリコン層３ａでは、メモリストリングスから最も遠いレイヤー選択トランジスタのチャネルに設けられ、そのレイヤー選択トランジスタを制御不可能状態にする。
　但し、この順番は、これに限られることはなく、逆であってもよい。
　図１４Ａ乃至図１４Ｅは、本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程である。
　まず、例えば、面方位（１００）、比抵抗１０～２０Ωｃｍのｐ型（第１導電型）シリコン基板１を用意し、このシリコン基板１の上に、シリコン酸化膜層２を介して、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃと交互に、例えば、堆積により積層させていき、この最表面のシリコン層３の上に絶縁膜５を、例えば、堆積により形成する。
　次に、シリコン基板１上のシリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５からなる積層膜の一部を、図１４Ａで示すように、シリコン層３がそれぞれ一部露出するような階段形状に、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより加工する。
　次に、イオンインプラにより、シリコン層３の露出部に不純物添加領域１３を形成する。この状態を図１４Ｂに示す。この時必要あれば、不純物添加領域１３のみを開口するＰＥＰによるパターニングを行っても良い。
　次に、図１４Ｃに示すように、シリコンを堆積し、例えばＣＭＰで平坦化処理を行うことでシリコン層１４を形成する。シリコン層１４の平坦化は、ドライエッチングでも形成可能である。
　また、この時、シリコンを不純物添加領域１３の上にエピタキシャル成長させて単結晶状態に形成しても良い。シリコン層が多結晶状態だと、結晶粒界を電流が流れてしまい、レイヤー選択トランジスタ１０のオフ特性が劣化してしまうため、シリコン層１４は、単結晶状態が望ましい。また、シリコン層１４の上に絶縁膜を形成し、シリコン層１４を保護しても良い。
　次に、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図１４Ｃに示した積層構造を、図１４Ｄで示すようなフィン形状に加工する。
　詳しい説明は省略するが、その後、図４Ｄ～図４Ｆの図を用いて前述したプロセスと同様な手順で形成することで、図１４Ｅで示す構造となり、図１３で示す不揮発性半導体記憶装置９が形成される。
　図１５は、本発明の一実施形態に係る不揮発性半導体記憶装置の断面図である。
　図２に示した構造と異なるのは、メモリストリングへのコンタクト用電極７の周りに、不純物添加シリコン１７が形成されている。
　本実施形態において、例えば、電極７がビット線に接続されているとし、電極８がソース線に接続されているとし、シリコン層３内の不純物添加領域１３及び不純物添加シリコン１７がそれぞれｎ＋型となっている場合における書き込みと消去の動作例を以下に示す。
　本実施形態は、本発明を限定するものではない。以下の実施形態において、ｐ型半導体の構成要素をｎ型半導体に代え、かつ、ｎ型半導体の構成要素をｐ型半導体に代えてもよい。
　書き込みは、ソース線コンタクト電極８とビット線コンタクト電極７とを接地し、選択トランジスタ１１にはバイアスを印加せず、レイヤー選択トランジスタ１０ａ、１０ｂ及び各メモリセル６（Ｘ＝１～ｎ）の制御ゲート６（Ｘ＝１～ｎ）ｄに正のバイアスを印加することで、メモリストリングスのチャネルとなるシリコン層３ａ、３ｂ、３ｃにｎ型の蓄積領域を生じさせる。
　次いで、書き込みたいメモリセル、例えば、メモリセル６（３）の制御ゲート６（３）ｄに大きな正のバイアスを印加しメモリセル６（３）の電荷蓄積層６（３）ｂに電子を注入し書き込みを行う。
　この時、レイヤー選択トランジスタ１０ｃにはバイアスが印加されていないので、シリコン層３ａ、３ｂをチャネルとするメモリセル６（３）には書き込まれず、シリコン層３ｃをチャネルとするメモリセル６（３）のみが書き込まれる。
　また、書き込みたくないメモリセル、例えば６（３）以外の６（Ｘ）の制御ゲート６（Ｘ）ｄについては、負のバイアスを印加しても良い。
　消去は、ビット線コンタクト電極７を接地し、選択トランジスタ１１、レイヤー選択トランジスタ１０ａ、１０ｂ、１０ｃ及び各６（Ｘ＝１～ｎ）の制御ゲート６（Ｘ＝１～ｎ）ｄに負のバイアスを印加することで、メモリストリングスのチャネルとなるシリコン層３ａ、３ｂ、３ｃにｐ型の蓄積領域を生じさせる。
　次いで、消去したいメモリセル、例えば、メモリセル６（２）の制御ゲート６（２）ｄに大きな負のバイアスを印加して、メモリセル６（２）の電荷蓄積層６（２）ｂにホールを注入し消去を行う。
　この時、消去したくないメモリセル、例えば、メモリセル６（２）以外の６（Ｘ）の制御ゲート６（Ｘ）ｄに正のバイアスを印加しても良い。
　読み出しは、通常のＮＡＮＤ型フラッシュメモリと同様、ソース線コンタクト電極７を接地、ビット線コンタクト電極８に正のバイアスを印加して、読み出したいメモリセル、例えば、メモリセル６（１）以外のメモリセル６（Ｘ）の制御ゲート６（Ｘ）ｄに正のバイアスを印加し、電流が流れるか否かで“０”又は“１”の情報として読み出しを行う。
　この場合も同様に、レイヤー選択ゲート１０ａ、１０ｂ、１０ｃのバイアス印加の方法により積層されたメモリストリングを選択し、読み出すことができる。
　以上の動作は、ソース線コンタクト電極８とビット線コンタクト電極７の両方に不純物領域１７が形成されていない図２の場合も、書き込み及び消去は、本実施形態と同様に行うことができるが、ショットキー障壁によるソース抵抗が、読み出し時に流れる電流を著しく小さくする可能性がある。ちなみに、このようなショットキー障壁は、ドレイン領域側では問題になることはないため、本実施形態では上述の問題は生じない。
　また、本実施形態は、電極８が金属材料で形成されており、電極７が不純物添加シリコンにより形成されていても同様の効果が得られる、その場合、電極７の周りに、不純物添加シリコン１７が形成されていなくても良い。
　図１６Ａ及び図１６Ｂは、本発明の一実施形態に係る不揮発性半導体記憶装置９における、特に、積層膜６により囲まれたシリコン層３の概略構成図である。
　各シリコン層３ａ、３ｂ、３ｃは、積層膜６で囲まれた部分において、それぞれエアーギャップ１８ａ、１８ｂ、１８ｃを有する。このエアーギャップ１８ａ、１８ｂ、１８ｃは、絶縁膜４ａ，４ｂ，５に形成される。
　エアーギャップ１８ａ、１８ｂ、１８ｃは、積層膜６に囲まれた部分だけではなく、レイヤー選択トランジスタ１０、選択トランジスタ１１で囲まれた部分に形成されていても良いし、さらには、シリコン層３ａ，３ｂ，３ｃの間の全体に広がっていても良い。
　その場合、シリコン層３ａ，３ｂ，３ｃ間の比誘電率が低くなり、その間を狭くしても同じ絶縁特性が得られる。その結果、シリコン層３ａ，３ｂ，３ｃ間を狭めることができ、集積度を高めることができる。
　図１８Ａ乃至図１８Ｈは、本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程、特に、シリコン層３おけるエアーギャップを含む絶縁層１８の一形成工程を示す。
　これらの図は、図１のＢ－Ｂ線に沿う断面に相当する。
　まず、図１８Ａに示すように、例えば、面方位（１００）、比抵抗１０～２０Ωｃｍのｐ型（第１導電型）シリコン基板１を用意し、このシリコン基板１の上に、シリコンゲルマニウム（ＳｉＧｅ）層１０２を介して、シリコン層３とシリコンゲルマニウム層１０４とが３ａ、１０４ａ、３ｂ、１０４ｂ、３ｃとなるように交互に積層する。
　この時、シリコンとシリコンゲルマニウムは、シリコン基板１と結晶学的方位関係を保ちつつ結晶膜を堆積成長するエピタキシャル成長をさせることができるため、シリコン層３とシリコンゲルマニウム層１０４は単結晶で形成することができる。この最表面のシリコン層３の上に絶縁膜５を例えば堆積により形成する。この状態を図１８Ｂに示す。
　次に、シリコン基板１上のシリコンゲルマニウム層１０２、シリコン層３ａ、シリコンゲルマニウム層１０４ａ、シリコン層３ｂ、シリコンゲルマニウム層１０４ｂ、シリコン層３ｃ、絶縁膜５からなる積層構造を、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図１８Ｃで示すような短冊形状に加工する。
　次に、図１８Ｄに示すように、短冊形状に加工したシリコンゲルマニウム層１０２、シリコン層３ａ、シリコンゲルマニウム層１０４ａ、シリコン層３ｂ、シリコンゲルマニウム層１０４ｂ、シリコン層３ｃ、絶縁膜５に対して、例えば、熱酸化を施すことによりシリコン酸化膜１０６ａを形成する。
　この時、シリコンゲルマニウム層１０２、１０４上にはシリコンゲルマニウム酸化膜が形成される。このシリコン酸化膜１０６ａは堆積によっても形成が可能である。また、シリコン酸化膜に限らず、各世代の不揮発性半導体記憶装置で必要なトンネル絶縁膜材料を適宜選択して用いることができる。
　次に、図１８Ｅに示すように、電荷蓄積層１０６ｂ、絶縁膜１０６ｃ、電極１０６ｄを堆積する。
　次に、図１８Ｆに示すように、シリコン酸化膜１０６ａ、電荷蓄積層１０６ｂ、絶縁膜１０６ｃ、電極１０６ｄを例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより、図１で示した、そのそれぞれが電気的に絶縁された積層膜６（Ｘ）を形成する。
　次に、図１８Ｇに示すように、例えば等方性エッチングによりシリコンゲルマニウム層１０２、１０４のみを選択的に除去する。
　ここで、図１８Ｆにおいて、シリコンゲルマニウム層１０２、１０４は、積層膜６（Ｘ）により全て囲まれているように示しているが、実際には、積層膜６（Ｘ）のそれぞれの間には空隙があり、その空隙からシリコンゲルマニウム層１０２、１０４はエッチングされる。
　次いで、図１８Ｈに示すように、例えば、シリコン酸化膜を全体に堆積させ、シリコンゲルマニウム層１０２、１０４が除去された領域に、シリコン酸化膜２及びシリコン酸化膜４を形成する。ここで、シリコン酸化膜２及びシリコン酸化膜４はその領域がすべてシリコン酸化膜で形成される必要はなく。その一部、又は全くシリコン酸化膜が形成されないエアーギャップの状態でも良い。
　また、その際、例えば埋め込み性能の悪いシリコン酸化膜を堆積させることで、積層膜６（Ｘ）、レイヤー選択トランジスタ１０及び選択トランジスタ１１で囲まれた空隙は、優先的に埋め込みが起こらず、エアーギャップを含んだ絶縁層１８ａ、１８ｂ、１８ｃが形成される。
　この後は図示しないが、例えば、ＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより電極７及び電極８を形成する領域にホールパターンを形成する。
　その後、例えば、タングステンの堆積後、ホールパターン以外のタングステンをＣＭＰ処理することで電極７及び電極８が形成され、図１６Ａ及び図１６Ｂで示したエアーギャップを含んだ絶縁層１８を備えた不揮発性半導体記憶装置９が形成される。
　図１７は、本発明の一実施形態に係る不揮発性半導体記憶装置９の概略構成図である。
　シリコン基板１上のシリコン酸化膜層２、シリコン層３ａ、シリコン酸化膜層４ａ、シリコン層３ｂ、シリコン酸化膜層４ｂ、シリコン層３ｃ、絶縁膜５の積層構造からなる２本のフィン構造の間に消去用電極１９が形成されており、積層膜６（Ｘ）からなるメモリセルの消去動作時にはこの消去用電極１９にバイアスを印加することによってメモリセルの電荷蓄積層６（Ｘ）ｂにホールを注入し、動作させることができる構造である。
　この時、図１６Ａ及び図１６Ｂで示したエアーギャップを含んだ絶縁層１８が備わることで、消去用電極１９にバイアスを印加した際、消去用電極１９から絶縁層１８方向へのフリンジ電界が弱まり、それぞれのシリコン層３への電界が集中する結果、消去特性を向上させることができる。
　（変形例）　
　尚、本発明は、上述した各実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、各実施形態の一部を適宜組み合わせて実施することができる。
　また、実施形態の形成方法も限定されるわけではなく、例えば、Ｓｉ単結晶でチャネルを形成する目的で図１８に示したＳｉＧｅとＳｉのエピタキシャル成長による形成方法を用いても良い。
　Ｓｉ単結晶でチャネルを形成させることでセル電流値を稼ぐことが可能となり、さらに、単結晶シリコン上に熱酸化プロセスによるトンネル膜を形成することができるため、不揮発性半導体記憶装置としての書き込み、保持特性などの特性向上が期待される。
　また、実施形態では基板としてシリコンを用いたが、ゲルマニウム基板など他の基板を用いることも可能である。
　また、シリコン層３における積層膜６（Ｘ）からなるメモリセル、選択トランジスタ１１、レイヤー選択トランジスタ１０ａ、１０ｂ、１０ｃそれぞれの間の拡散層領域については説明していないが、適宜必要な拡散層を形成すれば良い。
　また、例えば電極６（Ｘ）ｄに電圧を印加すると積層膜６（Ｘ）直下だけではなく積層膜６（Ｘ）間のシリコン層３にも電界（フリンジ電界）がかかり、ゲート間隔（積層膜６（Ｘ）間隔）が短く、例えば30nm以下となる場合には、そのフリンジ電界だけでもチャネルに電流パスが通るため（例えば、Chang-Hyum Lee, et al, VLSI Technology Digest of Technical Papers, pp118-119, 2008）、拡散層が形成されていなくても良い。
　その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
　（効果）　
　本発明によれば、レイヤー選択トランジスタ構造により、ソース線及びビット線が積層ストリングでそれぞれ共通の一本ずつとなり、メモリストリングを積層させたとしても長さの増大は一層ごとにレイヤー選択トランジスタを形成する領域のみとなるため、従来の構造に比べてその長さを短くすることが可能となる。また、配線数及び回路面積も同様に一層ごとにレイヤー選択トランジスタ一本が増加するのに対応する増大量に抑えることが可能となる。
　本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。
　１…シリコン（Ｓｉ）基板（半導体基板）、２…シリコン酸化膜（ＳｉＯ２）、３（３ａ、３ｂ、３ｃ）…シリコン層（メモリストリングチャネル領域）、４（４ａ、４ｂ）…シリコン酸化膜（メモリストリング絶縁領域）、５…シリコン酸化膜、６（Ｘ）…積層膜（Ｘは１～ｎの自然数）、６（Ｘ）ａ…シリコン酸化膜（メモリセルトンネル絶縁膜）、６（Ｘ）ｂ…シリコン窒化膜（Ｓｉ３Ｎ４）（メモリセル電荷蓄積層）、６（Ｘ）ｃ…シリコン酸化膜（メモリセルブロック絶縁膜）、６（Ｘ）ｄ…ニッケルシリサイド（ＮｉＳｉ）（メモリセルコントロール電極）、７、…タングステン（Ｗ）（メモリストリング独立コンタクト）、８…タングステン（メモリストリング共通コンタクト）、９…不揮発性半導体記憶装置、１０（１０ａ、１０ｂ、１０ｃ）…レイヤー選択トランジスタ、１１、１１ｂ、１１ｃ…選択トランジスタ、１３（１３ａ、１３ｂ、１３ｃ）…シリコン層３における不純物添加領域、１４…シリコン層、１５…シリコン酸化膜、１６、１６ａ、１６ｂ…不純物添加シリコン酸化膜、１７…不純物添加シリコン（拡散層領域）、１８（１８ａ、１８ｂ、１８ｃ）…エアーギャップを含む絶縁層、１９…消去用電極、１０２…シリコンゲルマニウム（ＳｉＧｅ）層、１０４（１０４ａ、１０４ｂ）…シリコンゲルマニウム層、１０６ａ…シリコン酸化膜、１０６ｂ…シリコン窒化膜、１０６ｃ…シリコン酸化膜、１０６ｄ…ニッケルシリサイド。

Claims (10)

  1. 　半導体基板と、前記半導体基板の表面に対して垂直な第１方向に積み重ねられ、前記半導体基板の表面に平行な第２方向に延びる第１乃至第ｎのメモリストリングス（ｎは２以上の自然数）と、前記第１乃至第ｎのメモリストリングスのうちの１つを選択する第１乃至第ｋのレイヤー選択トランジスタ（ｋは２以上の自然数）とを具備し、
    　前記第１乃至第ｎのメモリストリングスは、前記第１方向に互いに絶縁されて積み重ねられる第１乃至第ｎの半導体層と、前記第１乃至第ｎの半導体層の前記第１及び第２方向に垂直な第３方向の側面上に、第１の絶縁膜、電荷蓄積層、第２の絶縁膜及びコントロールゲート電極の順番で、前記第３方向に積み重ねられる第１の積層構造とを有し、
    　前記第１乃至第ｎのメモリストリングスは、前記第１乃至第ｎの半導体層をチャネルとし、前記第２方向に直列に接続される電気的に書き換え可能な第１乃至第ｍのメモリセル（ｍは２以上の自然数）を有し、
    　前記コントロールゲート電極は、前記第１乃至第ｎの半導体層に跨って形成され、
    　前記第１乃至第ｋのレイヤー選択トランジスタは、前記第１乃至第ｎの半導体層の前記第３方向の側面上に、第３の絶縁膜及び第１のセレクトゲート電極の順番で、前記第３方向に積み重ねられる第２の積層構造を有し、
    　前記第１乃至第ｋのレイヤー選択トランジスタは、前記第１乃至第ｎの半導体層をチャネルとし、前記第１乃至第ｍのメモリセルに対して前記第２方向に直列に接続され、
    　前記第１のセレクトゲート電極は、前記第１乃至第ｎの半導体層に跨って形成され、
    　前記第１乃至第ｋのレイヤー選択トランジスタの各々は、前記第１乃至第ｎの半導体層のうちの少なくとも１つで常時オンの制御不可能状態であり、残りの少なくとも１つの半導体層でオン／オフが可能である制御可能状態であり、
    　前記第１乃至第ｋのレイヤー選択トランジスタの前記第１乃至第ｎの半導体層での前記制御不可能状態／前記制御可能状態の関係は、互いに異なっている
    　ことを特徴とする不揮発性半導体記憶装置。
  2. 　前記第１乃至第ｎの半導体層をチャネルとし、前記第１乃至第ｋのレイヤー選択トランジスタに対して前記第２方向に直列に接続される追加の選択トランジスタをさらに具備し、
    　前記追加の選択トランジスタは、前記第１乃至第ｎの半導体層の前記第３方向の側面上に、第４の絶縁膜及び第２のセレクトゲート電極の順番で、前記第３方向に積み重ねられる第３の積層構造を有し、
    　前記第２のセレクトゲート電極は、前記第１乃至第ｎの半導体層に跨って形成され、
    　前記追加の選択トランジスタは、前記第１乃至第ｎの半導体層の全てで前記制御可能状態である
    　ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 　前記ｋは、前記ｎに等しく、
    　前記第１乃至第ｋのレイヤー選択トランジスタのうち前記第１乃至第ｎのメモリストリングスに最も近いレイヤー選択トランジスタは、前記第１乃至第ｎの半導体層のうち最上層の半導体層で前記制御不可能状態であり、
    　前記第１乃至第ｋのレイヤー選択トランジスタのうち前記第１乃至第ｎのメモリストリングスにｉ番目（ｉは、２～ｎ－１のうちの１つ）に近いレイヤー選択トランジスタは、前記第１乃至第ｎの半導体層のうち最上層からｉ番目の半導体層で前記制御不可能状態であり、
    　前記第１乃至第ｋのレイヤー選択トランジスタのうち前記第１乃至第ｎのメモリストリングスから最も遠いレイヤー選択トランジスタは、前記第１乃至第ｎの半導体層のうち最下層の半導体層で前記制御不可能状態であり、
    　前記制御不可能状態は、前記第１乃至第ｎの半導体層内に形成される不純物領域により実現し、前記第１乃至第ｎの半導体層は、前記不純物領域を介して前記第１乃至第ｎの半導体層とは別の半導体層により互いに結合されている
    　ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  4. 　前記第１乃至第ｎの半導体層をチャネルとし、前記第１乃至第ｎのレイヤー選択トランジスタに対して前記第２方向に直列に接続される追加の選択トランジスタをさらに具備し、
    　前記追加の選択トランジスタは、前記第１乃至第ｎの半導体層の前記第３方向の側面上に、第４の絶縁膜及び第２のセレクトゲート電極の順番で、前記第３方向に積み重ねられる第３の積層構造を有し、
    　前記第２のセレクトゲート電極は、前記第１乃至第ｎの半導体層に跨って形成され、
    　前記追加の選択トランジスタは、前記第１乃至第ｎの半導体層の全てで前記制御可能状態である
    　ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 　前記第１乃至第ｎの半導体層は、少なくともエアーギャップを含んだ絶縁層により電気的に絶縁されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  6. 　前記第１乃至第ｎの半導体層は、少なくともエアーギャップを含んだ絶縁層により電気的に絶縁されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  7. 　前記第１乃至第ｎの半導体層の前記第３方向の２つの側面のうち前記第１及び第２の積層構造を有する側面とは反対側の側面上に電極をさらに具備することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  8. 　前記第１乃至第ｎの半導体層の前記第３方向の２つの側面のうち前記第１及び第２の積層構造を有する側面とは反対側の側面上に電極をさらに具備することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
  9. 　前記第１乃至第ｎの半導体層の前記第２方向の一端に設けられ、前記第１乃至第ｎの半導体層を貫通する金属電極と、前記金属電極の周りの前記第１乃至第ｎの半導体層内に形成される拡散層とをさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  10. 　前記第１乃至第ｎの半導体層の前記第２方向の一端に設けられ、前記第１乃至第ｎの半導体層を貫通する金属電極と、前記金属電極の周りの前記第１乃至第ｎの半導体層内に形成される拡散層とをさらに具備することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
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