KR100981476B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

절연층 위에 형성된 반도체 결정층-상기 반도체 결정층은 결정 격자 부정합면을 포함함-과, 상기 반도체 결정층 위에 형성된 메모리 셀 어레이부-상기 메모리 셀 어레이부는 복수의 메모리 스트링으로 구성되어 있고, 상기 복수의 메모리 스트링의 각각은 제1 방향으로 직렬로 접속된 복수의 불휘발성 메모리 셀 트랜지스터로 구성되어 있으며, 상기 복수의 메모리 스트링은 상기 제1 방향과 직교하는 제2 방향으로 배치되어 있음-를 구비하고, 상기 결정 격자 부정합면은, 상기 반도체 결정층의 위에서 볼 때, 상기 복수의 불휘발성 메모리 셀 트랜지스터의 게이트 아래를 통과하지 않고, 상기 제2 방향을 따라서 상기 반도체 결정층을 가로지르고 있거나, 또는, 상기 반도체 결정층의 위에서 볼 때, 상기 복수의 불휘발성 메모리 셀 트랜지스터의 게이트 아래를 통과하여, 상기 제1 방향을 따라서 상기 반도체 결정층을 가로지르고 있는 반도체 장치가 제공된다.
절연층, 반도체 결정층, 결정 격자 부정합면, 불휘발성 메모리 셀 트랜지스터

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
<관련출원>
본 출원은 일본 특허 출원 제2007-051792호(2007년 3월 1일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 복수의 불휘발성 메모리 셀 트랜지스터를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
도 27a 및 도 27b에, 종래의 불휘발성 반도체 기억 장치의 단면도를 도시한다. 도 27a는, 채널 길이 방향(비트선 방향)의 단면도, 도 27b는 채널 폭 방향(워드선 방향)의 단면도이다. 도 27b는 도 27a의 B-B'선을 통과하여 지면에 수직한 면에서의 단면도이다.
반도체 기판(91)의 표면에 소자 분리 절연막(92)으로 둘러싸여진 소자 형성 영역이 형성되어 있다. 소자 형성 영역에는 서로 격리된 복수의 불순물 확산층(93)이 형성되어 있다. 인접하는 불순물 확산층(93) 사이에는, 터널 절연막(94), 부유 게이트 전극(95), 전극 간 절연막(96), 제어 게이트 전극(97)으로 구 성된 2층 게이트 구조를 갖는 복수의 메모리 셀 트랜지스터 M1∼M4가 배열하여 형성되어 있다.
또한, 상기 복수의 메모리 셀 트랜지스터의 양측에는(도면에서는 한쪽만을 표시), 부유 게이트 전극(95a)과 제어 게이트 전극(97a)을 전기적으로 접속한 적층 게이트 전극 구조를 갖는 선택 게이트 트랜지스터 SG가 형성되어 있다.
또한, 전체는 층간 절연막(98)으로 덮여져 있고, 선택 게이트 트랜지스터 SG의 외측의 불순물 확산층(93)에는 비트선 컨택트 BL(및 소스선 컨택트 SL)에의 매립층(플러그)(99)이 전기적으로 접속되어 있다.
종래의 불휘발성 반도체 기억 장치의 메모리 셀 어레이부의 구조에서는, 메모리 셀 트랜지스터의 치수를 미세화하려고 하면 한계가 있었다. 전형적으로는, 메모리 셀 트랜지스터의 채널 길이를 50㎚ 이하로 하면, 소위 단채널 효과에 의해 채널 전류의 온 오프비가 저하하기 때문에, 메모리 셀 트랜지스터가 오동작을 일으킨다.
이러한 메모리 오동작의 해결책으로서, SOI층 위에 메모리 셀 어레이부를 형성하는 것이 제안되어 있다(일본 특개 2002-289810호 공보). 그러나, 이러한 메모리 셀 어레이부를 채용해도, 모든 메모리 오동작의 문제가 해결되는 것은 아니다. 즉, 소거 오동작의 문제는 미해결이었던 그대로이다.
본 발명의 일 양태에 따르면, 반도체 장치는, 절연층 위에 형성된 반도체 결정층-상기 반도체 결정층은 결정 격자 부정합면을 포함함-과, 상기 반도체 결정층 위에 형성된 메모리 셀 어레이부-상기 메모리 셀 어레이부는 복수의 메모리 스트링으로 구성되어 있고, 상기 복수의 메모리 스트링의 각각은 제1 방향으로 직렬로 접속된 복수의 불휘발성 메모리 셀 트랜지스터로 구성되어 있으며, 상기 복수의 메모리 스트링은 상기 제1 방향과 직교하는 제2 방향으로 배치되어 있음-를 구비하고, 상기 결정 격자 부정합면은, 상기 반도체 결정층의 위에서 볼 때, 상기 복수의 불휘발성 메모리 셀 트랜지스터의 게이트 아래를 통과하지 않고, 상기 제2 방향을 따라서 상기 반도체 결정층을 가로지르고 있거나, 또는, 상기 반도체 결정층의 위에서 볼 때, 상기 복수의 불휘발성 메모리 셀 트랜지스터의 게이트 아래를 통과하여, 상기 제1 방향을 따라서 상기 반도체 결정층을 가로지르고 있다.
본 발명의 다른 양태에 따르면, 반도체 장치의 제조 방법은, 실리콘 결정 기판 위에 불휘발성 메모리 셀 트랜지스터 형성 영역을 설정하고-상기 불휘발성 메모리 셀 트랜지스터 형성 영역은 <100> 방향으로 짧은 변이 향하는 직사각형의 형상을 가짐-, 상기 실리콘 결정 기판 위에 절연층을 형성하고, 상기 절연층을 에칭함으로써, 상기 실리콘 결정 기판의 일부를 노출시키고-상기 실리콘 결정 기판의 상기 노출시킨 일부는, 상기 불휘발성 메모리 셀 트랜지스터 형성 영역을 사이에 두고, 상기 <100> 방향과 수직한 방향으로 연장되는 한쌍의 영역임-, 상기 실리콘 결정 기판의 상기 노출시킨 일부 및 상기 절연층을 포함하는 영역 위에, 실리콘층을 퇴적하고, 상기 실리콘 결정 기판의 상기 노출시킨 일부를 시드부에 이용한 고상 성장에 의해, 상기 실리콘층을 실리콘 결정층으로 변환하며, 상기 불휘발성 메모리 셀 트랜지스터 형성 영역 내의 상기 실리콘 결정층 위에, 복수의 메모리 스트링으로 구성된 메모리 셀 어레이부를 형성한다-상기 복수의 메모리 스트링의 각각은 상기 <100> 방향으로 직렬로 접속된 복수의 불휘발성 메모리 셀 트랜지스터로 구성되어 있고, 상기 복수의 메모리 스트링은 상기 <100> 방향과 직교하는 제2 방향으로 배치되어 있음-.
본 발명의 또 다른 양태에 따르면, 반도체 장치의 제조 방법은, 실리콘 결정 기판 위에 불휘발성 메모리 셀 트랜지스터 형성 영역을 설정하고-상기 불휘발성 메모리 셀 트랜지스터 형성 영역은 <100> 방향으로 짧은 변이 향하는 직사각형의 형상을 가짐-, 상기 실리콘 결정 기판 위에 절연층을 형성하고, 상기 절연층을 에칭함으로써, 상기 실리콘 결정 기판의 표면의 일부를 노출시키고-상기 실리콘 결정 기판의 상기 노출시킨 일부는, 상기 불휘발성 메모리 셀 트랜지스터 형성 영역의 외측을 둘러싸서, 1변이 상기 <100> 방향과 수직한 방향으로 연장되는 사각형의 영역임-, 상기 실리콘 결정 기판의 상기 노출시킨 일부 및 상기 절연층을 포함하는 영역 위에, 실리콘층을 퇴적하고, 상기 실리콘 결정 기판의 상기 노출시킨 일부를 시드부에 이용한 고상 성장에 의해, 상기 실리콘층을 실리콘 결정층으로 변환하고, 상기 불휘발성 메모리 셀 트랜지스터 형성 영역 내의 상기 실리콘 결정층 위에, 복수의 메모리 스트링으로 구성된 메모리 셀 어레이부를 형성한다-상기 복수의 메모리 스트링의 각각은 상기 <100> 방향으로 직렬로 접속된 복수의 불휘발성 메모리 셀 트랜지스터로 구성되어 있고, 상기 복수의 메모리 스트링은 상기 <100> 방향과 직교하는 제2 방향으로 배치되어 있음-.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
[제1 실시예]
도 1a 및 도 1b는, 제1 실시예에 따른 반도체 장치를 도시하는 단면도로서, 구체적으로는, 반도체 장치 내의 불휘발성 메모리를 구성하고 있는 메모리 셀 어레이부를 도시하는 단면도이다. 본 실시예에서는, 상기 불휘발성 메모리가 NAND형 플래시 메모리이다. 상기 반도체 장치는, 구체적으로는, 불휘발성 메모리 자체, 혹은 불휘발성 메모리를 구비한 음악 재생 장치 등의 전자 디바이스이다.
도 1a는, 채널 길이 방향(비트선 방향)의 단면도, 도 1b는 채널 폭 방향(워드선 방향)의 단면도이다. 여기에서, 도 1b는 도 1a의 B-B'선을 통과하여 지면에 수직한 면에서의 단면도이다.
본 실시예의 반도체 장치는, 매립 절연물(절연층)(8) 위에 형성되고, 결정 격자 부정합면(7)을 포함하는 실리콘 결정층(21)과, 실리콘 결정층(21) 위에 형성된 메모리 셀 어레이부를 구비하고 있다. 메모리 셀 어레이부는 복수의 NAND 스트링을 구비하고 있다. 각 NAND 스트링은, 비트선 방향(제1 방향)에 직렬로 접속된 복수의 불휘발성 메모리 셀 트랜지스터 M1∼M6(NAND 스트링)을 구비하고 있다. 또한, 상기 복수의 NAND 스트링은 비트선 방향과 직교하는 워드선 방향(제2 방향)으로 배치되어 있다.
결정 격자 부정합면(7)은, 불휘발성 메모리 셀 트랜지스터의 채널 길이 방향 의 단면에서, 실리콘 결정층(21)의 막 두께 방향으로 실리콘 결정층(21)을 관통하고, 실리콘 결정층(21) 위에서 볼 때(도 7a-도 7c) , 결정 격자 부정합면(7)은, 복수의 불휘발성 메모리 셀 트랜지스터 M1∼M6의 게이트 아래를 피하여, 워드선 방향을 따라서 실리콘 결정층(21)을 가로지르도록 형성되어 있다.
이하, 본 실시예의 반도체 장치에 대해서 더 설명한다.
도면 중, 참조 부호 1은 p형의 실리콘 결정 기판을 나타내고 있으며, 이 실리콘 결정 기판(1)에는 비트선 방향으로 형성된 소자 분리 영역이 형성되고, 실리콘 결정 기판(1)에는 이 소자 분리 영역에 의해 서로 분리된 소자 형성 영역이 형성되어 있다.
상기 소자 형성 영역에는, 비트선 방향으로 직렬로 접속된 복수의 불휘발성 메모리 셀 트랜지스터 M1∼M6과, 불휘발성 메모리 셀 트랜지스터의 양측에 형성된 한쌍의 선택 게이트 트랜지스터 SG1, SG2가 형성되어 있다. 이하, 불휘발성 메모리 셀 트랜지스터를 간단히 메모리 셀 트랜지스터라고 한다.
도 1a에는, M1∼M6의 6개의 메모리 셀 트랜지스터가 도시되어 있지만, 이에 한하지 않고, 몇개이어도 된다. 통상은, 16개나 32개인 경우가 많다.
상기 복수의 메모리 셀 트랜지스터 M1∼M6은, 각각, 터널 절연막(2), 부유 게이트 전극(전하 축적층)(3), 전극 간 절연막(4), 제어 게이트 전극(5)이 순차적으로 적층되어 이루어지는 구조(2층 게이트 구조)를 구비하고 있다.
한쌍의 선택 게이트 트랜지스터 SG1, SG2는, 게이트 절연막(2), 제1 및 제2 게이트 전극(3, 5)(적층 게이트 전극)이 순차적으로 적층되어 이루어지는 구조(적 층 게이트 전극 구조)를 구비하고 있다.
본 실시예에서는, 터널 절연막과 게이트 절연막은 동일 공정으로 형성된 절연막으로 구성되어 있으므로, 도면에서는, 터널 절연막과 게이트 절연막에는 동일한 참조 부호 2가 부여되어 있다. 마찬가지로, 부유 게이트 전극과 제1 게이트 전극은 동일 공정으로 형성된 도전막으로 구성되어 있으므로, 부유 게이트 전극과 게이트 전극에는 동일한 참조 부호 3이 부여되어 있다. 마찬가지로, 제어 게이트 전극과 제2 게이트 전극은 동일 공정으로 형성된 도전막으로 구성되어 있으므로, 제어 게이트 전극과 제2 게이트 전극에는 동일한 참조 부호 5가 부여되어 있다.
복수의 메모리 셀 트랜지스터 M1∼M6의 형성 영역의 실리콘 결정 기판(1) 중에는 매립 절연물(8)이 매립되어 있다.
여기에서, 매립 절연물(8) 위의 반도체 기판 부분(실리콘 결정층(21))을 SOI(Silicon on Insulator)층이라고 부른다. SOI층은 결정 구조를 하고 있고, 이 SOI층(SOI 결정층)의 비트선 방향의 중앙부는, 1개 또는 복수의 결정 격자 부정합면(7)(도 1a에서는 하나의 예가 도시되어 있음)을 갖는다.
여기에서, 결정 격자 부정합면(7)이란, 결정 입계와 같이 결정 방위가 서로 다른 2개의 결정이 부딪쳐서 생긴 면, 또는 쌍정과 같이 결정 방위가 어긋난 면, 또는 결정 격자 간격이 서로 다른 2개의 결정이 부딪쳐서 생긴 면, 또는 적층 결함과 같이 결정 격자면이 어긋난 면, 등을 가리킨다.
그리고, 실리콘 결정 기판(1)의 표면부에는, 선택 게이트 트랜지스터 SG1, 2의 게이트 전극(3) 바로 아래의 일부를 제외하고, n형 불순물 확산층(6)이 형성되 어 있고, SOI 결정층은 n형층으로 되어 있다. 즉, 본 실시예의 메모리 셀 트랜지스터는, 디플레이션 타입의 셀 트랜지스터이다.
본 실시예에 따르면, 메모리 셀 트랜지스터가 SOI 결정층 위에 형성되어 있기 때문에, 단채널 효과가 일어나기 어렵다. 따라서, 셀 치수를 미세화하여도 단채널 효과에 수반하는 메모리 오동작을 회피할 수 있다.
본 실시예에서는, 매립 절연물(8)의 단부 위치는, 도 1a에 도시된 영역(20a) 내 및 영역(20b) 내에 설정되어 있다. 이에 의해, 모든 메모리 셀 트랜지스터 M1∼M6이 SOI 결정층 위에 형성되고, 또한, 모든 선택 게이트 트랜지스터 SG1, SG2의 채널 영역이 실리콘 결정 기판(1)과 전기적으로 접속되므로, 메모리 오동작을 효과적으로 회피할 수 있다.
또한, 본 실시예에 따르면, 메모리 셀 소거 동작 시의 SOI 결정층의 전위 변동에 수반하는 메모리 오동작을 회피할 수도 있다. 즉, 메모리 셀의 소거 동작은, 부유 게이트 전극(3)과 SOI 결정층 사이에 고전계를 인가하여, 부유 게이트 전극(3)에 축적된 전하(실시예에서는 전자)를 SOI 결정층에 이송하는 것으로 행해진다(혹은, SOI 결정층으로부터 정공을 부유 게이트 전극(3)에 이송하는 것으로 행해진다). 이 때, SOI 결정층에 전하가 축적해서 SOI 결정층의 전위가 지나치게 변동하면, 소거 오동작을 초래하게 된다.
이 과제에 대하여, 본 실시예에서는, SOI 결정층 내에 형성된 결정 격자 부정합면(7)이 전하 재결합 중심(carrier recombination center)으로서 작용하기 때문에, SOI 결정층 내의 전하는 축적하지 않고 신속하게 소멸한다. 특히, 결정 격 자 부정합면(7)의 댕글링 본드 밀도가 높을수록, 상기의 전하 재결합 중심으로서의 효과가 커진다.
따라서, 본 실시예에 따르면, 메모리 셀 소거 동작 시의 SOI 결정층의 전위 변동에 수반하는 메모리 오동작을 회피할 수 있다. 결정 격자 부정합면(7)을 SOI 결정층 내의 복수 개소에 형성하면, SOI 결정층 내의 전하 소멸을 효율적으로 행할 수 있기 때문에, 상기의 메모리 오동작을 보다 효과적으로 회피할 수 있다.
결정 격자 부정합면(7)이 한쌍의 선택 게이트 트랜지스터 SG1, SG2 사이의 채널 영역에 존재하면 캐리어 산란원으로 되어, 캐리어 이동도를 저하하는 경우가 있다. 따라서, 트랜지스터 고속 동작을 실현하고자 하는 경우에는, 결정 격자 부정합면(7)은 국부적으로 존재하고 있는 것이 바람직하다. 이 경우에는, 결정 격자 부정합면(7)을 SOI 결정층의 비트선 방향의 중앙 부근, 즉, 결정 격자 부정합면(7)을 SOI 결정층의 비트선 방향의 중앙부(메모리 셀 어레이부를 구성하는 제1 방향으로 직렬로 접속된 복수의 불휘발성 메모리 셀의 중앙부)에 국부적으로 존재시킴으로써, SOI 결정층 전체의 전하 소멸을 가장 효율적으로 행할 수 있다.
또한, 결정 격자 부정합면(7)의 수는, 1개이어도 복수이어도 된다(도면에서는 1개). 1개의 경우에는, 트랜지스터 동작 속도를 가장 저하시키지 않고, 메모리 오동작을 회피할 수 있다. 복수의 경우에는, SOI 결정층 내의 전하 소멸을 효과적으로 행할 수 있다.
또한, 본 실시예에서는, SOI 결정층 전체가 1종류의 도전형(본 실시예에서는n형)으로 되어 있다. 그런 까닭으로, 결정 격자 부정합면(7)이 pn 접합면을 가로 지르는 일은 없으므로, 접합 리크 기인의 트랜지스터 특성 변동에 의한 메모리 오동작을 회피할 수 있다.
물론, 결정 격자 부정합면(7)을 SOI 결정층의 비트선 방향의 중앙 부근에 국부적으로 존재시키는 경우에는, 적어도 중앙 영역 부근을 1종류의 도전형으로 하면 된다.
도 2a 및 도 2b에, 본 실시예의 변형예를 도시한다. 도 2a 및 도 2b는, 각각, 도 1a 및 도 1b에 상당하는 단면도이다. 이 변형예에서는, 각 메모리 셀 트랜지스터의 게이트 아래의 영역을 p형 불순물 확산층(9), 인접하는 메모리 셀 트랜지스터의 간격 영역을 n형 불순물 확산층(6)으로 하고 있다. 즉, 변형예의 메모리 셀 트랜지스터는, 한쌍의 소스/드레인 영역을 갖는 셀 트랜지스터이다. 이 경우에는, 결정 격자 부정합면(7)이 pn 접합을 가로지르지 않도록, 결정 격자 부정합면(7)의 위치를 제어하는 것이 바람직하다.
또한, SOI 결정층 내의 결정 격자 부정합면(7)은, 메모리 셀 트랜지스터의 부유 게이트 전극(3)의 하방 영역을 제외하는 영역에 형성되어 있는 것이 바람직하다. 결정 격자 부정합면(7) 위에 터널 절연막(2)을 형성하면, 터널 절연막(2)의 막 두께가 국소적으로 얇아지거나, SOI 결정층 표면에 마이크로의 요철 형상이 생기거나 한다. 그 결과, 결정 격자 부정합면(7) 위에 형성된 메모리 셀 트랜지스터의 기입/소거 특성이 변동한다. 이러한 특성 변동은, 메모리 오동작이 원인으로 된다.
이러한 메모리 오동작을 회피할 수 있는 본 실시예의 다른 변형예를 도 3a 및 도 3b에 도시한다.
이 변형예에서는, 결정 격자 부정합면(7)이 메모리 셀 트랜지스터의 부유 게이트 전극(3)의 하방 영역에 형성되지 않도록 하기 위해, 인접하는 메모리 셀 트랜지스터의 간격 S, S'가 조절된 구조를 채용하고 있다.
즉, 결정 격자 부정합면(7)을 통해서 인접하는 2개의 메모리 셀 트랜지스터 M3, M4의 간격 S'는, 결정 격자 부정합면(7)을 통하지 않고 인접하는 2개의 메모리 셀 트랜지스터의 간격 S보다도 커지고 있다. 여기에서는, 결정 격자 부정합면(7)은 SOI 결정층의 중앙부에 형성되어 있으므로, SOI 결정층의 중앙 부근(SOI 결정층의 비트선 방향의 중앙부)의 간격 S'를 다른 영역의 간격 S보다도 넓게 한 구조를 채용하고 있다.
도 4a 및 도 4b에, 본 실시예의 또 다른 변형예를 도시한다. 도 3a 및 도 3b의 구조(인접하는 메모리 셀 트랜지스터의 간격 S, S'가 조절된 구조)를 도 2a 및 도 2b의 변형예에 적용하는 경우, 넓은 간격 S'의 영역에 형성되는 확산층은 가로 방향으로 넓어지기 쉽기 때문에, 넓은 간격의 양측에 형성된 메모리 셀 트랜지스터 M3, M4는, 다른 메모리 셀 트랜지스터 M1, M2, M5, M6과 서로 다른 트랜지스터 특성을 갖는 것이 있다. 이를 회피하기 위해서는, 도 4a 및 도 4b에 도시한 바와 같이, 넓은 간격의 양측의 메모리 셀 트랜지스터 M3, M4의 게이트 길이 L'를 다른 메모리 셀 트랜지스터의 게이트 길이 L보다도 길게 하면 된다.
도 5a-도 5c 내지 도 10a-도 10c를 이용하여, 제1 실시예의 반도체 장치의 제조 방법을 설명한다.
도 5a는 평면도, 도 5b는 도 5a의 A-A' 단면도, 즉, 채널 길이 방향(비트선 방향)의 단면도, 도 5c는 도 5a의 B-B' 단면도, 즉, 채널 폭 방향(워드선 방향)의 단면도를 도시하고 있다. 도 6a-도 6c 내지 도 10a-도 10c도 마찬가지이다.
[도 5a-도 5c]
p형의 실리콘 결정 기판(1)의 표면 위에, 열산화법을 이용해서 매립 절연물(8)로 되는 두께 50㎚의 실리콘 산화막을 형성한다. <100> 방향과 수직한 방향으로 연장되는 한쌍의 변을 갖는 형상의 레지스트(도시하지 않음)를 마스크로 하여, 상기 실리콘 산화막의 일부 영역을 제거하고, 실리콘 결정 기판(1)의 일부 표면(22)을 노출시킨다. 이 노출시킨 일부 표면(기판 노출부)(22)은, 소위 고상 에피택셜 성장에서의 시드부로서 기능한다. 여기에서, 인접하는 기판 노출부(22)의 거리는, 5㎛로 했다.
[도 6a-도 6c]
기판 노출부(22) 및 실리콘 산화막(2)을 포함하는 영역 위에, CVD(Chemical Vapor Deposition)법을 이용하여, S0I 결정층으로 되는 실리콘 비정질층(21a)을 퇴적한다. 실리콘 비정질층(21a)의 두께는, 예를 들면, 50㎚이다.
이때, 실리콘 비정질층(21a) 내에 미결정이 형성되기 어렵도록, 예를 들면, 550℃ 이하의 저온에서 실리콘 비정질층(21a)을 퇴적한다.
실리콘 산화막(2) 위와 기판 노출부(22) 위에서는 실리콘 비정질층(21a)의 두께는 대부분 변하지 않으므로, 실제로는, 실리콘 비정질층(21a)의 표면은 평탄하지는 않지만, 도면에서는 간략하게 표면을 평탄하게 그리고 있다.
[도 7a-도 7c]
질소 분위기에서 600℃ 정도의 열처리를 행하고, 실리콘 비정질층(21a)을 실리콘 결정층(SOI 결정층)(21)으로 변환한다. 즉, 실리콘 비정질층(21a)을 고상 성장에 의해 실리콘 결정층(21)으로 변환한다.
이때, 좌우로 형성된 기판 노출부(22)를 시드부로 하여 <100> 방향으로 고상 성장이 진행되기 때문에, 수㎛ 정도의 긴 고상 성장 거리가 실현 가능하여, 메모리 셀 트랜지스터 형성 영역 전체의 실리콘 비정질층(21a)을 실리콘 결정층(21)으로 변환할 수 있다.
또한, 좌우의 기판 노출부(22)로부터의 고상 성장 속도는 거의 동등하므로, 좌우의 기판 노출부(22) 사이의 거의 중간 위치 부근에서, 좌우로부터 연장되어 온 실리콘 결정층(21)끼리가 부딪혀서, 결정 계면이 형성된다.
이때, 고상 성장 거리를 5㎛로 길게 설정하고 있기 때문에, 실리콘 결정층(21)의 선단 영역의 결정 격자면은, 실리콘 결정 기판(1)의 결정 격자면에 대하여 3도 정도 어긋난다. 이 결정 격자면의 어긋남각은, 상기 결정 계면을 사이에 두고 거의 대칭으로 되어 있어, 상기 결정 계면은, 결정 격자면의 어긋남각이 6도 정도의 결정 격자 부정합면(7)으로 되었다.
여기에서, SOI 결정층 내의 전하를 신속하게 소멸시키는 실시예의 효과는, 좌우의 결정 격자면의 어긋남각은 1도 이상으로 나타내는 것이 실험적으로 확인되고 있다. 그를 위해서는, 고상 성장 거리를 전형적으로는 1㎛ 이상으로 하면 된다.
나아가서는, SOI 결정층의 전위 변동에 수반하는 메모리 오동작을 확실하게 회피하기 위해서는, 좌우의 결정 격자면의 어긋남각을 5도 이상으로 바꾸는 것이 바람직하다. 그를 위해서는, 고상 성장 거리를 전형적으로는 4㎛보다 길게 하는 것이 바람직하다.
상기의 결정 격자의 어긋남각이 생기는 것은, 실리콘 결정층(21)의 상하 영역에서 서로 다른 내부 응력이 생기는 것에 기인하고 있다고 생각된다. 따라서, 좌우의 영역의 실리콘 비정질층(21a)의 두께를 바꾸거나, 불순물 원소 농도를 바꾸거나 함으로써, 좌우의 고상 성장층 내에 생기는 내부 응력을 바꾸는 것이어도, 좌우의 결정 격자면의 어긋남각을 크게 할 수 있다.
[도 8a-도 8c]
래디컬 산화법을 이용하여, 실리콘 결정층(21) 위에 터널 절연막(2)을 형성한다. 터널 절연막(2)의 두께는, 예를 들면, 7㎚이다. CVD법 등의 성막법을 이용하여, 터널 절연막(2) 위에 부유 게이트 전극으로 되는 인 도프 다결정 실리콘층(3)을 형성한다. 인 도프 다결정 실리콘층(3)의 두께는, 예를 들면, 50㎚ 정도이다. 인 이외의 도펀트가 첨가된 다결정 실리콘층을 이용해도 된다.
스트라이프 형상으로 패터닝한 레지스트(도시하지 않음)를 마스크로 이용하여, 인 도프 다결정 실리콘층(3), 터널 절연막(2), 실리콘 결정층(21), 매립 절연물(8) 및 실리콘 결정 기판(1)의 일부를 RIE(Reactive Ion Etching)법 등에 의해 제거하여, 소자 분리 홈(23)을 형성한다.
도포법 등을 이용하여, 소자 분리 홈(23)을 매립 절연물(소자 분리 절연 막)(9)로 매립한다. 이 때, 예를 들면, 폴리실라잔막 등의 도포 절연막을 도포하는 것으로, 보이드라고 불리는 매립 불완전 영역의 형성을 회피할 수 있다.
매립 절연물(9)의 유전률은 낮은 쪽이, 인접하는 메모리 셀 간의 절연 내압은 향상하므로, 도포 절연막을 도포한 후에 수증기 산화를 행하여, 도포 절연막 내의 질소 및 탄소나 수소 등의 불순물을 이탈시켜서, 도포 절연막을 실리콘 산화막으로 변환하는 것이 바람직하다.
또한, 소자 분리 홈(23)의 형성 시에 홈 표면부에 생성하는 결정 결함을 수복하기 위해서, 소자 분리 홈(23)을 도포 절연막으로 매립하기 전 또는 후에, 홈 표면부에 대하여 열산화나 래디컬 산화를 실시하여도 된다.
또한, 매립 절연물(9)의 절연성을 향상시키기 위해서, CVD 절연막과 도포 절연막을 조합하여, 소자 분리 홈(23)을 매립해도 된다. CVD 절연막과 도포 절연막의 형성의 순번은 특별히 한정되지 않는다.
[도 9a-도 9c]
ALD(Atomic Layer Deposition)법 등에 의해, 인 도프 다결정 실리콘층(3) 위에, 전극 간 절연막(4)을 형성한다. 여기에서는, 전극 간 절연막(4)으로서 알루미나막을 사용한다. 이 알루미나막의 두께는, 예를 들면, 15㎚ 정도이다. 알루미나막 이외의 절연막도 전극 간 절연막(4)으로서 사용 가능하다.
패터닝한 레지스트(도시하지 않음)를 마스크로 이용하여, 전극 간 절연막(4)을 RIE법 등에 의해 에칭하고, 선택 게이트 트랜지스터의 형성 예정 영역에 폭 50㎚ 정도의 슬릿부(24)를 형성하여, 인 도프 다결정 실리콘층(3)의 일부를 노출시킨 다.
[도 10a-도 10c]
스퍼터법 등에 의해, 인 도프 다결정 실리콘층(3) 및 슬릿부(24) 위에, 제어 게이트 전극(5)으로 되는 텅스텐 실리사이드층을 형성한다. 텅스텐 실리사이드층 이외의 도전층도 사용 가능하다.
이때, 슬릿부(24)에서는, 인 도프 다결정 실리콘층(3)과 상기 텅스텐 실리사이드층이 전기적으로 접속된다.
스트라이프 형상으로 패터닝한 레지스트(도시하지 않음)를 마스크로 이용하여, 텅스텐 실리사이드층, 알루미나막, 인 도프 다결정 실리콘층(3)을 RIE법 등에 의해 에칭하고, 메모리 셀 트랜지스터의 2층 게이트 구조(11)와 선택 게이트 트랜지스터의 적층 게이트 전극 구조(12)를 형성한다.
이온 주입법과 열확산법 등을 조합하여, 원하는 불순물 농도 분포를 갖는 n형 불순물 확산층(6)을 형성한다.
그 후, 메모리 셀 트랜지스터와 선택 게이트 트랜지스터를 덮는 층간 절연막을 CVD법 등에 의해 형성하는 공정, 선택 게이트 트랜지스터의 불순물 확산층 위를 개구하여, 텅스텐 등의 도전체를 매립하여 비트선 컨택트(및 소스선 컨택트)에의 매립층(플러그)을 형성하는 공정 등의 주지의 공정을 행하여, 불휘발성 메모리 셀을 완성시킨다.
상기 실시예에서는, 부유 게이트 전극을 전하 축적층으로 하는 메모리 셀의 제조 방법을 설명했지만, 실리콘 질화막 등의 절연막을 전하 축적층으로 하는 MONOS(Metal-0xide-Nitride-Oxide-Semiconductor)형 불휘발성 메모리 셀 등의 다른 불휘발성 메모리 셀에서도, 마찬가지의 방법을 적용할 수 있다.
본 실시예의 제조 방법에 따르면, <100> 방향으로 고상 성장이 진행되도록 하고 있기 때문에, 수㎛ 정도의 긴 고상 성장 거리가 실현 가능하여, 용이하게 메모리 셀 트랜지스터 형성 영역 전체를 실리콘 결정층(21)으로 변환할 수 있음과 함께, 좌우의 기판 노출부(22)의 거의 중간 위치 부근에 결정 격자 부정합면(7)을 형성할 수 있다.
본 실시예에서는, n 채널 트랜지스터(캐리어는 전자)에서 메모리 셀 어레이를 구성하는 경우를 나타냈지만, p 채널 트랜지스터(캐리어는 정공)로 하면, 채널 방향이 <100>이 되므로, 캐리어 이동도가 향상하고, 메모리 동작의 고속화도 동시에 가능하게 된다.
또한, 고상 에피택셜 성장 거리가 좌우의 기판 노출부(22)의 간격의 절반 이하로 되도록, 열처리 조건이나 실리콘 비정질층(21a)의 막 두께를 설정하면, 도 11a-도 11c에 도시한 바와 같이, 복수의 결정 격자 부정합면(7)을 갖는 실리콘 결정층(SOI 결정층)(21)을 형성할 수 있다.
또한, 본 실시예의 제조 방법에서는, 터널 절연막(2)의 형성 방법은 래디컬 산화법을 이용하고 있다. 이 때문에, 결정 격자 부정합면(7) 위에 형성된 터널 절연막(2)의 국소적인 박막화를 경감할 수 있다. 또한, SOI 결정층(21)의 표면의 마이크로의 요철 형상 형성을 경감할 수 있다. 그 결과, 결정 격자 부정합면(7) 위에 형성된 메모리 셀 트랜지스터의 기입/소거 특성 변동을 저감하여, 메모리 오동 작을 회피할 수 있다. 또한, 이 효과를 얻기 위해서는, 산소 래디컬을 주된 산화종으로 하는 래디컬 산화법 외에, ALD법 등의 퇴적법을 이용하여도 된다.
또한, 본 실시예의 제조 방법에서는, 실리콘 비정질층(21a)을 퇴적하고, 이를 고상 성장시켜서 실리콘 결정층으로 변환하고 있지만, 비정질 실리콘층 대신에 미결정을 포함하는 비정질 실리콘층, 다결정 실리콘층 등의 실리콘층을 퇴적해도 된다. 이 경우에는, 결정화 열처리의 전에 이온 주입 등에 의해 실리콘층을 비정질화해 두는 것이 바람직하다.
[제2 실시예]
도 12a-도 12c 내지 도 14a-도 14c를 이용하여, 제2 실시예의 반도체 장치의 제조 방법을 설명한다.
도 12a는 평면도, 도 12b는 도 12a의 A-A' 단면도, 도 12c는 도 12a의 B-B' 단면도를 나타내고 있다. 도 13a-도 13c 및 도 14a-도 14c도 마찬가지이다.
또한, 기출의 도면과 대응하는 부분에는 기출의 도면과 동일 부호를 붙이고 있고, 상세한 설명은 생략한다(이하, 마찬가지임).
본 실시예에서는, 제1 실시예에서, 결정 격자 부정합면의 형성 위치를 제어할 수 있는 제조 방법에 대해서 설명한다.
[도 12a-도 12c]
우선, 제1 실시예와 마찬가지의 방법에서, 도 5a-도 5c에 도시한 구조를 형성하고, 그 후, 기판 노출부(22) 및 실리콘 산화막(2)을 포함하는 영역 위에 실리콘 비정질층(21a)을 CVD법에 의해 퇴적한다. 실리콘 비정질층(21a)의 두께는, 예 를 들면, 50㎚이다.
이때, 실리콘 비정질층(21a)의 퇴적 온도를 550℃ 이상으로 하고, 실리콘 비정질층(21a) 내, 및, 실리콘 비정질층(21a)과 매립 절연물(8)과의 계면에, 각각, 미결정(25)이 형성되도록 한다. 도면에서는, 실리콘 비정질층(21a) 내의 미결정(25)은 흑사각형으로 도시되고, 실리콘 비정질층(21a)과 매립 절연물(8)과의 계면의 미결정(25)은 흑삼각형으로 도시되어 있다.
실리콘 산화막(2) 위와 기판 노출부(22) 위에서는 실리콘 비정질층(21a)의 두께는 거의 변하지 않으므로, 실제로는, 실리콘 비정질층(21a)의 표면은 평탄하지는 않지만, 도면에서는 간략하게 표면을 평탄하게 그리고 있다.
[도 13a-도 13c]
실리콘 비정질층(21a) 위의 결정 격자 부정합면을 형성하고자 하는 영역에, 레지스트(26)를 형성한다. 본 실시예에서는, 한쌍의 시드부(기판 노출부)의 거의 중간 위치에 레지스트(26)를 형성한다.
실리콘 비정질층(21a)의 전체면에 실리콘 원소(주입 원소)(27)를 이온 주입한다.
이 때, 이온 주입 가속 에너지는, 실리콘 이온의 비정이 실리콘 비정질층(21a)의 두께 이상으로 되도록 설정하고, 이온 주입 도우즈량은, 미결정(25)이 비정질화하는 정도 이상으로 설정한다. 또한, 레지스트(26)의 두께는, 주입 이온이 레지스트(26)를 통과할 수 없을 정도로 설정한다.
그 결과, 레지스트(26)로 덮여져 있지 않은 영역의 미결정(25)은 비정질화하 고, 레지스트(26)로 덮여진 영역에만 미결정(25)이 잔존한다.
[도 14a-도 14c]
레지스트(26)를 제거한 후, 질소 분위기에서 600℃ 정도의 열처리를 행하고, 실리콘 비정질층(21a)을 고상 성장시켜서, 실리콘 비정질층(21a)을 실리콘 결정층(21)으로 변환한다.
이때, 좌우로 형성된 기판 노출부(22)를 시드부로 하여 <100> 방향으로 고상 성장이 진행되기 때문에, 수㎛ 정도의 긴 고상 성장 거리가 실현 가능하여, 메모리 셀 트랜지스터 형성 영역 중 레지스트(26)로 덮여져 있지 않았던 영역 전체를 실리콘 결정층(21)으로 변환할 수 있다. 또한, 레지스트(26)로 덮여져 있었던 영역은, 잔존한 미결정(25)이 결정 성장의 시드로서 작용하기 때문에, 복수의 결정립(28)이 형성된다. 그 결과, 레지스트(26)로 덮여져 있었던 영역에는, 결정 부정합면(7)이 형성된다.
본 실시예에서는, 소정 영역에 이온 주입하기 위해, 레지스트(26)를 이용하고 있지만, 이에 한하지 않는다. 선택적으로 이온 주입할 수 있으면, 다른 방법이어도 된다.
또한, 본 실시예에서는, 실리콘 원소를 이온 주입하고 있지만, 실리콘 원소는 실리콘 결정 기판(1)의 전기적 성질을 변동시키지 않는 점에서 바람직하다. 그러나, 주입 원소는 실리콘 원소에 한하지 않는다. 예를 들면, 실리콘 원소보다도 무거운 원소를 주입 원소로 하여 선택하면, 미결정을 비정질화하기 쉬워지기 때문에, 도우즈량을 저감할 수 있다. 또한, 실리콘과 동족의 원소를 주입 원소로 하여 선택하면, 실리콘 결정 기판(1)의 전기적 성질의 변동을 최소한으로 억제할 수 있다. 따라서, 게르마늄 등과 같이, 실리콘보다도 무거워, 실리콘과 동족의 원소를 이용하면, 실리콘 결정 기판(1)의 전기적 성질의 변동을 최소한으로 억제하면서, 단시간에 비정질화를 실현할 수 있다.
[제3 실시예]
도 15a 및 도 15b는, 제3 실시예에 따른 반도체 장치를 도시하는 단면도로서, 도 15a는, 채널 길이 방향(비트선 방향)의 단면도, 도 15b는 채널 폭 방향(워드선 방향)의 단면도이다. 여기에서, 도 15b는 도 15a의 B-B'선을 통과하여 지면에 수직한 면에서의 단면도이다.
본 실시예가 제1 실시예와 서로 다른 점은, SOI 결정층(실리콘 결정층) 내에 형성된 결정 격자 부정합면(7)의 방향이다. 본 실시예에서는, 메모리 셀 트랜지스터 열방향(비트선 방향)으로 뻗어 있는 1개 또는 복수의 결정 격자 부정합면(7)(도면에서는 1개의 예가 도시되어 있음)을 갖는다. 즉, 1개 또는 복수의 결정 격자 부정합면(7)이, 채널 폭 방향의 단면에서, 실리콘 결정층(21)의 막 두께 방향으로 실리콘 결정층(21)을 관통하고, 실리콘 결정층(21)의 위에서 볼 때, 1개 또는 복수의 결정 격자 부정합면(7)이, 복수의 불휘발성 메모리 셀 트랜지스터 M1∼M6(NAND 스트링)의 게이트 중앙부의 아래를 통과하여, 비트선 방향을 따라 실리콘 결정층(21)을 가로지르도록 형성되어 있다.
도 15a에 도시한 바와 같이, 워드선 방향의 단면에서도, 결정 격자 부정합면(7)이 형성되어 있지만, 본 실시예에서는 이는 필수는 아니다. 이러한 결정 격 자 부정합면(7)은 프로세스대로 형성하지 않고 완료한다.
본 실시예의 구조에서도, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예에 따르면, 결정 격자 부정합면(7)을 SOI 결정층 내의 도처에 형성할 수 있으므로, SOI 결정층 전체의 전하 소멸을 효과적으로 행할 수 있다.
또한, 본 실시예에 따르면, 트랜지스터의 채널 길이 방향에 대하여, 결정 격자 부정합면(7)이 가로지르지 않도록 형성하는 것이 가능해지고, 캐리어 이동도의 저하를 최소한으로 억제하여, 트랜지스터 고속 동작을 실현하는 것이 가능하게 된다.
결정 격자 부정합면(7)의 수가 1개인 경우에는, 트랜지스터 동작 속도를 가장 저하시키지 않고, 메모리 오동작을 회피할 수 있다. 복수인 경우에는, SOI 결정층 내의 전하 소멸을 효과적으로 행할 수 있다.
도 16a 및 도 16b에, 본 실시예의 변형예를 도시한다. 도 16a 및 도 16b는, 각각, 도 15a 및 도 15b에 상당하는 단면도이다. 이 변형예에서는, 각 메모리 셀 트랜지스터의 게이트의 하방 영역을 p형 불순물 확산층(9), 인접하는 메모리 셀 트랜지스터의 간격 영역을 n형 불순물 확산층(6)으로 하고 있다. 즉, 변형예의 메모리 셀 트랜지스터는, 한쌍의 소스/드레인 영역을 갖는 셀 트랜지스터이다.
도 17a-도 17c 내지 도 21a-도 21c를 이용하여, 본 실시예의 반도체 장치의 제조 방법을 설명한다.
도 17a는 평면도, 도 17b는 도 17a의 A-A' 단면도, 도 17c는 도 17a의 B-B' 단면도를 나타내고 있다. 도 18a-도 18c 내지 도 21a-도 21c도 마찬가지이다.
[도 17a-도 17c]
p형의 실리콘 결정 기판(1)의 표면 위에, 열산화법을 이용해서 매립 절연물로 되는 두께 50㎚의 실리콘 산화막(8)을 형성한다. 메모리 셀 트랜지스터 형성 영역 위에, <100> 방향과 수직한 방향으로 연장되는 복수의 슬릿을 갖는 형상에 형성한 레지스트(도시하지 않음)를 마스크로 하여, 실리콘 산화막(2)의 일부 영역을 제거하여, 실리콘 결정 기판(1)의 일부 표면(22)을 슬릿 형상으로 노출시켰다. 이 슬릿 형상의 기판 노출부(22)는, 소위 고상 에피택셜 성장에서의 시드부로서 작용한다. 또한, 여기에서는, 슬릿 형상의 기판 노출부(22)는, 소자 분리홈의 형성 영역 내에 형성하고 있다.
[도 18a-도 18c]
기판 노출부(22) 및 실리콘 산화막(8)을 포함하는 영역 위에, CVD법을 이용하여, SOI 결정층으로 되는 실리콘 비정질층(21a)을 퇴적한다. 실리콘 비정질층(21a)의 두께는, 예를 들면, 50㎚이다.
이때, 실리콘 비정질층(21a) 내에 미결정이 형성되기 어렵도록, 실리콘 비정질층(21a)은, 예를 들면, 550℃ 이하의 저온에서 퇴적하는 것이 바람직하다.
실리콘 산화막(2) 위와 기판 노출부(22) 위에서는 실리콘 비정질층(21a)의 두께는 거의 변하지 않으므로, 실제로는, 실리콘 비정질층(21a)의 표면은 평탄하지는 않지만, 도면에서는 간략하게 표면을 평탄하게 그리고 있다.
[도 19a-도 19c]
질소 분위기에서 600℃ 정도의 열처리를 행하여, 실리콘 비정질층(21a)을 고 상 성장시켜서, 실리콘 결정층(SOI 결정층)(21)으로 변환한다.
이때, 슬릿 형상의 기판 노출부(22)를 시드부로 하여 주로 <100> 방향으로 고상 성장이 진행되기 때문에, 수㎛ 정도의 긴 고상 성장 거리가 실현 가능하여, 메모리 셀 트랜지스터 형성 영역 전체의 실리콘 비정질층(21a)을 실리콘 결정층(21)으로 변환할 수 있었다.
또한, 좌우의 기판 노출부(22)로부터의 고상 성장 속도는 거의 동등하므로, 기판 노출부(22)의 거의 중간 위치 부근에서, 좌우로부터 연장되어 온 실리콘 결정층(21)끼리가 부딪쳐서, 결정 부정합면(7)이 형성된다.
[도 20a-도 20c]
래디컬 산화법을 이용하여, 실리콘 결정층(21) 위에 터널 절연막(2)을 형성한다. 터널 절연막(2)의 두께는, 예를 들면, 7㎚이다. CVD법 등의 성막법을 이용하여, 터널 절연막(2) 위에 부유 게이트 전극으로 되는 인 도프 다결정 실리콘층(3)을 형성한다. 인 도프 다결정 실리콘층(3)의 두께는, 예를 들면, 50㎚ 정도이다.
스트라이프 형상으로 패터닝한 레지스트(도시하지 않음)를 마스크로 이용하여, 인 도프 다결정 실리콘층(3), 터널 절연막(2), 실리콘 결정층(21), 매립 절연물(8) 및 실리콘 결정 기판(1)의 일부를 RIE법 등에 의해 제거하여, 소자 분리 홈(23)을 형성한다. 이때, 슬릿 형상의 기판 노출부(22)에는 소자 분리 홈(23)이 형성된다.
도포법 등을 이용하여, 소자 분리 홈(23) 내에 매립 절연물(소자 분리 절연 막)(9)을 매립한다. 이때, 예를 들면, 폴리실라잔막 등의 도포 절연막을 도포하는 것으로, 보이드라고 불리는 매립 불완전 영역의 형성을 회피할 수 있다.
또한, 매립 절연물(9)의 유전률은 낮은 쪽이, 인접하는 메모리 셀 간의 절연 내압은 향상하므로, 도포 절연막을 도포한 후에 수증기 산화를 행하여, 도포 절연막 내의 질소 및 탄소나 수소 등의 불순물을 이탈시켜서, 도포 절연막을 실리콘 산화막으로 변환하는 것이 바람직하다.
또한, 소자 분리 홈(23)의 형성 시에 홈 표면부에 생성하는 결정 결함을 수복하기 위해, 소자 분리 홈(23)을 도포 절연막으로 매립하기 전 또는 후에, 홈 표면부에 대하여 열산화나 래디컬 산화를 실시하여도 된다.
또한, 매립 절연물(9)의 절연성을 향상시키기 위해서, CVD절연막과 도포 절연막을 조합하여, 소자 분리 홈(23)을 매립해도 된다. CVD 절연막과 도포 절연막의 형성의 순번은 특별히 한정되지 않는다.
[도 21a-도 21c]
제1 실시예와 마찬가지의 방법으로, 전극 간 절연막(4), 제어 게이트 전극(5), n형 불순물 확산층(6) 등을 형성하여, 불휘발성 메모리 셀을 완성시킨다.
상기 실시예에서는, 부유 게이트 전극을 전하 축적층으로 하는 메모리 셀의 제조 방법을 설명했지만, 실리콘 질화막 등의 절연막을 전하 축적층으로 하는 MONOS형 불휘발성 메모리 셀 등의 다른 불휘발성 메모리 셀에서도, 마찬가지의 방법을 적용할 수 있다.
본 실시예의 제조 방법에 따르면, 메모리 셀 트랜지스터 열방향(비트선 방 향)으로 뻗어 있는 결정 격자 부정합면(7)을 갖는 메모리 셀 어레이를 형성할 수 있다.
또한, 고상 에피택셜 성장 거리가, 좌우의 기판 노출부(22)의 간격의 절반 이하로 되도록, 열처리 조건이나 실리콘 비정질층(21a)의 막 두께를 설정하면, 메모리 셀 트랜지스터 열방향(비트선 방향)으로 뻗어 있는 복수의 결정 격자 부정합면을 갖는 SOI 결정층을 형성할 수 있다.
또한, 본 실시예의 제조 방법에서는, 기판 노출부(22)를 선택 트랜지스터 형성 영역 위에도 형성하고 있다. 이 때문에, 도 21B에 도시하는 바와 같이, 선택 게이트 트랜지스터와 메모리 셀 트랜지스터 사이에도 결정 격자 부정합면(7)이 형성된다. 이를 회피하고자 하는 경우에는, 도 22a-도 22c에 도시한 바와 같이, 선택 게이트 트랜지스터 형성 영역에도, 매립 절연물(8)을 형성해 두면 된다.
다른 방법으로서는, 이하의 방법이 있다.
우선, 도 22a-도 22c에 도시한 매립 절연물(8)을 형성하고, 그 후, 매립 절연물(8) 위에 제1 실리콘 결정층을 형성한다. 이 제1 실리콘 결정층은, 예를 들면, 기상 에피택셜법에 의해 형성한다.
다음으로, 제1 실리콘 결정층, 매립 절연물(8), 실리콘 결정 기판을 에칭하고, 트렌치를 형성한다. 이 트렌치의 바닥은, 매립 절연물(8)의 하면보다도 깊은 위치에 있다.
다음으로, 트렌치를 매립하도록, 트렌치 및 제1 트렌치를 포함하는 영역 위에 실리콘 비정질층을 형성한다.
다음으로, 제1 실리콘 결정층, 및, 트렌치의 측면 및 저면(실리콘 결정 기판)을 시드부에 이용한 고상 성장에 의해, 실리콘 비정질층을 제2 실리콘 결정층으로 변환한다.
이때, 트렌치의 바닥은, 매립 절연물(8)의 하면보다도 깊은 위치에 있기 때문에, 제1 실리콘 결정층으로부터 진행되는 고상 성장층과, 트렌치의 측면 및 저면으로부터 진행되는 고상 성장층이 부딪쳐서 생기는 계면(결정 격자 부정합면)은, 매립 절연물(8)의 상면보다도 낮은 위치에 생긴다. 따라서, 상기 계면(결정 격자 부정합면)이 메모리 셀 어레이부에 끼치는 영향은 충분히 경감된다.
그 후, 제1 실리콘 결정층이 노출할 때까지 제2 실리콘 결정층을 후퇴시킨다.
이상 설명한 바와 같은 프로세스를 채용함으로써, 도 15a에 도시된 구조에서, 워드선 방향의 결정 격자 부정합면(7)이 없는 디바이스 구조를 실현할 수 있다.
[제4 실시예]
도 23 및 도 24의 평면도를 이용하여, 제4 실시예의 반도체 장치의 제조 방법을 설명한다.
본 실시예에서는, 제1 실시예에서, 메모리 셀 어레이부 전역에 걸쳐, 메모리 셀 트랜지스터 열방향(비트선 방향(채널 길이 방향))의 중앙 부근(중앙부)에 결정 격자 부정합면을 갖는 SOI 결정층을 형성할 수 있는 제조 방법에 대해서 설명한다.
[도 23]
실리콘 결정 기판(1)의 표면에, <100> 방향으로 1변이 향하는 직사각형의 메모리 셀 어레이 형성 영역(30)을 설정한다.
여기에서, 메모리 셀 어레이 형성 영역(30)의 <100> 방향의 1변의 길이를 a, 메모리 셀 어레이 형성 영역(30)의 <100> 방향과 수직한 변의 길이를 b로 한다. 또한, 본 실시예에서는, 2개의 메모리 셀 어레이 형성 영역(30)이 반복되고 있지만, 3개 이상, 혹은, 1개이어도 된다.
메모리 셀 어레이 형성 영역(30)을 사이에 두고, <100> 방향과 수직한 방향으로 연장되는 한쌍의 시드부로서의 기판 노출부(22)를, 메모리 셀 어레이 형성 영역(30)으로부터 양측에 각각 거리 c1, 거리 c2만큼 비어져 나오도록 형성한다. 여기에서, c1>a/2, c2>a/2이다. c1과 c2의 대소 관계는 특별히 한정되지 않지만, 예를 들면, c1=c2이다.
본 실시예에서는, 1개의 기판 노출부(22)가 그 양측에 형성된 2개의 메모리 셀 어레이 형성 영역(30)에서 공통으로 되어 있지만, 한쌍의 기판 노출부(22)를 각 메모리 셀 어레이 형성 영역(30)마다 형성해도 된다.
[도 24]
메모리 셀 어레이 형성 영역(30)과 기판 노출부(22)를 덮도록, 전체면에 실리콘 비정질층을 퇴적하고, 그 후, 가열에 의해 상기 실리콘 비정질층을 주로 <100> 방향으로 고상 성장시킴으로써, 상기 실리콘 비정질을 실리콘 결정층(SOI 결정층)(21)으로 변환한다.
이때, 양측의 기판 노출부(22)로부터 고상 성장이 진행되기 때문에, 도면의 굵은선으로 나타낸 바와 같은 결정 격자 부정합면(7)이 형성되며, 결정 격자 부정합면(7)으로 둘러싸여진 영역 내에는 실리콘 결정층(SOI 결정 영역)(21)이 형성된다. 그리고, 실리콘 결정층(21)의 외측에는, 실리콘 다결정 영역(29)이 형성된다. 즉, 메모리 셀 어레이 형성 영역(30)의 전역에 걸쳐서, 실리콘 결정층(21)을 형성할 수 있었다.
그 후, 제1 실시예에 기재한 방법 등에 의해, 매립 절연막(9)(소자 분리 영역), 메모리 셀 트랜지스터, 워드선 등을 형성하여, 메모리 셀 어레이부를 완성시킨다.
본 실시예에 따르면, 메모리 셀 어레이부 전역에 걸쳐, 메모리 셀 트랜지스터 열방향(비트선 방향, 채널 길이 방향)의 중앙 부근에 결정 격자 부정합면(7)을 갖는 실리콘 결정층(SOI 결정 영역)(21)을 형성할 수 있다. 그 결과, 메모리 셀 어레이부를 구성하는 모든 메모리 셀 트랜지스터의 고속 동작과 메모리 오동작 회피를 동시에 실현할 수 있다.
통상의 메모리 셀 어레이부의 형성에서는, 도 24에 도시한 바와 같이, 메모리 셀 어레이부의 편측(또는 양측)에 워드선 인출부(31)가 형성된다. 본 실시예에서는, 워드선 인출부(31)도 SOI 결정 영역 위에 형성할 수 있도록, c1(및 c2)을 설정할 수 있다. 그 결과, 워드선의 기생 용량이 저감되어 신호 전파 지연이 회피되어, 메모리 고속 동작이 가능하게 된다.
[제5 실시예]
도 25 및 도 26의 평면도를 이용하여, 제5 실시예의 반도체 장치의 제조 방 법을 설명한다.
본 실시예에서는, 제1 실시예에서, 메모리 셀 어레이부 전역에 걸쳐, 메모리 셀 트랜지스터 열방향(비트선 방향(채널 길이 방향))의 중앙 부근(중앙부)에 결정 격자 부정합면을 갖는 SOI 결정층을 형성할 수 있는 다른 제조 방법에 대해서 설명한다.
[도 25]
제4 실시예에서는, 메모리 셀 어레이 형성 영역(30)의 좌우에 기판 노출부(22)가 형성되어 있었지만, 본 실시예에서는, 메모리 셀 어레이 형성 영역(30)의 좌우 상하 주위를 둘러싸도록 기판 노출부(22)가 형성되어 있다.
실리콘 결정 기판(1)의 표면에, <100> 방향으로 1변이 향하도록 직사각형의 메모리 셀 어레이 형성 영역(30)을 설정한다.
여기에서, 메모리 셀 어레이 형성 영역(30)의 <100> 방향의 1변의 길이를 a, 메모리 셀 어레이 형성 영역(30)의 <100> 방향과 수직한 변의 길이를 b로 한다. 본 실시예에서는, 2개의 메모리 셀 어레이 형성 영역(30)이 반복되어 있지만, 3개 이상, 혹은, 1개이어도 된다.
메모리 셀 어레이 형성 영역(30)의 외측을 둘러싸서, 1변(긴변)이 <100> 방향과 수직한 방향으로 연장되는 사각형의 시드부로서의 기판 노출부(22)를 형성한다. 여기에서, <100> 방향과 수직 방향으로 연장되는 변(긴변)은, 메모리 셀 어레이 형성 영역(30)으로부터 양측에 각각 c1, c2만큼 비어져 나오도록 형성되어, c1>a/2 , c2>a/2로 했다.
본 실시예에서는, <100> 방향과 수직 방향으로 연장되는 변은, 그 양측에 형성된 2개의 메모리 셀 어레이 형성 영역(30)에서 공통으로 되어 있지만, 한쌍의 기판 노출부(22)를 각 메모리 셀 어레이 형성 영역(30)마다 형성해도 된다.
[도 26]
메모리 셀 어레이 형성 영역(30)과 기판 노출부(22)를 덮도록, 전체면에 실리콘 비정질층을 퇴적하고, 그 후, 가열에 의해 상기 실리콘 비정질층을 주로 <100> 방향으로 고상 성장시킴으로써, 상기 실리콘층을 실리콘 결정층(SOI 결정층)(21)으로 변환한다.
이때, 사각형의 시드부의 각 변으로부터 고상 성장이 진행되기 때문에, 도면의 굵은선으로 나타낸 바와 같은 결정 격자 부정합면(7)이 형성되고, 결정 격자 부정합면(7)으로 둘러싸여진 영역 내에는 실리콘 결정층(SOI 결정 영역)(21)이 형성된다. 그리고, 실리콘 결정층(21)의 외측에는, 실리콘 다결정 영역(29)이 형성된다. 즉, 메모리 셀 어레이 형성 영역(30)의 전역에 걸쳐, 실리콘 결정층(21)을 형성할 수 있었다.
그 후, 제1 실시예에 기재한 방법 등에 의해, 매립 절연막(9)(소자 분리 영역), 메모리 셀 트랜지스터, 워드선 등을 형성하여, 메모리 셀 어레이부를 완성시킨다.
본 실시예에 따르면, 메모리 셀 어레이부 전역에 걸쳐, 메모리 셀 트랜지스터 열방향(비트선 방향, 채널 길이 방향)의 중앙 부근에 결정 격자 부정합면(7)을 갖는 실리콘 결정층(SOI 결정 영역)(21)을 형성할 수 있었다. 그 결과, 메모리 셀 어레이부를 구성하는 모든 메모리 셀 트랜지스터의 고속 동작과 메모리 오동작 회피를 동시에 실현할 수 있다.
또한, 본 실시예에 따르면, 사각형의 시드부를 도 25의 상하 방향 및 좌우 방향에도 반복함으로써, 실리콘 결정 기판 표면의 전체면에 SOI 결정층을 형성하는 것도 가능하게 된다.
통상의 메모리 셀 어레이부의 형성에서는, 도 25에 도시한 바와 같이, 메모리 셀 어레이부의 편측(또는 양측)에 워드선 인출부(31)가 형성된다. 본 실시예에서는, 워드선 인출부(31)도 SOI 결정 영역 위에 형성할 수 있도록, c1(및 c2)을 설정할 수 있다. 그 결과, 워드선의 기생 용량이 저감되어 신호 전파 지연이 회피되어, 메모리 고속 동작이 가능하게 된다.
당업자들이라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명 개념의 사상 또는 범주를 벗어나지 않고 다양한 변경이 가능하다.
도 1a 및 도 1b는 제1 실시예에 따른 반도체 장치를 도시하는 단면도.
도 2a 및 도 2b는 도 1a 및 도 1b의 반도체 장치의 변형예를 도시하는 단면도.
도 3a 및 도 3b는 도 1a 및 도 1b의 반도체 장치의 다른 변형예를 도시하는 단면도.
도 4는 도 1a 및 도 2b의 반도체 장치의 또 다른 변형예를 도시하는 단면도.
도 5a-도 5c는 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 6a-도 6c는 도 5a-도 5c에 후속하는 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 7a-도 7c는 도 6a-도 6c에 후속하는 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 8a-도 8c는 도 7a-도 7c에 후속하는 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 9a-도 9c는 도 8a-도 8c에 후속하는 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 10a-도 10c는 도 9a-도 9c에 후속하는 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 11a-도 11c는 복수의 결정 격자 부정합면을 갖는 실리콘 결정층(SOI 결정 층)의 형성 방법을 설명하기 위한 평면도 및 단면도.
도 12a-도 12c는 제2 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 13a-도 13c는 도 12a-도 12c에 후속하는 제2 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 14a-도 14c는 도 13a-도 13c에 후속하는 제2 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 15a 및 도 15b는 제3 실시예에 따른 반도체 장치를 도시하는 단면도.
도 16a 및 도 16b는 도 15a 및 도 15b의 반도체 장치의 변형을 도시하는 단면도.
도 17a-도 17c는 제3 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 18a-도 18c는 도 17a-도 17c에 후속하는 제3 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 19a-도 19c는 도 18a-도 18c에 후속하는 제3 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 20a-도 20c는 도 19a-도 19c에 후속하는 제3 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 21a-도 21c는 도 20a-도 20c에 후속하는 제3 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 22a-도 22c는 선택 게이트 트랜지스터와 메모리 셀 트랜지스터 사이에 결정 격자 부정합면이 형성되는 것을 회피하기 위한 방법을 설명하기 위한 평면도 및 단면도.
도 23은 제4 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 24는 도 23에 후속하는 제4 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 25은 제5 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 26은 도 25에 후속하는 제4 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 27a 및 도 27b는 종래의 불휘발성 반도체 기억 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 결정 기판 2 : 터널 절연막
3 : 부유 게이트 전극(전하 축적층) 4 : 전극 간 절연막
5 : 제어 게이트 전극 7 : 결정 격자 부정합면
8 : 매립 절연물(절연층) 21 : 실리콘 결정층
22 : 기판 노출부 23 : 소자 분리 홈
M1∼M6 : 메모리 셀 트랜지스터

Claims (11)

  1. 절연층 위에 형성된 반도체 결정층 - 상기 반도체 결정층은 결정 격자 부정합면을 포함함 - 과,
    상기 반도체 결정층 위에 형성된 메모리 셀 어레이부 - 상기 메모리 셀 어레이부는 복수의 메모리 스트링으로 구성되어 있고, 상기 복수의 메모리 스트링의 각각은 제1 방향으로 직렬로 접속된 복수의 불휘발성 메모리 셀 트랜지스터로 구성되어 있으며, 상기 복수의 메모리 스트링은 상기 제1 방향과 직교하는 제2 방향으로 배치되어 있음 - 를 구비하고,
    상기 결정 격자 부정합면은, 상기 반도체 결정층의 위에서 볼 때, 상기 복수의 불휘발성 메모리 셀 트랜지스터의 게이트 아래를 통과하지 않고, 상기 제2 방향을 따라서 상기 반도체 결정층을 가로지르고 있거나, 또는, 상기 반도체 결정층의 위에서 볼 때, 상기 복수의 불휘발성 메모리 셀 트랜지스터의 게이트 아래를 통과하여, 상기 제1 방향을 따라서 상기 반도체 결정층을 가로지르고 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 방향을 따라서 상기 반도체 결정층을 가로지르고 있는 상기 결정 격자 부정합면이 상기 반도체 결정층을 관통하는 경우에는, 상기 결정 격자 부정합면이 사이에 있는 인접하는 2개의 불휘발성 메모리 셀 트랜지스터의 간격은, 상기 결정 격자 부정합면이 사이에 없는 인접하는 2개의 불휘발성 메모리 셀 트랜지스터의 간격보다도 큰 반도체 장치.
  3. 제1항에 있어서,
    상기 결정 격자 부정합면은, 결정 방위가 서로 다른 2개의 결정이 부딪쳐서 생긴 면, 쌍정과 같이 결정 방위가 어긋난 면, 결정 격자 간격이 서로 다른 2개의 결정이 부딪쳐서 생긴 면, 또는 결정 격자면이 어긋난 면인 반도체 장치.
  4. 제2항에 있어서,
    상기 결정 격자 부정합면은, 결정 방위가 서로 다른 2개의 결정이 부딪쳐서 생긴 면, 쌍정과 같이 결정 방위가 어긋난 면, 결정 격자 간격이 서로 다른 2개의 결정이 부딪쳐서 생긴 면, 또는 결정 격자면이 어긋난 면인 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 결정층은 다른 결정 격자 부정합면을 더 구비하고,
    상기 다른 결정 격자 부정합면은, 상기 반도체 결정층의 위에서 볼 때, 상기 복수의 불휘발성 메모리 셀 트랜지스터의 게이트 아래를 피하여, 상기 제2 방향을 따라서 상기 반도체 결정층을 가로지르도록 형성되어 있거나, 또는, 상기 반도체 결정층의 위에서 볼 때, 상기 복수의 불휘발성 메모리 셀 트랜지스터의 게이트 아래를 통과하여, 상기 제1 방향을 따라서 상기 반도체 결정층을 가로지르도록 형성 되어 있는 반도체 장치.
  6. 제2항에 있어서,
    상기 반도체 결정층은 다른 결정 격자 부정합면을 더 구비하고,
    상기 다른 결정 격자 부정합면은, 상기 반도체 결정층의 위에서 볼 때, 상기 복수의 불휘발성 메모리 셀 트랜지스터의 게이트 아래를 피하여, 상기 제2 방향을 따라서 상기 반도체 결정층을 가로지르도록 형성되어 있거나, 또는, 상기 반도체 결정층의 위에서 볼 때, 상기 복수의 불휘발성 메모리 셀 트랜지스터의 게이트 아래를 통과하여, 상기 제1 방향을 따라서 상기 반도체 결정층을 가로지르도록 형성되어 있는 반도체 장치.
  7. 제1항에 있어서,
    상기 복수의 불휘발성 메모리 셀 트랜지스터의 상기 게이트는 부유 게이트 전극인 반도체 장치.
  8. 제2항에 있어서,
    상기 복수의 불휘발성 메모리 셀 트랜지스터의 상기 게이트는 부유 게이트 전극인 반도체 장치.
  9. 실리콘 결정 기판 위에 불휘발성 메모리 셀 트랜지스터 형성 영역을 설정하 고 - 상기 불휘발성 메모리 셀 트랜지스터 형성 영역은 <100> 방향으로 짧은 변이 향하는 직사각형의 형상을 가짐 - ,
    상기 실리콘 결정 기판 위에 절연층을 형성하고,
    상기 절연층을 에칭함으로써, 상기 실리콘 결정 기판의 일부를 노출시키고 - 상기 실리콘 결정 기판의 상기 노출시킨 일부는, 상기 불휘발성 메모리 셀 트랜지스터 형성 영역을 사이에 두고, 상기 <100> 방향과 수직한 방향으로 연장되는 한쌍의 영역임 - ,
    상기 실리콘 결정 기판의 상기 노출시킨 일부 및 상기 절연층을 포함하는 영역 위에, 실리콘층을 퇴적하고,
    상기 실리콘 결정 기판의 상기 노출시킨 일부를 시드부에 이용한 고상 성장에 의해, 상기 실리콘층을 실리콘 결정층으로 변환하며,
    상기 불휘발성 메모리 셀 트랜지스터 형성 영역 내의 상기 실리콘 결정층 위에, 복수의 메모리 스트링으로 구성된 메모리 셀 어레이부를 형성하는 - 상기 복수의 메모리 스트링의 각각은 상기 <100> 방향으로 직렬로 접속된 복수의 불휘발성 메모리 셀 트랜지스터로 구성되어 있고, 상기 복수의 메모리 스트링은 상기 <100> 방향과 직교하는 제2 방향으로 배치되어 있음 - 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 실리콘층을 퇴적하는 것과, 상기 실리콘층을 상기 실리콘 결정층으로 변환하는 것 사이에, 상기 한쌍의 영역 간의 중앙 영역을 제외한 상기 실리콘층에 대하여 이온 주입을 행하는 반도체 장치의 제조 방법.
  11. 실리콘 결정 기판 위에 불휘발성 메모리 셀 트랜지스터 형성 영역을 설정하고 - 상기 불휘발성 메모리 셀 트랜지스터 형성 영역은 <100> 방향으로 짧은 변이 향하는 직사각형의 형상을 가짐 - ,
    상기 실리콘 결정 기판 위에 절연층을 형성하고,
    상기 절연층을 에칭함으로써, 상기 실리콘 결정 기판의 표면의 일부를 노출시키고 - 상기 실리콘 결정 기판의 상기 노출시킨 일부는, 상기 불휘발성 메모리 셀 트랜지스터 형성 영역의 외측을 둘러싸서, 1변이 상기 <100> 방향과 수직한 방향으로 연장되는 사각형의 영역임 - ,
    상기 실리콘 결정 기판의 상기 노출시킨 일부 및 상기 절연층을 포함하는 영역 위에, 실리콘층을 퇴적하고,
    상기 실리콘 결정 기판의 상기 노출시킨 일부를 시드부에 이용한 고상 성장에 의해, 상기 실리콘층을 실리콘 결정층으로 변환하고,
    상기 불휘발성 메모리 셀 트랜지스터 형성 영역 내의 상기 실리콘 결정층 위에, 복수의 메모리 스트링으로 구성된 메모리 셀 어레이부를 형성하는 - 상기 복수의 메모리 스트링의 각각은 상기 <100> 방향으로 직렬로 접속된 복수의 불휘발성 메모리 셀 트랜지스터로 구성되어 있고, 상기 복수의 메모리 스트링은 상기 <100> 방향과 직교하는 제2 방향으로 배치되어 있음 - 반도체 장치의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009010088A (ja) * 2007-06-27 2009-01-15 Toshiba Corp 半導体装置とその製造方法
JP2009054942A (ja) * 2007-08-29 2009-03-12 Toshiba Corp 不揮発性半導体記憶装置
JP2009231376A (ja) * 2008-03-19 2009-10-08 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法
JP4675996B2 (ja) * 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
JP2010114360A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 半導体装置及びその製造方法
JP5667360B2 (ja) * 2009-12-21 2015-02-12 住友化学株式会社 半導体基板、電子デバイスおよび半導体基板の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163303A (ja) 1997-11-27 1999-06-18 Toshiba Corp 不揮発性半導体記憶装置
JP2006294940A (ja) 2005-04-12 2006-10-26 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2505764B2 (ja) * 1986-09-01 1996-06-12 株式会社日立製作所 単結晶半導体薄膜の形成方法
JPS63313813A (ja) * 1987-06-17 1988-12-21 Hitachi Ltd 単結晶半導体薄膜の形成方法
JPH05102035A (ja) * 1991-10-04 1993-04-23 Sony Corp 半導体結晶の成長方法
JP3182893B2 (ja) * 1992-07-10 2001-07-03 ソニー株式会社 薄膜トランジスタの製造方法
JPH0799258A (ja) 1993-09-29 1995-04-11 Toshiba Corp 半導体装置の製造方法
JPH07226516A (ja) * 1994-02-10 1995-08-22 Citizen Watch Co Ltd 半導体装置およびその製造方法
JPH09199418A (ja) * 1996-01-16 1997-07-31 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH1041413A (ja) * 1996-07-26 1998-02-13 Toshiba Corp 不揮発性半導体記憶装置
JP2002289810A (ja) 2001-03-28 2002-10-04 Toshiba Corp 半導体装置およびその製造方法
JP2006073939A (ja) * 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US20060102888A1 (en) * 2004-11-12 2006-05-18 Samsung Electronics Co., Ltd. Semiconductor substrate and method of fabricating the same
US7528447B2 (en) 2005-04-06 2009-05-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory
KR100780985B1 (ko) 2005-10-17 2007-11-30 가부시끼가이샤 도시바 반도체 기억 장치 및 그 제조 방법
JP2007329200A (ja) 2006-06-06 2007-12-20 Toshiba Corp 半導体装置の製造方法
JP4791949B2 (ja) 2006-12-22 2011-10-12 株式会社東芝 不揮発性半導体メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163303A (ja) 1997-11-27 1999-06-18 Toshiba Corp 不揮発性半導体記憶装置
JP2006294940A (ja) 2005-04-12 2006-10-26 Toshiba Corp 不揮発性半導体記憶装置

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