JPH06104450A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH06104450A JPH06104450A JP4251480A JP25148092A JPH06104450A JP H06104450 A JPH06104450 A JP H06104450A JP 4251480 A JP4251480 A JP 4251480A JP 25148092 A JP25148092 A JP 25148092A JP H06104450 A JPH06104450 A JP H06104450A
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Abstract
(57)【要約】
【目的】ＶＳＳ拡散層の有効領域を狭めることなく、し
かもワード線の抵抗を上昇させることなく、且つ過剰消
去を抑制する不揮発性半導体記憶装置の製造方法を提供
する。 【構成】メモリトランジスタを選択するためのワード線
とソース拡散層が自己整合的に形成される不揮発性半導
体記憶装置の製造方法であって、少なくとも隣接する上
記メモリトランジスタ間の分離領域にフィールド酸化膜
を形成した後、上記ワード線６ａと自己整合的に該ワー
ド線６ａの外側の領域の上記フィールド酸化膜を除去す
る。
かもワード線の抵抗を上昇させることなく、且つ過剰消
去を抑制する不揮発性半導体記憶装置の製造方法を提供
する。 【構成】メモリトランジスタを選択するためのワード線
とソース拡散層が自己整合的に形成される不揮発性半導
体記憶装置の製造方法であって、少なくとも隣接する上
記メモリトランジスタ間の分離領域にフィールド酸化膜
を形成した後、上記ワード線６ａと自己整合的に該ワー
ド線６ａの外側の領域の上記フィールド酸化膜を除去す
る。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置の製造方法に係り、特にビット線とソース拡散層とを
自己整合的に形成する方法に関するものである。
置の製造方法に係り、特にビット線とソース拡散層とを
自己整合的に形成する方法に関するものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置において、電気
的に一括消去可能なＦｌａｓｈ型ＥＰＲＯＭが近年注目
を浴びている。図４はこのＦｌａｓｈ型ＥＰＲＯＭの平
面図であり、図５は図４のＡ−Ａ′方向断面図であり、
図６は図４のＢ−Ｂ′方向断面図である。
的に一括消去可能なＦｌａｓｈ型ＥＰＲＯＭが近年注目
を浴びている。図４はこのＦｌａｓｈ型ＥＰＲＯＭの平
面図であり、図５は図４のＡ−Ａ′方向断面図であり、
図６は図４のＢ−Ｂ′方向断面図である。
【０００３】図４に示すように、Ｆｌａｓｈ型ＥＰＲＯ
Ｍは電子を捕獲し、しきい値を変化させるためのフロー
ティングゲート１６、このフローティングゲート１６を
選択制御するためのコントロールゲート（ワード線）１
７、およびビット線１０を有する。コントロールゲート
１７およびビット線１０に電圧を印加し、所定のフロー
ティングゲート１６を選択し、フローティングゲート１
６に電子を捕獲してしきい値が高くなった状態（ｎチャ
ネルの場合）か、電子を捕獲していないか、正孔を捕獲
してしきい値が低い状態であるかをビットコンタクト４
０に電流が流れるか否かにより知る。そこで、しきい値
が高くなった状態を“１”、低い状態を“０”に対応さ
せる。
Ｍは電子を捕獲し、しきい値を変化させるためのフロー
ティングゲート１６、このフローティングゲート１６を
選択制御するためのコントロールゲート（ワード線）１
７、およびビット線１０を有する。コントロールゲート
１７およびビット線１０に電圧を印加し、所定のフロー
ティングゲート１６を選択し、フローティングゲート１
６に電子を捕獲してしきい値が高くなった状態（ｎチャ
ネルの場合）か、電子を捕獲していないか、正孔を捕獲
してしきい値が低い状態であるかをビットコンタクト４
０に電流が流れるか否かにより知る。そこで、しきい値
が高くなった状態を“１”、低い状態を“０”に対応さ
せる。
【０００４】図５に示すように、Ｆｌａｓｈ型ＥＰＲＯ
ＭのメモリトランジスタはＰ型シリコン基板１上にゲー
ト酸化膜２、フローティングゲート１６、カップリング
絶縁膜５ａ、コントロールゲート１２が積層され、この
上に層間絶縁膜１１、ビット線１０が形成されている。
各ゲート絶縁膜２、フローティングゲート１６、カップ
リング絶縁膜５ａ、コントロールゲート１２は１ビット
のメモリトランジスタを形成し、各メモリトランジスタ
はチャネルストップ層１２およびフィールド酸化膜３ａ
により分離されている。
ＭのメモリトランジスタはＰ型シリコン基板１上にゲー
ト酸化膜２、フローティングゲート１６、カップリング
絶縁膜５ａ、コントロールゲート１２が積層され、この
上に層間絶縁膜１１、ビット線１０が形成されている。
各ゲート絶縁膜２、フローティングゲート１６、カップ
リング絶縁膜５ａ、コントロールゲート１２は１ビット
のメモリトランジスタを形成し、各メモリトランジスタ
はチャネルストップ層１２およびフィールド酸化膜３ａ
により分離されている。
【０００５】次に、Ｆｌａｓｈ型ＥＰＲＯＭの各動作を
図６を用いて説明する。Ｆｌａｓｈ型ＥＰＲＯＭは書き
込み、読み出し、消去の３つの状態がある。
図６を用いて説明する。Ｆｌａｓｈ型ＥＰＲＯＭは書き
込み、読み出し、消去の３つの状態がある。
【０００６】書き込みは、ビットコンタクト４０を介し
てドレイン１３に高電圧の印加によるチャネル電界によ
って加速されたホットエレクトロンまたは衝突電離によ
って生じたホットエレクトロンを、コントロールゲート
１７に電圧を印加しドレイン近傍のチャネル領域１８か
らフローティングゲート１６へ注入することによりなさ
れる。
てドレイン１３に高電圧の印加によるチャネル電界によ
って加速されたホットエレクトロンまたは衝突電離によ
って生じたホットエレクトロンを、コントロールゲート
１７に電圧を印加しドレイン近傍のチャネル領域１８か
らフローティングゲート１６へ注入することによりなさ
れる。
【０００７】読み出しは、フローティングゲート１６に
所定の電圧を印加し、ビットコンタクト４０に電流が流
れれば、しきい値が低い状態であるので“０”と、電流
が流れなければ、しきい値が高くなっている状態である
ので、“１”として識別されることによりなされる。
所定の電圧を印加し、ビットコンタクト４０に電流が流
れれば、しきい値が低い状態であるので“０”と、電流
が流れなければ、しきい値が高くなっている状態である
ので、“１”として識別されることによりなされる。
【０００８】また、消去はフローティングゲート１６に
負の電圧を印加し、Ｆ−Ｎトンネル効果によりフローテ
ィングゲート１６内に蓄積されていたホットエレクトロ
ンをソース９ａ側に引き抜き、“０”に戻すことによっ
てなされる。この時、消去し過ぎるとフローティングゲ
ート１６に正孔が注入され、ディスプレーション状態に
なり、しきい値が低くなり０Ｖでも電流が流れてしまう
という消去過剰が発生してしまう。
負の電圧を印加し、Ｆ−Ｎトンネル効果によりフローテ
ィングゲート１６内に蓄積されていたホットエレクトロ
ンをソース９ａ側に引き抜き、“０”に戻すことによっ
てなされる。この時、消去し過ぎるとフローティングゲ
ート１６に正孔が注入され、ディスプレーション状態に
なり、しきい値が低くなり０Ｖでも電流が流れてしまう
という消去過剰が発生してしまう。
【０００９】次に、従来例による不揮発性半導体記憶装
置の製造方法を説明する。
置の製造方法を説明する。
【００１０】図７および図８は第１の従来例による不揮
発性半導体記憶装置の製造工程の図４におけるＣ−Ｃ′
方向断面図である。
発性半導体記憶装置の製造工程の図４におけるＣ−Ｃ′
方向断面図である。
【００１１】第１の従来例においては、まずＰ型シリコ
ン基板１上のチャネル領域（図示せず）およびＶＳＳ拡
散層形成領域、ドレイン形成領域上にフォトリソグラフ
ィーおよびＲＩＥ（反応性イオンエッチング）により図
７（ａ）に示すように、ＳｉＮ膜２４を形成する。次
に、このＳｉＮ膜２４をマスクとして不純物をイオン注
入し、チャネルストップ層１２を形成した後、絶縁分離
法によりフィールド酸化膜２３を形成する。次にＳｉＮ
膜２４を除去した後、ゲート酸化膜２５を形成する。
ン基板１上のチャネル領域（図示せず）およびＶＳＳ拡
散層形成領域、ドレイン形成領域上にフォトリソグラフ
ィーおよびＲＩＥ（反応性イオンエッチング）により図
７（ａ）に示すように、ＳｉＮ膜２４を形成する。次
に、このＳｉＮ膜２４をマスクとして不純物をイオン注
入し、チャネルストップ層１２を形成した後、絶縁分離
法によりフィールド酸化膜２３を形成する。次にＳｉＮ
膜２４を除去した後、ゲート酸化膜２５を形成する。
【００１２】次に、図７（ｂ）に示すように、ＣＶＤ
（化学気相成長）法により第１ポリシリコン膜３４を全
面に形成した後、リン（Ｐ）等の不純物をドープして導
電性を持たせる。次に、第１ポリシリコン膜３４をフォ
トリソグラフィーおよびＲＩＥによりチャネル幅方向に
パターニングした後、図７（ｃ）に示すように、カップ
リング絶縁膜５を全面に形成する。
（化学気相成長）法により第１ポリシリコン膜３４を全
面に形成した後、リン（Ｐ）等の不純物をドープして導
電性を持たせる。次に、第１ポリシリコン膜３４をフォ
トリソグラフィーおよびＲＩＥによりチャネル幅方向に
パターニングした後、図７（ｃ）に示すように、カップ
リング絶縁膜５を全面に形成する。
【００１３】次に、図７（ｃ）に示すように、ＣＶＤ法
により全面に第２ポリシリコン膜３６を形成した後、こ
の第２ポリシリコン膜３６に、例えばリン等の不純物を
ドープして導電性を持たせた後、フォトリソグラフィー
によりレジストパターン７を形成する。次に、このレジ
ストパターン７をマスクとして第２ポリシリコン膜３
６、カップリング絶縁膜５、第１ポリシリコン膜３４の
一部を順次除去すると、図８（ａ）に示すようにフロー
ティングゲート３４ａ、カップリング絶縁膜５ａ、コン
トロールゲート３６ａが自己整合的にチャネル長方向に
形成される。
により全面に第２ポリシリコン膜３６を形成した後、こ
の第２ポリシリコン膜３６に、例えばリン等の不純物を
ドープして導電性を持たせた後、フォトリソグラフィー
によりレジストパターン７を形成する。次に、このレジ
ストパターン７をマスクとして第２ポリシリコン膜３
６、カップリング絶縁膜５、第１ポリシリコン膜３４の
一部を順次除去すると、図８（ａ）に示すようにフロー
ティングゲート３４ａ、カップリング絶縁膜５ａ、コン
トロールゲート３６ａが自己整合的にチャネル長方向に
形成される。
【００１４】次に、このコントロールゲート３６ａをマ
スクとしてＰ型シリコン基板１中に砒素（Ａｓ）のよう
なｎ型不純物を高濃度にイオン注入し、図８（ｂ）に示
すようにＶＳＳ拡散層２９ａおよびドレイン（図示せ
ず）と形成する。次に、図８（ｃ）に示すように、全面
に層間絶縁膜１１を形成した後に、フォトリソグラフィ
ーによりビットコンタクト（図示せず）を開口する。次
にスパッタリングによりアルミニウムを全面に形成した
後、フォトリソグラフィーおよびＲＩＥによりアルミニ
ウムをパターニングしビット線１０を形成する。
スクとしてＰ型シリコン基板１中に砒素（Ａｓ）のよう
なｎ型不純物を高濃度にイオン注入し、図８（ｂ）に示
すようにＶＳＳ拡散層２９ａおよびドレイン（図示せ
ず）と形成する。次に、図８（ｃ）に示すように、全面
に層間絶縁膜１１を形成した後に、フォトリソグラフィ
ーによりビットコンタクト（図示せず）を開口する。次
にスパッタリングによりアルミニウムを全面に形成した
後、フォトリソグラフィーおよびＲＩＥによりアルミニ
ウムをパターニングしビット線１０を形成する。
【００１５】図９および図１０は第２の従来例による不
揮発性半導体記憶装置の製造工程の図４におけるＣ−
Ｃ′方向断面図である。
揮発性半導体記憶装置の製造工程の図４におけるＣ−
Ｃ′方向断面図である。
【００１６】第２の従来例においては、まず、Ｐ型シリ
コン基板１の活性領域にフォトリソグラフィーおよびＲ
ＩＥによりＳｉＮ膜（図示せず）を形成する。次に、こ
のＳｉＮ膜をマスクとして不純物を導入しチャネルスト
ップ層１２を形成した後、絶縁分離法により図９（ａ）
に示すようにフィールド酸化膜３を形成する。次に、Ｓ
ｉＮ膜２４を除去した後、図５に示したゲート酸化膜２
を形成する。
コン基板１の活性領域にフォトリソグラフィーおよびＲ
ＩＥによりＳｉＮ膜（図示せず）を形成する。次に、こ
のＳｉＮ膜をマスクとして不純物を導入しチャネルスト
ップ層１２を形成した後、絶縁分離法により図９（ａ）
に示すようにフィールド酸化膜３を形成する。次に、Ｓ
ｉＮ膜２４を除去した後、図５に示したゲート酸化膜２
を形成する。
【００１７】次に、ＣＶＤ法により図９（ｂ）に示すよ
うに、ポリシリコンからなる第１ポリシリコン膜４４を
形成した後、この第１ポリシリコン膜４４にリン（Ｐ）
等の不純物をドープして導電性を持たせる。
うに、ポリシリコンからなる第１ポリシリコン膜４４を
形成した後、この第１ポリシリコン膜４４にリン（Ｐ）
等の不純物をドープして導電性を持たせる。
【００１８】次に、第１ポリシリコン膜４４をフォトリ
ソグラフィーおよびＲＩＥによりチャネル幅方向にパタ
ーニングした後、図９（ｃ）に示すように、カップリン
グ絶縁膜５を全面に形成する。次に、図７（ｃ）に示す
ように、ＣＶＤ法により全面に第２ポリシリコン膜４６
を形成した後、この第２ポリシリコン膜６にリン（Ｐ）
等の不純物をドープして導電性を持たせる。次に、フォ
トリソグラフィーによりレジストパターン７を形成した
後、このレジストパターン７をマスクとしてＲＩＥによ
り第２ポリシリコン膜４６、カップリング絶縁膜５、第
１ポリシリコン膜４４を順次除去すると、図１０（ａ）
に示すようにコントロールゲート４６ａ、カップリング
絶縁膜５ａ、フローティングゲート４４ａがチャネル長
方向に自己整合的に形成される。
ソグラフィーおよびＲＩＥによりチャネル幅方向にパタ
ーニングした後、図９（ｃ）に示すように、カップリン
グ絶縁膜５を全面に形成する。次に、図７（ｃ）に示す
ように、ＣＶＤ法により全面に第２ポリシリコン膜４６
を形成した後、この第２ポリシリコン膜６にリン（Ｐ）
等の不純物をドープして導電性を持たせる。次に、フォ
トリソグラフィーによりレジストパターン７を形成した
後、このレジストパターン７をマスクとしてＲＩＥによ
り第２ポリシリコン膜４６、カップリング絶縁膜５、第
１ポリシリコン膜４４を順次除去すると、図１０（ａ）
に示すようにコントロールゲート４６ａ、カップリング
絶縁膜５ａ、フローティングゲート４４ａがチャネル長
方向に自己整合的に形成される。
【００１９】次に、図４に示した隣接するドレイン１３
の間の領域に、図１０（ｂ）に示すようにレジストパタ
ーン３７を形成した後、このレジストパターン３７およ
びコントロールゲート４６ａをマスクとしてＲＩＥによ
りフィールド酸化膜３を除去する。次に、図１０（ｃ）
に示すように、砒素（Ａｓ）のようなｎ型不純物を高濃
度にドープしてＶＳＳ拡散層２９ｂおよびドレイン領域
（図示せず）を形成する。
の間の領域に、図１０（ｂ）に示すようにレジストパタ
ーン３７を形成した後、このレジストパターン３７およ
びコントロールゲート４６ａをマスクとしてＲＩＥによ
りフィールド酸化膜３を除去する。次に、図１０（ｃ）
に示すように、砒素（Ａｓ）のようなｎ型不純物を高濃
度にドープしてＶＳＳ拡散層２９ｂおよびドレイン領域
（図示せず）を形成する。
【００２０】
【発明が解決しようとする課題】まず、図７および図８
に示した第１の従来例では、図７（ａ）に示したように
ＶＳＳ拡散層を形成する領域上にもＳｉＮ膜２４を形成
し、絶縁分離法によりフィールド酸化膜２３を形成する
が、この際バーズビークにより本来ＶＳＳ幅がＬでなけ
ればならないものがＬ′（Ｌ′＜Ｌ）に減少してしま
う。このため、ソース領域側の最小ルールをより縮小す
ることは困難となり、従ってメモリセルの高集積密度化
を図ることは困難であった。
に示した第１の従来例では、図７（ａ）に示したように
ＶＳＳ拡散層を形成する領域上にもＳｉＮ膜２４を形成
し、絶縁分離法によりフィールド酸化膜２３を形成する
が、この際バーズビークにより本来ＶＳＳ幅がＬでなけ
ればならないものがＬ′（Ｌ′＜Ｌ）に減少してしま
う。このため、ソース領域側の最小ルールをより縮小す
ることは困難となり、従ってメモリセルの高集積密度化
を図ることは困難であった。
【００２１】次に、図９および図１０に示した第２の従
来例では図１０（ｂ）に示すようにコントロールゲート
４６ａとレジストパターン３７をマスクとしてフィール
ド酸化膜３ａをエッチングし、バーズビークによるＶＳ
Ｓ幅の減少を防止するものであるが、ポリシリコンとＳ
ｉＯ2とのエッチング比が無限大でないため、コントロ
ールゲート４６ａが一部除去されてしまう。そのため、
コントロールゲート４６ａの断面積が小さくなりワード
線抵抗が大きくなり、高速化劣化の原因となっていた。
来例では図１０（ｂ）に示すようにコントロールゲート
４６ａとレジストパターン３７をマスクとしてフィール
ド酸化膜３ａをエッチングし、バーズビークによるＶＳ
Ｓ幅の減少を防止するものであるが、ポリシリコンとＳ
ｉＯ2とのエッチング比が無限大でないため、コントロ
ールゲート４６ａが一部除去されてしまう。そのため、
コントロールゲート４６ａの断面積が小さくなりワード
線抵抗が大きくなり、高速化劣化の原因となっていた。
【００２２】また、図１１は過剰消去による問題点を説
明するための図であり、４ビットの不揮発性半導体記憶
装置を表したものである。
明するための図であり、４ビットの不揮発性半導体記憶
装置を表したものである。
【００２３】図１１に示すように、４ビットのトランジ
スタＴｒＡ，ＴｒＢ，ＴｒＣ，ＴｒＤから構成され、ワ
ード線１２０には５Ｖ、ワード線１２１には０Ｖ、ビッ
ト線１３０には０Ｖ、ビット線１３１には１Ｖの電圧が
印加されＴｒＢが選択されるようになっている。ところ
が、ＴｒＡは過剰消去によりデプレション状態になって
おり、ＴｒＡはコントロールゲートの電位が０Ｖである
にも係わらず、ドレインの電位が５Ｖに印加されて電流
が流れてしまい、ＴｒＢの情報がキャンセルされてしま
い誤動作を起こしてしまい、Ｆｌａｓｈ型ＥＰＲＯＭの
動作上の課題となっている。
スタＴｒＡ，ＴｒＢ，ＴｒＣ，ＴｒＤから構成され、ワ
ード線１２０には５Ｖ、ワード線１２１には０Ｖ、ビッ
ト線１３０には０Ｖ、ビット線１３１には１Ｖの電圧が
印加されＴｒＢが選択されるようになっている。ところ
が、ＴｒＡは過剰消去によりデプレション状態になって
おり、ＴｒＡはコントロールゲートの電位が０Ｖである
にも係わらず、ドレインの電位が５Ｖに印加されて電流
が流れてしまい、ＴｒＢの情報がキャンセルされてしま
い誤動作を起こしてしまい、Ｆｌａｓｈ型ＥＰＲＯＭの
動作上の課題となっている。
【００２４】これは、同一チップ内でも消去速度の速い
Ｔｒと遅いＴｒがあり、消去速度の速いＴｒは過剰消去
となるためである。この消去速度のバラツキは、図１２
に示すようにフローティングゲート１６ａを構成するポ
リシリコンのグレインがゲート酸化膜２に影響を与え、
グレインが大きいとゲート酸化膜２がフローティングゲ
ート１６ａのポリシリコン直下でグレインに沿って盛り
上がり、ゲート酸化膜２のグレインの密度が下がるた
め、グレインの数にバラツキができてしまう。その結果
として消去速度にバラツキが出ることが判明している。
Ｔｒと遅いＴｒがあり、消去速度の速いＴｒは過剰消去
となるためである。この消去速度のバラツキは、図１２
に示すようにフローティングゲート１６ａを構成するポ
リシリコンのグレインがゲート酸化膜２に影響を与え、
グレインが大きいとゲート酸化膜２がフローティングゲ
ート１６ａのポリシリコン直下でグレインに沿って盛り
上がり、ゲート酸化膜２のグレインの密度が下がるた
め、グレインの数にバラツキができてしまう。その結果
として消去速度にバラツキが出ることが判明している。
【００２５】その対策として、フローティングゲートの
不純物であるリン（リンには熱処理時にグレインを成長
させる）濃度を下げる、あるいはフローティングゲート
の熱処理条件を下げ、グレイン成長を抑制する等の対策
があるが、いずれも製造プロセス条件を制約するもので
あり影響が大きかった。
不純物であるリン（リンには熱処理時にグレインを成長
させる）濃度を下げる、あるいはフローティングゲート
の熱処理条件を下げ、グレイン成長を抑制する等の対策
があるが、いずれも製造プロセス条件を制約するもので
あり影響が大きかった。
【００２６】そこで、本発明はＶＳＳ拡散層の有効領域
を狭めることなく、しかもワード線の抵抗を上昇させる
ことなく、且つ過剰消去を抑制する不揮発性半導体記憶
装置の製造方法を提供することを目的とする。
を狭めることなく、しかもワード線の抵抗を上昇させる
ことなく、且つ過剰消去を抑制する不揮発性半導体記憶
装置の製造方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】上記課題は本発明によれ
ば、メモリトランジスタを選択するためのワード線とソ
ース拡散層とが自己整合的に形成される不揮発性半導体
記憶装置の製造方法であって、少なくとも隣接する前記
メモリトランジスタ間の分離領域にフィールド酸化膜を
形成した後、前記ワード線と自己整合的に該ワード線の
外側の領域の前記フィールド酸化膜を除去することを特
徴とする不揮発性半導体記憶装置の製造方法によって解
決される。
ば、メモリトランジスタを選択するためのワード線とソ
ース拡散層とが自己整合的に形成される不揮発性半導体
記憶装置の製造方法であって、少なくとも隣接する前記
メモリトランジスタ間の分離領域にフィールド酸化膜を
形成した後、前記ワード線と自己整合的に該ワード線の
外側の領域の前記フィールド酸化膜を除去することを特
徴とする不揮発性半導体記憶装置の製造方法によって解
決される。
【００２８】また、上記課題は本発明によれば、フロー
ティングゲート上に絶縁膜を介してコントロールゲート
が積層された構造のメモリトランジスタを有し、該コン
トロールゲートとソース拡散層とが自己整合的に形成さ
れる不揮発性記憶装置の製造方法であって、少なくとも
隣接する前記メモリトランジスタ間の分離領域にフィー
ルド酸化膜および前記コントロールゲートを形成するた
めのエッチングマスクを形成した後、該エッチングマス
クをマスクとして、前記コントロールゲートと自己整合
的に該コントロールゲートの外側の領域の前記フィール
ド酸化膜を除去することを特徴とする不揮発性半導体記
憶装置の製造方法によって解決される。
ティングゲート上に絶縁膜を介してコントロールゲート
が積層された構造のメモリトランジスタを有し、該コン
トロールゲートとソース拡散層とが自己整合的に形成さ
れる不揮発性記憶装置の製造方法であって、少なくとも
隣接する前記メモリトランジスタ間の分離領域にフィー
ルド酸化膜および前記コントロールゲートを形成するた
めのエッチングマスクを形成した後、該エッチングマス
クをマスクとして、前記コントロールゲートと自己整合
的に該コントロールゲートの外側の領域の前記フィール
ド酸化膜を除去することを特徴とする不揮発性半導体記
憶装置の製造方法によって解決される。
【００２９】また、上記課題は本発明によれば、酸素ま
たは窒素の少なくとも一方を導入して前記フローティン
グゲートを形成することを特徴とする不揮発性半導体記
憶装置の製造方法によって公的に解決される。
たは窒素の少なくとも一方を導入して前記フローティン
グゲートを形成することを特徴とする不揮発性半導体記
憶装置の製造方法によって公的に解決される。
【００３０】また、上記課題は本発明によれば、第１絶
縁膜、フローティングゲート、第２絶縁膜、コントロー
ルゲートが積層されたメモリトランジスタと、該メモリ
トランジスタを挟んで設けられたソース領域とドレイン
領域とを有する不揮発性半導体記憶装置の製造方法であ
って、導電性半導体基板上の少なくとも前記メモリトラ
ンジスタ形成領域間の分離領域にフィールド酸化膜を形
成した後、前記第１絶縁膜を形成する工程と、前記導電
性半導体基板上方に、前記フローティングゲートを形成
するための第１導電膜を形成する工程と、前記第１導電
膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上
にコントロールゲートを形成するための第２導電膜を形
成する工程と、前記第２導電膜上にエッチングマスクを
形成する工程と、前記エッチングマスクをマスクとし
て、前記第２導電膜、第２絶縁膜、第１導電膜の一部を
エッチングし、前記コントロールゲート、第２絶縁膜、
フローティングゲートを形成する工程と、前記エッチン
グマスクをマスクとして、前記フィールド酸化膜を除去
した後、前記導電型半導体基板上に不純物導入阻止用マ
スクを形成する工程と、前記不純物導入阻止用マスクと
第２導電膜をマスクとして不純物を導入し、前記ソース
領域および前記ドレイン領域を形成する工程とを、含む
ことを特徴とする不揮発性半導体記憶装置の製造方法に
よって解決される。
縁膜、フローティングゲート、第２絶縁膜、コントロー
ルゲートが積層されたメモリトランジスタと、該メモリ
トランジスタを挟んで設けられたソース領域とドレイン
領域とを有する不揮発性半導体記憶装置の製造方法であ
って、導電性半導体基板上の少なくとも前記メモリトラ
ンジスタ形成領域間の分離領域にフィールド酸化膜を形
成した後、前記第１絶縁膜を形成する工程と、前記導電
性半導体基板上方に、前記フローティングゲートを形成
するための第１導電膜を形成する工程と、前記第１導電
膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上
にコントロールゲートを形成するための第２導電膜を形
成する工程と、前記第２導電膜上にエッチングマスクを
形成する工程と、前記エッチングマスクをマスクとし
て、前記第２導電膜、第２絶縁膜、第１導電膜の一部を
エッチングし、前記コントロールゲート、第２絶縁膜、
フローティングゲートを形成する工程と、前記エッチン
グマスクをマスクとして、前記フィールド酸化膜を除去
した後、前記導電型半導体基板上に不純物導入阻止用マ
スクを形成する工程と、前記不純物導入阻止用マスクと
第２導電膜をマスクとして不純物を導入し、前記ソース
領域および前記ドレイン領域を形成する工程とを、含む
ことを特徴とする不揮発性半導体記憶装置の製造方法に
よって解決される。
【００３１】
【作用】本発明によれば、図１（ａ）に示すように、チ
ャネル領域を除く所定の領域にフィールド酸化膜３を形
成した後、図２（ａ）に示すように、ワード線６ａを形
成するためのエッチングマスク７あるいはワード線６ａ
をマスクとしてフィールド酸化膜３を除去するとワード
線６ａの端部とソース拡散層９ａの端部が一致し、ワー
ド線６ａとソース拡散層９ａを自己整的に形成すること
ができる。従って、フィールド酸化膜３によるバーズビ
ークを除去することができるので、ソース拡散層９ａの
有効領域が小さくなることを防止できる。また、エッチ
ングマスク７をマスクとして使用ことにより、ワード線
６ａの表面のエッチングを防止することができるので、
エッチングによるワード線６ａの抵抗の増加を防ぐこと
ができる。
ャネル領域を除く所定の領域にフィールド酸化膜３を形
成した後、図２（ａ）に示すように、ワード線６ａを形
成するためのエッチングマスク７あるいはワード線６ａ
をマスクとしてフィールド酸化膜３を除去するとワード
線６ａの端部とソース拡散層９ａの端部が一致し、ワー
ド線６ａとソース拡散層９ａを自己整的に形成すること
ができる。従って、フィールド酸化膜３によるバーズビ
ークを除去することができるので、ソース拡散層９ａの
有効領域が小さくなることを防止できる。また、エッチ
ングマスク７をマスクとして使用ことにより、ワード線
６ａの表面のエッチングを防止することができるので、
エッチングによるワード線６ａの抵抗の増加を防ぐこと
ができる。
【００３２】また、本発明によれば、図３に示すように
フローティングゲート４ａを酸素あるいは窒素を含むポ
リシリコンで構成することにより、フローティングゲー
ト４ａのグレインの成長を抑制することができるので、
その結果フローティングゲート６ａの下のトンネル酸化
膜のグレインのバラツキを小さくすることができる。し
たがって、グレインのバラツキによる消去時間のバラツ
キを抑制することができる。
フローティングゲート４ａを酸素あるいは窒素を含むポ
リシリコンで構成することにより、フローティングゲー
ト４ａのグレインの成長を抑制することができるので、
その結果フローティングゲート６ａの下のトンネル酸化
膜のグレインのバラツキを小さくすることができる。し
たがって、グレインのバラツキによる消去時間のバラツ
キを抑制することができる。
【００３３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００３４】図１および図２は本発明の一実施例を示す
不揮発性半導体記憶装置の製造工程における図４に示し
たＣ−Ｃ′直線断面図である。
不揮発性半導体記憶装置の製造工程における図４に示し
たＣ−Ｃ′直線断面図である。
【００３５】本実施例においては、まずＰ型シリコン基
板１にプラズマＣＶＤ法、フォトリソグラフィーおよび
ＲＩＥによりＳｉＮ膜（図示せず）を活性領域に形成す
る。次に、このＳｉＮ膜をマスクとして不純物をイオン
注入し、図１（ａ）に示すようにチャネルストップ層１
２および、絶縁分離法によりフィールド酸化膜３を形成
する。次に、ＳｉＮ膜を除去した後、図６に示したメモ
リトランジスタのゲート酸化膜２を形成する。
板１にプラズマＣＶＤ法、フォトリソグラフィーおよび
ＲＩＥによりＳｉＮ膜（図示せず）を活性領域に形成す
る。次に、このＳｉＮ膜をマスクとして不純物をイオン
注入し、図１（ａ）に示すようにチャネルストップ層１
２および、絶縁分離法によりフィールド酸化膜３を形成
する。次に、ＳｉＮ膜を除去した後、図６に示したメモ
リトランジスタのゲート酸化膜２を形成する。
【００３６】次に、図１（ｂ）に示すように、ＣＶＤ法
により全面にＮ2Ｏ，ＮＯ又はＯ2を導入しながらＳＩＰ
ＯＳ（Semi Insulated PolySilicon）からなる第１ポリ
シリコン膜４を形成すると、図３に示すように、グレイ
ン成長が抑制されメモリトランジスタのゲート酸化膜２
のグレインのバラツキを抑制することができる。次に、
第１ポリシリコン膜４に導電性を持たすためにリン
（Ｐ）等の不純物をドープした後、フォトリソグラフィ
ーおよびＲＩＥを用いて、この第１ポリシリコン膜をチ
ャネル幅方向にパターニングする。
により全面にＮ2Ｏ，ＮＯ又はＯ2を導入しながらＳＩＰ
ＯＳ（Semi Insulated PolySilicon）からなる第１ポリ
シリコン膜４を形成すると、図３に示すように、グレイ
ン成長が抑制されメモリトランジスタのゲート酸化膜２
のグレインのバラツキを抑制することができる。次に、
第１ポリシリコン膜４に導電性を持たすためにリン
（Ｐ）等の不純物をドープした後、フォトリソグラフィ
ーおよびＲＩＥを用いて、この第１ポリシリコン膜をチ
ャネル幅方向にパターニングする。
【００３７】次に、図１（ｃ）に示すように、カップリ
ング絶縁膜５、ＣＶＤ法により第２ポリシリコン膜６を
全面に形成した後、フォトリソグラフィーを用いてコン
トロールゲート（ワード線）用のレジストパターン７を
形成する。次に、このレジストパターン７をマスクとし
て第２ポリシリコン膜６、カップリング絶縁膜５、第１
ポリシリコン膜４の一部を順次除去すると、図２（ａ）
に示すように、コントロールゲート６ａ、カップリング
絶縁膜５ａ、フローティングゲート４ａが自己整合的に
チャネル長方向に形成される。次に、砒素（Ａｓ）等の
ｎ型不純物をイオン注入し、ソースおよびドレイン領域
を形成する。次にこのレジストパターン７をマスクとし
図２（ａ）に示すように、フィールド酸化膜３を除去す
る。
ング絶縁膜５、ＣＶＤ法により第２ポリシリコン膜６を
全面に形成した後、フォトリソグラフィーを用いてコン
トロールゲート（ワード線）用のレジストパターン７を
形成する。次に、このレジストパターン７をマスクとし
て第２ポリシリコン膜６、カップリング絶縁膜５、第１
ポリシリコン膜４の一部を順次除去すると、図２（ａ）
に示すように、コントロールゲート６ａ、カップリング
絶縁膜５ａ、フローティングゲート４ａが自己整合的に
チャネル長方向に形成される。次に、砒素（Ａｓ）等の
ｎ型不純物をイオン注入し、ソースおよびドレイン領域
を形成する。次にこのレジストパターン７をマスクとし
図２（ａ）に示すように、フィールド酸化膜３を除去す
る。
【００３８】次に、図２（ｂ）に示すように、隣接する
ドレイン領域間にレジストパターン８を形成した後、砒
素（Ａｓ）等のｎ型不純物を高濃度にイオン注入し、Ｖ
ＳＳ拡散領域にイオン注入層９を形成する。レジストパ
ターン７を除去し、熱処理を行い、ＶＳＳ拡散層９ａを
形成する。
ドレイン領域間にレジストパターン８を形成した後、砒
素（Ａｓ）等のｎ型不純物を高濃度にイオン注入し、Ｖ
ＳＳ拡散領域にイオン注入層９を形成する。レジストパ
ターン７を除去し、熱処理を行い、ＶＳＳ拡散層９ａを
形成する。
【００３９】次に、図３に示す層間絶縁膜１１を形成し
た後、ビットコンタクトを開口し、その後にビット線１
０を形成し、不揮発性半導体記憶装置を製造する。
た後、ビットコンタクトを開口し、その後にビット線１
０を形成し、不揮発性半導体記憶装置を製造する。
【００４０】本実施例においては、フローティングゲー
トにＳＩＰＯＳを用いたが、このＳＩＰＯＳはポリシリ
コンの気相成長後に酸素をイオン注入法で導入する方
法、窒素を含むポリシリコンを用いる方法、ポリシリコ
ンの気相成長時にＮＨ3を導入する方法、あるいはポリ
シリコンの気相成長後に窒素をイオン注入法で導入する
方法等がある。
トにＳＩＰＯＳを用いたが、このＳＩＰＯＳはポリシリ
コンの気相成長後に酸素をイオン注入法で導入する方
法、窒素を含むポリシリコンを用いる方法、ポリシリコ
ンの気相成長時にＮＨ3を導入する方法、あるいはポリ
シリコンの気相成長後に窒素をイオン注入法で導入する
方法等がある。
【００４１】また、フィールド酸化膜は、隣接するドレ
イン領域の間の領域およびメモリトランジスタの素子間
分離領域のみに形成してもよく、フィールド酸化膜を除
去した後、イオン注入によりソース領域、ドレイン領
域、ＶＳＳ拡散層を同時に形成してもよい。
イン領域の間の領域およびメモリトランジスタの素子間
分離領域のみに形成してもよく、フィールド酸化膜を除
去した後、イオン注入によりソース領域、ドレイン領
域、ＶＳＳ拡散層を同時に形成してもよい。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
ＶＳＳ部をＬＯＣＯＳを使用せずワード線と自己整合的
に形成できるためバーズビークによるＶＳＳ配線幅の減
少がないのでメモリセルを小さくすることができ、且つ
ＶＳＳ配線抵抗を下げることができ、従って、メモリセ
ルの特性のバラツキを小さくすることができる。また、
ワード線を自己整合ＶＳＳ配線領域形成のためのエッチ
ングマスクに使用しないので、ワード線がエッチングさ
れることなく、従ってワード線抵抗の上昇の問題がない
ので、不揮発性半導体記憶装置の読み出し、書き込み、
消去等の高速化に適する。更に、フローティングゲート
のグレイン成長を抑制して消去特性のバラツキを抑える
ことができる。
ＶＳＳ部をＬＯＣＯＳを使用せずワード線と自己整合的
に形成できるためバーズビークによるＶＳＳ配線幅の減
少がないのでメモリセルを小さくすることができ、且つ
ＶＳＳ配線抵抗を下げることができ、従って、メモリセ
ルの特性のバラツキを小さくすることができる。また、
ワード線を自己整合ＶＳＳ配線領域形成のためのエッチ
ングマスクに使用しないので、ワード線がエッチングさ
れることなく、従ってワード線抵抗の上昇の問題がない
ので、不揮発性半導体記憶装置の読み出し、書き込み、
消去等の高速化に適する。更に、フローティングゲート
のグレイン成長を抑制して消去特性のバラツキを抑える
ことができる。
【図１】実施例による不揮発性半導体記憶装置工程断面
図（Ｉ）である。
図（Ｉ）である。
【図２】実施例による不揮発性半導体記憶装置工程断面
図（II）である。
図（II）である。
【図３】本発明の不揮発性半導体記憶装置断面図であ
る。
る。
【図４】不揮発性半導体記憶装置平面図である。
【図５】図４のＡ−Ａ′方向断面図である。
【図６】図４のＢ−Ｂ′方向断面図である。
【図７】第１従来例による不揮発性半導体記憶装置断面
図（Ｉ）である。
図（Ｉ）である。
【図８】第１従来例による不揮発性半導体記憶装置断面
図（II）である。
図（II）である。
【図９】第２従来例による不揮発性半導体記憶装置断面
図（Ｉ）である。
図（Ｉ）である。
【図１０】第２従来例による不揮発性半導体記憶装置断
面図（II）である。
面図（II）である。
【図１１】過剰消去による問題点を説明するための図で
ある。
ある。
【図１２】従来例の不揮発性半導体記憶装置断面図であ
る。
る。
１ Ｐ型シリコン基板（導電性半導体基板） ２ ゲート酸化膜（第１絶縁膜） ３，３ａ，２３ フィールド酸化膜 ４ 第１ポリシリコン膜（ＳＩＰＯＳ）（第１導電膜） ４ａ フローティングゲート（ＳＩＰＯＳ） ５，５ａ カップリング絶縁膜（第２絶縁膜） ６，３６ 第２ポリシリコン膜（第２導電膜） ７，８，３７ レジストパターン ９ａ，２９ａ ＶＳＳ拡散層 １０ ビットコンタクト １１ 層間絶縁膜 １２ チャネルストップ層 １３ ドレイン １４ ソース １５ メモリトランジスタ １６ フローティングゲート １７，６ａ，３６ａ コントロールゲート １８ チャネル領域 ２４ ＳｉＮ膜 ２５ ゲート酸化膜 ３４，４４ 第１ポリシリコン膜 ３４ａ，３４ａ フローティングゲート（ポリシリコ
ン）
ン）
Claims (4)
- 【請求項１】 メモリトランジスタを選択するためのワ
ード線とソース拡散層とが自己整合的に形成される不揮
発性半導体記憶装置の製造方法であって、 少なくとも隣接する前記メモリトランジスタ間の分離領
域にフィールド酸化膜を形成した後、前記ワード線と自
己整合的に該ワード線の外側の領域の前記フィールド酸
化膜を除去することを特徴とする不揮発性半導体記憶装
置の製造方法。 - 【請求項２】 フローティングゲート上に絶縁膜を介し
てコントロールゲートが積層された構造のメモリトラン
ジスタを有し、該コントロールゲートとソース拡散層と
が自己整合的に形成される不揮発性記憶装置の製造方法
であって、 少なくとも隣接する前記メモリトランジスタ間の分離領
域にフィールド酸化膜および前記コントロールゲートを
形成するためのエッチングマスクを形成した後、該エッ
チングマスクをマスクとして、前記コントロールゲート
と自己整合的に該コントロールゲートの外側の領域の前
記フィールド酸化膜を除去することを特徴とする不揮発
性半導体記憶装置の製造方法。 - 【請求項３】 酸素または窒素の少なくとも一方を導入
して前記フローティングゲートを形成することを特徴と
する請求項２記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項４】 第１絶縁膜、フローティングゲート、第
２絶縁膜、コントロールゲートが積層されたメモリトラ
ンジスタと、該メモリトランジスタを挟んで設けられた
ソース領域とドレイン領域とを有する不揮発性半導体記
憶装置の製造方法であって、 導電性半導体基板上の少なくとも前記メモリトランジス
タ形成領域間の分離領域にフィールド酸化膜を形成した
後、前記第１絶縁膜を形成する工程と、 前記導電性半導体基板上方に、前記フローティングゲー
トを形成するための第１導電膜を形成する工程と、 前記第１導電膜上に第２絶縁膜を形成する工程と、 前記第２絶縁膜上にコントロールゲートを形成するため
の第２導電膜を形成する工程と、 前記第２導電膜上にエッチングマスクを形成する工程
と、 前記エッチングマスクをマスクとして、前記第２導電
膜、第２絶縁膜、第１導電膜の一部をエッチングし、前
記コントロールゲート、第２絶縁膜、フローティングゲ
ートを形成する工程と、 前記エッチングマスクをマスクとして、前記フィールド
酸化膜を除去した後、前記導電型半導体基板上に不純物
導入阻止用マスクを形成する工程と、 前記不純物導入阻止用マスクと第２導電膜をマスクとし
て不純物を導入し、前記ソース領域および前記ドレイン
領域を形成する工程とを、 含むことを特徴とする不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251480A JPH06104450A (ja) | 1992-09-21 | 1992-09-21 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251480A JPH06104450A (ja) | 1992-09-21 | 1992-09-21 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104450A true JPH06104450A (ja) | 1994-04-15 |
Family
ID=17223441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4251480A Pending JPH06104450A (ja) | 1992-09-21 | 1992-09-21 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104450A (ja) |
-
1992
- 1992-09-21 JP JP4251480A patent/JPH06104450A/ja active Pending
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