JPH06112501A - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents

不揮発性半導体メモリ装置及びその製造方法

Info

Publication number
JPH06112501A
JPH06112501A JP4335044A JP33504492A JPH06112501A JP H06112501 A JPH06112501 A JP H06112501A JP 4335044 A JP4335044 A JP 4335044A JP 33504492 A JP33504492 A JP 33504492A JP H06112501 A JPH06112501 A JP H06112501A
Authority
JP
Japan
Prior art keywords
gate
conductive layer
memory device
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4335044A
Other languages
English (en)
Other versions
JP2670219B2 (ja
Inventor
Keon-Soo Kim
建秀 金
Hyung-Kyu Lim
亨圭 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH06112501A publication Critical patent/JPH06112501A/ja
Application granted granted Critical
Publication of JP2670219B2 publication Critical patent/JP2670219B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

(57)【要約】 【目的】 不揮発性半導体メモリ及びその製造方法を
提供する。 【構成】 半導体基板と、該半導体基板上に互いに電
気的に絶縁された複数のゲートとを備え、前記複数のゲ
ートは、第１導電層からなるフローティングゲートと、
前記フローティングゲート上に積層された第２導電層か
らなる制御ゲートと、そして前記半導体基板上に形成さ
れた不純物拡散領域を挟みかつ前記フローティングゲー
ト及び制御ゲートの反対側に形成された第１導電層と第
２導電層とからなる選択ゲートとを備え、前記第１導電
層と第２導電層からなる選択ゲートはセルアレイとセル
アレイとの間のフィールド酸化層の上でコンタクトを形
成して互いに連結される。 【効果】 選択トランジスタとストリッジトランジス
タとの間の間隔をフォトリソグラフィ工程限界まで減ら
せるのでＥＥＰＲＯＭの高集積化を実現することができ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリ装
置及びその製造方法に係わり、特に接合コンタクト（Bu
tted contact）構造からなる選択トランジスタを備えた
不揮発性半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】データ処理システムに於て情報を記憶す
るための記憶装置は非常に重要である。半導体メモリ装
置には、電源供給が中断されるとメモリ内容を損失する
揮発性メモリ装置と、引続き記憶する不揮発性メモリ装
置がある。不揮発性メモリ装置は記憶されたデータの内
容を変えられる能力や、これを使用するに於て造作上の
制限等の色々な実際の難点によりその活用が制限されて
きた。
【０００３】しかし、ＭＯＳフローティングゲート構造
を採用した不揮発性メモリ装置は多用されている。この
ような装置は半導体基板と電気的に絶縁された導電性物
質からなるフローティングゲートを用いるが、このゲー
トは半導体基板と容量結合されているのでフローティン
グゲートの荷電状態を感知するＭＯＳトランジスタを形
成することになる。フローティングゲートの電荷が存在
するか否かによりこのＭＯＳトランジスタは伝導状態
（ＯＮ状態）または非伝導状態（ＯＦＦ状態）になりデ
ータ“１”または“０”を記憶することになる。フロー
ティングゲートに電荷を注入させ、除去させるメカニズ
ムとしてはなだれ降伏（Avalanche Breakdown）により
生成される熱電子（Hot Electron）及びトンネル効果等
が用いられる。このような不揮発性半導体メモリ装置の
中でも電気的にデータを消去しプログラムできるＥＥＰ
ＲＯＭ（Electrically Erasable & Programmable Read
OnlyMemory）の需要が増大している。
【０００４】“ISSCC 82, National Semiconductor,pp.
108,1982”と“IEEE Electron Devices,pp.1178,1982”
に開示された従来のＥＥＰＲＯＭのセル構造を図１及び
図２を参照して説明すると次の通りである。ここで、図
１はセルの平面構造を、図２はセルの垂直構造をそれぞ
れ示す。通常的に２個のトランジスタが１つのセル（図
１の破線で限定した部分）をなすＥＥＰＲＯＭセルは、
セルを選択するのに用いられる選択トランジスタ３とフ
ローティングゲートに電子を貯蔵させる役割をするスト
リッジトランジスタ４とから構成されるが、従来のＥＥ
ＰＲＯＭセルに於ては図２に示したように選択トランジ
スタのゲートが第１導電層からなるストリッジトランジ
スタのフローティングゲート上に選択された制御ゲート
をなす第２導電層から形成され、プログラムされたデー
タの消去時にトンネリング（Tunneling）を起こすトン
ネル酸化膜２の下に埋没Ｎ+層５が形成されている。
【０００５】このように形成されたＥＥＰＲＯＭセルの
動作を図３に示したセルの等価回路図を参照して説明す
ると次の通りである。
【０００６】セルのプログラム消去時にはストリッジト
ランジスタ５の制御ゲートＣ／Ｇに１５Ｖ〜２０Ｖの高
い電圧を印加し、選択トランジスタ３の選択ゲートＳ／
Ｇに適切な電圧を印加することにより、ビットラインの
電圧ＯＶが埋没Ｎ+領域に印加されるとフローティング
ゲートと埋没Ｎ+領域間の強い電界による電子のトンネ
リングによりフローティングゲートに電子が埋め込まれ
る。
【０００７】セルのプログラムはストリッジトランジス
タの制御ゲートＣ／ＧにＯＶを、ビットラインと選択ト
ランジスタの選択ゲートＳ／Ｇに１０Ｖ〜２０Ｖの高い
電圧を印加することにより埋没Ｎ+領域に印加される強
い電界によりフローティングゲートの電子がトンネリン
グされ抜き出ることにより行なわれる。
【０００８】このような動作の反復によりプログラムさ
れたまたはプログラムが消去されたセルのリードは、ビ
ットラインに１Ｖ〜３Ｖ、選択ゲートにＶｃｃ、そして
制御ゲートに２Ｖ〜３Ｖを印加した時のフローティング
ゲートの電子の有無に従ってビットラインを通じる電流
を感知増幅器が感知することによりなる。
【０００９】上述したようにＥＥＰＲＯＭセルではセル
のプログラム時にビットラインに高い電圧が印加され、
トンネリングのための領域が必要なので高集積回路に不
利な点がある。特に、図２及び図３に示した従来のＥＥ
ＰＲＯＭセルに於ては、トンネリングを起すためのトン
ネル領域がフローティングゲートの内側に形成されてい
るのでセルの高集積化に対する大きな制限となり、埋没
Ｎ+領域をトンネル領域に合わせて拡張して形成しなけ
ればならないので、これも制限要因となる。また、選択
トランジスタのゲートを第２導電層で形成するので、第
１導電層でストリッジトランジスタのフローティングゲ
ートを形成した後、第２導電層で選択トランジスタのゲ
ートとストリッジトランジスタの制御ゲートを形成する
時、第２導電層の食刻工程等を考慮しなければならない
ので選択トランジスタとストリッジトランジスタとの間
の間隔がフォトリソグラフィ限界以上に大きくなり高集
積化に不利な問題があり、ストリッジトランジスタに於
ける第１導電層からなるフローティングゲートと第２導
電層からなる制御ゲートとのミスアライン（Mis-alig
n）も問題となる。
【００１０】
【発明が解決しようとする課題】本発明の目的は高集積
化可能な不揮発性半導体メモリ装置を提供することにあ
る。
【００１１】本発明の他の目的は前記不揮発性半導体メ
モリ装置を製造するのに適切な製造方法を提供すること
にある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
本発明による不揮発性半導体メモリ装置は、半導体基板
と、該半導体基板上に互いに電気的に絶縁された複数の
ゲートとを備え、前記複数のゲートは、第１導電層から
なるフローティングゲートと、前記フローティングゲー
ト上に積層された第２導電層からなる制御ゲートと、前
記半導体基板上に形成された不純物拡散領域を挟みかつ
前記フローティングゲート及び制御ゲートの反対側に形
成された第１導電層と第２導電層とからなる選択ゲート
を備え、前記第１導電層と前記第２導電層とからなる選
択ゲートはセルアレイとセルアレイとの間のフィールド
酸化層の上でコンタクトを形成して互いに連結されるこ
とを特徴とする。
【００１３】前記他の目的を達成するため本発明による
不揮発性半導体メモリ装置の製造方法は、選択的酸化に
よってＰ型半導体基板上にセル分離用フィールド酸化層
を形成する第１過程と、ゲート酸化膜を形成した後、ス
トリッジトランジスタのトンネル領域に該当する部分の
前記ゲート酸化膜を食刻し、食刻により露出された半導
体基板にイオン注入を行なう第２過程と、前記トンネル
領域上にトンネル酸化膜を形成した後、結果物全面に第
１導電、絶縁層、第２導電層を順次積層する第３過程
と、選択トランジスタゲートとストリッジトランジスタ
ゲートを定義するためセルフアラインマスクを適用して
前記第２導電層、前記絶縁層、前記第１導電層までエッ
チングする第４過程と、選択トランジスタゲートの接合
コンタクトになる部分に該当する前記第２導電層を食刻
する第５過程と、ストリッジトランジスタのドレイン領
域だけに選択的にＮ型不純物をイオン注入する第６過程
と、選択トランジスタゲートとストリッジトランジスタ
ゲートとが形成された半導体基板全面にＮ型不純物を注
入し、前記選択トランジスタゲートとストリッジトラン
ジスタゲートとの側壁にスペーサを形成した後、再びＮ
型不純物を注入してＬＤＤ構造のソース／ドレイン領域
を形成する第７過程と、中間絶縁膜を形成し、金属コン
タクトを定義するためのコンタクトマスクを適用して金
属コンタクトホールを形成すると同時に、選択トランジ
スタゲートの接合コンタクト領域を定義するためのコン
タクトマスクを適用して接合コンタクト領域を形成する
第８過程と、金属を沈積させ金属配線を形成すると同時
に、選択トランジスタゲートの接合コンタクトを形成す
る第９過程を含んでなることを特徴とする。
【００１４】
【作用】本発明はＥＥＰＲＯＭに於て選択トランジスタ
ゲートをセルフアラインエッチング工程と接合コンタク
ト工程とによる第１導電層で形成し、トンネル酸化膜を
形成する前にトンネル領域パターンにセルフアラインさ
れるように埋没Ｎ-相を形成することにより選択トラン
ジスタとストリッジトランジスタと間の間隔をフォトリ
ソグラフィ工程限界まで減らすことができる。
【００１５】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。
【００１６】図４は本発明によるＥＥＰＲＯＭセルの垂
直構造を示したもので、選択トランジスタゲートは、第
１導電層１０と第２導電層２０とが接合コンタクト３０
された積層構造からなる。
【００１７】図５は本発明によるＥＥＰＲＯＭセルアレ
イの一部を示した平面図である。参照符号Ａはアクティ
ブ領域を示し、Ｃ１とＣ２はコンタクトホールを示し、
Ｔはストリッジトランジスタのトンネル領域を示す。ま
た、Ｍは金属配線を示し、Ｓ１とＳ２はそれぞれ選択ト
ランジスタゲートとストリッジトランジスタゲートを示
し、Ｐ１は選択トランジスタゲートとストリッジトラン
ジスタのフローティングゲートを成す第１導電層のうち
エッチングされた部分を、Ｐ２は選択トランジスタゲー
トを成す第２導電層のうちエッチングされた部分をそれ
ぞれ示す。
【００１８】前記図５の左側の破線で限定した部分を拡
大して示したものが図６であり、図６の線Ａ−Ａ′で切
った断面構造を示したものが図７である。
【００１９】図７のＥＥＰＲＯＭセル構造を実現するた
めの製造方法を図８乃至図１１を参照して工程順序に従
って説明すると次の通りである。
【００２０】まず、図８を参照すると、Ｐ型シリコン基
板１上にゲート酸化膜３を２００オングストローム〜５
００オングストロームの厚さで形成した後、ストリッジ
トランジスタのトンネル領域を形成するためにフォトリ
ソグラフィ工程によりフォトレジストパターン４を形成
し、これをマスクとしてトンネル領域部分の前記ゲート
酸化膜３を湿式食刻により除去した後、Ｎ-領域を形成
するためＮ型不純物、例えばＡｓを１．０×１０14ions
/cm2イオン注入する。
【００２１】次いで、図９を参照すると、前記フォトレ
ジストを除去した後、トンネル領域上にトンネル酸化膜
５を形成した後、第１導電層１１、例えば多結晶シリコ
ン層を約２，０００オングストロームの厚さで沈積し、
ＰｏＣｌ3を沈積して５０Ω程度に抵抗を低める。次い
で前記第１多結晶シリコン層上に絶縁層として、Ｓｉ3
Ｎ4を薄く沈積した後、このＳｉ3Ｎ4を酸化させること
によりＯＮＯ膜１３を形成する。そして多結晶シリコン
層１５を２，０００オングストロームの厚さで前記ＯＮ
Ｏ膜１３上に沈積し、ＰｏＣｌ3を沈積して５０Ω程度
に抵抗を低めた後、ＷＳｉ2１７を１，５００オングス
トロームの厚さで前記多結晶シリコン層１５上に沈積す
ることにより第２導電層であるポリサイド層３２を形成
する。次いで選択トランジスタゲートとストリッジトラ
ンジスタゲートを形成するためのフォトレジストパター
ン１８をフォトリソグラフィ工程によりパターニングす
る。このとき、後続工程でストリッジトランジスタのフ
ローティングゲートは前記ポリサイド層からなる制御ゲ
ートを形成するとき自動的にセルフアライン（Self-ali
ne）形成されることによりフローティングゲートと制御
ゲートとをそれぞれ別に形成するときに必要な食刻時の
マージン等を考慮する必要がないので、選択トランジス
タとストリッジトランジスタとの間の間隔をフォトリソ
グラフィ工程限界まで減らすことができる。ここで参照
符号９は前記図８の工程でトンネル領域パターンにより
セルフアライン形成された埋没Ｎ-層を示す。
【００２２】図１０を参照すると、前記図９のフォトレ
ジストパターン１８をマスクとして利用しポリサイド層
３２、ＯＮＯ膜１３、第１多結晶シリコン層１１を連続
的に食刻して選択トランジスタのゲートとストリッジト
ランジスタのゲートとを形成する。その後、ストリッジ
トランジスタのドレイン領域に深い接合（Deep Junctio
n）を形成するためフォトレジスト２０を全面に塗布
し、塗布されたフォトレジストをセルのＮ+領域パター
ンでパターニングした後、Ａｓを６×１０15ions/cm2イ
オン注入する。
【００２３】次いで、図１１を参照すると、前記深い接
合を形成するためのイオン注入後に深い接合１９が行わ
れるように９７５℃で４０分間熱処理を行った後、ＬＤ
Ｄ（Lightly Doped Drain）構造のソース／ドレイン領
域を形成するためＮ型不純物、例えばＰを２×１０13io
ns/cm2イオン注入してＮ-領域９′を形成した後、選択
トランジスタゲート及びストリッジトランジスタゲート
の側面に酸化膜スペーサ２１を形成してＡｓを６×１０
15ions/cm2イオン注入してＮ+領域２２を形成する。次
いで、前記結果物全面に中間絶縁膜２３を形成し、ビッ
トラインコンタクトを定義するためにコンタクトマスク
を適用してコンタクトホールを形成した後、結果物全面
に金属を沈積させビットライン２５を形成する。ここ
で、選択トランジスタのゲートは第１多結晶シリコン
層、ＯＮＯ膜、ポリサイド層が積層された構造となって
いるが、前記コンタクトホール形成工程時にＯＮＯ膜に
より絶縁されている第１多結晶シリコン層とポリサイド
層の接合コンタクトを形成する。
【００２４】図１２乃至図１６を参照して前記接合コン
タクト工程を説明する。
【００２５】図１２は、図５の右側の接合コンタクトが
形成される部分である破線で限定した部分を拡大して示
し、図１３は図１２の線Ｂ−Ｂ′で切ったときの断面構
造を示したものである。
【００２６】図１３の構造を実現するための製造方法を
図１４乃至図１６に工程順序に従って示したが、まず図
１４を参照すると、半導体基板１上のフィールド酸化膜
２上に第１多結晶シリコン層１１、ＯＮＯ膜１３、第２
多結晶シリコン層１５、ＷＳｉ2１７を順次積層した
後、選択トランジスタゲートとストリッジトランジスタ
ゲートを形成するためのフォトレジストパターン１８を
パターニングした後、このフォトレジストパターン１８
をマスクとして利用しＷＳｉ2１７、第２多結晶シリコ
ン層１５、ＯＮＯ膜１３、第１多結晶シリコン層１１を
連続的に食刻する（図９の工程と同時に進行される）。
【００２７】次いで、図１５を参照すると、前記図１０
の工程を進行した後、接合コンタクトになる部分だけを
露出させ、セルの残り部分は全てフォトレジスト２０を
塗布した後、接合コンタクト部分の露出されたポリサイ
ド３２だけを食刻する。
【００２８】次いで図１６を参照すると、前記フォトレ
ジストを除去した後、中間絶縁膜２３を形成し、前記図
１１のコンタクトホール形成工程を利用して接合コンタ
クト領域上の前記中間絶縁膜２３及びＯＮＯ膜１３を食
刻してポリサイド層と第１多結晶シリコン層の所定部分
Ａ、Ｂを露出させた後、導電物質２５を沈積して接合コ
ンタクトを完成する。
【００２９】
【発明の効果】以上、上述したように本発明によると、
セルフアラインエッチング工程と接合コンタクト工程に
よる第１導電層で選択トランジスタゲートを形成する一
方、トンネル酸化膜を形成する前にトンネル領域パター
ンにセルフアラインになるように埋没Ｎ-層を形成する
ことにより選択トランジスタとストリッジトランジスタ
との間の間隔をフォトリソグラフィ工程限界まで減らす
ことができるのでＥＥＰＲＯＭの高集積化を実現するこ
とができる。
【図面の簡単な説明】
【図１】従来のＥＥＰＲＯＭセルの平面図。
【図２】図１の従来のＥＥＰＲＯＭセルの線II−IIに沿
った垂直断面図。
【図３】図１の従来のＥＥＰＲＯＭセルの等価回路図。
【図４】本発明によるＥＥＰＲＯＭセルの垂直構造図。
【図５】本発明によるＥＥＰＲＯＭセルアレイの一部を
示した平面図。
【図６】図５の１個のセル部分を拡大して示した平面
図。
【図７】図６のセルの断面図。
【図８】本発明によるＥＥＰＲＯＭセルを製造するため
の工程順序を示した断面図。
【図９】本発明によるＥＥＰＲＯＭセルを製造するため
の工程順序を示した断面図。
【図１０】本発明によるＥＥＰＲＯＭセルを製造するた
めの工程順序を示した断面図。
【図１１】本発明によるＥＥＰＲＯＭセルを製造するた
めの工程順序を示した断面図。
【図１２】図５の接合コンタクト領域を拡大して示した
平面図。
【図１３】図１２の接合コンタクト領域の断面図。
【図１４】本発明によるＥＥＰＲＯＭセルの接合コンタ
クトを形成するための工程順序を示した断面図。
【図１５】本発明によるＥＥＰＲＯＭセルの接合コンタ
クトを形成するための工程順序を示した断面図。
【図１６】本発明によるＥＥＰＲＯＭセルの接合コンタ
クトを形成するための工程順序を示した断面図。
【符号の説明】
１ Ｐ型シリコン基板 ２ トンネル酸化膜 ３ ゲート酸化膜 ４ ストリッジトランジスタ ５ トンネル酸化膜 ９ 埋没Ｎ-層 ９′ Ｎ-領域 １０ 第１導電層 １１ 第１多結晶シリコン層 １３ ＯＮＯ膜 １５ 多結晶シリコン １７ ＷＳｉ2 １８ フォトレジストパターン １９ 深い接合 ２０ 第２導電層 ２１ 酸化膜スペーサ ２２ Ｎ+領域 ２３ 中間絶縁膜 ２５ ビットライン ３０ 接合コンタクト ３２ ポリサイド層

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、該半導体基板上に互い
    に電気的に絶縁された複数のゲートとを備え、 前記複数のゲートが、 第１導電層からなるフローティングゲートと、 前記フローティングゲート上に積層された第２導電層か
    らなる制御ゲートと、 前記半導体基板上に形成された不純物拡散領域を挟み、
    かつ前記フローティングゲート及び前記制御ゲートの反
    対側に形成された第１導電層と第２導電層とからなる選
    択ゲートとを備え、 前記第１導電層と前記第２導電層とからなる前記選択ゲ
    ートはセルアレイとセルアレイとの間のフィールド酸化
    層の上でコンタクトを形成して互いに連結されることを
    特徴とする不揮発性半導体メモリ装置。
  2. 【請求項２】 前記第１導電層が多結晶シリコンで形
    成されることを特徴とする請求項１に記載の不揮発性半
    導体メモリ装置。
  3. 【請求項３】 前記第２導電層がポリサイド層で形成
    されることを特徴とする請求項１に記載の不揮発性半導
    体メモリ装置。
  4. 【請求項４】 前記フローティングゲートが前記制御
    ゲートパターンによりセルフアライン形成されることを
    特徴とする請求項１に記載の不揮発性半導体メモリ装
    置。
  5. 【請求項５】 前記不純物拡散領域がＮ+型の深い接
    合領域であるストリッジトランジスタのドレイン領域で
    あることを特徴とする請求項１に記載の不揮発性半導体
    メモリ装置。
  6. 【請求項６】 選択的酸化によって半導体基板上にセ
    ル分離用フィールド酸化層を形成する第１過程と、 ゲート酸化膜を形成した後、ストリッジトランジスタの
    トンネル領域に該当する部分の前記ゲート酸化膜を食刻
    し、食刻により露出された半導体基板にイオン注入を行
    なう第２過程と、 前記トンネル領域上にトンネル酸化膜を形成した後、結
    果物全面に第１導電層、絶縁層、第２導電層を順次積層
    する第３過程と、 選択トランジスタゲートとストリッジトランジスタゲー
    トを定義するためセルフアラインマスクを適用して前記
    第２導電層、前記絶縁層、前記第１導電層までエッチン
    グする第４過程と、 選択トランジスタゲートの接合コンタクトになる部分に
    該当する前記第２導電層を食刻する第５過程と、 ストリッジトランジスタのドレイン領域だけに選択的に
    Ｎ型不純物をイオン注入する第６過程と、 選択トランジスタゲートとストリッジトランジスタゲー
    トとが形成された半導体基板全面にＮ型不純物を注入
    し、前記選択トランジスタゲートとストリッジトランジ
    スタゲートとの側壁にスペーサを形成した後、再びＮ型
    不純物を注入してＬＤＤ構造のソース／ドレイン領域を
    形成する第７過程と、 中間絶縁膜を形成し、金属コンタクトを定義するため、
    金属コンタクトマスクを適用して金属コンタクトホール
    を形成すると同時に、前記選択トランジスタゲートの接
    合コンタクト領域を定義するためのコンタクトマスクを
    適用して前記接合コンタクト領域を形成する第８過程
    と、 金属を沈積させ金属配線を形成すると同時に、前記選択
    トランジスタゲートの接合コンタクトを形成する第９過
    程とを含んでなることを特徴とする不揮発性半導体メモ
    リ装置の製造方法。
  7. 【請求項７】 前記ゲート酸化膜は２００オングスト
    ローム〜５００オングストロームの厚さで形成されるこ
    とを特徴とする請求項６に記載の不揮発性半導体メモリ
    装置の製造方法。
  8. 【請求項８】 前記半導体基板上にイオン注入する過
    程で、Ｎ型不純物を１×１０13〜５×１０15ｉｏｎｓ／
    cm2注入してトンネル領域の下にＮ-領域を形成すること
    を特徴とする請求項６に記載の不揮発性半導体メモリ装
    置の製造方法。
  9. 【請求項９】 前記絶縁層が、前記第１導電層を沈積
    した後にこれを酸化させ、この酸化された第１導電層上
    にＳｉ3Ｎ4膜を沈積した後、これを酸化させて形成した
    ＯＮＯ膜であることを特徴とする請求項６に記載の不揮
    発性半導体メモリ装置の製造方法。
  10. 【請求項１０】 前記第２導電層が多結晶シリコンと
    ＷＳｉ2を積層して形成されたポリサイド層であること
    を特徴とする請求項６に記載の半導体メモリ装置の製造
    方法。
  11. 【請求項１１】 前記選択トランジスタゲートと前記
    ストリッジトランジスタゲートを定義するための前記過
    程に於けるマスクパターン間の間隔はフォトリソグラフ
    ィー工程限界まで形成できることを特徴とする請求項６
    に記載の半導体メモリ装置の製造方法。
  12. 【請求項１２】 前記ストリッジトランジスタゲート
    領域に選択的にＮ型不純物をイオン注入する工程後、熱
    処理工程を行ない深い接合を形成する工程を更に含むこ
    とを特徴とする請求項６に記載の半導体メモリ装置の製
    造方法。
JP4335044A 1991-11-19 1992-11-19 不揮発性半導体メモリ装置の製造方法 Expired - Lifetime JP2670219B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019910020632A KR940009644B1 (ko) 1991-11-19 1991-11-19 불휘발성 반도체메모리장치 및 그 제조방법
KR1991/20632 1991-11-19

Publications (2)

Publication Number Publication Date
JPH06112501A true JPH06112501A (ja) 1994-04-22
JP2670219B2 JP2670219B2 (ja) 1997-10-29

Family

ID=19323106

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4335044A Expired - Lifetime JP2670219B2 (ja) 1991-11-19 1992-11-19 不揮発性半導体メモリ装置の製造方法

Country Status (3)

Country Link
US (1) US5326999A (ja)
JP (1) JP2670219B2 (ja)
KR (1) KR940009644B1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291853B1 (en) 1998-08-19 2001-09-18 Nec Corporation Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor
KR100479399B1 (ko) * 2002-01-08 2005-03-30 미쓰비시덴키 가부시키가이샤 불휘발성 반도체 기억 장치
JP2007300136A (ja) * 2007-07-17 2007-11-15 Toshiba Corp 不揮発性半導体メモリ
US7893477B2 (en) 1998-03-30 2011-02-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US8350309B2 (en) 1998-03-30 2013-01-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3548984B2 (ja) * 1991-11-14 2004-08-04 富士通株式会社 半導体装置の製造方法
EP0591599B1 (en) * 1992-09-30 2001-12-19 STMicroelectronics S.r.l. Method of fabricating integrated devices, and integrated device produced thereby
JPH0745730A (ja) * 1993-02-19 1995-02-14 Sgs Thomson Microelettronica Spa ２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法
US5604141A (en) * 1994-03-15 1997-02-18 National Semiconductor Corporation Method for forming virtual-ground flash EPROM array with reduced cell pitch in the X direction
US5793081A (en) * 1994-03-25 1998-08-11 Nippon Steel Corporation Nonvolatile semiconductor storage device and method of manufacturing
US5650960A (en) * 1994-05-18 1997-07-22 United Microelectronics Corporation Polysilicon programming memory cell
WO1996013863A2 (en) * 1994-10-28 1996-05-09 Philips Electronics N.V. Field effect device
DE69528816T2 (de) * 1995-02-28 2003-10-23 St Microelectronics Srl EEPROM-Speicherzellenmatrix mit doppelter Polysiliziumebene und Herstellungsverfahren
US5894146A (en) * 1995-02-28 1999-04-13 Sgs-Thomson Microelectronics, S.R.L. EEPROM memory cells matrix with double polysilicon level and relating manufacturing process
EP0730310B1 (en) * 1995-03-03 2001-10-17 STMicroelectronics S.r.l. Electrically programmable and erasable non-volatile memory cell and memory devices of FLASH and EEPROM type
KR0144909B1 (ko) * 1995-03-21 1998-07-01 김광호 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법
US5648669A (en) * 1995-05-26 1997-07-15 Cypress Semiconductor High speed flash memory cell structure and method
US5844271A (en) * 1995-08-21 1998-12-01 Cypress Semiconductor Corp. Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate
US6162682A (en) * 1995-09-29 2000-12-19 Cypress Semiconductor Corporation Structure and process for a gouge-free stacked non-volatile memory cell with select gate
EP0779646A1 (en) * 1995-12-14 1997-06-18 STMicroelectronics S.r.l. Method of fabricating EEPROM memory devices, and EEPROM memory devices so formed
KR0179791B1 (ko) * 1995-12-27 1999-03-20 문정환 플래쉬 메모리 소자 및 그 제조방법
US5741737A (en) * 1996-06-27 1998-04-21 Cypress Semiconductor Corporation MOS transistor with ramped gate oxide thickness and method for making same
US5930631A (en) * 1996-07-19 1999-07-27 Mosel Vitelic Inc. Method of making double-poly MONOS flash EEPROM cell
US5703388A (en) * 1996-07-19 1997-12-30 Mosel Vitelic Inc. Double-poly monos flash EEPROM cell
US5761120A (en) * 1996-08-27 1998-06-02 Peng; Jack Zezhong Floating gate FPGA cell with select device on drain
US5897354A (en) * 1996-12-17 1999-04-27 Cypress Semiconductor Corporation Method of forming a non-volatile memory device with ramped tunnel dielectric layer
US6127224A (en) 1997-12-31 2000-10-03 Stmicroelectronics, S.R.L. Process for forming a non-volatile memory cell with silicided contacts
EP0930655A1 (en) * 1997-12-31 1999-07-21 STMicroelectronics S.r.l. "Non-volatile memory cell and corresponding manufacturing process".
TW469650B (en) * 1998-03-20 2001-12-21 Seiko Epson Corp Nonvolatile semiconductor memory device and its manufacturing method
US6114724A (en) * 1998-03-31 2000-09-05 Cypress Semiconductor Corporation Nonvolatile semiconductor memory cell with select gate
US6057193A (en) * 1998-04-16 2000-05-02 Advanced Micro Devices, Inc. Elimination of poly cap for easy poly1 contact for NAND product
EP0969507B1 (en) 1998-06-30 2006-11-15 STMicroelectronics S.r.l. EEPROM memory cell manufacturing method
US6184552B1 (en) 1998-07-17 2001-02-06 National Semiconductor Corporation Non-volatile memory cell with non-trenched substrate
EP0996162A1 (en) 1998-10-21 2000-04-26 STMicroelectronics S.r.l. Low resistance contact structure for a select transistor of EEPROM memory cells
JP3669221B2 (ja) 1998-12-11 2005-07-06 セイコーエプソン株式会社 半導体装置の製造方法
JP3662137B2 (ja) * 1999-03-12 2005-06-22 株式会社東芝 不揮発性半導体記憶装置の製造方法
US6525962B1 (en) * 2000-04-05 2003-02-25 Cypress Semiconductor Corporation High current and/or high speed electrically erasable memory cell for programmable logic devices
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
US8421143B2 (en) 2000-09-26 2013-04-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having element isolating region of trench type
ITTO20021119A1 (it) * 2002-12-24 2004-06-25 St Microelectronics Srl Dispositivo mos e procedimento di fabbricazione di
ITTO20021118A1 (it) 2002-12-24 2004-06-25 St Microelectronics Srl Dispositivo mos e procedimento di fabbricazione di
US20040232476A1 (en) * 2003-05-20 2004-11-25 Kang Sung-Taeg EEPROM cell structures having non-uniform channel-dielectric thickness and methods of making the same
US7256449B2 (en) * 2003-05-20 2007-08-14 Samsung Electronics, Co., Ltd. EEPROM device for increasing a coupling ratio and fabrication method thereof
KR100604850B1 (ko) * 2003-05-20 2006-07-31 삼성전자주식회사 균일하지 않은 채널 유전막 두께를 갖는 이이피롬 셀 구조및 그 제조방법
JP4445299B2 (ja) * 2004-03-18 2010-04-07 富士通株式会社 不揮発性メモリ評価方法
KR100725375B1 (ko) * 2006-05-11 2007-06-07 삼성전자주식회사 비휘발성 메모리 집적 회로 장치 및 그 제조 방법
KR100843141B1 (ko) * 2006-05-19 2008-07-02 삼성전자주식회사 비휘발성 메모리 집적 회로 장치 및 그 제조 방법
JP5118341B2 (ja) * 2006-12-22 2013-01-16 株式会社東芝 半導体記憶装置及びその製造方法
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6325978A (ja) * 1986-07-18 1988-02-03 Hitachi Ltd 半導体集積回路装置
JPS63306670A (ja) * 1987-06-08 1988-12-14 Toshiba Corp 半導体記憶装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088314B2 (ja) * 1989-10-11 1996-01-29 株式会社東芝 不揮発性半導体記憶装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6325978A (ja) * 1986-07-18 1988-02-03 Hitachi Ltd 半導体集積回路装置
JPS63306670A (ja) * 1987-06-08 1988-12-14 Toshiba Corp 半導体記憶装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7893477B2 (en) 1998-03-30 2011-02-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US8084802B2 (en) 1998-03-30 2011-12-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US8350309B2 (en) 1998-03-30 2013-01-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US6291853B1 (en) 1998-08-19 2001-09-18 Nec Corporation Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor
US6579762B2 (en) 1998-08-19 2003-06-17 Nec Electronics Corporation Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor
KR100479399B1 (ko) * 2002-01-08 2005-03-30 미쓰비시덴키 가부시키가이샤 불휘발성 반도체 기억 장치
JP2007300136A (ja) * 2007-07-17 2007-11-15 Toshiba Corp 不揮発性半導体メモリ

Also Published As

Publication number Publication date
KR930011232A (ko) 1993-06-24
KR940009644B1 (ko) 1994-10-15
JP2670219B2 (ja) 1997-10-29
US5326999A (en) 1994-07-05

Similar Documents

Publication Publication Date Title
JP2670219B2 (ja) 不揮発性半導体メモリ装置の製造方法
KR100231964B1 (ko) 다결정 실리콘 스페이서 터널 영역을 사용하여 비휘발성 메모리 셀을 형성하는 방법
US5751039A (en) Programmable non-volatile memory cell and method of forming a non-volatile memory cell
US6060360A (en) Method of manufacture of P-channel EEprom and flash EEprom devices
US6312991B1 (en) Elimination of poly cap easy poly 1 contact for NAND product
KR0138312B1 (ko) 비휘발성 반도체 메모리장치의 제조방법
JPH0685283A (ja) 多結晶シリコントンネルスペーサを備えた高密度ｅｅｐｒｏｍセル及び製造方法
KR0155859B1 (ko) 플래쉬 메모리장치 및 그 제조방법
JPH11330280A (ja) チャネル消去／書込によるフラッシュメモリ―セル構造の製造方法およびその操作方法
JP2000269361A (ja) 不揮発性半導体記憶装置およびその製造方法
JP3694329B2 (ja) 高速アクセスａｍｇ・ｅｐｒｏｍの製造方法
KR20000011256A (ko) 불휘발성메모리장치및그제조방법
US7745872B2 (en) Asymmetric operation method of non-volatile memory structure
US6274432B1 (en) Method of making contactless nonvolatile semiconductor memory device having buried bit lines surrounded by grooved insulators
US5863822A (en) Method of making non-volatile semiconductor memory devices having large capacitance between floating and control gates
KR100585097B1 (ko) 이이피롬 소자 및 그 제조방법
US5576232A (en) Fabrication process for flash memory in which channel lengths are controlled
US7145802B2 (en) Programming and manufacturing method for split gate memory cell
KR930008081B1 (ko) 싱글 폴리 이이피롬 셀 및 그 제조방법
KR100285755B1 (ko) 불휘발성반도체메모리장치
JP2001119002A (ja) 半導体記憶装置の製造方法及び半導体記憶装置
KR100189965B1 (ko) 비휘발성 반도체 메모리 장치 및 그 제조방법
KR0176167B1 (ko) 불휘발성 메모리장치의 제조방법
KR100342822B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR20010037863A (ko) 플래시 메모리 소자의 제조방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070704

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080704

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080704

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090704

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100704

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110704

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120704

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130704

Year of fee payment: 16

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130704

Year of fee payment: 16