KR100342822B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, HV 트랜지스터 및 LV 트랜지스터의 게이트를 텅스텐 실리사이드층을 이용하여 형성함에 따라 탑 폴리실리콘층의 형성이 필요하고, 다수회의 마스크 및 식각 공정에 의해 공정 과정이 복잡해 지는 문제점을 해결하기 위하여, HV 트랜지스터 및 LV 트랜지스터의 게이틀 텅스텐 실리사이드층을 사용하지 않고 폴리실리콘을 사용하여 형성하므로써 탑 폴리실리콘층 형성 공정을 생략하고, 마스크 및 식각 공정을 줄이므로써 전체적인 공정 과정을 단순화할 수 있는 플래쉬 메모리 소자의 제조 방법이 개시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조 공정을 단순화하기 위한 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자는 핫 캐리어 인젝션(Hot Carrier Injection)과 F-N 터널링 현상을 이용하여 플로팅 게이트에 전하를 저장하거나 소거하므로써 전기적으로데이터를 기록하고 소거하는 소자이며, 셀 구조에 따라 스택 게이트 셀과 스플릿트 게이트 셀로 나뉘어 진다. 스택 게이트 셀은 플로팅 게이트와 콘트롤 게이트로 형성되며, 플로팅 게이트는 셀에 데이터를 저장하는 역할을 하고 콘트롤 게이트는 유전체막을 통하여 플로팅 게이트의 전위를 조절하므로써 셀의 독출, 기록 및 소거 동작을 결정해 주는 역할을 한다. 그러면, 종래 플래쉬 메모리 소자 제조 방법을 도 1 내지 도 3을 참조하여 설명하기로 한다.
도 1a 내지 1h는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이고, 도 2a 내지 2f는 종래 플래쉬 메모리 소자의 고전원전압 트랜지스터 제조 방법을, 도 3a 내지 3f는 종래 플래쉬 메모리 소자의 저전원전압 트래지스터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a, 2a 및 3a를 참조하여, 반도체 기판(101)에 P-웰 및 N-웰을 형성하고 액티브 영역과 필드 영역을 분리하는 소자분리 공정을 실시한 후 셀 지역, 고전원전압(HV) 트랜지스터 지역 및 저전원전압(LV) 트랜지스터 지역의 반도체 기판(101) 상에 HV 산화막(102)을 형성한다.
도 1b, 2b 및 3b를 참조하여, 마스크 공정으로 셀 지역에 대하여 셀의 문턱전압을 조정하기 위한 이온 주입 공정을 실시하고, 셀 지역의 HV 산화막을 선택적으로 제거한 후, 터널 산화막(103)을 형성한다. 이에 따라 셀 지역의 반도체 기판(101) 상에는 터널 산화막(103)이 형성되고, HV 트랜지스터 지역 및 LV 트랜지스터 지역에는 초기 HV 산화막(102)에 더하여 산화막이 추가로 성장된 산화막(104)을 갖게 된다. 이후, 셀 지역, HV 트랜지스터 영역 및 LV 트랜지스터 영역을 포함하는 전체구조 상에 제 1 폴리실리콘층(105)을 형성한다.
도 1c, 2c 및 3c를 참조하여, LV 트랜지스터 지역의 제 1 폴리실리콘층(도 3c의 105)을 제거한 후, 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 유전체막(106)을 형성한다. 도 1c에 도시되지는 않았지만, 제 1 폴리실리콘층(105) 식각시 셀 지역에서 셀과 셀 사이의 제 1 폴리실리콘층(105)을 분리시키는 식각 공정도 함께 진행된다.
도 1d, 2d 및 3d를 참조하여, 마스크 공정을 이용하여 LV 트랜지스터 지역의 유전체막(도 3d의 106)을 식각한 후 LV 산화막(107)을 형성한다. 이때, 셀 지역 및 HV 트랜지스터 지역은 유전체막(106)으로 덮여 있기 때문에 산화작용이 거의 일어나지 않는다. 이후, 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 제 2 폴리실리콘층(108)을 형성한다.
도 1e, 2 및 3e를 참조하여, 마스크 공정을 이용하여 HV 트랜지스터 지역의 제 2 폴리실리콘층(도 2e의 108)을 제거하고 유전체막(도 2e의 106)을 제거한 후, 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 탑 폴리실리콘층(109), 텅스텐 실리사이드층(110) 및 반사 방지막(111)을 순차적으로 형성한다. 결과적으로, 도 1e에 도시된 것과 같이, 셀 지역에는 우전체막(106) 상에 제 2 폴리실리콘층(108), 탑 폴리실리콘층(109), 텅스텐 실리사이드층(110) 및 반사 방지막(111)이 적층되고, 도 2e에 도시된 바와 같이, HV 트랜지스터 지역에는HV 산화막(104) 상에 제 1 폴리실리콘층(105), 탑 폴리실리콘층(109), 텅스텐 실리사이드층(110) 및 반사 방지막(111)이 적층되며, 도 3e에 도시된 바와 같이, LV 트랜지스터 지역에는 LV 산화막(107) 상에 제 2 폴리실리콘층(108), 탑 폴리실리콘층(109), 텅스텐 실리사이드층(110) 및 반사 방지막(111)이 적층되게 된다.
여기에서, 탑 폴리실리콘층(109)을 형성하는 이유는 다음과 같다. 도 3c에서, LV 트랜지스터 지역의 제 1 폴리실리콘층(105) 식각 및 도 2e에서, HV 트랜지스터 지역의 제 2 폴리실리콘층(108) 식각시 셀 지역과 LV 트랜지스터 지역의 경계지역은 항상 식각이 진행되기 때문에 필드 산화막이 노출된 상태가 된다. 따라서, 탑 폴리실리콘층(109)을 형성하지 않으면, 텅스텐 실리사이드층(110) 형성시 필드 산화막이 노출된 부분에는 접촉 불량이 발생하게 된다. 그러므로 텅스텐 실리사이드층(110)의 접촉 불량을 방지하기 위해서 탑 폴리실리콘층(109)을 형성하는 것이다.
도 1f, 2f 및 3f를 참조하여, 셀, HV 트랜지스터 및 LV 트랜지스터를 형성하기 위한 게이트 마스크 공정을 실시하고 게이트 식각을 진행한다. 게이트 식각 공정에서는 반사 방지막(111), 텅스텐 실리사이드층(110), 탑 폴리실리콘층(109) 및 제 2 폴리실리콘층(108)(HV 트랜지스터 지역에서는 제 1 폴리실리콘층; 105)을 순차적으로 식각한다. 이에 의해, 도 2f의 HV 트랜지스터 지역과 도 3f의 LV 트랜지스터 지역에는 게이트 패턴 형성이 완료된 상태가 되며, 도 1f의 셀 지역에서는 유전체막(106) 윗부분의 패턴은 형성된 상태이나 제 1 폴리실리콘층(105)은 아직 식각되지 않은 상태가 된다.
도 1g를 참조하여, 마스크 공정을 이용하여 셀 지역만 노출된 상태에서 자기정렬 식각(SAE) 공정을 실시하면, 셀 지역의 제 1 폴리실리콘층(105)의 식각이 계속해서 진행되며, 이때 반사 방지막(111)이 마스크 역할을 하므로써 제 2 폴리실리콘층(108)과 같은 크기로 제 1 폴리실리콘층(105)의 패턴도 형성한다. 반사 방지막(111)은 대부분 제거되고 일부분만 남게 도니다.
도 1h를 참조하여, 소오스(S) 및 드레인(D)을 형성하기 위한 이온 주입 공정을 실시한다.
이와 같이 형성된 플래쉬 메모리 셀의 동작은 다음과 같다.
프로그램 동작시에는 드레인(D)에 5V, 콘트롤 게이트(108, 109, 110, 111의 패턴)에는 10V를 인가하면, 소오스(S)로부터 드레인(D) 방향으로 이동하던 전자가 드레인(D)과 P-웰의 경계에서 핫 일렉트론을 발생시키고, 핫 일렉트론은 콘트롤 게이트의 바이어스에 의해 플로팅 게이트로 유입되므로써 플로팅 게이트가 형성하는 트랜지스터의 문턱전압을 상승시켜 셀을 프로그램 상태(off 상태)로 만들게 된다.
소거 동작시에는 소오스(S)에 5V, 콘트롤 게이트에 -10V를 인가하고 드레인(D)은 플로팅 시킨 상태에서, 플로팅 게이트와 소오스(S) 사이에 걸리는 전위차에 의하여 터널 산화막(103)을 통하여 F-N 터널링이 발생하여 플로팅 게이트의 전자들이 소오스(S) 쪽으로 유출되게 되므로써, 플로팅 게이트가 형성하는 트랜지스터의 문턱전압을 감소시켜 셀을 소거 상태(on 상태)로 만들게 된다. 또 다른 소거 방법으로, 소오스(S) 및 드레인(D)을 플로팅 시키고, 콘트롤 게이트에 -8V, P-웰에 8V를 인가하여 플로팅 게이트의 전자들이 P-웰로 유출되도록 하는 채널 소거 방법이 있다.
독출 동작시에는 콘트롤 게이트에 5V, 드레인에 1V를 인가하고 셀에 흐르는 전류량을 센싱하여 셀의 온/오프를 판독하므로서 데이터를 인식한다.
이상에서 설명한 동작을 위해서는 +10V, -10V 등의 높은 바이어스를 인가해야 하는 특성 때문에, 플래쉬 메모리 소자 제조 공정에서는 외부 전압(Vcc)에 의해 동작하는 트랜지스터 외에 10V 이상의 높은 전압에 의해 동작하는 트랜지스터를 형성하는 부분이 필요하게 된다. 일반적으로, Vcc 동작 트랜지스터를 LV 트랜지스터, 고전압 동작 트랜지스터를 HV 트랜지스터라고 한다. HV 트랜지스터는 LV 트랜지스터에 비해 더 두꺼운 게이트 산화막(도 2의 404)이 필요하고, 소오스 및 드레인을 DDD 구조로 형성하므로써 더 높은 접합 브레이크다운 전압을 갖도록 제조한다.
이와 같은 종래의 플래쉬 메모리 소자는 셀 및 트랜지스터 제조 공정이 매우 복잡한 단점이 있다. 예를 들어, LV 트랜지스터 지역에서는 제 1 폴리실리콘층이 증착되었다가 제거되고, HV 트랜지스터 지역에서는 제 2 폴리실리콘층이 증착되었다 제거되면서 공정 단계가 증가하게 된다. 또한, 여러회의 마스크 공정 및 식각 공정이 필요하여 소자의 제조 공정 단계가 복잡해지게 된다. 그리고 터널 산화막과 LV 트랜지스터의 게이트 산화막의 두께가 동일한 플래쉬 정 과정은 메모리 소자 제조시에도 마찬가지로 공정 과정이 복잡한 문제점이 있다.
따라서, 본 발명은 플래쉬 메모리 소자의 제조 공정을 단축시키고 주변회로 지역과의 단차를 줄여 후속 공정을 용이하게 진행할 수 있고, 소자의 제조 원가를 절감시킬 수 있는 플래쉬 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 하부구조가 형성된 반도체 기판의 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 HV 산화막을 형성하는 단계; 상기 셀 지역의 HV 산화막을 제거하고 터널 산화막을 형성한 다음 전체구조 상에 제 1 폴리실리콘층을 형성하는 단계; 상기 LV 트랜지스터 지역의 제 1 폴리실리콘층을 제거한 후 전체구조 상에 유전체막을 형성하고, 상기 LV 트랜지스터 지역의 유전체막을 식각한 다음 상기 LV 트랜지스터 지역에 LV 산화막을 형성하는 단계; 전체구조 상에 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성하는 단계; 상기 셀 지역 및 LV 트랜지스터 지역의 상기 반사 방지막, 텅스텐 실리사이드층 및 제 1 폴리실리콘층을 패터닝함과 동시에, HV 트랜지스터 지역의 상기 반사 방지막, 텅스텐 실리사이드층 및 제 1 폴리실리콘층을 제거하고, 이로 인하여 LV 트랜지스터가 완성되는 단계; HV 게이트 패턴을 이용하여 상기 셀 지역 및 HV 트랜지스터 지역의 노출된 상기 유전체막 및 제 1 폴리실리콘층을 식각하므로써, 셀 및 HV 트랜지스터가 완성되는 단계; 및 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 하부구조가 형성된 반도체 기판의 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 HV 산화막을 형성하는 단계; 상기 셀 지역 및 LV 트랜지스터 지역의 HV 산화막을 제거하고 터널 산화막을 이 형성한 다음, 전체구조 상에 제 1 폴리실리콘층을 형성하는 단계; 상기 제 1 폴리실리콘층이 형성된 전체구조 상에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적을 형성하는 단계; 상기 셀 지역의 반사 방지막, 텅스텐 실리사이드층 및 제 2 폴리실리콘층을 순차적으로 식각하여 콘트롤 게이트를 형성하는 동시에, 상기 HV 트랜지스터 지역 및 LV 트랜지스터 지역의 반사 방지막, 텅스텐 실리사이드층 및 제 2 폴리실리콘층이 제거되는 단계; 게이트 패턴을 이용하여 상기 HV 트랜지스터 지역 및 LV 트랜지스터 지역의 노출된 유전체막 및 제 1 폴리실리콘층을 식각하므로써 HV 트랜지스터 및 LV 트랜지스터가 완성??, 동시에 상기 셀 지역의 노출된 유전체막 및 제 1 폴리실리콘층이 제거되어 플로팅 게이트가 형성되는 단계; 및 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1h는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2a 내지 2f는 종래 플래쉬 메모리 소자의 고전원전압 트랜지스터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 3a 내지 3f는 종래 플래쉬 메모리 소자의 저전원전압 트래지스터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 4a 내지 4f는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 5a 내지 5f는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 고전원전압 트랜지스터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 6a 내지 6f는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 저전원전압 트랜지스터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 7a 내지 7e는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 8a 내지 8e는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 고전원전압 트랜지스터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 9a 내지 9e는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 저전원전압 트랜지스터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
401, 701 : 반도체 기판 402, 702 : HV 산화막
403, 703 : 터널 산화막 404, 704 : 게이트 산화막
405, 705 : 제 1 폴리실리콘층 406, 706 : 유전체막
407 : LV 산화막 408, 707 : 제 2 폴리실리콘층
409, 708 : 텅스텐 실리사이드층 410, 709 : 반사 방지막
S : 소오스 D : 드레인
본 발명에서는 HV 트랜지스터 및 LV 트랜지스터를 형성함에 있어서 텅스텐 실리사이드를 사용하지 않고 폴리실리콘만을 이용하여 형성하므로써, 마스크 및 식각 공정 단계를 줄일 수 있도록 한다. 이것은 텅스텐 실리사이드층이 셀에서 워드라인으로 사용되는 콘트롤 게이트의 RC 지연을 줄이기 위한 목적으로 사용된 것이므로, 주변회로에서 사용되는 HV 트랜지스터 및 LV 트랜지스터에서는 굳이 텅스텐실리사이드층을 사용할 필요가 없기 때문이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 4a 내지 4f는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이고, 도 5a 내지 5f는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 고전원전압 트랜지스터 제조 방법, 도 6a 내지 6f는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 저전원전압 트랜지스터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 4a, 5a 및 6a를 참조하여, 반도체 기판(401)에 P-웰 및 N-웰 영역을 형성하고, 액티브 영역과 필드 영역을 분리하는 소자분리 공정을 실시한 후, HV 트랜지스터 지역 및 LV 트랜지스터 지역에 트랜지스터의 문턱전압을 조정하기 위한 마스크 및 이온주입 공정을 실시한 다음 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 HV 산화막(402)을 형성한다.
도 4b, 5b 및 6b를 참조하여, 마스크 공정을 이용하여 셀 지역에 대하여 셀의 문턱전압을 조정하기 위한 이온주입 공정을 실시하고, 셀 지역의 HV 산화막(도 4b의 402)만을 제거한다. 이후, 셀 지역의 반도체 기판(401) 상에 터널 산화막(403)을 형성한다. 이에 따라 셀 지역의 반도체 기판(도 4b의 401)상에는 터널 산화막(403)이 형성되고, HV 트랜지스터 지역 및 LV 트랜지스터 지역에는 초기 HV 산화막(402)에 더하여 산화막이 추가로 성장된 산화막(404)이 형성되게 된다.이후, 셀 지역, HV 트랜지스터 영역 및 LV 트랜지스터 영역을 포함하는 전체구조 상에 제 1 폴리실리콘층(405)을 형성한다.
도 4c, 5c 및 6c를 참조하여, 마스크 공정으로 LV 트랜지스터 지역의 제 1 폴리실리콘층(도 6c의 405)을 제거한 후 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 유전체막(406)을 형성한다. 도시되지는 않았지만, LV 트랜지스터 지역의 제 1 폴리실리콘층 식각시 셀 지역에서 셀과 셀 사이의 제 1 폴리실리콘층을 분리시키는 식각 공정도 진행된다.
도 4d, 5d 및 6d를 참조하여, LV 트랜지스터 지역의 유전체막(도 6d의 406)을 식각한 다음 산화공정을 실시하여 LV 산화막(407)을 형성하고 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 제 2 폴리실리콘층(408), 텅스텐 실리사이드층(409) 및 반사 방지막(410)을 순차적으로 형성한다.
도 4e, 5e 및 6e를 참조하여, 마스크 공정으로 셀 지역 및 LV 트랜지스터 지역에 게이트 패턴을 형성하고 HV 트랜지스터 지역 전부가 노출되도록 하여, 셀 지역 및 LV 트랜지스터 지역의 반사 방지막(410), 텅스텐 실리사이드층(409) 및 제 1 폴리실리콘층(408)을 패터닝하고, HV 트랜지스터 지역의 반사 방지막(410), 텅스텐 실리사이드층(409) 및 제 1 폴리실리콘층(408)을 제거한다. 이에 따라, LV 트랜지스터 지역의 LV 트랜지스터는 제조가 완료된 상태가 된다. 한편, 셀 지역은 콘트롤 게이트(텅스텐 실리사이드/제 2 폴리실리콘층의 적층 구조)가 형성된 상태가 되며, HV 트랜지스터 지역에는 제 1 폴리실리콘층(405) 상에 유전체막(406)의 일부가 잔류하는 상태가 된다.
도 4f, 5f 및 6f를 참조하여, HV 게이트 마스크 공정으로 HV 트랜지스터 지역에 게이트 패턴을 형성하고, 셀 지역은 전부 노출시키며, LV 트랜지스터 지역은 감광막으로 덮은 상태에서 게이트 식각 공정을 실시하여, 노출된 유전체막(406) 및 제 1 폴리실리콘층(405)을 순차적으로 식각한다. 이때 셀 지역에는 반사 방지막(410)이 마스크 역할을 하여 제 1 폴리실리콘의 패턴(플로팅 게이트)이 형성되고, 반사 방지막(410)은 일부만 잔류하게 된다. 또한, HV 트랜지스터 지역에는 HV 트랜지스터가 완성되게 된다.
이후, 소오스(S) 및 드레인(D) 이온주입 공정을 실시하여 플래쉬 메모리 소자의 제조 공정을 완료한다.
도 7a 내지 7e는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이고, 도 8a 내지 8e는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 고전원전압 트랜지스터 제조 방법, 도 9a 내지 9e는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 저전원전압 트랜지스터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 메모리 셀 측의 터널 산하막의 두께와 LV 트랜지스터 측의 게이트 산화막의 두께가 동일한 경우의 예이다.
도 7a, 8a 및 9a를 참조하여, 반도체 기판(701)에 P-웰 및 N-웰 영역을 형성하고, 액티브 영역과 필드 영역을 분리하는 소자분리 공정을 실시한 후, HV 트랜지스터 지역 및 LV 트랜지스터 지역에 트랜지스터의 문턱전압을 조정하기 위한 마스크 및 이온주입 공정을 실시한 다음 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 HV 산화막(702)을 형성한다.
도 7b, 8b 및 9b를 참조하여, 마스크 공정을 이용하여 셀 지역에 대하여 셀의 문턱전압을 조정하기 위한 이온주입 공정을 실시하고, 셀 지역 및 LV 트랜지스터 지역의 HV 산화막(도 7b 및 9b의 702)만을 제거한다. 이후, 산화공정을 실시하는데, 이로 인하여 셀 지역 및 LV 트랜지스터 지역의 반도체 기판(701) 상에는 동일한 두께의 터널 산화막(703)이 형성되고, HV 트랜지스터 지역에는 두께가 증가한 HV 게이트 산화막(704)이 형성되게 된다. 이후, 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 제 1 폴리실리콘층(705)을 형성한다.
도 7c, 8c 및 9c를 참조하여, 도시되지는 않았지만, 셀 지역의 제 1 폴리실리콘층을 식각하여 셀과 셀 사이의 제 1 폴리실리콘층을 분리시킨 후, 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 유전체막(706), 제 2 폴리실리콘층(707), 텅스텐 실리사이드층(708) 및 반사 방지막(709)을 순차적을 형성한다.
도 7d, 8d 및 9d를 참조하여, 마스크 공정을 이용하여 HV 트랜지스터 지역 및 LV 트랜지스터 지역은 전부 노출시키고 셀 지역에는 워드라인 패턴을 형성한 다음, 셀 지역의 반사 방지막(709), 텅스텐 실리사이드층(708) 및 제 2 폴리실리콘층(707)을 순차적으로 식각하여 콘트롤 게이트 패턴을 형성한다. 한편,HV 트랜지스터 지역 및 LV 트랜지스터 지역에는 제 1 폴리실리콘층(705) 상에 유전체막(706)의 일부가 남겨진 상태가 된다.
도 7e, 8e 및 9e를 참조하여, 게이트 마스크 공정으로 HV 트랜지스터 지역 및 LV 트랜지스터 지역에는 게이트 패턴을 형성하고 셀 지역은 전부 노출시킨다. 이어서, 게이트 식각을 실시하여 노출된 유전체막(706) 및 제 1 폴리실리콘층(705)을 식각한다. 이때 셀 지역에서는 반사 방지막(709)이 마스크 역할을 하여 제 1 폴리실리코층(705)의 패턴(플로팅 게이트)가 형성되고, 반사 방지막(709)은 대부분 제거되고 일부만 잔류하게 된다.
이후, 소오스(S) 및 드레인(D) 이온주입 공정을 실시하여 플래쉬 메모리 소자 제조 공정을 완료한다.
이와 같이 본 발명은 HV 트랜지스터 및 LV 트랜지스터의 게이틀 텅스텐 실리사이드층을 사용하지 않고 폴리실리콘을 사용하여 형성하기 때문에 탑 폴리실리콘층 형성 공정을 생략할 수 있고, 마스크 및 식각 공정도 줄일 수 있게 된다.
상술한 바와 같이, 본 발명은 셀 및 트랜지스터 형성 공정에서 마스크 및 식각 공정을 줄일 수 있다. 또한, 트랜지스터의 게이트를 폴리실리콘으로 형성하기 때문에 탑 폴리실리콘층 형성 공정을 생략할 수 있다. 이에 따라 트랜지스터 형성 지역과 주변 회로 지역간의 단차를 줄일 수 있어 후속 공정 진행이 유리하게 되고 소자의 제조 원가를 감소시킬 수 있다.
Claims (6)
- 하부구조가 형성된 반도체 기판의 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 HV 산화막을 형성하는 단계;상기 셀 지역의 HV 산화막을 제거하고 터널 산화막을 형성한 다음 전체구조 상에 제 1 폴리실리콘층을 형성하는 단계;상기 LV 트랜지스터 지역의 제 1 폴리실리콘층을 제거한 후 전체구조 상에 유전체막을 형성하고, 상기 LV 트랜지스터 지역의 유전체막을 식각한 다음 상기 LV 트랜지스터 지역에 LV 산화막을 형성하는 단계;전체구조 상에 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성하는 단계;상기 셀 지역 및 LV 트랜지스터 지역의 상기 반사 방지막, 텅스텐 실리사이드층 및 제 1 폴리실리콘층을 패터닝함과 동시에, HV 트랜지스터 지역의 상기 반사 방지막, 텅스텐 실리사이드층 및 제 1 폴리실리콘층을 제거하고, 이로 인하여 LV 트랜지스터가 완성되는 단계;HV 게이트 패턴을 이용하여 상기 셀 지역 및 HV 트랜지스터 지역의 노출된 상기 유전체막 및 제 1 폴리실리콘층을 식각하므로써, 셀 및 HV 트랜지스터가 완성되는 단계; 및소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 LV 트랜지스터 지역의 상기 제 1 폴리실리콘층 제거시 상기 셀 지역에서 셀과 셀 사이의 제 1 폴리실리콘층을 분리시키는 식각 공정을 실시하는 것을 특징을 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 셀 지역의 노출된 상기 유전체막 및 제 1 폴리실리콘층을 식각할 때 상기 반사 방지막을 마스크로 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방는 플래쉬 메모리 소자의 제조 방법.
- 하부구조가 형성된 반도체 기판의 셀 지역, HV 트랜지스터 지역 및 LV 트랜지스터 지역을 포함하는 전체구조 상에 HV 산화막을 형성하는 단계;상기 셀 지역 및 LV 트랜지스터 지역의 HV 산화막을 제거하고 터널 산화막을 이 형성한 다음, 전체구조 상에 제 1 폴리실리콘층을 형성하는 단계;상기 제 1 폴리실리콘층이 형성된 전체구조 상에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적을 형성하는 단계;상기 셀 지역의 반사 방지막, 텅스텐 실리사이드층 및 제 2 폴리실리콘층을 순차적으로 식각하여 콘트롤 게이트를 형성하는 동시에, 상기 HV 트랜지스터 지역 및 LV 트랜지스터 지역의 반사 방지막, 텅스텐 실리사이드층 및 제 2 폴리실리콘층이 제거되는 단계;게이트 패턴을 이용하여 상기 HV 트랜지스터 지역 및 LV 트랜지스터 지역의 노출된 유전체막 및 제 1 폴리실리콘층을 식각하므로써 HV 트랜지스터 및 LV 트랜지스터가 완성??, 동시에 상기 셀 지역의 노출된 유전체막 및 제 1 폴리실리콘층이 제거되어 플로팅 게이트가 형성되는 단계; 및소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 LV 트랜지스터 지역의 상기 제 1 폴리실리콘층 제거시 상기 셀 지역에서 셀과 셀 사이의 제 1 폴리실리콘층을 분리시키는 식각 공정을 실시하는 것을 특징을 하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 셀 지역의 노출된 상기 유전체막 및 제 1 폴리실리콘층을 식각할 때 상기 반사 방지막을 마스크로 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방는 플래쉬 메모리 소자의 제조 방법.
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