JPH08167705A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH08167705A JPH08167705A JP6312018A JP31201894A JPH08167705A JP H08167705 A JPH08167705 A JP H08167705A JP 6312018 A JP6312018 A JP 6312018A JP 31201894 A JP31201894 A JP 31201894A JP H08167705 A JPH08167705 A JP H08167705A
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】この発明は、高耐圧領域における素子分離絶縁
膜の膜厚が薄くなること及びメモリセルの信頼性の低下
それぞれを防止する。 【構成】シリコン基板11表面に、素子分離絶縁膜12a 〜
12f を形成し、シリコン基板11表面に高耐圧領域11b の
ゲート絶縁膜となるシリコン酸化膜13を形成し、この酸
化膜13、素子分離絶縁膜12a 〜12f の上に第１の多結晶
シリコン膜14を堆積し、高耐圧領域11b 、低耐圧領域11
c おける多結晶シリコン膜14の上に第１のレジストパタ
ーン15を形成し、レジストパターン15をマスクとして多
結晶シリコン膜14をエッチングし、レジストパターン15
を剥離した後、セル領域11a のシリコン酸化膜13を除去
し、セル領域11a のシリコン基板11表面にセル領域11a
のゲート絶縁膜となるオキシナイトライド膜16を形成す
る。従って、高耐圧領域における素子分離絶縁膜の膜厚
が薄くなること及びメモリセルの信頼性の低下を防止で
きる。
膜の膜厚が薄くなること及びメモリセルの信頼性の低下
それぞれを防止する。 【構成】シリコン基板11表面に、素子分離絶縁膜12a 〜
12f を形成し、シリコン基板11表面に高耐圧領域11b の
ゲート絶縁膜となるシリコン酸化膜13を形成し、この酸
化膜13、素子分離絶縁膜12a 〜12f の上に第１の多結晶
シリコン膜14を堆積し、高耐圧領域11b 、低耐圧領域11
c おける多結晶シリコン膜14の上に第１のレジストパタ
ーン15を形成し、レジストパターン15をマスクとして多
結晶シリコン膜14をエッチングし、レジストパターン15
を剥離した後、セル領域11a のシリコン酸化膜13を除去
し、セル領域11a のシリコン基板11表面にセル領域11a
のゲート絶縁膜となるオキシナイトライド膜16を形成す
る。従って、高耐圧領域における素子分離絶縁膜の膜厚
が薄くなること及びメモリセルの信頼性の低下を防止で
きる。
Description
【０００１】
【産業上の利用分野】この発明は、例えば不揮発性メモ
リのようにデータの読み出し時の電圧と、それより高い
データ書き込み、消去動作時の電圧といった複数の電源
電圧により動作する不揮発性半導体記憶装置及びその製
造方法に関する。
リのようにデータの読み出し時の電圧と、それより高い
データ書き込み、消去動作時の電圧といった複数の電源
電圧により動作する不揮発性半導体記憶装置及びその製
造方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置において、デー
タの書き込み、消去動作は高い電圧で行われる一方、通
常の読み出し動作は書き込み、消去動作に比べて低い電
圧で行われる。このため、書き込み、消去に使用される
素子は、信頼性を確保するために高い電圧に耐え得る厚
いゲート絶縁膜が必要とされる。その一方、読み出しに
使用される素子は、それほど高い耐圧を必要としないた
め薄いゲート絶縁膜で足りるし、むしろ高速化などの高
性能化に対応するためには薄いゲート絶縁膜にした方が
良い場合がある。したがって、一つのデバイス中に二種
類以上の異なる厚さのゲート絶縁膜、素子分離絶縁膜を
形成することが要求されることがある。
タの書き込み、消去動作は高い電圧で行われる一方、通
常の読み出し動作は書き込み、消去動作に比べて低い電
圧で行われる。このため、書き込み、消去に使用される
素子は、信頼性を確保するために高い電圧に耐え得る厚
いゲート絶縁膜が必要とされる。その一方、読み出しに
使用される素子は、それほど高い耐圧を必要としないた
め薄いゲート絶縁膜で足りるし、むしろ高速化などの高
性能化に対応するためには薄いゲート絶縁膜にした方が
良い場合がある。したがって、一つのデバイス中に二種
類以上の異なる厚さのゲート絶縁膜、素子分離絶縁膜を
形成することが要求されることがある。
【０００３】図２３乃至図２７は、従来の不揮発性半導
体記憶装置の製造方法を示す断面図である。この不揮発
性半導体記憶装置は、書き込み、消去時に高い電圧がか
かる高耐圧型トランジスタ領域（以下、「高耐圧領域」
という。）、それ以外のトランジスタ領域（以下、「低
耐圧領域」という。）、及びメモリセルトランジスタ領
域（以下、「セル領域」という。）を有するものであ
る。
体記憶装置の製造方法を示す断面図である。この不揮発
性半導体記憶装置は、書き込み、消去時に高い電圧がか
かる高耐圧型トランジスタ領域（以下、「高耐圧領域」
という。）、それ以外のトランジスタ領域（以下、「低
耐圧領域」という。）、及びメモリセルトランジスタ領
域（以下、「セル領域」という。）を有するものであ
る。
【０００４】先ず、図２３に示すように、セル領域１
ａ、高耐圧領域１ｂ及び低耐圧領域１ｃを有するＰ型シ
リコン基板１の表面には第１乃至第６の素子分離絶縁膜
２ａ〜２ｆが形成される。次に、これら素子分離絶縁膜
２ａ〜２ｆの相互間に位置するＰ型シリコン基板１の表
面にはセル領域１ａのゲート絶縁膜となる厚さが１００
オングストローム程度のオキシナイトライド膜３が形成
される。この後、これら素子分離絶縁膜２ａ〜２ｆ及び
オキシナイトライド膜３の上には第１の多結晶シリコン
膜４が堆積される。
ａ、高耐圧領域１ｂ及び低耐圧領域１ｃを有するＰ型シ
リコン基板１の表面には第１乃至第６の素子分離絶縁膜
２ａ〜２ｆが形成される。次に、これら素子分離絶縁膜
２ａ〜２ｆの相互間に位置するＰ型シリコン基板１の表
面にはセル領域１ａのゲート絶縁膜となる厚さが１００
オングストローム程度のオキシナイトライド膜３が形成
される。この後、これら素子分離絶縁膜２ａ〜２ｆ及び
オキシナイトライド膜３の上には第１の多結晶シリコン
膜４が堆積される。
【０００５】次に、図２４に示すように、第１の多結晶
シリコン膜４の上には第１のレジストパターン５が設け
られる。この後、この第１のレジストパターン５をマス
クとしてエッチングすることにより、セル領域１ａにお
ける浮遊ゲート分離領域６の上に位置する第１の多結晶
シリコン膜４が除去される。
シリコン膜４の上には第１のレジストパターン５が設け
られる。この後、この第１のレジストパターン５をマス
クとしてエッチングすることにより、セル領域１ａにお
ける浮遊ゲート分離領域６の上に位置する第１の多結晶
シリコン膜４が除去される。
【０００６】この後、図２５に示すように、前記第１の
レジストパターン５は剥離される。次に、前記第１の多
結晶シリコン膜４の表面上にはコントロールゲートと浮
遊ゲートとの間の絶縁膜となるＯＮＯ(OXIDE-NITRIDE-O
XIDE) 積層膜７が形成される。
レジストパターン５は剥離される。次に、前記第１の多
結晶シリコン膜４の表面上にはコントロールゲートと浮
遊ゲートとの間の絶縁膜となるＯＮＯ(OXIDE-NITRIDE-O
XIDE) 積層膜７が形成される。
【０００７】次に、図２６に示すように、セル領域１ａ
の上には第２のレジストパターン８が設けられる。この
後、このレジストパターン８をマスクとしてエッチング
することにより、高耐圧領域１ｂ及び低耐圧領域１ｃそ
れぞれの上に位置するＯＮＯ積層膜７及び第１の多結晶
シリコン膜４が除去される。次に、高耐圧領域１ｂ及び
低耐圧領域１ｃそれぞれの上に位置するオキシナイトラ
イド膜３は、ＮＨ4 Ｆによりエッチング除去される。こ
れにより、Ｐ型シリコン基板１の表面が露出される。
の上には第２のレジストパターン８が設けられる。この
後、このレジストパターン８をマスクとしてエッチング
することにより、高耐圧領域１ｂ及び低耐圧領域１ｃそ
れぞれの上に位置するＯＮＯ積層膜７及び第１の多結晶
シリコン膜４が除去される。次に、高耐圧領域１ｂ及び
低耐圧領域１ｃそれぞれの上に位置するオキシナイトラ
イド膜３は、ＮＨ4 Ｆによりエッチング除去される。こ
れにより、Ｐ型シリコン基板１の表面が露出される。
【０００８】この後、図２７に示すように、第２のレジ
ストパターン８は剥離される。次に、前記露出されたＰ
型シリコン基板１の表面には、高耐圧領域１ｂのゲート
絶縁膜となる厚さが２５０オングストローム程度の酸化
膜９が形成される。この後、ＯＮＯ積層膜７、第３乃至
第６の素子分離絶縁膜、酸化膜９それぞれの上には第２
の多結晶シリコン膜１０が堆積される。
ストパターン８は剥離される。次に、前記露出されたＰ
型シリコン基板１の表面には、高耐圧領域１ｂのゲート
絶縁膜となる厚さが２５０オングストローム程度の酸化
膜９が形成される。この後、ＯＮＯ積層膜７、第３乃至
第６の素子分離絶縁膜、酸化膜９それぞれの上には第２
の多結晶シリコン膜１０が堆積される。
【０００９】
【発明が解決しようとする課題】ところで、上述したよ
うな不揮発性半導体記憶装置及びその製造方法では、高
耐圧領域１ｂに位置する第３及び第４の素子分離絶縁膜
２ｃ、２ｄが薄くなる。これは、図２６に示すように、
ＮＨ4 Ｆによりオキシナイトライド膜３がエッチングさ
れる際に、第３及び第４の素子分離絶縁膜２ｃ、２ｄも
同時にエッチングされるからである。この結果、第３及
び第４の素子分離絶縁膜２ｃ、２ｄにおいてフィールド
反転電圧が低下し、要求される高い耐圧を高耐圧領域１
ｂに持たせることが困難となるという問題が発生する。
このフィールド反転電圧の低下を防止する方法として
は、第３及び第４の素子分離絶縁膜２ｃ、２ｄの直下に
位置するＰ型シリコン基板１に濃い不純物を注入するこ
とが考えらる。しかし、この方法を微細化された素子に
用いると、不純物のしみだしによるトランジスタのナロ
ーチャネル効果の悪化が起こると共に、高耐圧素子の表
面耐圧の低下が起こる。従って、この方法では、上記の
問題を解決することができない。
うな不揮発性半導体記憶装置及びその製造方法では、高
耐圧領域１ｂに位置する第３及び第４の素子分離絶縁膜
２ｃ、２ｄが薄くなる。これは、図２６に示すように、
ＮＨ4 Ｆによりオキシナイトライド膜３がエッチングさ
れる際に、第３及び第４の素子分離絶縁膜２ｃ、２ｄも
同時にエッチングされるからである。この結果、第３及
び第４の素子分離絶縁膜２ｃ、２ｄにおいてフィールド
反転電圧が低下し、要求される高い耐圧を高耐圧領域１
ｂに持たせることが困難となるという問題が発生する。
このフィールド反転電圧の低下を防止する方法として
は、第３及び第４の素子分離絶縁膜２ｃ、２ｄの直下に
位置するＰ型シリコン基板１に濃い不純物を注入するこ
とが考えらる。しかし、この方法を微細化された素子に
用いると、不純物のしみだしによるトランジスタのナロ
ーチャネル効果の悪化が起こると共に、高耐圧素子の表
面耐圧の低下が起こる。従って、この方法では、上記の
問題を解決することができない。
【００１０】また、高耐圧領域１ｂ及び低耐圧領域１ｃ
それぞれのＰ型シリコン基板１の表面を露出させる工程
において、図２６に示すように、セル領域１ａのＯＮＯ
積層膜７上に直接第２のレジストパターン８が形成され
る。このため、このレジストによってＯＮＯ積層膜７が
汚染され、ＯＮＯ積層膜７の膜質が劣化する。この汚染
されたＯＮＯ積層膜７により、不揮発性半導体記憶装置
内における絶縁破壊、データ保持特性の劣化などの問題
が発生する。この結果、メモリセルの信頼性が低下す
る。
それぞれのＰ型シリコン基板１の表面を露出させる工程
において、図２６に示すように、セル領域１ａのＯＮＯ
積層膜７上に直接第２のレジストパターン８が形成され
る。このため、このレジストによってＯＮＯ積層膜７が
汚染され、ＯＮＯ積層膜７の膜質が劣化する。この汚染
されたＯＮＯ積層膜７により、不揮発性半導体記憶装置
内における絶縁破壊、データ保持特性の劣化などの問題
が発生する。この結果、メモリセルの信頼性が低下す
る。
【００１１】また、高耐圧、高信頼性の要求からメモリ
セルトランジスタのゲート絶縁膜としてオキシナイトラ
イド膜３を用いているため、この膜３をエッチング除去
した際、除去しきれないホワイトリボン（ＳｉＮ）が高
耐圧領域１ｂ及び低耐圧領域１ｃそれぞれのＰ型シリコ
ン基板１表面に残る。このホワイトリボンは、高耐圧領
域１ｂにおいて特に問題となる。つまり、このホワイト
リボンは、図２７に示す高耐圧領域１ｂに形成されたゲ
ート絶縁膜９の耐圧を劣化させ、このゲート絶縁膜９に
高い電圧がかかった時に絶縁膜破壊が起こる原因とな
り、歩留まりの低下を招く。
セルトランジスタのゲート絶縁膜としてオキシナイトラ
イド膜３を用いているため、この膜３をエッチング除去
した際、除去しきれないホワイトリボン（ＳｉＮ）が高
耐圧領域１ｂ及び低耐圧領域１ｃそれぞれのＰ型シリコ
ン基板１表面に残る。このホワイトリボンは、高耐圧領
域１ｂにおいて特に問題となる。つまり、このホワイト
リボンは、図２７に示す高耐圧領域１ｂに形成されたゲ
ート絶縁膜９の耐圧を劣化させ、このゲート絶縁膜９に
高い電圧がかかった時に絶縁膜破壊が起こる原因とな
り、歩留まりの低下を招く。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高耐圧領域における素
子分離絶縁膜の膜厚が薄くなること及びメモリセルの信
頼性の低下それぞれを防止した不揮発性半導体記憶装置
及びその製造方法を提供することにある。
されたものであり、その目的は、高耐圧領域における素
子分離絶縁膜の膜厚が薄くなること及びメモリセルの信
頼性の低下それぞれを防止した不揮発性半導体記憶装置
及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】この発明は、上記課題を
解決するため、第１の電源電圧が印加される第１のＭＯ
Ｓ型トランジスタを形成する領域が分離される第１の素
子分離絶縁膜と、前記第１の電源電圧より高い第２の電
源電圧が印加される第２のＭＯＳ型トランジスタを形成
する領域が分離される前記第１の素子分離絶縁膜の幅と
同一の幅を有し前記第１の素子分離絶縁膜の厚さより厚
い第２の素子分離絶縁膜と、を具備することを特徴とし
ている。
解決するため、第１の電源電圧が印加される第１のＭＯ
Ｓ型トランジスタを形成する領域が分離される第１の素
子分離絶縁膜と、前記第１の電源電圧より高い第２の電
源電圧が印加される第２のＭＯＳ型トランジスタを形成
する領域が分離される前記第１の素子分離絶縁膜の幅と
同一の幅を有し前記第１の素子分離絶縁膜の厚さより厚
い第２の素子分離絶縁膜と、を具備することを特徴とし
ている。
【００１４】また、第１の電源電圧が印加される第１の
ＭＯＳ型トランジスタにおけるゲート電極の一部を構成
する第１の多結晶シリコン膜と、前記第１の電源電圧よ
り高い第２の電源電圧が印加される第２のＭＯＳ型トラ
ンジスタにおけるゲート電極の一部を構成する前記第１
の多結晶シリコン膜の厚さより厚い第２の多結晶シリコ
ン膜と、を具備することを特徴としている。
ＭＯＳ型トランジスタにおけるゲート電極の一部を構成
する第１の多結晶シリコン膜と、前記第１の電源電圧よ
り高い第２の電源電圧が印加される第２のＭＯＳ型トラ
ンジスタにおけるゲート電極の一部を構成する前記第１
の多結晶シリコン膜の厚さより厚い第２の多結晶シリコ
ン膜と、を具備することを特徴としている。
【００１５】また、半導体基板の表面に、第１の電源電
圧が印加される第１のＭＯＳ型トランジスタを形成する
第１の領域が分離される第１の素子分離絶縁膜と、前記
第１の電源電圧より高い第２の電源電圧が印加される第
２のＭＯＳ型トランジスタを形成する第２の領域が分離
される前記第１の素子分離絶縁膜の厚さより厚い第２の
素子分離絶縁膜と、メモリセルトランジスタを形成する
第３の領域が分離される第３の素子分離絶縁膜とを形成
する工程と、前記半導体基板の表面に第１のＭＯＳ型ト
ランジスタのゲート絶縁膜となる第１の酸化膜を形成す
る工程と、前記第１の酸化膜および前記第１乃至第３の
素子分離絶縁膜の上に第１の多結晶シリコン膜を堆積す
る工程と、前記第１及び第２の領域それぞれにおける前
記第１の多結晶シリコン膜の上に第１のレジストパター
ンを形成する工程と、前記第１のレジストパターンをマ
スクとして前記第３の多結晶シリコン膜をエッチングす
る工程と、前記第１のレジストパターンを剥離した後、
前記第３の領域における前記第１の酸化膜を除去する工
程と、前記第３の領域における前記半導体基板の表面に
前記メモリセルトランジスタのゲート絶縁膜となる第２
の酸化膜を形成する工程と、前記第２の酸化膜の上に前
記メモリセルトランジスタの浮遊ゲートとなる第２の多
結晶シリコン膜を堆積する工程と、前記第２の多結晶シ
リコン膜に不純物を導入する工程と、前記第２の領域お
よび前記第３の領域における浮遊ゲート電極が形成され
る領域それぞれにおける前記第２の多結晶シリコン膜の
上に第２のレジストパターンを形成する工程と、前記第
２のレジストパターンをマスクとして前記第２の多結晶
シリコン膜をエッチングする工程と、前記第２のレジス
トパターンを剥離した後、前記第２の多結晶シリコン膜
の上に前記メモリセルトランジスタの浮遊ゲートとコン
トロールゲートとの間の絶縁膜となる第１の絶縁膜を形
成する工程と、前記第１の絶縁膜の上に第３の多結晶シ
リコン膜を堆積する工程と、前記第３の領域における前
記第３の多結晶シリコン膜の上に第３のレジストパター
ンを形成する工程と、前記第３のレジストパターンをマ
スクとして前記第１及び第２の領域における前記第３の
多結晶シリコン膜をエッチングする工程と、前記第３の
レジストパターンをマスクとして前記第１及び第２の領
域における前記第１の絶縁膜をエッチングする工程と、
前記第３のレジストパターンをマスクとして、前記第１
の領域における前記第１の多結晶シリコン膜および前記
第２の領域における前記第２の多結晶シリコン膜をエッ
チングする工程と、前記第３のレジストパターンを剥離
した後、前記第１の領域における前記第１の酸化膜をエ
ッチングする工程と、前記第１の領域における前記半導
体基板の表面に前記第１のＭＯＳ型トランジスタのゲー
ト絶縁膜となる第３の酸化膜を形成する工程と、前記第
３の酸化膜の上に第４の多結晶シリコン膜を堆積する工
程と、前記第１の領域における前記第４の多結晶シリコ
ン膜の上に第４のレジストパターンを形成する工程と、
前記第４のレジストパターンをマスクとして前記第４の
多結晶シリコン膜をエッチングする工程と、前記第４の
レジストパターンを剥離した後、前記第１乃至第３の領
域に第５の多結晶シリコン膜を堆積する工程と、前記第
５の多結晶シリコン膜および前記第１の領域における前
記第４の多結晶シリコン膜、前記第２の領域における前
記第１の多結晶シリコン膜、前記第３の領域における前
記第３の多結晶シリコン膜それぞれに同時に不純物を導
入する工程と、を具備することを特徴としている。
圧が印加される第１のＭＯＳ型トランジスタを形成する
第１の領域が分離される第１の素子分離絶縁膜と、前記
第１の電源電圧より高い第２の電源電圧が印加される第
２のＭＯＳ型トランジスタを形成する第２の領域が分離
される前記第１の素子分離絶縁膜の厚さより厚い第２の
素子分離絶縁膜と、メモリセルトランジスタを形成する
第３の領域が分離される第３の素子分離絶縁膜とを形成
する工程と、前記半導体基板の表面に第１のＭＯＳ型ト
ランジスタのゲート絶縁膜となる第１の酸化膜を形成す
る工程と、前記第１の酸化膜および前記第１乃至第３の
素子分離絶縁膜の上に第１の多結晶シリコン膜を堆積す
る工程と、前記第１及び第２の領域それぞれにおける前
記第１の多結晶シリコン膜の上に第１のレジストパター
ンを形成する工程と、前記第１のレジストパターンをマ
スクとして前記第３の多結晶シリコン膜をエッチングす
る工程と、前記第１のレジストパターンを剥離した後、
前記第３の領域における前記第１の酸化膜を除去する工
程と、前記第３の領域における前記半導体基板の表面に
前記メモリセルトランジスタのゲート絶縁膜となる第２
の酸化膜を形成する工程と、前記第２の酸化膜の上に前
記メモリセルトランジスタの浮遊ゲートとなる第２の多
結晶シリコン膜を堆積する工程と、前記第２の多結晶シ
リコン膜に不純物を導入する工程と、前記第２の領域お
よび前記第３の領域における浮遊ゲート電極が形成され
る領域それぞれにおける前記第２の多結晶シリコン膜の
上に第２のレジストパターンを形成する工程と、前記第
２のレジストパターンをマスクとして前記第２の多結晶
シリコン膜をエッチングする工程と、前記第２のレジス
トパターンを剥離した後、前記第２の多結晶シリコン膜
の上に前記メモリセルトランジスタの浮遊ゲートとコン
トロールゲートとの間の絶縁膜となる第１の絶縁膜を形
成する工程と、前記第１の絶縁膜の上に第３の多結晶シ
リコン膜を堆積する工程と、前記第３の領域における前
記第３の多結晶シリコン膜の上に第３のレジストパター
ンを形成する工程と、前記第３のレジストパターンをマ
スクとして前記第１及び第２の領域における前記第３の
多結晶シリコン膜をエッチングする工程と、前記第３の
レジストパターンをマスクとして前記第１及び第２の領
域における前記第１の絶縁膜をエッチングする工程と、
前記第３のレジストパターンをマスクとして、前記第１
の領域における前記第１の多結晶シリコン膜および前記
第２の領域における前記第２の多結晶シリコン膜をエッ
チングする工程と、前記第３のレジストパターンを剥離
した後、前記第１の領域における前記第１の酸化膜をエ
ッチングする工程と、前記第１の領域における前記半導
体基板の表面に前記第１のＭＯＳ型トランジスタのゲー
ト絶縁膜となる第３の酸化膜を形成する工程と、前記第
３の酸化膜の上に第４の多結晶シリコン膜を堆積する工
程と、前記第１の領域における前記第４の多結晶シリコ
ン膜の上に第４のレジストパターンを形成する工程と、
前記第４のレジストパターンをマスクとして前記第４の
多結晶シリコン膜をエッチングする工程と、前記第４の
レジストパターンを剥離した後、前記第１乃至第３の領
域に第５の多結晶シリコン膜を堆積する工程と、前記第
５の多結晶シリコン膜および前記第１の領域における前
記第４の多結晶シリコン膜、前記第２の領域における前
記第１の多結晶シリコン膜、前記第３の領域における前
記第３の多結晶シリコン膜それぞれに同時に不純物を導
入する工程と、を具備することを特徴としている。
【００１６】
【作用】この発明は、第２の領域の第１の酸化膜を初め
に形成し、次に、第３の領域の第２の酸化膜を形成して
いる。つまり、先ず、半導体基板の表面に第２の領域の
第１の酸化膜を形成し、この第１の酸化膜及び第２、３
の素子分離絶縁膜の上に第１の多結晶シリコン膜を形成
し、この第１の多結晶シリコン膜をマスクとして第３の
領域の第１の酸化膜をエッチング除去している。このた
め、このエッチング除去する際、第２の領域の第２の素
子分離絶縁膜がエッチングされることがない。従って、
第２の領域の第２の素子分離絶縁膜が薄くなることがな
いため、フィールド反転電圧の低下という問題が生じる
ことがなく、要求される高い耐圧を第２の領域に持たせ
ることができる。
に形成し、次に、第３の領域の第２の酸化膜を形成して
いる。つまり、先ず、半導体基板の表面に第２の領域の
第１の酸化膜を形成し、この第１の酸化膜及び第２、３
の素子分離絶縁膜の上に第１の多結晶シリコン膜を形成
し、この第１の多結晶シリコン膜をマスクとして第３の
領域の第１の酸化膜をエッチング除去している。このた
め、このエッチング除去する際、第２の領域の第２の素
子分離絶縁膜がエッチングされることがない。従って、
第２の領域の第２の素子分離絶縁膜が薄くなることがな
いため、フィールド反転電圧の低下という問題が生じる
ことがなく、要求される高い耐圧を第２の領域に持たせ
ることができる。
【００１７】また、セルトランジスタの浮遊ゲートとコ
ントロールゲートとの間の絶縁膜となる第１の絶縁膜を
形成した後、この第１の絶縁膜の上に第３の多結晶シリ
コン膜を連続的に堆積し、この多結晶シリコン膜の上に
第３のレジストパターンを設けている。このため、従来
の製造方法のように前記第１の絶縁膜の上に直接レジス
トが塗布されることがない。従って、レジストによって
前記第１の絶縁膜が汚染されることがなく、この第１の
絶縁膜の膜質の劣化が生じることもない。この結果、不
揮発性半導体記憶装置内における絶縁破壊、データ保持
特性の劣化などを防止でき、メモリセルの信頼性の低下
を防止することができる。
ントロールゲートとの間の絶縁膜となる第１の絶縁膜を
形成した後、この第１の絶縁膜の上に第３の多結晶シリ
コン膜を連続的に堆積し、この多結晶シリコン膜の上に
第３のレジストパターンを設けている。このため、従来
の製造方法のように前記第１の絶縁膜の上に直接レジス
トが塗布されることがない。従って、レジストによって
前記第１の絶縁膜が汚染されることがなく、この第１の
絶縁膜の膜質の劣化が生じることもない。この結果、不
揮発性半導体記憶装置内における絶縁破壊、データ保持
特性の劣化などを防止でき、メモリセルの信頼性の低下
を防止することができる。
【００１８】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１乃至図１３は、この発明の第１の実施
例による不揮発性半導体記憶装置の製造方法を示す断面
図である。この不揮発性半導体記憶装置は、書き込み、
消去時に高い電圧がかかる高耐圧ＭＯＳ型トランジスタ
が形成される領域（以下、「高耐圧領域」という。）、
あまり高い電圧がかからないその他のＭＯＳ型トランジ
スタが形成される領域（以下、「低耐圧領域」とい
う。）及びメモリセルトランジスタが形成される領域
（以下、「セル領域」という。）を同一基板上に有して
いるｆｌａｓｈ ＥＥＰＲＯＭである。
り説明する。図１乃至図１３は、この発明の第１の実施
例による不揮発性半導体記憶装置の製造方法を示す断面
図である。この不揮発性半導体記憶装置は、書き込み、
消去時に高い電圧がかかる高耐圧ＭＯＳ型トランジスタ
が形成される領域（以下、「高耐圧領域」という。）、
あまり高い電圧がかからないその他のＭＯＳ型トランジ
スタが形成される領域（以下、「低耐圧領域」とい
う。）及びメモリセルトランジスタが形成される領域
（以下、「セル領域」という。）を同一基板上に有して
いるｆｌａｓｈ ＥＥＰＲＯＭである。
【００１９】先ず、図１に示すように、セル領域１１
ａ、高耐圧領域１１ｂ及び低耐圧領域１１ｃを有するＰ
型シリコン基板１１の表面には第１乃至第６の素子分離
絶縁膜１２ａ〜１２ｆが形成される。
ａ、高耐圧領域１１ｂ及び低耐圧領域１１ｃを有するＰ
型シリコン基板１１の表面には第１乃至第６の素子分離
絶縁膜１２ａ〜１２ｆが形成される。
【００２０】次に、図２に示すように、第１乃至第６の
素子分離絶縁膜１２ａ〜１２ｆの相互間に位置するＰ型
シリコン基板１１の表面には、高耐圧領域１１ｂのゲー
ト絶縁膜となる厚さが２５０オングストローム程度のシ
リコン酸化膜１３が形成される。この後、これら素子分
離絶縁膜１２ａ〜１２ｆ及びシリコン酸化膜１３の上に
は、ＬＰＣＶＤ法により厚さが１０００オングストロー
ム程度の第１の多結晶シリコン膜１４が堆積される。
素子分離絶縁膜１２ａ〜１２ｆの相互間に位置するＰ型
シリコン基板１１の表面には、高耐圧領域１１ｂのゲー
ト絶縁膜となる厚さが２５０オングストローム程度のシ
リコン酸化膜１３が形成される。この後、これら素子分
離絶縁膜１２ａ〜１２ｆ及びシリコン酸化膜１３の上に
は、ＬＰＣＶＤ法により厚さが１０００オングストロー
ム程度の第１の多結晶シリコン膜１４が堆積される。
【００２１】この後、図３に示すように、第１の多結晶
シリコン膜１４上にはリソグラフィ技術により第１のレ
ジストパターン１５が設けられ、このレジストは高耐圧
領域１１ｂ及び低耐圧領域１１ｃそれぞれの上に位置し
ている。次に、この第１のレジストパターン１５をマス
クとして等方性エッチングをすることにより、セル領域
１１ａにおける第１の多結晶シリコン膜１４は除去され
る。
シリコン膜１４上にはリソグラフィ技術により第１のレ
ジストパターン１５が設けられ、このレジストは高耐圧
領域１１ｂ及び低耐圧領域１１ｃそれぞれの上に位置し
ている。次に、この第１のレジストパターン１５をマス
クとして等方性エッチングをすることにより、セル領域
１１ａにおける第１の多結晶シリコン膜１４は除去され
る。
【００２２】次に、図４に示すように、第１のレジスト
パターン１５は除去される。この後、セル領域１１ａに
おけるシリコン酸化膜１３は、ＮＨ4 Ｆによりエッチン
グ除去される。これにより、Ｐ型シリコン基板１１の表
面が露出される。
パターン１５は除去される。この後、セル領域１１ａに
おけるシリコン酸化膜１３は、ＮＨ4 Ｆによりエッチン
グ除去される。これにより、Ｐ型シリコン基板１１の表
面が露出される。
【００２３】この後、図５に示すように、前記露出され
たＰ型シリコン基板１１の表面にはセル領域１１ａのゲ
ート絶縁膜となる厚さが１００オングストローム程度の
オキシナイトライド膜１６が形成される。この時、高耐
圧領域１１ｂにおける第１の多結晶シリコン膜１４の上
にはオキシナイトライド膜１６ａが形成され、低耐圧領
域１１ｃにおける第１の多結晶シリコン膜１４の上には
オキシナイトライド膜１６ｂが形成される。次に、オキ
シナイトライド膜１６、１６ａ、１６ｂ及び第１、第２
の素子分離絶縁膜１２ａ、１２ｂの上には、セル領域１
１ａの浮遊ゲートとなる厚さが１０００オングストロー
ム程度の第２の多結晶シリコン膜１７が堆積される。こ
の後、この第２の多結晶シリコン膜膜１７には、リン拡
散法等によりリンがドープされる。
たＰ型シリコン基板１１の表面にはセル領域１１ａのゲ
ート絶縁膜となる厚さが１００オングストローム程度の
オキシナイトライド膜１６が形成される。この時、高耐
圧領域１１ｂにおける第１の多結晶シリコン膜１４の上
にはオキシナイトライド膜１６ａが形成され、低耐圧領
域１１ｃにおける第１の多結晶シリコン膜１４の上には
オキシナイトライド膜１６ｂが形成される。次に、オキ
シナイトライド膜１６、１６ａ、１６ｂ及び第１、第２
の素子分離絶縁膜１２ａ、１２ｂの上には、セル領域１
１ａの浮遊ゲートとなる厚さが１０００オングストロー
ム程度の第２の多結晶シリコン膜１７が堆積される。こ
の後、この第２の多結晶シリコン膜膜１７には、リン拡
散法等によりリンがドープされる。
【００２４】次に、図６に示すように、第２の多結晶シ
リコン膜１７の上には第２のレジストパターン１８が設
けられ、このレジストパターン１８はセルトランジスタ
の浮遊ゲートが形成され領域１９と高耐圧領域１１ｂと
に位置している。この後、第２のレジストパターン１８
をマスクとしてエッチングすることにより、セル領域１
１ａの浮遊ゲート分離領域２０及び低耐圧領域１１ｃそ
れぞれの上に位置する第２の多結晶シリコン膜１７が除
去される。
リコン膜１７の上には第２のレジストパターン１８が設
けられ、このレジストパターン１８はセルトランジスタ
の浮遊ゲートが形成され領域１９と高耐圧領域１１ｂと
に位置している。この後、第２のレジストパターン１８
をマスクとしてエッチングすることにより、セル領域１
１ａの浮遊ゲート分離領域２０及び低耐圧領域１１ｃそ
れぞれの上に位置する第２の多結晶シリコン膜１７が除
去される。
【００２５】この後、図７に示すように、第２のレジス
トパターン１８は除去される。次に、セル領域１１ａに
おける第２の多結晶シリコン膜１７の上には、セルトラ
ンジスタの浮遊ゲートとコントロールゲートとの間の絶
縁膜となる例えばＯＮＯ(OXIDE-NITRIDE-OXIDE) 積層膜
２１が形成される。この時、高耐圧領域１１ｂにおける
第２の多結晶シリコン膜１７の上にはＯＮＯ積層膜２１
ａが形成され、低耐圧領域１１ｃにおける第１の多結晶
シリコン膜１４の上にはＯＮＯ積層膜２１ｂが形成され
る。この後、このＯＮＯ積層膜２１、２１ａ、２１ｂの
上には厚さが１０００オングストローム程度の第３の多
結晶シリコン膜２２が堆積される。
トパターン１８は除去される。次に、セル領域１１ａに
おける第２の多結晶シリコン膜１７の上には、セルトラ
ンジスタの浮遊ゲートとコントロールゲートとの間の絶
縁膜となる例えばＯＮＯ(OXIDE-NITRIDE-OXIDE) 積層膜
２１が形成される。この時、高耐圧領域１１ｂにおける
第２の多結晶シリコン膜１７の上にはＯＮＯ積層膜２１
ａが形成され、低耐圧領域１１ｃにおける第１の多結晶
シリコン膜１４の上にはＯＮＯ積層膜２１ｂが形成され
る。この後、このＯＮＯ積層膜２１、２１ａ、２１ｂの
上には厚さが１０００オングストローム程度の第３の多
結晶シリコン膜２２が堆積される。
【００２６】次に、図８に示すように、セル領域１１ａ
における第３の多結晶シリコン膜２２の上には第３のレ
ジストパターン２３が設けられる。この後、このレジス
トパターン２３をマスクとして等方性のエッチングをす
ることにより、高耐圧領域１１ｂ及び低耐圧領域１１ｃ
それぞれの第３の多結晶シリコン膜２２が同時に除去さ
れる。次に、第３のレジストパターン２３をマスクとし
て異方性のエッチングをすることにより、ＯＮＯ積層膜
２１ａ、２１ｂが除去される。この後、第３のレジスト
パターン２３をマスクとしてエッチングをすることによ
り、高耐圧領域１１ｂにおける第２の多結晶シリコン膜
１７及び低耐圧領域１１ｃにおける第１の多結晶シリコ
ン膜１４が同時にエッチング除去される。
における第３の多結晶シリコン膜２２の上には第３のレ
ジストパターン２３が設けられる。この後、このレジス
トパターン２３をマスクとして等方性のエッチングをす
ることにより、高耐圧領域１１ｂ及び低耐圧領域１１ｃ
それぞれの第３の多結晶シリコン膜２２が同時に除去さ
れる。次に、第３のレジストパターン２３をマスクとし
て異方性のエッチングをすることにより、ＯＮＯ積層膜
２１ａ、２１ｂが除去される。この後、第３のレジスト
パターン２３をマスクとしてエッチングをすることによ
り、高耐圧領域１１ｂにおける第２の多結晶シリコン膜
１７及び低耐圧領域１１ｃにおける第１の多結晶シリコ
ン膜１４が同時にエッチング除去される。
【００２７】この後、図９に示すように、第３のレジス
トパターン２３は除去される。次に、前記オキシナイト
ライド膜１６ａ及び低耐圧領域１１ｃにおけるシリコン
酸化膜１３はＮＨ4 Ｆによりエッチング除去される。こ
れにより、低耐圧領域１１ｃにおけるＰ型シリコン基板
１１の表面が露出される。
トパターン２３は除去される。次に、前記オキシナイト
ライド膜１６ａ及び低耐圧領域１１ｃにおけるシリコン
酸化膜１３はＮＨ4 Ｆによりエッチング除去される。こ
れにより、低耐圧領域１１ｃにおけるＰ型シリコン基板
１１の表面が露出される。
【００２８】次に、図１０に示すように、前記露出され
たＰ型シリコン基板１１の表面には、低耐圧素子のゲー
ト絶縁膜となる厚さが１２０オングストローム程度のシ
リコン酸化膜２４が形成される。この時、セル領域１１
ａにおける第３の多結晶シリコン膜２２の上にはシリコ
ン酸化膜２４ａが形成され、高耐圧領域１１ｂにおける
第１の多結晶シリコン膜１４の上にはシリコン酸化膜２
４ｂが形成される。この後、これらシリコン酸化膜２
４、２４ａ、２４ｂ及び第５、第６の素子分離絶縁膜１
２ｅ、１２ｆの上には、厚さが１０００オングストロー
ム程度の第４の多結晶シリコン膜２５が堆積される。
たＰ型シリコン基板１１の表面には、低耐圧素子のゲー
ト絶縁膜となる厚さが１２０オングストローム程度のシ
リコン酸化膜２４が形成される。この時、セル領域１１
ａにおける第３の多結晶シリコン膜２２の上にはシリコ
ン酸化膜２４ａが形成され、高耐圧領域１１ｂにおける
第１の多結晶シリコン膜１４の上にはシリコン酸化膜２
４ｂが形成される。この後、これらシリコン酸化膜２
４、２４ａ、２４ｂ及び第５、第６の素子分離絶縁膜１
２ｅ、１２ｆの上には、厚さが１０００オングストロー
ム程度の第４の多結晶シリコン膜２５が堆積される。
【００２９】この後、図１１に示すように、低耐圧領域
１１ｃにおける第４の多結晶シリコン膜２５の上には第
４のレジストパターン２６が設けられる。次に、このレ
ジストパターン２６をマスクとして等方性のエッチング
をすることにより、セル領域１１ａ及び高耐圧領域１１
ｂそれぞれにおける第４の多結晶シリコン膜２５が除去
される。
１１ｃにおける第４の多結晶シリコン膜２５の上には第
４のレジストパターン２６が設けられる。次に、このレ
ジストパターン２６をマスクとして等方性のエッチング
をすることにより、セル領域１１ａ及び高耐圧領域１１
ｂそれぞれにおける第４の多結晶シリコン膜２５が除去
される。
【００３０】次に、図１２に示すように、第４のレジス
トパターン２６は剥離される。この後、前記シリコン酸
化膜２４ａ、２４ｂは、ＮＨ4 Ｆにより剥離される。次
に、第１、第３、第４の多結晶シリコン膜１４、２２、
２５の上には第５の多結晶シリコン膜２７が堆積され
る。この多結晶シリコン膜２７によってセル領域１１
ａ、高耐圧領域１１ｂ及び低耐圧領域１１ｃそれぞれは
接続される。この後、セル領域１ａにおける第３、第５
の多結晶シリコン膜２２、２７、高耐圧領域１１ｂにお
ける第１、第５の多結晶シリコン膜１４、２７および低
耐圧領域１１ｃにおける第４、第５の多結晶シリコン膜
２５、２７それぞれにはリン拡散等によってリンがドー
プされる。
トパターン２６は剥離される。この後、前記シリコン酸
化膜２４ａ、２４ｂは、ＮＨ4 Ｆにより剥離される。次
に、第１、第３、第４の多結晶シリコン膜１４、２２、
２５の上には第５の多結晶シリコン膜２７が堆積され
る。この多結晶シリコン膜２７によってセル領域１１
ａ、高耐圧領域１１ｂ及び低耐圧領域１１ｃそれぞれは
接続される。この後、セル領域１ａにおける第３、第５
の多結晶シリコン膜２２、２７、高耐圧領域１１ｂにお
ける第１、第５の多結晶シリコン膜１４、２７および低
耐圧領域１１ｃにおける第４、第５の多結晶シリコン膜
２５、２７それぞれにはリン拡散等によってリンがドー
プされる。
【００３１】この後、図１３に示すように、第５の多結
晶シリコン膜２７の上にはスパッタによりタングステン
シリサイド膜２８が形成される。次に、トランジスタの
ゲート電極の加工が行われ、その後、通常のＭＯＳ集積
回路の製造方法と同様に層間絶縁膜が形成される。次
に、金属配線が形成され、その後、パッシベーション膜
が形成される。
晶シリコン膜２７の上にはスパッタによりタングステン
シリサイド膜２８が形成される。次に、トランジスタの
ゲート電極の加工が行われ、その後、通常のＭＯＳ集積
回路の製造方法と同様に層間絶縁膜が形成される。次
に、金属配線が形成され、その後、パッシベーション膜
が形成される。
【００３２】上記第１の実施例によれば、高耐圧領域１
１ｂのゲート絶縁膜１３を初めに形成し、次に、セル領
域１１ａのゲート絶縁膜１６を形成している。つまり、
先ず、Ｐ型シリコン基板１１の表面に高耐圧領域１１ｂ
のゲート絶縁膜１３を形成し、このゲート絶縁膜１３及
び第３乃至第６の素子分離絶縁膜１２ｃ〜１２ｆの上に
第１の多結晶シリコン膜１４を形成し、この多結晶シリ
コン膜１４をマスクとしてセル領域１１ａのシリコン酸
化膜１３をＮＨ4 Ｆによりエッチング除去している。こ
のため、このＮＨ4 Ｆによりエッチング除去する際、高
耐圧領域１１ｂの第３、第４の素子分離絶縁膜１２ｃ、
１２ｄがこのＮＨ4 Ｆによりエッチングされることがな
い。従って、高耐圧領域１１ｂの素子分離絶縁膜１２
ｃ、１２ｄが薄くなることがないため、フィールド反転
電圧の低下という問題が生じることがなく、要求される
高い耐圧を高耐圧領域１１ｂに持たせることができる。
１ｂのゲート絶縁膜１３を初めに形成し、次に、セル領
域１１ａのゲート絶縁膜１６を形成している。つまり、
先ず、Ｐ型シリコン基板１１の表面に高耐圧領域１１ｂ
のゲート絶縁膜１３を形成し、このゲート絶縁膜１３及
び第３乃至第６の素子分離絶縁膜１２ｃ〜１２ｆの上に
第１の多結晶シリコン膜１４を形成し、この多結晶シリ
コン膜１４をマスクとしてセル領域１１ａのシリコン酸
化膜１３をＮＨ4 Ｆによりエッチング除去している。こ
のため、このＮＨ4 Ｆによりエッチング除去する際、高
耐圧領域１１ｂの第３、第４の素子分離絶縁膜１２ｃ、
１２ｄがこのＮＨ4 Ｆによりエッチングされることがな
い。従って、高耐圧領域１１ｂの素子分離絶縁膜１２
ｃ、１２ｄが薄くなることがないため、フィールド反転
電圧の低下という問題が生じることがなく、要求される
高い耐圧を高耐圧領域１１ｂに持たせることができる。
【００３３】また、セルトランジスタの浮遊ゲートとコ
ントロールゲートとの間の絶縁膜となるＯＮＯ積層膜２
１を形成した後、このＯＮＯ積層膜２１の上に第３の多
結晶シリコン膜２２を連続的に堆積し、この多結晶シリ
コン膜２２の上に第３のレジストパターン２３を設けて
いる。このため、従来の製造方法のようにＯＮＯ積層膜
２１の上に直接レジストが塗布されることがない。従っ
て、レジストによってＯＮＯ積層膜２１が汚染されるこ
とがなく、ＯＮＯ積層膜２１の膜質の劣化が生じること
もない。この結果、不揮発性半導体記憶装置内における
絶縁破壊、データ保持特性の劣化などを防止でき、メモ
リセルの信頼性の低下を防止することができる。
ントロールゲートとの間の絶縁膜となるＯＮＯ積層膜２
１を形成した後、このＯＮＯ積層膜２１の上に第３の多
結晶シリコン膜２２を連続的に堆積し、この多結晶シリ
コン膜２２の上に第３のレジストパターン２３を設けて
いる。このため、従来の製造方法のようにＯＮＯ積層膜
２１の上に直接レジストが塗布されることがない。従っ
て、レジストによってＯＮＯ積層膜２１が汚染されるこ
とがなく、ＯＮＯ積層膜２１の膜質の劣化が生じること
もない。この結果、不揮発性半導体記憶装置内における
絶縁破壊、データ保持特性の劣化などを防止でき、メモ
リセルの信頼性の低下を防止することができる。
【００３４】また、従来の製造方法のようにセル領域の
ゲート絶縁膜を形成した後に高耐圧領域のゲート絶縁膜
を形成するのではなく、先ず、高耐圧領域１１ｂのゲー
ト絶縁膜１３を形成した後にセル領域１１ａのゲート絶
縁膜１６を形成している。このため、高耐圧領域１１ｂ
においてオキシナイトライド膜を剥離する工程を必要と
しない。この結果、従来の製造方法のように高耐圧領域
１１ｂのＰ型シリコン基板１１表面にホワイトリボンが
残ることがない。従って、高耐圧領域１１ｂのゲート絶
縁膜の耐圧が劣化することがなく、絶縁破壊などによる
歩留まりの低下を防止することができる。
ゲート絶縁膜を形成した後に高耐圧領域のゲート絶縁膜
を形成するのではなく、先ず、高耐圧領域１１ｂのゲー
ト絶縁膜１３を形成した後にセル領域１１ａのゲート絶
縁膜１６を形成している。このため、高耐圧領域１１ｂ
においてオキシナイトライド膜を剥離する工程を必要と
しない。この結果、従来の製造方法のように高耐圧領域
１１ｂのＰ型シリコン基板１１表面にホワイトリボンが
残ることがない。従って、高耐圧領域１１ｂのゲート絶
縁膜の耐圧が劣化することがなく、絶縁破壊などによる
歩留まりの低下を防止することができる。
【００３５】また、低耐圧領域１１ｃのトランジスタの
しきい値を必要に応じて制御するための不純物の導入
を、新たなフォトレジスト形成工程を施すことなく行え
る。すなわち、図８に示す第１、第２の多結晶シリコン
膜１４、１７をエッチング除去する工程の後、セル領域
１１ａの第３のレジストパターン２３及び高耐圧領域１
１ｂの第１の多結晶シリコン膜１４をマスクとしてＰ型
シリコン基板１１に不純物を注入すれば、低耐圧領域１
１ｃのＰ型シリコン基板１１にのみ不純物を導入するこ
とができる。従って、微細化、高性能化に適したトラン
ジスタを構成することができ、これに伴う製造コストの
増加はわずかなもので済む。
しきい値を必要に応じて制御するための不純物の導入
を、新たなフォトレジスト形成工程を施すことなく行え
る。すなわち、図８に示す第１、第２の多結晶シリコン
膜１４、１７をエッチング除去する工程の後、セル領域
１１ａの第３のレジストパターン２３及び高耐圧領域１
１ｂの第１の多結晶シリコン膜１４をマスクとしてＰ型
シリコン基板１１に不純物を注入すれば、低耐圧領域１
１ｃのＰ型シリコン基板１１にのみ不純物を導入するこ
とができる。従って、微細化、高性能化に適したトラン
ジスタを構成することができ、これに伴う製造コストの
増加はわずかなもので済む。
【００３６】尚、上記第１の実施例では、ゲート絶縁膜
として膜質の良いオキシナイトライド膜１６を、セル領
域１１ａにおけるゲート絶縁膜に用いているが、シリコ
ン酸化膜を、セル領域１１ａにおけるゲート絶縁膜に用
いることも可能である。前記オキシナイトライド膜１６
をゲート絶縁膜として用いると、低電圧領域におけるリ
ーク電流を減少させることができるため、この点におい
て装置の信頼性を向上させることができる。これに対し
て、シリコン酸化膜をゲート絶縁膜として用いると、シ
リコン酸化膜からなる素子分離絶縁膜との間のストレス
が緩和されるため、この点において装置の信頼性を向上
させることができる。
として膜質の良いオキシナイトライド膜１６を、セル領
域１１ａにおけるゲート絶縁膜に用いているが、シリコ
ン酸化膜を、セル領域１１ａにおけるゲート絶縁膜に用
いることも可能である。前記オキシナイトライド膜１６
をゲート絶縁膜として用いると、低電圧領域におけるリ
ーク電流を減少させることができるため、この点におい
て装置の信頼性を向上させることができる。これに対し
て、シリコン酸化膜をゲート絶縁膜として用いると、シ
リコン酸化膜からなる素子分離絶縁膜との間のストレス
が緩和されるため、この点において装置の信頼性を向上
させることができる。
【００３７】図１および図１４乃至図２０は、この発明
の第２の実施例による不揮発性半導体記憶装置の製造方
法を示す断面図であり、第１の実施例と同一部分には同
一符号を付す。
の第２の実施例による不揮発性半導体記憶装置の製造方
法を示す断面図であり、第１の実施例と同一部分には同
一符号を付す。
【００３８】先ず、図１に示す工程を経た後、図１４に
示すように、第１乃至第６の素子分離絶縁膜１２ａ〜１
２ｆの相互間に位置するＰ型シリコン基板１１の表面に
は、高耐圧領域１１ｂのゲート絶縁膜となる厚さが２５
０オングストローム程度のシリコン酸化膜１３が形成さ
れる。この後、これら素子分離絶縁膜１２ａ〜１２ｆ及
びシリコン酸化膜１３の上には、ＬＰＣＶＤ法により厚
さが１２００オングストローム程度の第１の多結晶シリ
コン膜３１が堆積される。この第１の多結晶シリコン膜
３１はゲート電極を構成するものである。
示すように、第１乃至第６の素子分離絶縁膜１２ａ〜１
２ｆの相互間に位置するＰ型シリコン基板１１の表面に
は、高耐圧領域１１ｂのゲート絶縁膜となる厚さが２５
０オングストローム程度のシリコン酸化膜１３が形成さ
れる。この後、これら素子分離絶縁膜１２ａ〜１２ｆ及
びシリコン酸化膜１３の上には、ＬＰＣＶＤ法により厚
さが１２００オングストローム程度の第１の多結晶シリ
コン膜３１が堆積される。この第１の多結晶シリコン膜
３１はゲート電極を構成するものである。
【００３９】次に、図１５に示すように、第１の多結晶
シリコン膜３１上にはリソグラフィ技術により第１のレ
ジストパターン１５が設けられ、このレジストは高耐圧
領域１１ｂ及び低耐圧領域１１ｃそれぞれの上に位置し
ている。次に、この第１のレジストパターン１５をマス
クとして等方性エッチングをすることにより、セル領域
１１ａにおける第１の多結晶シリコン膜３１は除去され
る。
シリコン膜３１上にはリソグラフィ技術により第１のレ
ジストパターン１５が設けられ、このレジストは高耐圧
領域１１ｂ及び低耐圧領域１１ｃそれぞれの上に位置し
ている。次に、この第１のレジストパターン１５をマス
クとして等方性エッチングをすることにより、セル領域
１１ａにおける第１の多結晶シリコン膜３１は除去され
る。
【００４０】この後、図１６に示すように、第１のレジ
ストパターン１５は除去される。この後、セル領域１１
ａにおけるシリコン酸化膜１３は、ＮＨ4 Ｆによりエッ
チング除去される。これにより、Ｐ型シリコン基板１１
の表面が露出される。
ストパターン１５は除去される。この後、セル領域１１
ａにおけるシリコン酸化膜１３は、ＮＨ4 Ｆによりエッ
チング除去される。これにより、Ｐ型シリコン基板１１
の表面が露出される。
【００４１】次に、図１７に示すように、前記露出され
たＰ型シリコン基板１１の表面にはセル領域１１ａのト
ンネル絶縁膜となる厚さが１００オングストローム程度
のオキシナイトライド膜１６が形成される。この時、高
耐圧領域１１ｂにおける第１の多結晶シリコン膜１４の
上にはオキシナイトライド膜１６ａが形成され、低耐圧
領域１１ｃにおける第１の多結晶シリコン膜１４の上に
はオキシナイトライド膜１６ｂが形成される。次に、オ
キシナイトライド膜１６、１６ａ、１６ｂ及び第１、第
２の素子分離絶縁膜１２ａ、１２ｂの上には、セル領域
１１ａの浮遊ゲートとなる厚さが１０００オングストロ
ーム程度の第２の多結晶シリコン膜１７が堆積される。
この後、この第２の多結晶シリコン膜膜１７には、リン
拡散法等によりリンがドープされる。
たＰ型シリコン基板１１の表面にはセル領域１１ａのト
ンネル絶縁膜となる厚さが１００オングストローム程度
のオキシナイトライド膜１６が形成される。この時、高
耐圧領域１１ｂにおける第１の多結晶シリコン膜１４の
上にはオキシナイトライド膜１６ａが形成され、低耐圧
領域１１ｃにおける第１の多結晶シリコン膜１４の上に
はオキシナイトライド膜１６ｂが形成される。次に、オ
キシナイトライド膜１６、１６ａ、１６ｂ及び第１、第
２の素子分離絶縁膜１２ａ、１２ｂの上には、セル領域
１１ａの浮遊ゲートとなる厚さが１０００オングストロ
ーム程度の第２の多結晶シリコン膜１７が堆積される。
この後、この第２の多結晶シリコン膜膜１７には、リン
拡散法等によりリンがドープされる。
【００４２】この後、図１８に示すように、第２の多結
晶シリコン膜１７の上には第２のレジストパターン１８
が設けられ、このレジストパターン１８はセルトランジ
スタの浮遊ゲートとなる領域１９と高耐圧領域１１ｂと
に位置している。この後、第２のレジストパターン１８
をマスクとしてエッチングすることにより、セル領域１
１ａの浮遊ゲート分離領域２０及び低耐圧領域１１ｃそ
れぞれの上に位置する第２の多結晶シリコン膜１７が除
去される。
晶シリコン膜１７の上には第２のレジストパターン１８
が設けられ、このレジストパターン１８はセルトランジ
スタの浮遊ゲートとなる領域１９と高耐圧領域１１ｂと
に位置している。この後、第２のレジストパターン１８
をマスクとしてエッチングすることにより、セル領域１
１ａの浮遊ゲート分離領域２０及び低耐圧領域１１ｃそ
れぞれの上に位置する第２の多結晶シリコン膜１７が除
去される。
【００４３】次に、図１９に示すように、第２のレジス
トパターン１８は除去される。次に、セル領域１１ａに
おける第２の多結晶シリコン膜１７の上には、セルトラ
ンジスタの浮遊ゲートとコントロールゲートとの間の絶
縁膜となる例えばＯＮＯ(OXIDE-NITRIDE-OXIDE) 積層膜
２１が形成される。この時、高耐圧領域１１ｂにおける
第２の多結晶シリコン膜１７の上にはＯＮＯ積層膜２１
ａが形成され、低耐圧領域１１ｃにおける第１の多結晶
シリコン膜３１の上にはＯＮＯ積層膜２１ｂが形成され
る。この後、このＯＮＯ積層膜２１、２１ａ、２１ｂの
上には厚さが１０００オングストローム程度の第３の多
結晶シリコン膜２２が堆積される。
トパターン１８は除去される。次に、セル領域１１ａに
おける第２の多結晶シリコン膜１７の上には、セルトラ
ンジスタの浮遊ゲートとコントロールゲートとの間の絶
縁膜となる例えばＯＮＯ(OXIDE-NITRIDE-OXIDE) 積層膜
２１が形成される。この時、高耐圧領域１１ｂにおける
第２の多結晶シリコン膜１７の上にはＯＮＯ積層膜２１
ａが形成され、低耐圧領域１１ｃにおける第１の多結晶
シリコン膜３１の上にはＯＮＯ積層膜２１ｂが形成され
る。この後、このＯＮＯ積層膜２１、２１ａ、２１ｂの
上には厚さが１０００オングストローム程度の第３の多
結晶シリコン膜２２が堆積される。
【００４４】この後、図２０に示すように、セル領域１
１ａにおける第３の多結晶シリコン膜２２の上には第３
のレジストパターン２３が設けられる。この後、このレ
ジストパターン２３をマスクとして等方性のエッチング
をすることにより、高耐圧領域１１ｂ及び低耐圧領域１
１ｃそれぞれの第３の多結晶シリコン膜２２が同時に除
去される。次に、第３のレジストパターン２３をマスク
として異方性のエッチングをすることにより、ＯＮＯ積
層膜２１ａ、２１ｂが除去される。この後、第３のレジ
ストパターン２３をマスクとしてエッチングをすること
により、高耐圧領域１１ｂにおける第２の多結晶シリコ
ン膜１７及び低耐圧領域１１ｃにおける第１の多結晶シ
リコン膜３１が同時にエッチング除去される。次に、前
記第３のレジストパターン２３及び高耐圧領域１１ｂに
おける第１の多結晶シリコン膜３１をマスクとして、低
耐圧領域１１ｃにおけるＰ型シリコン基板１１に例えば
ボロン３２が加速電圧２０ｋｅＶ、ドーズ量１×１０12
ｃｍ-2程度で注入される。
１ａにおける第３の多結晶シリコン膜２２の上には第３
のレジストパターン２３が設けられる。この後、このレ
ジストパターン２３をマスクとして等方性のエッチング
をすることにより、高耐圧領域１１ｂ及び低耐圧領域１
１ｃそれぞれの第３の多結晶シリコン膜２２が同時に除
去される。次に、第３のレジストパターン２３をマスク
として異方性のエッチングをすることにより、ＯＮＯ積
層膜２１ａ、２１ｂが除去される。この後、第３のレジ
ストパターン２３をマスクとしてエッチングをすること
により、高耐圧領域１１ｂにおける第２の多結晶シリコ
ン膜１７及び低耐圧領域１１ｃにおける第１の多結晶シ
リコン膜３１が同時にエッチング除去される。次に、前
記第３のレジストパターン２３及び高耐圧領域１１ｂに
おける第１の多結晶シリコン膜３１をマスクとして、低
耐圧領域１１ｃにおけるＰ型シリコン基板１１に例えば
ボロン３２が加速電圧２０ｋｅＶ、ドーズ量１×１０12
ｃｍ-2程度で注入される。
【００４５】上記第２の実施例においても第１の実施例
と同様の効果を得ることができる。また、第１の多結晶
シリコン膜３１を第１の実施例のそれより厚く形成して
いる。このため、第３のレジストパターン２３及び高耐
圧領域１１ｂにおける第１の多結晶シリコン膜３１をマ
スクとしてボロン３２をイオン注入する際、不純物であ
るボロン３２の一部が第１の多結晶シリコン膜３１を突
き抜けて高耐圧領域１１ｂのＰ型シリコン基板１１にま
で注入されてしまうことがない。従って、不純物が高耐
圧領域１１ｂのＰ型シリコン基板１１に注入されること
による高耐圧領域１１ｂのトランジスタのしきい値の変
動を防止することができる。
と同様の効果を得ることができる。また、第１の多結晶
シリコン膜３１を第１の実施例のそれより厚く形成して
いる。このため、第３のレジストパターン２３及び高耐
圧領域１１ｂにおける第１の多結晶シリコン膜３１をマ
スクとしてボロン３２をイオン注入する際、不純物であ
るボロン３２の一部が第１の多結晶シリコン膜３１を突
き抜けて高耐圧領域１１ｂのＰ型シリコン基板１１にま
で注入されてしまうことがない。従って、不純物が高耐
圧領域１１ｂのＰ型シリコン基板１１に注入されること
による高耐圧領域１１ｂのトランジスタのしきい値の変
動を防止することができる。
【００４６】図１、図２、図２１及び図２２は、この発
明の第３の実施例による不揮発性半導体記憶装置の製造
方法を示す断面図であり、第１の実施例と同一部分には
同一符号を付し、異なる部分についてのみ説明する。
明の第３の実施例による不揮発性半導体記憶装置の製造
方法を示す断面図であり、第１の実施例と同一部分には
同一符号を付し、異なる部分についてのみ説明する。
【００４７】図１、図２に示す工程を経た後、図２１に
示すように、第１の多結晶シリコン膜１４の上には、Ｌ
ＰＣＶＤ法などにより厚さが例えば２００オングストロ
ーム程度のシリコン酸化膜３２が設けられる。
示すように、第１の多結晶シリコン膜１４の上には、Ｌ
ＰＣＶＤ法などにより厚さが例えば２００オングストロ
ーム程度のシリコン酸化膜３２が設けられる。
【００４８】次に、前記シリコン酸化膜３２の上にはリ
ソグラフィ技術により図示せぬ第１のレジストパターン
が設けられ、このレジストは高耐圧領域１１ｂ及び低耐
圧領域１１ｃそれぞれの上に位置している。この後、こ
の第１のレジストパターンをマスクとしてエッチングす
ることにより、セル領域１１ａにおけるシリコン酸化膜
３２が除去される。次に、第１のレジストパターンをマ
スクとしてエッチングすることにより、セル領域１１ａ
における第１の多結晶シリコン膜１４が除去される。
ソグラフィ技術により図示せぬ第１のレジストパターン
が設けられ、このレジストは高耐圧領域１１ｂ及び低耐
圧領域１１ｃそれぞれの上に位置している。この後、こ
の第１のレジストパターンをマスクとしてエッチングす
ることにより、セル領域１１ａにおけるシリコン酸化膜
３２が除去される。次に、第１のレジストパターンをマ
スクとしてエッチングすることにより、セル領域１１ａ
における第１の多結晶シリコン膜１４が除去される。
【００４９】この後、図２２に示すように、セル領域１
１ａにおける第３の多結晶シリコン膜２２の上には第３
のレジストパターン２３が設けられる。この後、このレ
ジストパターン２３をマスクとして等方性のエッチング
をすることにより、高耐圧領域１１ｂ及び低耐圧領域１
１ｃそれぞれの図示せぬ第３の多結晶シリコン膜が同時
に除去される。次に、第３のレジストパターン２３をマ
スクとして異方性のエッチングをすることにより、図示
せぬＯＮＯ積層膜が除去される。この後、第３のレジス
トパターン２３をマスクとしてエッチングをすることに
より、高耐圧領域１１ｂにおける図示せぬ第２の多結晶
シリコン膜及び低耐圧領域１１ｃにおける図示せぬ第１
の多結晶シリコン膜が同時にエッチング除去される。次
に、前記第３のレジストパターン２３及び高耐圧領域１
１ｂにおける第１の多結晶シリコン膜１４と厚さが２０
０オングストローム程度のシリコン酸化膜３２とをマス
クとして、低耐圧領域１１ｃにおけるＰ型シリコン基板
１１に不純物が導入される。
１ａにおける第３の多結晶シリコン膜２２の上には第３
のレジストパターン２３が設けられる。この後、このレ
ジストパターン２３をマスクとして等方性のエッチング
をすることにより、高耐圧領域１１ｂ及び低耐圧領域１
１ｃそれぞれの図示せぬ第３の多結晶シリコン膜が同時
に除去される。次に、第３のレジストパターン２３をマ
スクとして異方性のエッチングをすることにより、図示
せぬＯＮＯ積層膜が除去される。この後、第３のレジス
トパターン２３をマスクとしてエッチングをすることに
より、高耐圧領域１１ｂにおける図示せぬ第２の多結晶
シリコン膜及び低耐圧領域１１ｃにおける図示せぬ第１
の多結晶シリコン膜が同時にエッチング除去される。次
に、前記第３のレジストパターン２３及び高耐圧領域１
１ｂにおける第１の多結晶シリコン膜１４と厚さが２０
０オングストローム程度のシリコン酸化膜３２とをマス
クとして、低耐圧領域１１ｃにおけるＰ型シリコン基板
１１に不純物が導入される。
【００５０】上記第３の実施例においても第２の実施例
と同様の効果を得ることができる。つまり、図２２に示
す工程において、第１の多結晶シリコン膜１４とシリコ
ン酸化膜３２との両方を、低耐圧領域１１ｃにおけるＰ
型シリコン基板１１に不純物を導入する際のマスクとし
てい用いている。このため、不純物の一部が第１の多結
晶シリコン膜１４を突き抜けて高耐圧領域１１ｂのＰ型
シリコン基板１１に注入されることを防止することがで
きる。
と同様の効果を得ることができる。つまり、図２２に示
す工程において、第１の多結晶シリコン膜１４とシリコ
ン酸化膜３２との両方を、低耐圧領域１１ｃにおけるＰ
型シリコン基板１１に不純物を導入する際のマスクとし
てい用いている。このため、不純物の一部が第１の多結
晶シリコン膜１４を突き抜けて高耐圧領域１１ｂのＰ型
シリコン基板１１に注入されることを防止することがで
きる。
【００５１】
【発明の効果】以上説明したようにこの発明によれば、
第２の領域の第１の酸化膜を初めに形成し、次に、第３
の領域の第２の酸化膜を形成している。したがって、高
耐圧領域における素子分離絶縁膜の膜厚が薄くなること
を防止することができる。また、第１の絶縁膜を形成し
た後、この第１の絶縁膜の上に第３の多結晶シリコン膜
を連続的に堆積している。したがって、メモリセルの信
頼性の低下それぞれを防止することができる。
第２の領域の第１の酸化膜を初めに形成し、次に、第３
の領域の第２の酸化膜を形成している。したがって、高
耐圧領域における素子分離絶縁膜の膜厚が薄くなること
を防止することができる。また、第１の絶縁膜を形成し
た後、この第１の絶縁膜の上に第３の多結晶シリコン膜
を連続的に堆積している。したがって、メモリセルの信
頼性の低下それぞれを防止することができる。
【図１】この発明の第１、第２又は第３の実施例による
不揮発性半導体記憶装置の製造方法を示す断面図。
不揮発性半導体記憶装置の製造方法を示す断面図。
【図２】この発明の第１又は第３の実施例による不揮発
性半導体記憶装置の製造方法を示すものであり、図１の
次の工程を示す断面図。
性半導体記憶装置の製造方法を示すものであり、図１の
次の工程を示す断面図。
【図３】この発明の第１の実施例による不揮発性半導体
記憶装置の製造方法を示すものであり、図２の次の工程
を示す断面図。
記憶装置の製造方法を示すものであり、図２の次の工程
を示す断面図。
【図４】この発明の第１の実施例による不揮発性半導体
記憶装置の製造方法を示すものであり、図３の次の工程
を示す断面図。
記憶装置の製造方法を示すものであり、図３の次の工程
を示す断面図。
【図５】この発明の第１の実施例による不揮発性半導体
記憶装置の製造方法を示すものであり、図４の次の工程
を示す断面図。
記憶装置の製造方法を示すものであり、図４の次の工程
を示す断面図。
【図６】この発明の第１の実施例による不揮発性半導体
記憶装置の製造方法を示すものであり、図５の次の工程
を示す断面図。
記憶装置の製造方法を示すものであり、図５の次の工程
を示す断面図。
【図７】この発明の第１の実施例による不揮発性半導体
記憶装置の製造方法を示すものであり、図６の次の工程
を示す断面図。
記憶装置の製造方法を示すものであり、図６の次の工程
を示す断面図。
【図８】この発明の第１の実施例による不揮発性半導体
記憶装置の製造方法を示すものであり、図７の次の工程
を示す断面図。
記憶装置の製造方法を示すものであり、図７の次の工程
を示す断面図。
【図９】この発明の第１の実施例による不揮発性半導体
記憶装置の製造方法を示すものであり、図８の次の工程
を示す断面図。
記憶装置の製造方法を示すものであり、図８の次の工程
を示す断面図。
【図１０】この発明の第１の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図９の次の工
程を示す断面図。
体記憶装置の製造方法を示すものであり、図９の次の工
程を示す断面図。
【図１１】この発明の第１の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図１０の次の
工程を示す断面図。
体記憶装置の製造方法を示すものであり、図１０の次の
工程を示す断面図。
【図１２】この発明の第１の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図１１の次の
工程を示す断面図。
体記憶装置の製造方法を示すものであり、図１１の次の
工程を示す断面図。
【図１３】この発明の第１の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図１２の次の
工程を示す断面図。
体記憶装置の製造方法を示すものであり、図１２の次の
工程を示す断面図。
【図１４】この発明の第２の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図１の次の工
程を示す断面図。
体記憶装置の製造方法を示すものであり、図１の次の工
程を示す断面図。
【図１５】この発明の第２の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図１４の次の
工程を示す断面図。
体記憶装置の製造方法を示すものであり、図１４の次の
工程を示す断面図。
【図１６】この発明の第２の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図１５の次の
工程を示す断面図。
体記憶装置の製造方法を示すものであり、図１５の次の
工程を示す断面図。
【図１７】この発明の第２の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図１６の次の
工程を示す断面図。
体記憶装置の製造方法を示すものであり、図１６の次の
工程を示す断面図。
【図１８】この発明の第２の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図１７の次の
工程を示す断面図。
体記憶装置の製造方法を示すものであり、図１７の次の
工程を示す断面図。
【図１９】この発明の第２の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図１８の次の
工程を示す断面図。
体記憶装置の製造方法を示すものであり、図１８の次の
工程を示す断面図。
【図２０】この発明の第２の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図１９の次の
工程を示す断面図。
体記憶装置の製造方法を示すものであり、図１９の次の
工程を示す断面図。
【図２１】この発明の第３の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図２の次の工
程を示す断面図。
体記憶装置の製造方法を示すものであり、図２の次の工
程を示す断面図。
【図２２】この発明の第３の実施例による不揮発性半導
体記憶装置の製造方法を示すものであり、図２１の次の
工程を示す断面図。
体記憶装置の製造方法を示すものであり、図２１の次の
工程を示す断面図。
【図２３】従来の不揮発性半導体記憶装置の製造方法を
示す断面図。
示す断面図。
【図２４】従来の不揮発性半導体記憶装置の製造方法を
示すものであり、図２３の次の工程を示す断面図。
示すものであり、図２３の次の工程を示す断面図。
【図２５】従来の不揮発性半導体記憶装置の製造方法を
示すものであり、図２４の次の工程を示す断面図。
示すものであり、図２４の次の工程を示す断面図。
【図２６】従来の不揮発性半導体記憶装置の製造方法を
示すものであり、図２５の次の工程を示す断面図。
示すものであり、図２５の次の工程を示す断面図。
【図２７】従来の不揮発性半導体記憶装置の製造方法を
示すものであり、図２６の次の工程を示す断面図。
示すものであり、図２６の次の工程を示す断面図。
11…Ｐ型シリコン基板、11a …セル領域、11b …高耐圧
領域、11c …低耐圧領域、12a …第１の素子分離絶縁
膜、12b …第２の素子分離絶縁膜、12c …第３の素子分
離絶縁膜、12d …第４の素子分離絶縁膜、12e …第５の
素子分離絶縁膜、12f …第６の素子分離絶縁膜、13…シ
リコン酸化膜（高耐圧領域のゲート絶縁膜）、14…第１
の多結晶シリコン膜、15…第１のレジストパターン、16
…オキシナイトライド膜（セル領域のゲート絶縁膜）、
16a,16b …オキシナイトライド膜、17…第２の多結晶シ
リコン膜、18…第２のレジストパターン、19…セルトラ
ンジスタの浮遊ゲートとなる領域、20…浮遊ゲート分離
領域、21,21a,21b…ＯＮＯ積層膜、22…第３の多結晶シ
リコン膜、23…第３のレジストパターン、24,24a,24b…
シリコン酸化膜、25…第４の多結晶シリコン膜、26…第
４のレジストパターン、27…第５の多結晶シリコン膜、
28…タングステンシリサイド膜、31…第１の多結晶シリ
コン膜、32…シリコン酸化膜。
領域、11c …低耐圧領域、12a …第１の素子分離絶縁
膜、12b …第２の素子分離絶縁膜、12c …第３の素子分
離絶縁膜、12d …第４の素子分離絶縁膜、12e …第５の
素子分離絶縁膜、12f …第６の素子分離絶縁膜、13…シ
リコン酸化膜（高耐圧領域のゲート絶縁膜）、14…第１
の多結晶シリコン膜、15…第１のレジストパターン、16
…オキシナイトライド膜（セル領域のゲート絶縁膜）、
16a,16b …オキシナイトライド膜、17…第２の多結晶シ
リコン膜、18…第２のレジストパターン、19…セルトラ
ンジスタの浮遊ゲートとなる領域、20…浮遊ゲート分離
領域、21,21a,21b…ＯＮＯ積層膜、22…第３の多結晶シ
リコン膜、23…第３のレジストパターン、24,24a,24b…
シリコン酸化膜、25…第４の多結晶シリコン膜、26…第
４のレジストパターン、27…第５の多結晶シリコン膜、
28…タングステンシリサイド膜、31…第１の多結晶シリ
コン膜、32…シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 // Ｈ０１Ｌ 21/762 Ｈ０１Ｌ 21/76 Ｄ
Claims (5)
- 【請求項１】 第１の電源電圧が印加される第１のＭＯ
Ｓ型トランジスタを形成する領域が分離される第１の素
子分離絶縁膜と、 前記第１の電源電圧より高い第２の電源電圧が印加され
る第２のＭＯＳ型トランジスタを形成する領域が分離さ
れる前記第１の素子分離絶縁膜の幅と同一の幅を有し前
記第１の素子分離絶縁膜の厚さより厚い第２の素子分離
絶縁膜と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 第１の電源電圧が印加される第１のＭＯ
Ｓ型トランジスタにおけるゲート電極の一部を構成する
第１の多結晶シリコン膜と、 前記第１の電源電圧より高い第２の電源電圧が印加され
る第２のＭＯＳ型トランジスタにおけるゲート電極の一
部を構成する前記第１の多結晶シリコン膜の厚さより厚
い第２の多結晶シリコン膜と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 半導体基板の表面に、第１の電源電圧が
印加される第１のＭＯＳ型トランジスタを形成する第１
の領域が分離される第１の素子分離絶縁膜と、前記第１
の電源電圧より高い第２の電源電圧が印加される第２の
ＭＯＳ型トランジスタを形成する第２の領域が分離され
る前記第１の素子分離絶縁膜の厚さより厚い第２の素子
分離絶縁膜と、メモリセルトランジスタを形成する第３
の領域が分離される第３の素子分離絶縁膜とを形成する
工程と、 前記半導体基板の表面に第１のＭＯＳ型トランジスタの
ゲート絶縁膜となる第１の酸化膜を形成する工程と、 前記第１の酸化膜および前記第１乃至第３の素子分離絶
縁膜の上に第１の多結晶シリコン膜を堆積する工程と、 前記第１及び第２の領域それぞれにおける前記第１の多
結晶シリコン膜の上に第１のレジストパターンを形成す
る工程と、 前記第１のレジストパターンをマスクとして前記第３の
多結晶シリコン膜をエッチングする工程と、 前記第１のレジストパターンを剥離した後、前記第３の
領域における前記第１の酸化膜を除去する工程と、 前記第３の領域における前記半導体基板の表面に前記メ
モリセルトランジスタのゲート絶縁膜となる第２の酸化
膜を形成する工程と、 前記第２の酸化膜の上に前記メモリセルトランジスタの
浮遊ゲートとなる第２の多結晶シリコン膜を堆積する工
程と、 前記第２の多結晶シリコン膜に不純物を導入する工程
と、 前記第２の領域および前記第３の領域における浮遊ゲー
ト電極が形成される領域それぞれにおける前記第２の多
結晶シリコン膜の上に第２のレジストパターンを形成す
る工程と、 前記第２のレジストパターンをマスクとして前記第２の
多結晶シリコン膜をエッチングする工程と、 前記第２のレジストパターンを剥離した後、前記第２の
多結晶シリコン膜の上に前記メモリセルトランジスタの
浮遊ゲートとコントロールゲートとの間の絶縁膜となる
第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に第３の多結晶シリコン膜を堆積
する工程と、 前記第３の領域における前記第３の多結晶シリコン膜の
上に第３のレジストパターンを形成する工程と、 前記第３のレジストパターンをマスクとして前記第１及
び第２の領域における前記第３の多結晶シリコン膜をエ
ッチングする工程と、 前記第３のレジストパターンをマスクとして前記第１及
び第２の領域における前記第１の絶縁膜をエッチングす
る工程と、 前記第３のレジストパターンをマスクとして、前記第１
の領域における前記第１の多結晶シリコン膜および前記
第２の領域における前記第２の多結晶シリコン膜をエッ
チングする工程と、 前記第３のレジストパターンを剥離した後、前記第１の
領域における前記第１の酸化膜をエッチングする工程
と、 前記第１の領域における前記半導体基板の表面に前記第
１のＭＯＳ型トランジスタのゲート絶縁膜となる第３の
酸化膜を形成する工程と、 前記第３の酸化膜の上に第４の多結晶シリコン膜を堆積
する工程と、 前記第１の領域における前記第４の多結晶シリコン膜の
上に第４のレジストパターンを形成する工程と、 前記第４のレジストパターンをマスクとして前記第４の
多結晶シリコン膜をエッチングする工程と、 前記第４のレジストパターンを剥離した後、前記第１乃
至第３の領域に第５の多結晶シリコン膜を堆積する工程
と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項４】 半導体基板の表面に、第１の電源電圧が
印加される第１のＭＯＳ型トランジスタを形成する第１
の領域が分離される第１の素子分離絶縁膜と、前記第１
の電源電圧より高い第２の電源電圧が印加される第２の
ＭＯＳ型トランジスタを形成する第２の領域が分離され
る前記第１の素子分離絶縁膜の厚さより厚い第２の素子
分離絶縁膜と、メモリセルトランジスタを形成する第３
の領域が分離される第３の素子分離絶縁膜とを形成する
工程と、 前記半導体基板の表面に第１のＭＯＳ型トランジスタの
ゲート絶縁膜となる第１の酸化膜を形成する工程と、 前記第１の酸化膜および前記第１乃至第３の素子分離絶
縁膜の上に第１の多結晶シリコン膜を堆積する工程と、 前記第１の多結晶シリコン膜の上に酸化膜を形成する工
程と、 前記第１及び第２の領域それぞれにおける前記酸化膜の
上に第１のレジストパターンを形成する工程と、 前記第１のレジストパターンをマスクとして酸化膜及び
前記第１の多結晶シリコン膜をエッチングする工程と、 前記第１のレジストパターンを剥離した後、前記第３の
領域における前記第１の酸化膜を除去する工程と、 前記第３の領域における前記半導体基板の表面に前記メ
モリセルトランジスタのゲート絶縁膜となる第２の酸化
膜を形成する工程と、 前記第２の酸化膜の上に前記メモリセルトランジスタの
浮遊ゲートとなる第２の多結晶シリコン膜を堆積する工
程と、 前記第２の多結晶シリコン膜に不純物を導入する工程
と、 前記第２の領域および前記第３の領域における浮遊ゲー
ト電極が形成される領域それぞれにおける前記第２の多
結晶シリコン膜の上に第２のレジストパターンを形成す
る工程と、 前記第２のレジストパターンをマスクとして前記第２の
多結晶シリコン膜をエッチングする工程と、 前記第２のレジストパターンを剥離した後、前記第２の
多結晶シリコン膜の上に前記メモリセルトランジスタの
浮遊ゲートとコントロールゲートとの間の絶縁膜となる
第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に第３の多結晶シリコン膜を堆積
する工程と、 前記第３の領域における前記第３の多結晶シリコン膜の
上に第３のレジストパターンを形成する工程と、 前記第３のレジストパターンをマスクとして前記第１及
び第２の領域における前記第３の多結晶シリコン膜をエ
ッチングする工程と、 前記第３のレジストパターンをマスクとして前記第１及
び第２の領域における前記第１の絶縁膜をエッチングす
る工程と、 前記第３のレジストパターンをマスクとして、前記第１
の領域における前記第１の多結晶シリコン膜および前記
第２の領域における前記第２の多結晶シリコン膜をエッ
チングする工程と、 前記第３のレジストパターンおよび前記第２の領域にお
ける前記酸化膜、前記第１の多結晶シリコン膜をマスク
として前記半導体基板に不純物を導入する工程と、 前記第３のレジストパターンを剥離した後、前記第１の
領域における前記第１の酸化膜をエッチングする工程
と、 前記第１の領域における前記半導体基板の表面に前記第
１のＭＯＳ型トランジスタのゲート絶縁膜となる第３の
酸化膜を形成する工程と、 前記第３の酸化膜の上に第４の多結晶シリコン膜を堆積
する工程と、 前記第１の領域における前記第４の多結晶シリコン膜の
上に第４のレジストパターンを形成する工程と、 前記第４のレジストパターンをマスクとして前記第４の
多結晶シリコン膜をエッチングする工程と、 前記第４のレジストパターンを剥離した後、前記第１乃
至第３の領域に第５の多結晶シリコン膜を堆積する工程
と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項５】 半導体基板の表面に、第１の電源電圧が
印加される第１のＭＯＳ型トランジスタを形成する第１
の領域が分離される第１の素子分離絶縁膜と、前記第１
の電源電圧より高い第２の電源電圧が印加される第２の
ＭＯＳ型トランジスタを形成する第２の領域が分離され
る前記第１の素子分離絶縁膜の厚さより厚い第２の素子
分離絶縁膜と、メモリセルトランジスタを形成する第３
の領域が分離される第３の素子分離絶縁膜とを形成する
工程と、 前記半導体基板の表面に第１のＭＯＳ型トランジスタの
ゲート絶縁膜となる第１の酸化膜を形成する工程と、 前記第１の酸化膜および前記第１乃至第３の素子分離絶
縁膜の上に、後工程で第１の領域における前記半導体基
板に不純物を導入する際にマスクとして十分な厚さを有
する第１の多結晶シリコン膜を堆積する工程と、 前記第１及び第２の領域それぞれにおける前記酸化膜の
上に第１のレジストパターンを形成する工程と、 前記第１のレジストパターンをマスクとして第１の多結
晶シリコン膜をエッチングする工程と、 前記第１のレジストパターンを剥離した後、前記第３の
領域における前記第１の酸化膜を除去する工程と、 前記第３の領域における前記半導体基板の表面に前記メ
モリセルトランジスタのゲート絶縁膜となる第２の酸化
膜を形成する工程と、 前記第２の酸化膜の上に前記メモリセルトランジスタの
浮遊ゲートとなる第２の多結晶シリコン膜を堆積する工
程と、 前記第２の多結晶シリコン膜に不純物を導入する工程
と、 前記第２の領域および前記第３の領域における浮遊ゲー
ト電極が形成される領域それぞれにおける前記第２の多
結晶シリコン膜の上に第２のレジストパターンを形成す
る工程と、 前記第２のレジストパターンをマスクとして前記第２の
多結晶シリコン膜をエッチングする工程と、 前記第２のレジストパターンを剥離した後、前記第２の
多結晶シリコン膜の上に前記メモリセルトランジスタの
浮遊ゲートとコントロールゲートとの間の絶縁膜となる
第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に第３の多結晶シリコン膜を堆積
する工程と、 前記第３の領域における前記第３の多結晶シリコン膜の
上に第３のレジストパターンを形成する工程と、 前記第３のレジストパターンをマスクとして前記第１及
び第２の領域における前記第３の多結晶シリコン膜をエ
ッチングする工程と、 前記第３のレジストパターンをマスクとして前記第１及
び第２の領域における前記第１の絶縁膜をエッチングす
る工程と、 前記第３のレジストパターンをマスクとして、前記第１
の領域における前記第１の多結晶シリコン膜および前記
第２の領域における前記第２の多結晶シリコン膜をエッ
チングする工程と、 前記第３のレジストパターンを剥離した後、前記第１の
領域における前記第１の酸化膜をエッチングする工程
と、 前記第１の領域における前記半導体基板の表面に前記第
１のＭＯＳ型トランジスタのゲート絶縁膜となる第３の
酸化膜を形成する工程と、 前記第３の酸化膜の上に第４の多結晶シリコン膜を堆積
する工程と、 前記第１の領域における前記第４の多結晶シリコン膜の
上に第４のレジストパターンを形成する工程と、 前記第４のレジストパターンをマスクとして前記第４の
多結晶シリコン膜をエッチングする工程と、 前記第４のレジストパターンを剥離した後、前記第１乃
至第３の領域に第５の多結晶シリコン膜を堆積する工程
と、 前記第５の多結晶シリコン膜および前記第１の領域にお
ける前記第４の多結晶シリコン膜、前記第２の領域にお
ける前記第１の多結晶シリコン膜、前記第３の領域にお
ける前記第３の多結晶シリコン膜それぞれに同時に不純
物を導入する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312018A JPH08167705A (ja) | 1994-12-15 | 1994-12-15 | 不揮発性半導体記憶装置及びその製造方法 |
| US08/570,574 US5658812A (en) | 1994-12-15 | 1995-12-11 | Nonvolatile semiconductor memory device and its manufacturing method |
| US08/799,939 US6166419A (en) | 1994-12-15 | 1997-02-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312018A JPH08167705A (ja) | 1994-12-15 | 1994-12-15 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167705A true JPH08167705A (ja) | 1996-06-25 |
Family
ID=18024230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6312018A Pending JPH08167705A (ja) | 1994-12-15 | 1994-12-15 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
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| JP (1) | JPH08167705A (ja) |
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