JPH0521805A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0521805A JPH0521805A JP16856191A JP16856191A JPH0521805A JP H0521805 A JPH0521805 A JP H0521805A JP 16856191 A JP16856191 A JP 16856191A JP 16856191 A JP16856191 A JP 16856191A JP H0521805 A JPH0521805 A JP H0521805A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し，副作用なく高
速化できる電気的に消去可能なＭＯＳ型不揮発性半導体
記憶装置の製造方法の提供を目的とする。 【構成】 セルトランジスタと周辺トランジスタを含む
半導体装置の製造において，セル部のゲート絶縁膜２上
に第１の導電膜の蓄積電極10及び第２の導電膜の制御電
極11をこの順に形成する工程と，蓄積電極10，制御電極
11及び周辺部ゲート絶縁膜２上の第２の導電膜を酸化し
て，表面に絶縁膜12を形成する工程と, マスクを用いて
周辺部の絶縁膜12及び第２の導電膜をエッチングして，
第２の導電膜のゲート電極13を形成する工程と, 全面に
導電膜を堆積した後異方性エッチングにより，蓄積電極
10側面及び制御電極11側面の絶縁膜12に接する導電膜側
壁16及びゲート電極13側面に接する導電膜側壁17を形成
する工程を有するように構成する。また，第２の導電膜
はポリサイド膜であるように構成する。
速化できる電気的に消去可能なＭＯＳ型不揮発性半導体
記憶装置の製造方法の提供を目的とする。 【構成】 セルトランジスタと周辺トランジスタを含む
半導体装置の製造において，セル部のゲート絶縁膜２上
に第１の導電膜の蓄積電極10及び第２の導電膜の制御電
極11をこの順に形成する工程と，蓄積電極10，制御電極
11及び周辺部ゲート絶縁膜２上の第２の導電膜を酸化し
て，表面に絶縁膜12を形成する工程と, マスクを用いて
周辺部の絶縁膜12及び第２の導電膜をエッチングして，
第２の導電膜のゲート電極13を形成する工程と, 全面に
導電膜を堆積した後異方性エッチングにより，蓄積電極
10側面及び制御電極11側面の絶縁膜12に接する導電膜側
壁16及びゲート電極13側面に接する導電膜側壁17を形成
する工程を有するように構成する。また，第２の導電膜
はポリサイド膜であるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に電気的に消去可能なＭＯＳ型不揮発性半導体
装置の製造方法に関する。
係り，特に電気的に消去可能なＭＯＳ型不揮発性半導体
装置の製造方法に関する。
【０００２】
【従来の技術】電気的に消去可能なＭＯＳ型不揮発性半
導体装置は，一般的にＥＥＰＲＯＭとＦＬＡＳＨＥＥＰ
ＲＯＭの２種類がある。今後の市場動向としては，高集
積化し易い点やコストの点で一括消去型のＦＬＡＳＨＥ
ＥＰＲＯＭの市場が増えるものと見られている。しか
し，ＦＬＡＳＨＥＥＰＲＯＭはＥＥＰＲＯＭと違い，セ
ルトランジスタはセレクトトランジスタがなくメモリト
ランジスタだけの構成となっている。
導体装置は，一般的にＥＥＰＲＯＭとＦＬＡＳＨＥＥＰ
ＲＯＭの２種類がある。今後の市場動向としては，高集
積化し易い点やコストの点で一括消去型のＦＬＡＳＨＥ
ＥＰＲＯＭの市場が増えるものと見られている。しか
し，ＦＬＡＳＨＥＥＰＲＯＭはＥＥＰＲＯＭと違い，セ
ルトランジスタはセレクトトランジスタがなくメモリト
ランジスタだけの構成となっている。
【０００３】図３はＦＬＡＳＨＥＥＰＲＯＭの回路図
で，Ｇはゲート（ワード線），Ｄはドレイン（ビット
線），Ｓはソース（ＧＮＤ）を表す。メモリセルは，た
だ一個のＦＬＡＳＨＥＥＰＲＯＭだけからなり，セレク
トトランジスタを含まないため，問題として以下の点が
上げられる。
で，Ｇはゲート（ワード線），Ｄはドレイン（ビット
線），Ｓはソース（ＧＮＤ）を表す。メモリセルは，た
だ一個のＦＬＡＳＨＥＥＰＲＯＭだけからなり，セレク
トトランジスタを含まないため，問題として以下の点が
上げられる。
【０００４】過消去のためメモリトランジスタがノー
マリーオンの状態となり，読出し時に一つのトランジス
タだけを選択できない。消去後のしきい値電圧がばら
つき，センスがしにくくなる。
マリーオンの状態となり，読出し時に一つのトランジス
タだけを選択できない。消去後のしきい値電圧がばら
つき，センスがしにくくなる。
【０００５】そこで，これらの問題を解決するために，
メモリトランジスタに導電体の側壁を形成し，この側壁
をセレクトトランジスタのゲート電極として使用する構
造が提案されている。
メモリトランジスタに導電体の側壁を形成し，この側壁
をセレクトトランジスタのゲート電極として使用する構
造が提案されている。
【０００６】図４(S1)〜(S6), (P1)〜 (P6) 及び図５(S
7), (P7)は，セレクトトランジスタのゲート電極となる
導電膜側壁を持つメモリトランジスタと周辺トランジス
タを同時に形成する従来例を示す工程順断面図（その
１），（その２）であるが，以下，これらの図を参照し
ながら従来例工程の概略を説明する。
7), (P7)は，セレクトトランジスタのゲート電極となる
導電膜側壁を持つメモリトランジスタと周辺トランジス
タを同時に形成する従来例を示す工程順断面図（その
１），（その２）であるが，以下，これらの図を参照し
ながら従来例工程の概略を説明する。
【０００７】図中，S1〜S7はセルトランジスタの製造工
程であり，P1〜P7は周辺トランジスタの製造工程であ
る。 図４(S1), (P1)参照 Ｓｉ基板１にゲート酸化膜２を形成する。３は周辺部を
区画するフィールド酸化膜を表す。周辺部をマスク６で
覆い，セル部のゲート酸化膜２上に，ＣＶＤ法によりポ
リＳｉ膜４及びＳｉＯ2 膜５を順次成長する。
程であり，P1〜P7は周辺トランジスタの製造工程であ
る。 図４(S1), (P1)参照 Ｓｉ基板１にゲート酸化膜２を形成する。３は周辺部を
区画するフィールド酸化膜を表す。周辺部をマスク６で
覆い，セル部のゲート酸化膜２上に，ＣＶＤ法によりポ
リＳｉ膜４及びＳｉＯ2 膜５を順次成長する。
【０００８】図４(S2), (P2)参照
マスク６を除去し，基板全面にＣＶＤ法によりポリＳｉ
膜7aを成長する。 図４(S3), (P3)参照 ゲート電極をパターニングするためのマスク（図示せ
ず）を用いてポリＳｉ膜7a，ＳｉＯ2 膜５，ポリＳｉ膜
４を異方性エッチングし，セル部にポリＳｉ膜４の蓄積
電極10, ポリＳｉ膜7aの制御電極11a,周辺部にポリＳｉ
膜7aのゲート電極14a を形成する。
膜7aを成長する。 図４(S3), (P3)参照 ゲート電極をパターニングするためのマスク（図示せ
ず）を用いてポリＳｉ膜7a，ＳｉＯ2 膜５，ポリＳｉ膜
４を異方性エッチングし，セル部にポリＳｉ膜４の蓄積
電極10, ポリＳｉ膜7aの制御電極11a,周辺部にポリＳｉ
膜7aのゲート電極14a を形成する。
【０００９】全面を熱酸化して，制御電極11a の上面と
側面，蓄積電極10の側面及び周辺部のゲート電極14a 上
面と側面にＳｉＯ2膜12を形成する。 図４(S4), (P4)参照 マスク（図示せず）を用いてセル部のドレイン領域と周
辺部のソース・ドレイン領域にＮ型イオン例えばＰ+ を
イオン注入し，セル部にドレイン13，周辺部にソース・
ドレイン15を形成する。
側面，蓄積電極10の側面及び周辺部のゲート電極14a 上
面と側面にＳｉＯ2膜12を形成する。 図４(S4), (P4)参照 マスク（図示せず）を用いてセル部のドレイン領域と周
辺部のソース・ドレイン領域にＮ型イオン例えばＰ+ を
イオン注入し，セル部にドレイン13，周辺部にソース・
ドレイン15を形成する。
【００１０】図４(S5), (P5)参照
ＣＶＤ法により全面にポリＳｉを堆積し，異方性エッチ
ングにより蓄積電極10及び制御電極11a の側面のＳｉＯ
2 膜12上に導電膜側壁16, ゲート電極14a 側面のＳｉＯ
2 膜12上に導電膜側壁17a を形成する。
ングにより蓄積電極10及び制御電極11a の側面のＳｉＯ
2 膜12上に導電膜側壁16, ゲート電極14a 側面のＳｉＯ
2 膜12上に導電膜側壁17a を形成する。
【００１１】図４(S6), (P6)参照
セルトランジスタのドレイン領域を覆うマスク18を形成
し, さらに導電膜側壁16，17a をマスクにしてセルトラ
ンジスタのソース領域及び周辺トランジスタのソース・
ドレイン領域にＡｓ+ を高濃度にイオン注入し，セルト
ランジスタのソース19及び周辺トランジスタのソース・
ドレイン20を形成する。
し, さらに導電膜側壁16，17a をマスクにしてセルトラ
ンジスタのソース領域及び周辺トランジスタのソース・
ドレイン領域にＡｓ+ を高濃度にイオン注入し，セルト
ランジスタのソース19及び周辺トランジスタのソース・
ドレイン20を形成する。
【００１２】図５(S7), (P7)参照
全面にＣＶＤ法により，ＳｉＯ2 膜21, ＰＳＧ膜22を順
次形成する。セルトランジスタのソース19及び周辺トラ
ンジスタのソース・ドレイン20を露出する開孔を形成
し，Ａｌをスパッタしそれをパターニングしてソース電
極23及びソース・ドレイン電極24を形成する。
次形成する。セルトランジスタのソース19及び周辺トラ
ンジスタのソース・ドレイン20を露出する開孔を形成
し，Ａｌをスパッタしそれをパターニングしてソース電
極23及びソース・ドレイン電極24を形成する。
【００１３】全面にパシベーション膜25を形成して工程
を終了する。蓄積電極10及び制御電極11a 側面のＳｉＯ
2 膜12上の導電膜側壁16は，セレクトトランジスタのゲ
ート電極となる。
を終了する。蓄積電極10及び制御電極11a 側面のＳｉＯ
2 膜12上の導電膜側壁16は，セレクトトランジスタのゲ
ート電極となる。
【００１４】ところで，上述の従来法では，セレクトト
ランジスタのゲート電極となる導電膜側壁16の形成の
際，周辺トランジスタのゲート電極14a側面のＳｉＯ2
膜12上にも導電膜側壁17a が形成される。この導電膜側
壁17a は不要のものであり，このような浮遊状態の導電
体が周辺トランジスタの素子領域に残留することは高信
頼性を確保する観点から望ましくない。
ランジスタのゲート電極となる導電膜側壁16の形成の
際，周辺トランジスタのゲート電極14a側面のＳｉＯ2
膜12上にも導電膜側壁17a が形成される。この導電膜側
壁17a は不要のものであり，このような浮遊状態の導電
体が周辺トランジスタの素子領域に残留することは高信
頼性を確保する観点から望ましくない。
【００１５】
【発明が解決しようとする課題】本発明は，上記の問題
を解決するために，セルトランジスタと周辺トランジス
タの形成を同時に進めながら，周辺トランジスタのゲー
ト電極14a 側面に浮遊状態の導電体を残さないようにす
る製造方法を提供することを目的とする。
を解決するために，セルトランジスタと周辺トランジス
タの形成を同時に進めながら，周辺トランジスタのゲー
ト電極14a 側面に浮遊状態の導電体を残さないようにす
る製造方法を提供することを目的とする。
【００１６】また，セルトランジスタの制御電極と周辺
トランジスタのゲート電極を高速化の図れるポリサイド
で形成する方法を提供することを目的とする。
トランジスタのゲート電極を高速化の図れるポリサイド
で形成する方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】図１(S1)〜(S6), (P1)〜
(P6)及び図２(S7)〜(S9), (P7)〜(P9)は，実施例を示す
工程順断面図（その１）及び（その２）である。
(P6)及び図２(S7)〜(S9), (P7)〜(P9)は，実施例を示す
工程順断面図（その１）及び（その２）である。
【００１８】上記課題は，電気的に消去可能な不揮発性
半導体記憶素子であるセルトランジスタと，該セルトラ
ンジスタに接続する周辺トランジスタを含む半導体装置
の製造において，半導体基板１のセル部のゲート絶縁膜
２上に第１の導電膜４と第１の絶縁膜５をこの順に形成
する工程と，該第１の絶縁膜５上及び該半導体基板１の
周辺部のゲート絶縁膜２上に第２の導電膜７，８を形成
する工程と，マスク９を用いてセル部の該第２の導電膜
７，８と該第１の絶縁膜５と該第１の導電膜４をエッチ
ングし，該第１の導電膜４の蓄積電極10及び該第２の導
電膜７，８の制御電極11を形成する工程と，該蓄積電極
10，該制御電極11及び周辺部の該第２の導電膜８を酸化
して，表面に第２の絶縁膜12を形成する工程と, マスク
を用いて周辺部の該第２の絶縁膜12及び該第２の導電膜
７，８をエッチングして，該第２の導電膜７，８のゲー
ト電極13を形成する工程と, 全面に導電膜を堆積した後
異方性エッチングにより，該蓄積電極10側面及び該制御
電極11側面の第２の絶縁膜12に接する導電膜側壁16及び
該ゲート電極13側面に接する導電膜側壁17を形成する工
程を有する半導体装置の製造方法によって解決される。
半導体記憶素子であるセルトランジスタと，該セルトラ
ンジスタに接続する周辺トランジスタを含む半導体装置
の製造において，半導体基板１のセル部のゲート絶縁膜
２上に第１の導電膜４と第１の絶縁膜５をこの順に形成
する工程と，該第１の絶縁膜５上及び該半導体基板１の
周辺部のゲート絶縁膜２上に第２の導電膜７，８を形成
する工程と，マスク９を用いてセル部の該第２の導電膜
７，８と該第１の絶縁膜５と該第１の導電膜４をエッチ
ングし，該第１の導電膜４の蓄積電極10及び該第２の導
電膜７，８の制御電極11を形成する工程と，該蓄積電極
10，該制御電極11及び周辺部の該第２の導電膜８を酸化
して，表面に第２の絶縁膜12を形成する工程と, マスク
を用いて周辺部の該第２の絶縁膜12及び該第２の導電膜
７，８をエッチングして，該第２の導電膜７，８のゲー
ト電極13を形成する工程と, 全面に導電膜を堆積した後
異方性エッチングにより，該蓄積電極10側面及び該制御
電極11側面の第２の絶縁膜12に接する導電膜側壁16及び
該ゲート電極13側面に接する導電膜側壁17を形成する工
程を有する半導体装置の製造方法によって解決される。
【００１９】また，前記第２の導電膜７，８はポリサイ
ド膜である半導体装置の製造方法によって解決される。
ド膜である半導体装置の製造方法によって解決される。
【００２０】
【作用】本発明によれば，周辺トランジスタのゲート電
極13側面の導電膜側壁17はゲート電極13に接して形成さ
れるので，ゲート電極の一部として作用し，浮遊状態の
まま隔離されることがない。したがって，高信頼性が確
保される。しかも，ゲート電極側面の導電膜側壁17をＬ
ＤＤ構造の形成に利用することができるから短チャネル
化に有利となる。
極13側面の導電膜側壁17はゲート電極13に接して形成さ
れるので，ゲート電極の一部として作用し，浮遊状態の
まま隔離されることがない。したがって，高信頼性が確
保される。しかも，ゲート電極側面の導電膜側壁17をＬ
ＤＤ構造の形成に利用することができるから短チャネル
化に有利となる。
【００２１】また，セルトランジスタの制御電極となる
第２の導電膜７，８と周辺トランジスタのゲート電極と
なる第２の導電膜７，８を同時にポリサイド膜で形成す
ることができるから，低抵抗となり高速化が図れる。
第２の導電膜７，８と周辺トランジスタのゲート電極と
なる第２の導電膜７，８を同時にポリサイド膜で形成す
ることができるから，低抵抗となり高速化が図れる。
【００２２】
【実施例】図１(S1)〜(S6), (P1)〜(P6)及び図２(S7)〜
(S9), (P7)〜(P9)は，セレクトトランジスタのゲート電
極となる導電膜側壁を持つメモリトランジスタと周辺ト
ランジスタを同時に形成する実施例を示す工程順断面図
（その１）及び（その２）であるが，以下，これらの図
を参照しながら実施例について説明する。
(S9), (P7)〜(P9)は，セレクトトランジスタのゲート電
極となる導電膜側壁を持つメモリトランジスタと周辺ト
ランジスタを同時に形成する実施例を示す工程順断面図
（その１）及び（その２）であるが，以下，これらの図
を参照しながら実施例について説明する。
【００２３】S1〜S9はセルトランジスタの製造工程であ
り，P1〜P9は周辺トランジスタの製造工程である。 図１(S1), (P1)参照 Ｐ型のＳｉ基板１にゲート絶縁膜２を形成する。ゲート
絶縁膜２はＳｉ基板１を熱酸化することにより形成し，
厚さは例えば， 150Åである。３は周辺部を区画するフ
ィールド酸化膜を表す。
り，P1〜P9は周辺トランジスタの製造工程である。 図１(S1), (P1)参照 Ｐ型のＳｉ基板１にゲート絶縁膜２を形成する。ゲート
絶縁膜２はＳｉ基板１を熱酸化することにより形成し，
厚さは例えば， 150Åである。３は周辺部を区画するフ
ィールド酸化膜を表す。
【００２４】周辺部をマスク６で覆い，セル部のゲート
絶縁膜２上に，ＣＶＤ法により第１の導電膜４として厚
さ1000ÅのポリＳｉ膜及び第１の絶縁膜５として厚さ 2
50ÅのＳｉＯ2 膜を順次成長する。
絶縁膜２上に，ＣＶＤ法により第１の導電膜４として厚
さ1000ÅのポリＳｉ膜及び第１の絶縁膜５として厚さ 2
50ÅのＳｉＯ2 膜を順次成長する。
【００２５】図１(S2), (P2)参照
マスク６を除去し，基板全面にＣＶＤ法により第２の導
電膜として厚さ1000ÅのポリＳｉ膜７及び厚さ1000Åの
タングステンシリサイド（ＷＳｉ2)膜８を順次成長す
る。
電膜として厚さ1000ÅのポリＳｉ膜７及び厚さ1000Åの
タングステンシリサイド（ＷＳｉ2)膜８を順次成長す
る。
【００２６】図１(S3), (P3)参照
周辺部を覆い，かつセル部にゲート電極をパターニング
するための開孔を有するマスク９を形成し，マスク９を
マスクにしてセル部の第２の導電膜７，８，第１の絶縁
膜５，第１の導電膜４を異方性エッチングして，第１の
導電膜４からなる蓄積電極10, 第２の導電膜からなる制
御電極11を形成する。制御電極11はポリＳｉ膜７とタン
グステンシリサイド膜８からなるポリサイド膜である。
するための開孔を有するマスク９を形成し，マスク９を
マスクにしてセル部の第２の導電膜７，８，第１の絶縁
膜５，第１の導電膜４を異方性エッチングして，第１の
導電膜４からなる蓄積電極10, 第２の導電膜からなる制
御電極11を形成する。制御電極11はポリＳｉ膜７とタン
グステンシリサイド膜８からなるポリサイド膜である。
【００２７】図１(S4), (P4)参照
マスク９を除去して全面を熱酸化し，制御電極11の上面
と側面，蓄積電極10の側面及び周辺部のタングステンシ
リサイド層８上面に第２の絶縁膜12として厚さ200Åの
ＳｉＯ2 膜を形成する。
と側面，蓄積電極10の側面及び周辺部のタングステンシ
リサイド層８上面に第２の絶縁膜12として厚さ200Åの
ＳｉＯ2 膜を形成する。
【００２８】マスク（図示せず）を用いてセル部のドレ
イン領域にＮ型イオン，例えばＰ+ をイオン注入し，ド
レイン13を形成する。注入条件は，例えば加速エネルギ
ー７０keV, ドーズ量１×１０15cm-2である。
イン領域にＮ型イオン，例えばＰ+ をイオン注入し，ド
レイン13を形成する。注入条件は，例えば加速エネルギ
ー７０keV, ドーズ量１×１０15cm-2である。
【００２９】図１(S5), (P5)参照
周辺トランジスタのゲート電極をパターニングするため
のマスク（図示せず）を用いて，周辺部の第２の絶縁膜
12，タングステンシリサイド膜８，ポリＳｉ膜７をエッ
チングし，ポリＳｉ膜とタングステンシリサイド膜から
なるポリサイド膜のゲート電極14を形成する。ゲート電
極14をマスクにして周辺トランジスタのソース・ドレイ
ン領域にＰ+ をイオン注入し，ソース・ドレイン15を形
成する。注入条件は，例えば加速エネルギー６０keV,
ドーズ量１×１０13cm-2である。
のマスク（図示せず）を用いて，周辺部の第２の絶縁膜
12，タングステンシリサイド膜８，ポリＳｉ膜７をエッ
チングし，ポリＳｉ膜とタングステンシリサイド膜から
なるポリサイド膜のゲート電極14を形成する。ゲート電
極14をマスクにして周辺トランジスタのソース・ドレイ
ン領域にＰ+ をイオン注入し，ソース・ドレイン15を形
成する。注入条件は，例えば加速エネルギー６０keV,
ドーズ量１×１０13cm-2である。
【００３０】図１(S6), (P6)参照
ＣＶＤ法により全面にポリＳｉを2000Åの厚さに堆積
し，異方性エッチングにより蓄積電極10側面及び制御電
極11側面の第２の絶縁膜12上に導電膜側壁16を形成する
と同時に, ゲート電極14側面に導電膜側壁17を形成す
る。
し，異方性エッチングにより蓄積電極10側面及び制御電
極11側面の第２の絶縁膜12上に導電膜側壁16を形成する
と同時に, ゲート電極14側面に導電膜側壁17を形成す
る。
【００３１】蓄積電極10側面及び制御電極11側面の第２
の絶縁膜12上の導電膜側壁16は，セレクトトランジスタ
のゲート電極として作用する。 図２(S7), (P7)参照 セルトランジスタのドレイン領域を覆うマスク18を形成
し, さらに導電膜側壁16，17をマスクにしてセルトラン
ジスタのソース領域及び周辺トランジスタのソース・ド
レイン領域にＡｓ+ を高濃度にイオン注入し，セルトラ
ンジスタのソース19及び周辺トランジスタのソース・ド
レイン20を形成する。注入条件は，例えば加速エネルギ
ー７０keV, ドーズ量１×１０15cm-2である。周辺トラ
ンジスタにはＬＤＤ構造のソース・ドレインが形成され
る。
の絶縁膜12上の導電膜側壁16は，セレクトトランジスタ
のゲート電極として作用する。 図２(S7), (P7)参照 セルトランジスタのドレイン領域を覆うマスク18を形成
し, さらに導電膜側壁16，17をマスクにしてセルトラン
ジスタのソース領域及び周辺トランジスタのソース・ド
レイン領域にＡｓ+ を高濃度にイオン注入し，セルトラ
ンジスタのソース19及び周辺トランジスタのソース・ド
レイン20を形成する。注入条件は，例えば加速エネルギ
ー７０keV, ドーズ量１×１０15cm-2である。周辺トラ
ンジスタにはＬＤＤ構造のソース・ドレインが形成され
る。
【００３２】図２(S8), (P8)参照
セルトランジスタのドレイン13上の導電膜側壁16を片側
（ドレイン側）を除去する。これはセレクトトランジス
タのゲートとして必要のないものである。
（ドレイン側）を除去する。これはセレクトトランジス
タのゲートとして必要のないものである。
【００３３】図２(S9), (P9)参照
全面にＣＶＤ法により，厚さ1000ÅのＳｉＯ2 膜21, 厚
さ5000ÅのＰＳＧ膜22を順次形成する。
さ5000ÅのＰＳＧ膜22を順次形成する。
【００３４】セルトランジスタのソース19及び周辺トラ
ンジスタのソース・ドレイン20を露出する開孔を形成
し，Ａｌをスパッタしそれをパターニングしてソース電
極23及びソース・ドレイン電極24を形成する。
ンジスタのソース・ドレイン20を露出する開孔を形成
し，Ａｌをスパッタしそれをパターニングしてソース電
極23及びソース・ドレイン電極24を形成する。
【００３５】全面にパシベーション膜25を形成して工程
を終了する。なお，セルトランジスタのドレイン13上の
導電膜側壁16の片側は必ずしも除去しなくてもよいが，
不要な導電体を素子領域に残すことは高信頼性を確保す
る上で望ましくない。
を終了する。なお，セルトランジスタのドレイン13上の
導電膜側壁16の片側は必ずしも除去しなくてもよいが，
不要な導電体を素子領域に残すことは高信頼性を確保す
る上で望ましくない。
【００３６】また，タングステンシリサイド膜８はそれ
に限らず，高融点金属のシリサイド膜を使用することが
できる。
に限らず，高融点金属のシリサイド膜を使用することが
できる。
【００３７】
【発明の効果】以上説明したように，本発明によれば，
電気的に消去可能なＭＯＳ型不揮発性半導体装置として
ＦＬＡＳＨＥＥＰＲＯＭを，セル部及び周辺部のゲート
電極側面に形成する導電膜側壁の形成方法を工夫するこ
とにより高信頼化，高速化することができる。
電気的に消去可能なＭＯＳ型不揮発性半導体装置として
ＦＬＡＳＨＥＥＰＲＯＭを，セル部及び周辺部のゲート
電極側面に形成する導電膜側壁の形成方法を工夫するこ
とにより高信頼化，高速化することができる。
【００３８】本発明はＦＬＡＳＨＥＥＰＲＯＭの高信頼
化，高速化に寄与するところが大きい。
化，高速化に寄与するところが大きい。
【図１】(S1)〜(S6), (P1)〜(P6)は実施例を示す工程順
断面図（その１）である。
断面図（その１）である。
【図２】(S7)〜(S9), (P7)〜(P9)は実施例を示す工程順
断面図（その２）である。
断面図（その２）である。
【図３】ＦＬＡＳＨＥＥＰＲＯＭの回路図である。
【図４】(S1)〜(S6), (P1)〜(P6)は従来例を示す工程順
断面図（その１）である。
断面図（その１）である。
【図５】(S7), (P7)は従来例を示す工程順断面図（その
２）である。
２）である。
１は半導体基板でありＳｉ基板であってＰ型Ｓｉ基板
２はゲート絶縁膜であってゲート酸化膜
３はフィールド絶縁膜であってフィールド酸化膜
４は第１の導電膜であってポリＳｉ膜
５は第１の絶縁膜であってＳｉＯ2 膜
６はマスク
７は第２の導電膜であってポリＳｉ膜
7aはポリＳｉ膜
８は第２の導電膜であってタングステンシリサイド膜
９はマスク
10は蓄積電極であってポリＳｉ膜
11は制御電極であってポリサイド膜
11a は制御電極であってポリＳｉ膜
12は第２の絶縁膜であって酸化膜
13はドレインであってセルトランジスタのドレイン
14はゲート電極であってポリサイド膜
14a はゲート電極であってポリＳｉ膜
15はソース・ドレインであって周辺トランジスタのソー
ス・ドレイン 16は導電膜側壁であってセル部の導電膜側壁 17, 17a は導電膜側壁であって周辺部の導電膜側壁 18はマスク 19はソースであってセルトランジスタのソース 20はソース・ドレインであり周辺トランジスタのソース
・ドレインであって高濃度領域 21は絶縁膜であってＳｉＯ2 膜 22は絶縁膜であってＰＳＧ膜 23はソース電極であってセルトランジスタのソース電極 24はソース・ドレイン電極であって周辺トランジスタの
ソース・ドレイン電極 25はパシベーション膜
ス・ドレイン 16は導電膜側壁であってセル部の導電膜側壁 17, 17a は導電膜側壁であって周辺部の導電膜側壁 18はマスク 19はソースであってセルトランジスタのソース 20はソース・ドレインであり周辺トランジスタのソース
・ドレインであって高濃度領域 21は絶縁膜であってＳｉＯ2 膜 22は絶縁膜であってＰＳＧ膜 23はソース電極であってセルトランジスタのソース電極 24はソース・ドレイン電極であって周辺トランジスタの
ソース・ドレイン電極 25はパシベーション膜
Claims (2)
- 【請求項１】 電気的に消去可能な不揮発性半導体記憶
素子であるセルトランジスタと，該セルトランジスタに
接続する周辺トランジスタを含む半導体装置の製造にお
いて， 半導体基板(1) のセル部のゲート絶縁膜(2) 上に第１の
導電膜(4) と第１の絶縁膜(5) をこの順に形成する工程
と， 該第１の絶縁膜(5) 上及び該半導体基板(1) の周辺部の
ゲート絶縁膜(2) 上に第２の導電膜(7, 8)を形成する工
程と， マスク(9) を用いてセル部の該第２の導電膜(7, 8)と該
第１の絶縁膜(5) と該第１の導電膜(4) をエッチング
し，該第１の導電膜(4) の蓄積電極(10)及び該第２の導
電膜(7, 8)の制御電極(11)を形成する工程と， 該蓄積電極(10)，該制御電極(11)及び周辺部の該第２の
導電膜(8) を酸化して，表面に第２の絶縁膜(12)を形成
する工程と, マスクを用いて周辺部の該第２の絶縁膜(12)及び該第２
の導電膜(7, 8)をエッチングして，該第２の導電膜(7,
8)のゲート電極(13)を形成する工程と, 全面に導電膜を堆積した後異方性エッチングにより，該
蓄積電極(10)側面及び該制御電極(11)側面の第２の絶縁
膜(12)に接する導電膜側壁(16)及び該ゲート電極(13)側
面に接する導電膜側壁(17)を形成する工程を有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の導電膜(7, 8)はポリサイド膜
であることを特徴とする請求項１記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16856191A JPH0521805A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16856191A JPH0521805A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521805A true JPH0521805A (ja) | 1993-01-29 |
Family
ID=15870316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16856191A Withdrawn JPH0521805A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521805A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022612A1 (en) * | 1995-01-19 | 1996-07-25 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit |
| JP2000106423A (ja) * | 1998-09-25 | 2000-04-11 | Samsung Electronics Co Ltd | 不揮発性メモリ装置の製造方法 |
| KR100555485B1 (ko) * | 1999-09-13 | 2006-03-03 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 |
-
1991
- 1991-07-10 JP JP16856191A patent/JPH0521805A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022612A1 (en) * | 1995-01-19 | 1996-07-25 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit |
| US6040209A (en) * | 1995-01-19 | 2000-03-21 | Micron Technology | Semiconductor memory device and method of forming transistors in a peripheral circuit of the semiconductor memory device |
| US6252268B1 (en) * | 1995-01-19 | 2001-06-26 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit of a semiconductor memory device |
| US6271073B1 (en) | 1995-01-19 | 2001-08-07 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit of a semiconductor memory device |
| JP2000106423A (ja) * | 1998-09-25 | 2000-04-11 | Samsung Electronics Co Ltd | 不揮発性メモリ装置の製造方法 |
| JP4588819B2 (ja) * | 1998-09-25 | 2010-12-01 | 三星電子株式会社 | 不揮発性メモリ装置の製造方法 |
| KR100555485B1 (ko) * | 1999-09-13 | 2006-03-03 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |