JPH11265987A - 不揮発性メモリ及びその製造方法 - Google Patents

不揮発性メモリ及びその製造方法

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JPH11265987A
JPH11265987A JP10281216A JP28121698A JPH11265987A JP H11265987 A JPH11265987 A JP H11265987A JP 10281216 A JP10281216 A JP 10281216A JP 28121698 A JP28121698 A JP 28121698A JP H11265987 A JPH11265987 A JP H11265987A
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polycrystalline silicon
polysilicon
memory cell
oxide film
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Takashi Ono
隆 小野
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Oki Electric Industry Co Ltd
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    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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    • Y10S438/981—Utilizing varying dielectric thickness

Abstract

(57)【要約】 【課題】 不揮発性メモリにおいて、第１のゲート酸化
膜106を例えば低電圧用トランジスタ等の周辺回路のゲ
ート酸化膜に用い、かつ当該周辺回路の第１のポリシリ
コン膜107上に直接シリサイド膜112を生成でき、シリサ
イド膜112の自然酸化膜還元作用でより安定な電極内電
気接続が可能とする。 【解決手段】 本発明は、メモリセル周辺にメモリセル
と同工程にて第１のゲート酸化膜106、第１のポリシリ
コン膜107、IPD絶縁膜109、第２のポリシリコン膜111と
を順次形成し、第２のポリシリコン膜111とIPD絶縁膜10
9とをレジスト201を用いて選択的に除去し、その直上に
シリサイド膜112を形成する。そして、当該周辺回路を
第１のゲート酸化膜106、第１のポリシリコン膜107、シ
リサイド膜112からなる構造とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に書き込み
可能な不揮発性メモリとDRAMあるいはLogic IC等他素子
との混載素子に関するものである。
【０００２】
【従来の技術】従来、フローティングゲートとコントロ
ールゲートを有するフラッシュメモリ等の不揮発性メモ
リでは、フローティングゲート下のゲート酸化膜（以下
第１のゲート酸化膜）をメモリセルトランジスタのゲー
ト酸化膜として用い、当該第１のゲート酸化膜に高電圧
を印加してCHE(Channel Hot Electron)電流やFN(Fowler
-Nordheim)トンネル電流によりフローティングゲート中
に電荷を出し入れしてメモリセルトランジスタのしきい
値を変化させ情報を記憶する。
【０００３】メモリセルトランジスタは、書き換えを実
施するためにその第1のゲート酸化膜は例えば100Åとい
った薄い膜厚であることが要求される。 しかし、た
とえ100Åといった薄いゲート酸化膜厚をメモリセルの
フローティングゲート下に用いたとしてもコントロール
ゲートとフローティングゲートの容量カップリング比が
0.7程度であると仮定すると書き換えに必要な電圧は10V
以上となり、周辺トランジスタに第1のゲート酸化膜を
そのまま用いると酸化膜に印加される電界は10MV/cmと
なり酸化膜の信頼性を確保できない。 そのため、通
常第１のゲート酸化膜より厚いゲート酸化膜を周辺トラ
ンジスタに適用する。 具体的には、２００Å程度の
ゲート酸化膜を持ち、メモリセルトランジスタのコント
ロールゲートと同じ材料を電極とする周辺トランジスタ
とする製造方法が一般的である。
【０００４】ここで従来のフラッシュメモリの製造方法
について図４、図５を用いて詳細に説明する。 先ず
P型Si基板101の周辺回路部分の所定の領域にNウェル10
2、Pウェル103を形成しメモリセルとなる部分にPウェル
を形成する。その後、LOCOS法などにより素子分離105を
形成する。次に、メモリセルのVtを調整するためにイオ
ン注入を行いセルチャネル部分104の濃度調整を行う
（図５ー（ａ））。そして、全面にメモリセルにおいて
トンネル電流の流れる所となる厚さ約100Åの第１のゲ
ート酸化膜106を熱酸化法で形成する。その後、第１の
ポリシリコン107を1000Å堆積し、リン等の不純物を導
入する（図５ー（ｂ））。
【０００５】次に周辺回路部分の第１ポリシリコン及び
第１ゲート酸化膜を除去すべくホトリソとエッチングを
行う（図５ー（ｃ））。 メモリセルに残したフロー
テングゲートとなる第１ポリシリコン上に例えばONO３
層の絶縁膜からなるIPD(InterPoly Dielectric)109膜を
形成する。その後、周辺回路部分に熱酸化により第2の
ゲート酸化膜110を200Åの厚さで形成する。 しかる
後、周辺回路のゲート電極かつメモリーセルのコントロ
ールゲートとなる第2のポリシリコン膜111を1000Å生成
し、その後第2のポリシリコン膜の抵抗を下げる目的でW
SiやTiSi等のシリサイド膜112を1500Å形成する（図５
ー（ｄ））。 次に、レジスト113をマスクにメモリセ
ル部のシリサイド膜112、第2のポリシリコン膜111、IPD
絶縁膜109、第1のポリシリコン膜を自己整合的に順次エ
ッチングすることによりメモリセルのゲート電極を形成
する。この時周辺回路部分はレジスト113で覆われてい
る（図６ー（ｅ））。
【０００６】次にレジスト114をマスクにシリサイド
膜、第2ポリシリコン膜をエッチングして周辺回路の電
極を形成する。 この時メモリセル部はレジスト114で覆
われている（図６ー（ｆ））。 次にソースドレイン拡
散層115、116を形成する。 LDD構造が必要ならサイド
ウォール117を形成することもある（図６ー（ｇ））。
次に中間絶縁膜としてＢＰＳＧ膜118を堆積し、コンタ
クトホールの開口とコンタクトへのメタル119の埋め込
む。さらにアルミ配線120を形成してパッシベーション1
21で表面を保護してウェハプロセスを完了する（図６ー
（ｈ））。
【０００７】さて、ここまで述べた従来例では周辺回路
のゲート酸化膜に、上述したように１種類のみを使用す
る場合であった。しかしながら、高耐圧と低電圧用等の
ように異なる厚さのゲート酸化膜を持つトランジスタを
作りたい場合がある。その１つの製造方法として、特開
平６ー１７７３６０に開示されるように、上述した従来
例において第2ポリシリコン生成111生成の前に一度ホト
リソを追加して周辺回路部の酸化膜を除去し、レジスト
除去後再度酸化することにより2種類のゲート酸化膜厚
を作成し、その後の電極形成工程へと進める方法があ
る。
【０００８】他方、熱酸化の工程を追加して、異なるゲ
ート酸化膜を各々形成せず、メモリセルの第１のポリシ
リコン膜下部の酸化膜、すなわち、上述した第1のゲー
ト酸化膜106を周辺トランジスタのゲート酸化膜に使う
やり方がある。図５ー（ａ）、（ｂ）において、メモリ
セルの第１のゲート酸化膜を使用する周辺回路をメモリ
セルと同じ構造で形成する。次に 図５ー（ｃ）、
（ｄ）において 周辺回路のIPD膜を部分的に除去する工
程を追加して第１のポリシリコンと第２のポリシリコン
を接続する。その後の工程はメモリセルと同じ構造で形
成する方法がある。。あるいは、周辺回路をメモリセル
と同じ構造で形成し、図７ー（ａ）の平面図に示すよう
に第1のポリシリコンへのコンタクトホール701と第2の
ポリシリコン111とシリサイド112よりなるいわゆるポリ
サイドへのコンタクト702を互いに例えばメタルで接続
する方法がある。
【０００９】
【発明が解決しようとする課題】近年、ＬＳＩの高集積
化が進み低消費電力でかつ高速な動作が周辺トランジス
タに求められるようになり、周辺回路に、低電圧用トラ
ンジスタ、高電圧用トランジスタ等の異なる厚さのゲー
ト酸化膜を用意する事が求められる場合が増えてきた。
特開平６ー１７７３６０に開示される方法では、第２ポ
リシリコン膜生成の前に一度ホトリソを追加して周辺回
路部の酸化膜を除去してレジスト除去後再度酸化するこ
とによりメモリセルとは別に2種類のゲート酸化膜厚を
形成する。そのため、工程が増加してしまうという問題
があった。
【００１０】一方、メモリセルの第１のゲート酸化膜10
6を周辺回路に使用する場合において、部分的にIPD膜10
9を除去して第１と第２のポリシリコン膜107、111を接
続する方法は、ポリシリコン同士の電気的接続は間に自
然酸化膜ができやすい事や、電極の高さが高くなるので
レジスト114で200Åの第２酸化膜上のゲート電極をエッ
チングするのと同時に行うとエッチング残りやオーバー
エッチングといった加工上の問題が生じることがあっ
た。
【００１１】また、第１、第２のポリシリコン膜107、1
11を図７ー（ａ）のようにコンタクト701、702を介して
メタル等で接続する方法は、通常の上記のように第１、
第２のポリシリコン膜107、111を接続等をし、第２のポ
リシリコン膜111からコンタクト702をとる図７ー（ｂ）
に比べ、面積が増えてしまうという問題があった。
【００１２】
【課題を解決するための手段】本発明は、上記の問題点
を解決するために、不揮発性メモリの製造方法におい
て、半導体基板上に第１のゲート酸化膜を形成し、前記
第１のゲート酸化膜上に前記第１の多結晶シリコン膜を
形成し、前記第１の多結晶シリコン膜上に絶縁膜を形成
し、前記絶縁膜上に前記第２の多結晶シリコン膜を形成
し、前記メモリセルの周辺に形成されるトランジスタの
形成予定領域の前記絶縁膜及び前記第２の多結晶シリコ
ン膜を選択的に除去し、前記半導体基板上全面にシリサ
イド層を形成し、前記トランジスタのゲート電極と前記
メモリセルの浮遊ゲート及び制御ゲートを各々パターニ
ングする。
【００１３】また 第１のゲート酸化膜を用いるトラン
ジスタの領域の第２のゲート電極層及び絶縁膜をレジス
ト用いて選択的に除去した後、レジストをそのままマス
クとしてVtコントロールのためのイオン注入を行う。
【００１４】
【発明の実施の形態】本発明による第１の実施例の製造
工程を図１、図２を用いて詳細に説明する。先ずP型Si
基板101上にNウェル102、Ｐウェル103、素子分離105、
メモリセルチャネル104の形成を行うのは従来と同様で
ある（図１ー（ａ））。 同時に、図示しないが、第
１のポリシリコン膜107をゲート電極として用いる周辺
回路（図中の1G NMOS/PMOS）のVtコントロールのために
メモリセルとは別のドーズ量のイオン注入を行ってお
く。 そして、全面にメモリセルにおいてトンネル電
流の流れる所となる約100Åの厚さの第１のゲート酸化
膜106を熱酸化法で形成する。その後、第１のポリシリ
コン107を1000Å堆積し、リン等の不純物を導入する。
次に第２のポリシリコン膜111をゲート電極に用いる周
辺回路(図中の2G NMOS/PMOS)領域の第１のポリシリコン
と第１のゲート酸化膜とを除去する（図１ー（ｂ））。
【００１５】しかる後、メモリセルと、第１のポリシリ
コン膜107をゲート電極に用いる周辺回路(図中の1G NMO
S/PMOS)領域とに,IPD絶縁膜109を形成する。また、IPD
絶縁膜109形成時に、膜質を良くするために１０００℃
近い高温の熱処理をする。その後、基板上全面に第２の
ゲート酸化膜110を200Å生成した後、第２のポリシリコ
ン111を堆積して、リン等の不純物を導入する。 そし
て、第１のポリシリコン膜107をゲート電極に用いる周
辺回路(図中の1G NMOS/PMOS)領域が露出するようにレジ
スト201をパターニングする。その後、レジスト201をマ
スクとして、第１のポリシリコン膜107をゲート電極に
用いる周辺回路（図中の1G NMOS/PMOS）領域の第２のポ
リシリコン111とIPD絶縁膜109とをエッチングして、第
１のポリシリコン107が露出するようにする。
【００１６】すなわち、第２のポリシリコン膜111をゲ
ート電極に用いる周辺回路（図中の2G NMOS/PMOS）領域
およびメモリセル領域では第２のポリシリコン111が、
第１のポリシリコン107をゲート電極に用いる周辺回路
（図中の1G NMOS/PMOS）領域では第１のポリシリコン10
7が、最表面にある状態となる（図１ー（ｃ））。
【００１７】そして、基板上全面に、シリサイド膜112
を生成する（図１ー（ｄ））。 しかる後、レジスト
パターン202をマスクにメモリセル部のシリサイド膜11
2、第２のポリシリコン膜111、IPD絶縁膜109、第１のポ
リシリコン膜107の各膜を自己整合的にエッチングす
る。この時、第２のポリシリコン膜111をゲート電極に
用いる周辺回路（図中の2G NMOS/PMOS）領域、及び第１
のポリシリコン膜107をゲート電極に用いる周辺回路
（図中の1G NMOS/PMOS）領域はレジスト202で覆われて
いる（図２ー（ｅ））。
【００１８】次に、レジスト203をマスクとして、第２
のポリシリコン膜111をゲート電極に用いる周辺回路
（図中の2G NMOS/PMOS）と、第１のポリシリコン膜107
をゲート電極に用いる周辺回路（図中の1GNMOS/PMOS）
の部分を同時にエッチングして周辺回路のゲート電極を
形成する。 この時、メモリセル領域はレジスト203で
覆われている。また、被エッチング膜は、第２のポリシ
リコン膜111をゲート電極に用いる周辺回路（図中の2G
NMOS/PMOS）部ではシリサイド膜112と第２のポリシリコ
ン膜111であり、第１のポリシリコン膜107をゲート電極
を用いる（図中の1G NMOS/PMOS）部ではシリサイド膜11
2と第１のポリシリコン膜107である（図２ー（ｆ））。
【００１９】しかる後、ソースドレイン拡散層115、116
を形成する。 LDD構造が必要ならサイドウォール117
を形成することもある（図２ー（ｇ））。 次に中間
絶縁膜としてBPSG膜118を堆積し、コンタクトホールの
開口とコンタクトへのメタル119の埋め込む。さらに、
アルミ配線120を形成してパッシベーション121で表面を
保護してウェハプロセスを完了する（図２ー（ｈ））。
【００２０】ここで、図３にメモリセルと、第１のポリ
シリコン膜107をゲート電極に用いる周辺回路（図中の1
G NMOS/PMOS）との拡大図を示す。第１のポリシリコン
膜107をゲート電極に用いる周辺回路（図中の1G NMOS/P
MOS）のゲート酸化膜はは、メモリセルの第１のゲート
酸化膜106を用いている。また、メモリセルにおいては
第２のポリシリコン膜111の直上に、周辺回路（図中の1
G NMOS/PMOS）においては第１のポリシリコン膜107の直
上に、シリサイド膜112が形成されている。すなわち、
メモリセルは、第１のゲート酸化膜106、第１のポリシ
リコン膜107、IPD絶縁膜109、第２のポリシリコン膜11
1、シリサイド膜112の構造となる。また、周辺回路（図
中の1G NMOS/PMOS）は、第１のゲート酸化膜106、第１
のポリシリコン膜107、シリサイド膜112、及びソースド
レインからなる構造となる。なお、周辺回路はLDD構造
となっているが、これに限定されるものではない。
【００２１】以上のように本発明の第１の実施例では、
１種類のゲート酸化膜を形成するの比べて、熱酸化工程
を増加させることなく、異なる厚さのゲート酸化膜を形
成できる。また、第１のポリシリコン膜107をゲート電
極に用いる周辺回路（図中の1G NMOS/PMOS）領域の第２
ポリシリコン膜111とIPD絶縁膜109を選択的に除去し、
第１のポリシリコン107上に直接シリサイド膜112を生成
するので、シリサイド膜112の自然酸化膜還元作用でよ
り安定な電極内電気接続が可能となる。
【００２２】また、レジスト203をマスクにして、第２
のポリシリコン膜111をゲート電極に用いる周辺回路
（図中の2G NMOS/PMOS）と第１のポリシリコン膜107を
ゲート電極に用いる周辺回路（図中の1G NMOS/PMOS）と
を同時にエッチングする際にも、第１のポリシリコン膜
107と第２のポリシリコン膜111の膜厚を同じくらいとし
ておけばエッチングの過不足が起こる問題も解消され
る。
【００２３】本発明の第２の実施例について説明する。
第１の実施例と重複する箇所については、上述で詳細に
説明したので、ここでは省略する。以下、第１の実施例
と異なる箇所について説明する。
【００２４】本発明の第２の実施例は、図１ー（ｃ）に
おいて、レジスト201をマスクとして、第２のポリシリ
コン111とIPD絶縁膜109を除去した後、レジスト201をそ
のままマスクとして、第１のポリシリコン膜107をゲー
ト電極に用いる周辺回路（図中の1G NMOS/PMOS）のVtコ
ントロールのためのイオン注入を行う。
【００２５】以上のように本発明の第２の実施例よれ
ば、Vtコントロールのためのイオン注入を際には、IPD
絶縁膜109形成時の熱処理も完了しておりかつ、第１の
ポリシリコン膜107の1000Å程度の膜厚を通過すればよ
いという比較的低い加速エネルギーを選択できるので、
第１のポリシリコン膜107をゲート電極に用いる周辺回
路（図中の1G NMOS/PMOS）の深さ方向の濃度分布を微細
にコントロールできる。
【００２６】本発明の第３の実施例について説明する。
第１の実施例と重複する箇所については、上述で詳細に
説明したので、ここでは省略する。以下、第１の実施例
と異なる箇所について説明する。
【００２７】本発明の第３の実施例は、図１ー（ｃ）に
おいて、第１のポリシリコン膜107形成後、第１のポリ
シリコン膜107中のリン濃度を空乏層ができないぎりぎ
りの濃度、例えば２×１０20［ｃｍ-3］といった低い値
にしておく。次に第２のポリシリコン膜111とIPD絶縁膜
109とをエッチング除去後、レジスト201をマスクとして
低エネルギー、例えば１０ＫｅＶで第１のポリシリコン
膜107中に不純物濃度を上げるためにリン或いはヒ素を
イオン注入する。
【００２８】以上にように第３の実施例によれば、先の
工程で第１のポリシリコン膜107中の不純物濃度を空乏
層のできない程度しておき、IPD絶縁膜109形成時の熱処
理終了後に、第１のポリシリコン膜107中に不純物濃度
を上げるためのイオン注入を行なうので、第１のゲート
酸化膜106に不純物が拡散して膜質を劣化させることが
なく、かつシリサイド膜112に不純物が拡散しても第１
のポリシリコン膜107中に空乏層ができることがない。
また、第２のポリシリコンとIPD絶縁膜109を除去時のレ
ジスト201をそのままマスクとして用いたので、ホトリ
ソ工程の追加の必要はなく、イオン注入工程１回のみの
追加で済む。
【００２９】本発明の第４の実施例を図４を用いて説明
する。第１〜３の実施例と重複する箇所は、上述で詳細
に説明しているので、ここでは省略する。第４の実施例
は実施例１〜３をフラッシュメモリとDRAMとの混載のプ
ロセス適用してものである。図４において、第２のポリ
シリコン膜111をゲート電極に用いる、２００Å程度の
厚いゲート酸化膜を有する周辺回路（図中の２G NMOS/P
MOS）をフラッシュ用トランジスタとして使用してい
る。また、第１のポリシリコン膜107をゲート電極に用
いる、１００Åの薄いゲート酸化膜を有する周辺回路
（図中の１G NMOS）をDRAM用トランジスタとして使用し
ている。
【００３０】ここで、フラッシュ用トランジスタ（図中
の２G NMOS/PMOS）のゲート電極は、実施例１〜３と同
様工程で第２のポリシリコン膜111とシリサイド膜112と
からなるポリサイド膜で形成される。また、DRAM用トラ
ンジスタ（図中の１G NMOS）のゲート電極は、実施例１
〜３と同様工程で第１ポリシリコン膜107とシリサイド
膜112とかなるポリサイド膜で形成される。
【００３１】第４の実施例では、第１〜３の実施例に加
えて、DRAM用トランジスタ（図中の１G NMOS）のソー
ス、ドレイン形成後、DRAMのキャパシタを形成する。キ
ャパシタは図４のようにポリシリコン膜401、絶縁膜40
2、ポリシリコン膜403を順次形成した構造となってい
る。
【００３２】以上のように第４の実施例によれば、フラ
ッシュメモリ用の高電圧トランジスタとDRAM用の低電圧
トランジスタを同時に形成でき、かつフラッシュメモリ
のメモリセルのIPD絶縁膜109の劣化を招くことなく、そ
れぞれのゲート電極をポリサイド化でき、低抵抗とする
ことができる。
【００３３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第２ポリシリコン膜111とIPD絶縁膜109とをレジ
スト201を用いて選択的に除去し、メモリセルの第１の
ゲート酸化膜106又は第１のポリシリコン膜107を周辺回
路に用いるようにしたので、周辺回路のゲート酸化膜を
別の工程で形成する必要がなく、かつ第１のポリシリコ
ン膜107上に直接シリサイド膜112を生成でき、シリサイ
ド膜の自然酸化膜還元作用でより安定な電極内電気接続
が可能となる。
【００３４】さらに本発明よれば、レジスト201をマス
クにして第２のポリシリコン膜111とIPD絶縁膜109を除
去した後、レジスト201をそのままマスクとして第１の
ポリシリコン膜107をゲート電極に用いる周辺回路のVt
コントロールのためのイオン注入を行うので、IPD絶縁
膜形成熱処理も完了しておりかつ、第１のポリシリコン
の1000Å程度の膜厚を通過すればよいという比較的低い
加速エネルギーを選択できるので、当該周辺回路領域の
深さ方向の不純物の濃度分布を微細にコントロールでき
る。
【図面の簡単な説明】
【図１】本発明における製造工程を示す図である。
【図２】本発明における製造工程を示す図である。
【図３】本発明におけるメモリセルと周辺回路の拡大図
である。
【図４】本発明における第４の実施例を示す図である。
【図５】従来における製造工程を示す図である。
【図６】従来における製造工程を示す図である。
【図７】配線平面図である。
【符号の説明】
１０５ 素子分離 １０６ 第１のゲート酸化膜 １０７ 第１のポリシリコン膜 １０９ ＩＰＤ絶縁膜 １１０ 第２のゲート酸化膜 １１１ 第２のポリシリコン膜 １１２ シリサイド膜 １１７ サイドウォール ７０１ コンタクトホール ７０２ コンタクトホール
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 29/78 ３７１ 27/108 21/8242 21/8247 29/788 29/792

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１の多結晶シリコンよりなる浮遊ゲー
    トとシリサイド層が直上に形成された第２の多結晶シリ
    コンよりなる制御ゲートよりなる電気的書き込み可能な
    メモリセルを有する不揮発性メモリにおいて、 前記シリサイド層が直上に形成された前記第１の多結晶
    シリコンよりなるゲート電極を有するトランジスタを周
    辺回路に具備することを特徴とする不揮発性メモリ。
  2. 【請求項２】 第１の多結晶シリコンよりなる浮遊ゲー
    トと第２の多結晶シリコンよりなる制御ゲートよりなる
    電気的書き込み可能なメモリセルを有する不揮発性メモ
    リの製造方法において、半導体基板上に第１のゲート酸
    化膜を形成し、前記第１のゲート酸化膜上に前記第１の
    多結晶シリコン膜を形成し、前記第１の多結晶シリコン
    膜上に絶縁膜を形成し、前記絶縁膜上に前記第２の多結
    晶シリコン膜を形成し、 前記メモリセルの周辺に形成されるトランジスタの形成
    予定領域の前記絶縁膜及び前記第２の多結晶シリコン膜
    を選択的に除去し、前記半導体基板上全面にシリサイド
    層を形成し、 前記トランジスタのゲート電極と前記メモリセルの浮遊
    ゲート及び制御ゲートを各々パターニングすることを特
    徴とする不揮発性メモリの製造方法。
  3. 【請求項３】 第１の多結晶シリコンよりなる浮遊ゲー
    トと第２の多結晶シリコンよりなる制御ゲートよりなる
    電気的書き込み可能なメモリセルを有する不揮発性メモ
    リの製造方法において、半導体基板上に第１のゲート酸
    化膜を形成し、前記第１のゲート酸化膜上に前記第１の
    多結晶シリコン膜を形成し、前記第１の多結晶シリコン
    膜上に絶縁膜を形成し、前記絶縁膜上に前記第２の多結
    晶シリコン膜を形成し、 前記メモリセルの周辺に形成されるトランジスタの形成
    予定領域の前記絶縁膜及び前記第２の多結晶シリコン膜
    を選択的に除去し、前記トランジスタの形成予定領域に
    選択的に不純物を導入し、前記半導体基板上全面にシリ
    サイド層を形成し、 前記トランジスタのゲート電極と前記メモリセルの浮遊
    ゲート及び制御ゲートを各々パターニングすることを特
    徴とする不揮発性メモリの製造方法。
  4. 【請求項４】 前記トランジスタの形成予定領域に選択
    的に低エネルギーで不純物を導入することを特徴とする
    請求項３記載の不揮発性メモリの製造方法。
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