JPH10261773A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPH10261773A JPH10261773A JP9064261A JP6426197A JPH10261773A JP H10261773 A JPH10261773 A JP H10261773A JP 9064261 A JP9064261 A JP 9064261A JP 6426197 A JP6426197 A JP 6426197A JP H10261773 A JPH10261773 A JP H10261773A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- formation region
- memory cell
- misfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 周辺回路に電気特性や素子分離耐圧が良好な
ＭＩＳＦＥＴを備えた不揮発性半導体記憶装置の製造方
法を提供する。 【解決手段】 ＭＩＳＦＥＴ形成領域Ｒ1n〜Ｒ2pを第１
導体膜４０で覆ったままで、メモリセル領域Ｒmcにおい
て制御ゲート電極４７，容量絶縁膜４３，４４及び浮遊
ゲート電極４８を形成する。その後、ＭＩＳＦＥＴ形成
領域Ｒ1n〜Ｒ2pにおいて、第２導体膜４５を全て除去し
た後、第１導体膜４０をパターニングして、ＭＩＳＦＥ
Ｔのゲート電極を形成する。不揮発性メモリセルの各要
素を加工している間、ＭＩＳＦＥＴ形成領域Ｒ1n〜Ｒ2p
を第１導体膜４０で覆っているので、半導体基板表面の
ダメージの発生による電気特性の悪化や素子分離２の膜
減りによる素子分離耐圧の劣化を防止することができ
る。
ＭＩＳＦＥＴを備えた不揮発性半導体記憶装置の製造方
法を提供する。 【解決手段】 ＭＩＳＦＥＴ形成領域Ｒ1n〜Ｒ2pを第１
導体膜４０で覆ったままで、メモリセル領域Ｒmcにおい
て制御ゲート電極４７，容量絶縁膜４３，４４及び浮遊
ゲート電極４８を形成する。その後、ＭＩＳＦＥＴ形成
領域Ｒ1n〜Ｒ2pにおいて、第２導体膜４５を全て除去し
た後、第１導体膜４０をパターニングして、ＭＩＳＦＥ
Ｔのゲート電極を形成する。不揮発性メモリセルの各要
素を加工している間、ＭＩＳＦＥＴ形成領域Ｒ1n〜Ｒ2p
を第１導体膜４０で覆っているので、半導体基板表面の
ダメージの発生による電気特性の悪化や素子分離２の膜
減りによる素子分離耐圧の劣化を防止することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲート電極を
有する不揮発性メモリセルと、メモリセルの制御回路あ
るいは論理演算回路に用いられるＭＩＳＦＥＴとから構
成される不揮発性半導体記憶装置の製造方法に関するも
のである。
有する不揮発性メモリセルと、メモリセルの制御回路あ
るいは論理演算回路に用いられるＭＩＳＦＥＴとから構
成される不揮発性半導体記憶装置の製造方法に関するも
のである。
【０００２】
【従来の技術】図２９〜図３７は、不揮発性メモリセル
と、その周辺回路等に配設されるＭＩＳＦＥＴとを備え
た従来の不揮発性半導体記憶装置の製造方法を示す断面
図である。
と、その周辺回路等に配設されるＭＩＳＦＥＴとを備え
た従来の不揮発性半導体記憶装置の製造方法を示す断面
図である。
【０００３】まず、図２９に示す工程で、ｐ型シリコン
基板１の表面付近にＬＯＣＯＳ膜からなる素子分離２を
形成して、この素子分離２により、シリコン基板１の表
面付近の領域を、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ
1nと、低電圧系ｐ型ＭＩＳＦＥＴ形成領域Ｒ1pと、高電
圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ2nと、高電圧系ｐ型Ｍ
ＩＳＦＥＴ形成領域Ｒ2pと、メモリセル形成領域Ｒmcと
に区画する。そして、しきい値制御のための不純物イオ
ン注入を行って、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ
1nには第１ｐ型ウェル３を、低電圧系ｐ型ＭＩＳＦＥＴ
形成領域Ｒ1pには第１ｎ型ウェル４を、高電圧系ｎ型Ｍ
ＩＳＦＥＴ形成領域Ｒ2nには第２ｐ型ウェル５を、高電
圧系ｐ型ＭＩＳＦＥＴ形成領域Ｒ2pには第２ｎ型ウェル
６を、メモリセル形成領域Ｒmcには第３ｐ型ウェル７を
それぞれ形成する。
基板１の表面付近にＬＯＣＯＳ膜からなる素子分離２を
形成して、この素子分離２により、シリコン基板１の表
面付近の領域を、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ
1nと、低電圧系ｐ型ＭＩＳＦＥＴ形成領域Ｒ1pと、高電
圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ2nと、高電圧系ｐ型Ｍ
ＩＳＦＥＴ形成領域Ｒ2pと、メモリセル形成領域Ｒmcと
に区画する。そして、しきい値制御のための不純物イオ
ン注入を行って、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ
1nには第１ｐ型ウェル３を、低電圧系ｐ型ＭＩＳＦＥＴ
形成領域Ｒ1pには第１ｎ型ウェル４を、高電圧系ｎ型Ｍ
ＩＳＦＥＴ形成領域Ｒ2nには第２ｐ型ウェル５を、高電
圧系ｐ型ＭＩＳＦＥＴ形成領域Ｒ2pには第２ｎ型ウェル
６を、メモリセル形成領域Ｒmcには第３ｐ型ウェル７を
それぞれ形成する。
【０００４】次に、図３０に示す工程で、ｐ型シリコン
基板１の表面を熱酸化してシリコン酸化膜を形成し、さ
らに、このシリコン酸化膜及び素子分離２を含む基板の
全面上にｎ型多結晶シリコン膜を堆積した後、レジスト
膜８をマスクに用いてｎ型多結晶シリコン膜とシリコン
酸化膜を順次パターニングして、メモリセル形成領域Ｒ
mc内に、不揮発性メモリセルの浮遊ゲート電極９とトン
ネル酸化膜１０とを広めに形成する。
基板１の表面を熱酸化してシリコン酸化膜を形成し、さ
らに、このシリコン酸化膜及び素子分離２を含む基板の
全面上にｎ型多結晶シリコン膜を堆積した後、レジスト
膜８をマスクに用いてｎ型多結晶シリコン膜とシリコン
酸化膜を順次パターニングして、メモリセル形成領域Ｒ
mc内に、不揮発性メモリセルの浮遊ゲート電極９とトン
ネル酸化膜１０とを広めに形成する。
【０００５】次に、図３１に示す工程で、レジスト膜８
を除去した後、シリコン酸化膜とシリコン窒化膜との積
層膜であるＯＮ膜を全面に堆積し、さらにメモリセル形
成領域Ｒmcを覆うレジスト膜１２を用いてＯＮ膜をパタ
ーニングし、メモリセル形成領域ＲmcのみにＯＮ膜１１
を残す。その結果、広めの浮遊ゲート電極９の上面及び
側面はＯＮ膜１１で覆われている。
を除去した後、シリコン酸化膜とシリコン窒化膜との積
層膜であるＯＮ膜を全面に堆積し、さらにメモリセル形
成領域Ｒmcを覆うレジスト膜１２を用いてＯＮ膜をパタ
ーニングし、メモリセル形成領域ＲmcのみにＯＮ膜１１
を残す。その結果、広めの浮遊ゲート電極９の上面及び
側面はＯＮ膜１１で覆われている。
【０００６】次に、図３２に示す工程で、基板の全面上
にシリコン酸化膜を堆積し、低電圧系ｎ型ＭＩＳＦＥＴ
形成領域Ｒ1n及び低電圧系ｐ型ＭＩＳＦＥＴ形成領域Ｒ
1p上を開口したレジスト膜１４を形成し、このレジスト
膜１４をマスクに用いてシリコン酸化膜をパターニング
して、低電圧系ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p上のシ
リコン酸化膜は除去する一方、各高電圧系ＭＩＳＦＥＴ
形成領域Ｒ2n，Ｒ2p及びメモリセル形成領域Ｒmc上にシ
リコン酸化膜１３を残す。
にシリコン酸化膜を堆積し、低電圧系ｎ型ＭＩＳＦＥＴ
形成領域Ｒ1n及び低電圧系ｐ型ＭＩＳＦＥＴ形成領域Ｒ
1p上を開口したレジスト膜１４を形成し、このレジスト
膜１４をマスクに用いてシリコン酸化膜をパターニング
して、低電圧系ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p上のシ
リコン酸化膜は除去する一方、各高電圧系ＭＩＳＦＥＴ
形成領域Ｒ2n，Ｒ2p及びメモリセル形成領域Ｒmc上にシ
リコン酸化膜１３を残す。
【０００７】次に、図３３に示す工程で、レジスト膜１
４を除去した後、熱酸化処理を施すことにより、各低電
圧系ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1nには薄い低電圧系
ゲート酸化膜１５を、各高電圧系ＭＩＳＦＥＴ形成領域
Ｒ2n，Ｒ2pには厚い高電圧系ゲート酸化膜１６をそれぞ
れ形成する。その後、基板の全面上にｎ+ 型多結晶シリ
コン膜１７を堆積する。
４を除去した後、熱酸化処理を施すことにより、各低電
圧系ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1nには薄い低電圧系
ゲート酸化膜１５を、各高電圧系ＭＩＳＦＥＴ形成領域
Ｒ2n，Ｒ2pには厚い高電圧系ゲート酸化膜１６をそれぞ
れ形成する。その後、基板の全面上にｎ+ 型多結晶シリ
コン膜１７を堆積する。
【０００８】次に、図３４に示す工程で、各ＭＩＳＦＥ
Ｔ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pを覆い、かつメモリ
セル形成領域Ｒmcではゲート形成領域のみを覆うレジス
ト膜１８をマスクに用いて、ｎ+ 型多結晶シリコン膜１
７，シリコン酸化膜１３，ＯＮ膜１１及び浮遊ゲート電
極９をパターニングする。この工程によって、各ＭＩＳ
ＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pには、ｎ+ 型多
結晶シリコン膜１７及び各シリコン酸化膜１５，１６が
残る。また、メモリセル形成領域Ｒmcのうちゲート形成
領域のみに、制御ゲート電極１９と、シリコン酸化膜１
３と、ＯＮ膜１１と、浮遊ゲート電極２０とが形成され
る。そして、この状態で、メモリセル形成領域Ｒmcの第
３ｐ型ウェル７内にｎ型不純物イオンを注入して、ｎ型
のソース拡散層２１とドレイン拡散層２２とを形成す
る。
Ｔ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pを覆い、かつメモリ
セル形成領域Ｒmcではゲート形成領域のみを覆うレジス
ト膜１８をマスクに用いて、ｎ+ 型多結晶シリコン膜１
７，シリコン酸化膜１３，ＯＮ膜１１及び浮遊ゲート電
極９をパターニングする。この工程によって、各ＭＩＳ
ＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pには、ｎ+ 型多
結晶シリコン膜１７及び各シリコン酸化膜１５，１６が
残る。また、メモリセル形成領域Ｒmcのうちゲート形成
領域のみに、制御ゲート電極１９と、シリコン酸化膜１
３と、ＯＮ膜１１と、浮遊ゲート電極２０とが形成され
る。そして、この状態で、メモリセル形成領域Ｒmcの第
３ｐ型ウェル７内にｎ型不純物イオンを注入して、ｎ型
のソース拡散層２１とドレイン拡散層２２とを形成す
る。
【０００９】次に、図３５に示す工程で、レジスト膜１
８を除去した後、メモリセル形成領域Ｒmc全体と、各Ｍ
ＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのゲート形
成領域とを覆うレジスト膜２３をマスクに用いて、各Ｍ
ＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのｎ+ 型多
結晶シリコン膜１７をパターニングして各ＭＩＳＦＥＴ
のゲート電極２４を形成する。
８を除去した後、メモリセル形成領域Ｒmc全体と、各Ｍ
ＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのゲート形
成領域とを覆うレジスト膜２３をマスクに用いて、各Ｍ
ＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのｎ+ 型多
結晶シリコン膜１７をパターニングして各ＭＩＳＦＥＴ
のゲート電極２４を形成する。
【００１０】次に、図３６に示す工程で、レジスト膜２
３を除去した後、各ＭＩＳＦＥＴの低濃度ソース・ドレ
インを形成するための不純物イオンの注入を、ｐ型ウェ
ルとｎ型ウェルとで個別に行う。その後、基板の全面上
にシリコン酸化膜を堆積した後、このシリコン酸化膜の
異方性エッチングを行って、各ＭＩＳＦＥＴのゲート電
極２４の側面上と、不揮発性メモリセルの制御ゲート電
極１９及び浮遊ゲート電極２０の側面上とにサイドウォ
ール２５を形成する。さらに、この状態で、イオン注入
を行って、低電圧系ｎ型ｎ型ソース・ドレイン層２６
と、低電圧系ｐ型ソース・ドレイン層２７と、高電圧系
ｎ型ソース・ドレイン層２８と、高電圧系ｐ型ソース・
ドレイン層２９とを形成する。
３を除去した後、各ＭＩＳＦＥＴの低濃度ソース・ドレ
インを形成するための不純物イオンの注入を、ｐ型ウェ
ルとｎ型ウェルとで個別に行う。その後、基板の全面上
にシリコン酸化膜を堆積した後、このシリコン酸化膜の
異方性エッチングを行って、各ＭＩＳＦＥＴのゲート電
極２４の側面上と、不揮発性メモリセルの制御ゲート電
極１９及び浮遊ゲート電極２０の側面上とにサイドウォ
ール２５を形成する。さらに、この状態で、イオン注入
を行って、低電圧系ｎ型ｎ型ソース・ドレイン層２６
と、低電圧系ｐ型ソース・ドレイン層２７と、高電圧系
ｎ型ソース・ドレイン層２８と、高電圧系ｐ型ソース・
ドレイン層２９とを形成する。
【００１１】最後に、図３７に示す工程で、基板上に層
間絶縁膜３０を堆積した後、層間絶縁膜のコンタクトホ
ールの形成や金属配線３１の形成を行う。
間絶縁膜３０を堆積した後、層間絶縁膜のコンタクトホ
ールの形成や金属配線３１の形成を行う。
【００１２】以上の製造光手により、不揮発性メモリセ
ル内の浮遊ゲート電極内の電荷の有無を”０”，”１”
の情報として記憶するように構成された不揮発性半導体
記憶装置が形成される。また、周辺回路等において、高
電圧電源に接続されるＩ／Ｏ装置等用の高電圧系ＭＩＳ
ＦＥＴと、内部回路に配置され低電圧で作動する低電圧
系ＭＩＳＦＥＴとで異なる耐圧特性を確保することがで
きる。
ル内の浮遊ゲート電極内の電荷の有無を”０”，”１”
の情報として記憶するように構成された不揮発性半導体
記憶装置が形成される。また、周辺回路等において、高
電圧電源に接続されるＩ／Ｏ装置等用の高電圧系ＭＩＳ
ＦＥＴと、内部回路に配置され低電圧で作動する低電圧
系ＭＩＳＦＥＴとで異なる耐圧特性を確保することがで
きる。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置の製造方法においては、以下の
ような問題があった。
不揮発性半導体記憶装置の製造方法においては、以下の
ような問題があった。
【００１４】図３０に示す工程で、不揮発性メモリセル
の広めの浮遊ゲート電極９を形成する際に、各ＭＩＳＦ
ＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのシリコン基板１
並びに素子分離２の上面が露出する。したがって、図３
１及び図３２に示す工程で、各ＭＩＳＦＥＴ形成領域Ｒ
1n，Ｒ1p，Ｒ2n，Ｒ2pのＯＮ膜１１やシリコン酸化膜１
３を除去する際に、エッチングや洗浄等に起因するＭＩ
ＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのシリコン基
板上面へのダメージや素子分離２の膜減りを回避するこ
とができない。
の広めの浮遊ゲート電極９を形成する際に、各ＭＩＳＦ
ＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのシリコン基板１
並びに素子分離２の上面が露出する。したがって、図３
１及び図３２に示す工程で、各ＭＩＳＦＥＴ形成領域Ｒ
1n，Ｒ1p，Ｒ2n，Ｒ2pのＯＮ膜１１やシリコン酸化膜１
３を除去する際に、エッチングや洗浄等に起因するＭＩ
ＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのシリコン基
板上面へのダメージや素子分離２の膜減りを回避するこ
とができない。
【００１５】また、ＭＩＳＦＥＴのしきい値電圧制御の
ためのイオン注入は、各ＭＩＳＦＥＴの各ゲート酸化膜
１５，１６の形成直前におこなった方がしきい値電圧の
制御性が良いが、各ゲート酸化膜１５，１６を形成する
直前に不純物イオンの注入を行おうとすると、基板の全
面上にマスクとなるレジスト膜を形成せざるを得ない。
そのために、不純物イオン注入後にレジスト膜を除去す
る際に、素子分離２の膜減り量が益々増大する。
ためのイオン注入は、各ＭＩＳＦＥＴの各ゲート酸化膜
１５，１６の形成直前におこなった方がしきい値電圧の
制御性が良いが、各ゲート酸化膜１５，１６を形成する
直前に不純物イオンの注入を行おうとすると、基板の全
面上にマスクとなるレジスト膜を形成せざるを得ない。
そのために、不純物イオン注入後にレジスト膜を除去す
る際に、素子分離２の膜減り量が益々増大する。
【００１６】また、図３３に示す工程において、ＭＩＳ
ＦＥＴのゲート酸化膜１５，１６を形成するための熱酸
化処理時に、ＯＮ膜１１内のシリコン窒化膜が酸化され
て、容量絶縁膜が変質したり膜厚が変動することによっ
て容量値が変化し、不揮発性メモリセルの電気特性の劣
化やばらつきを引き起こすおそれがある。
ＦＥＴのゲート酸化膜１５，１６を形成するための熱酸
化処理時に、ＯＮ膜１１内のシリコン窒化膜が酸化され
て、容量絶縁膜が変質したり膜厚が変動することによっ
て容量値が変化し、不揮発性メモリセルの電気特性の劣
化やばらつきを引き起こすおそれがある。
【００１７】さらに、図２９〜図３７に示すように、従
来の不揮発性半導体記憶装置の製造方法によっては、各
ＭＩＳＦＥＴ及び不揮発性メモリセルの電気特性の劣化
やばらつきを簡略なプロセスで実現することは困難であ
る。
来の不揮発性半導体記憶装置の製造方法によっては、各
ＭＩＳＦＥＴ及び不揮発性メモリセルの電気特性の劣化
やばらつきを簡略なプロセスで実現することは困難であ
る。
【００１８】本発明はかかる問題点に鑑みてなされたも
のであり、その第１の目的は、不揮発性メモリセルとそ
の制御回路あるいは論理演算回路とを備えた不揮発性半
導体記憶装置の製造方法として、製造工程中におけるエ
ッチングや洗浄等によるＭＩＳＦＥＴ形成領域の半導体
基板上面へのダメージや素子分離の膜減りを防止するこ
とにより、ＭＩＳＦＥＴの電気特性や素子分離耐圧の劣
化やばらつきを低減することにある。
のであり、その第１の目的は、不揮発性メモリセルとそ
の制御回路あるいは論理演算回路とを備えた不揮発性半
導体記憶装置の製造方法として、製造工程中におけるエ
ッチングや洗浄等によるＭＩＳＦＥＴ形成領域の半導体
基板上面へのダメージや素子分離の膜減りを防止するこ
とにより、ＭＩＳＦＥＴの電気特性や素子分離耐圧の劣
化やばらつきを低減することにある。
【００１９】また、本発明の第２の目的は、容量絶縁膜
の変質や膜厚変動を抑制して不揮発性メモリセルの電気
特性を安定化させることにある。
の変質や膜厚変動を抑制して不揮発性メモリセルの電気
特性を安定化させることにある。
【００２０】さらに、本発明の第３の目的は、従来より
も簡略で低コストの不揮発性半導体記憶装置の製造方法
を提供することにある。
も簡略で低コストの不揮発性半導体記憶装置の製造方法
を提供することにある。
【００２１】
【００２２】
【発明の実施の形態】上記第１〜第３の目的を達成する
ために、本発明では、請求項１〜１５に記載されている
不揮発性半導体記憶装置の製造方法に関する手段を講じ
ている。
ために、本発明では、請求項１〜１５に記載されている
不揮発性半導体記憶装置の製造方法に関する手段を講じ
ている。
【００２３】本発明に係る基本的な不揮発性半導体記憶
装置の製造方法は、請求項１に記載されているように、
トンネル絶縁膜と浮遊ゲート電極と制御ゲート電極とに
より構成されるメモリトランジスタを少なくとも有する
不揮発性メモリセルと、ＭＩＳＦＥＴとを共通の半導体
基板上に備えている半導体装置の製造方法であって、半
導体基板の上面付近の領域に素子分離を形成して、上記
半導体基板の上面付近の領域を少なくともＭＩＳＦＥＴ
形成領域とメモリセル形成領域とに分離するとともに、
上記ＭＩＳＦＥＴ形成領域及びメモリセル形成領域の半
導体基板内に、上記ＭＩＳＦＥＴ及びメモリトランジス
タのしきい値制御用不純物を導入する第１の工程と、上
記ＭＩＳＦＥＴ形成領域の上記半導体基板の上にゲート
絶縁膜を形成する第２の工程と、上記メモリセル形成領
域の上記半導体基板の上にトンネル絶縁膜を形成する第
３の工程と、上記第３の工程の後に、基板の全面上にわ
たって第１導体膜を形成する第４の工程と、上記ＭＩＳ
ＦＥＴ形成領域の上記第１導体膜は残存させながら、上
記メモリセル形成領域の上記第１導体膜を選択的に除去
することにより、上記浮遊ゲート電極となる部分を少な
くとも含む上記第１導体膜を残存させる第５の工程と、
上記第４の工程の後に、基板上の全面にわたって少なく
とも１層の誘電体膜からなる容量絶縁膜を形成する第６
の工程と、上記半導体基板上の全面にわたって第２導体
膜を形成する第７の工程と、上記メモリセル形成領域の
少なくとも上記第２導体膜と上記容量絶縁膜とを選択的
に順次除去することにより、上記第２導体膜からなる上
記不揮発性メモリセルの制御ゲート電極を形成する第８
の工程と、上記ＭＩＳＦＥＴ形成領域の上記第２導体膜
を全て除去する第９の工程と、上記ＭＩＳＦＥＴ形成領
域の上記第１導体膜を選択的に除去することによって、
上記第１導体膜からなる上記ＭＩＳＦＥＴのゲート電極
を形成する第１０の工程と、上記ＭＩＳＦＥＴ形成領域
及び上記メモリセル形成領域の上記各ゲート電極をマス
クとして半導体基板内に不純物を導入して上記ＭＩＳＦ
ＥＴ及びメモリトランジスタのソース・ドレイン拡散層
をそれぞれ形成する第１１の工程とを備えている。
装置の製造方法は、請求項１に記載されているように、
トンネル絶縁膜と浮遊ゲート電極と制御ゲート電極とに
より構成されるメモリトランジスタを少なくとも有する
不揮発性メモリセルと、ＭＩＳＦＥＴとを共通の半導体
基板上に備えている半導体装置の製造方法であって、半
導体基板の上面付近の領域に素子分離を形成して、上記
半導体基板の上面付近の領域を少なくともＭＩＳＦＥＴ
形成領域とメモリセル形成領域とに分離するとともに、
上記ＭＩＳＦＥＴ形成領域及びメモリセル形成領域の半
導体基板内に、上記ＭＩＳＦＥＴ及びメモリトランジス
タのしきい値制御用不純物を導入する第１の工程と、上
記ＭＩＳＦＥＴ形成領域の上記半導体基板の上にゲート
絶縁膜を形成する第２の工程と、上記メモリセル形成領
域の上記半導体基板の上にトンネル絶縁膜を形成する第
３の工程と、上記第３の工程の後に、基板の全面上にわ
たって第１導体膜を形成する第４の工程と、上記ＭＩＳ
ＦＥＴ形成領域の上記第１導体膜は残存させながら、上
記メモリセル形成領域の上記第１導体膜を選択的に除去
することにより、上記浮遊ゲート電極となる部分を少な
くとも含む上記第１導体膜を残存させる第５の工程と、
上記第４の工程の後に、基板上の全面にわたって少なく
とも１層の誘電体膜からなる容量絶縁膜を形成する第６
の工程と、上記半導体基板上の全面にわたって第２導体
膜を形成する第７の工程と、上記メモリセル形成領域の
少なくとも上記第２導体膜と上記容量絶縁膜とを選択的
に順次除去することにより、上記第２導体膜からなる上
記不揮発性メモリセルの制御ゲート電極を形成する第８
の工程と、上記ＭＩＳＦＥＴ形成領域の上記第２導体膜
を全て除去する第９の工程と、上記ＭＩＳＦＥＴ形成領
域の上記第１導体膜を選択的に除去することによって、
上記第１導体膜からなる上記ＭＩＳＦＥＴのゲート電極
を形成する第１０の工程と、上記ＭＩＳＦＥＴ形成領域
及び上記メモリセル形成領域の上記各ゲート電極をマス
クとして半導体基板内に不純物を導入して上記ＭＩＳＦ
ＥＴ及びメモリトランジスタのソース・ドレイン拡散層
をそれぞれ形成する第１１の工程とを備えている。
【００２４】この方法により、第５の工程において、Ｍ
ＩＳＦＥＴ形成領域上の第１導体膜が残存しているの
で、その後の浮遊ゲート電極・容量絶縁膜・制御ゲート
電極といった不揮発性メモリセルの構成要素を形成する
工程の間、ＭＩＳＦＥＴ形成領域が第１導体膜で被覆さ
れている。したがって、その間のエッチングや洗浄等に
起因するＭＩＳＦＥＴ形成領域の半導体基板上面へのダ
メージや素子分離の膜減りを抑制することができるの
で、ＭＩＳＦＥＴの電気特性や素子分離耐圧の劣化やば
らつきを低減することができる。また、第２の工程でＭ
ＩＳＦＥＴのゲート絶縁膜を形成した後に、不揮発性メ
モリセルの浮遊ゲート電極や容量絶縁膜を形成するの
で、熱酸化処理による容量絶縁膜の変質や膜厚変動がな
く、不揮発性メモリセルの電気特性を安定化させること
ができる。さらに、第１導体膜は不揮発性メモリセルの
浮遊ゲート電極及びＭＩＳＦＥＴのゲート電極として兼
用されており、プロセスの簡略化・低コスト化といった
面でも有効である。
ＩＳＦＥＴ形成領域上の第１導体膜が残存しているの
で、その後の浮遊ゲート電極・容量絶縁膜・制御ゲート
電極といった不揮発性メモリセルの構成要素を形成する
工程の間、ＭＩＳＦＥＴ形成領域が第１導体膜で被覆さ
れている。したがって、その間のエッチングや洗浄等に
起因するＭＩＳＦＥＴ形成領域の半導体基板上面へのダ
メージや素子分離の膜減りを抑制することができるの
で、ＭＩＳＦＥＴの電気特性や素子分離耐圧の劣化やば
らつきを低減することができる。また、第２の工程でＭ
ＩＳＦＥＴのゲート絶縁膜を形成した後に、不揮発性メ
モリセルの浮遊ゲート電極や容量絶縁膜を形成するの
で、熱酸化処理による容量絶縁膜の変質や膜厚変動がな
く、不揮発性メモリセルの電気特性を安定化させること
ができる。さらに、第１導体膜は不揮発性メモリセルの
浮遊ゲート電極及びＭＩＳＦＥＴのゲート電極として兼
用されており、プロセスの簡略化・低コスト化といった
面でも有効である。
【００２５】請求項２に記載されているように、請求項
１において、上記第５の工程では、上記不揮発性メモリ
セルの浮遊ゲート電極を最終的な形状よりも広く形成し
ておき、上記第８の工程では、上記メモリセル形成領域
の上記第２導体膜及び上記容量絶縁膜を選択的に除去し
た後続いて上記浮遊ゲート電極を選択的に除去して、上
記浮遊ゲート電極を上記制御ゲート電極及び上記容量絶
縁膜と同じ横方向の寸法に仕上げることができる。
１において、上記第５の工程では、上記不揮発性メモリ
セルの浮遊ゲート電極を最終的な形状よりも広く形成し
ておき、上記第８の工程では、上記メモリセル形成領域
の上記第２導体膜及び上記容量絶縁膜を選択的に除去し
た後続いて上記浮遊ゲート電極を選択的に除去して、上
記浮遊ゲート電極を上記制御ゲート電極及び上記容量絶
縁膜と同じ横方向の寸法に仕上げることができる。
【００２６】この方法により、請求項１と同じ作用が得
られる。
られる。
【００２７】請求項３に記載されているように、請求項
１において、上記第５の工程では、上記浮遊ゲート電極
を最終的な横方向の寸法まで仕上げておき、上記第６の
工程では、上記容量絶縁膜で上記浮遊ゲート電極の上面
及び側面を覆うように上記容量絶縁膜を形成し、上記第
８の工程では、上記制御ゲート電極及び上記容量絶縁膜
が上記浮遊ゲート電極の上面及び側面を覆うように上記
第２導体膜及び上記容量絶縁膜を選択的に除去すること
ができる。
１において、上記第５の工程では、上記浮遊ゲート電極
を最終的な横方向の寸法まで仕上げておき、上記第６の
工程では、上記容量絶縁膜で上記浮遊ゲート電極の上面
及び側面を覆うように上記容量絶縁膜を形成し、上記第
８の工程では、上記制御ゲート電極及び上記容量絶縁膜
が上記浮遊ゲート電極の上面及び側面を覆うように上記
第２導体膜及び上記容量絶縁膜を選択的に除去すること
ができる。
【００２８】この方法により、請求項１，２と同様な作
用によって、形成されるＭＩＳＦＥＴ及び不揮発性メモ
リセルの電気特性や素子分離耐圧の劣化やばらつきを低
減することができる。加えて、不揮発性メモリセルの制
御ゲート電極が浮遊ゲート電極上面及び側面を完全に被
覆するような形状を有するため、第２導体膜のみを選択
的にエッチングすることによって制御ゲート電極をパタ
ーニングすることができるので、制御ゲート電極のパタ
ーニングの際にＭＩＳＦＥＴ形成領域の第２導体膜を同
時に除去することが可能である。したがって、ＭＩＳＦ
ＥＴ形成領域の第２導体膜を除去するための専用マスク
が不要になるので、プロセスの簡略化・低コスト化を実
現することができる。
用によって、形成されるＭＩＳＦＥＴ及び不揮発性メモ
リセルの電気特性や素子分離耐圧の劣化やばらつきを低
減することができる。加えて、不揮発性メモリセルの制
御ゲート電極が浮遊ゲート電極上面及び側面を完全に被
覆するような形状を有するため、第２導体膜のみを選択
的にエッチングすることによって制御ゲート電極をパタ
ーニングすることができるので、制御ゲート電極のパタ
ーニングの際にＭＩＳＦＥＴ形成領域の第２導体膜を同
時に除去することが可能である。したがって、ＭＩＳＦ
ＥＴ形成領域の第２導体膜を除去するための専用マスク
が不要になるので、プロセスの簡略化・低コスト化を実
現することができる。
【００２９】請求項４に記載されているように、請求項
２又は３において、上記第９の工程の後に、基板の全面
上に低抵抗膜を形成する工程をさらに備え、上記第１０
の工程では、上記ＭＩＳＦＥＴのゲート電極を上記第１
導体膜とその上の低抵抗膜とにより形成する一方、上記
メモリトランジスタの制御ゲート電極を上記第２導体膜
とその上の低抵抗膜とにより形成することができる。
２又は３において、上記第９の工程の後に、基板の全面
上に低抵抗膜を形成する工程をさらに備え、上記第１０
の工程では、上記ＭＩＳＦＥＴのゲート電極を上記第１
導体膜とその上の低抵抗膜とにより形成する一方、上記
メモリトランジスタの制御ゲート電極を上記第２導体膜
とその上の低抵抗膜とにより形成することができる。
【００３０】この方法により、請求項１と同様な作用に
よって、形成されるＭＩＳＦＥＴ及び不揮発性メモリセ
ルの電気特性や素子分離耐圧の劣化やばらつきを低減す
ることができる。加えて、不揮発性メモリセル形成領域
の第２導体膜の露出面とＭＩＳＦＥＴ形成領域の第１導
体膜の露出面とに低抵抗層を同時に形成して、不揮発性
メモリセルの制御ゲート電極とＭＩＳＦＥＴのゲート電
極の両方を低抵抗化することができるので、形成される
不揮発性メモリセル及びＭＩＳＦＥＴの動作速度を向上
させて不揮発性半導体記憶装置の高速化を実現すること
ができる。
よって、形成されるＭＩＳＦＥＴ及び不揮発性メモリセ
ルの電気特性や素子分離耐圧の劣化やばらつきを低減す
ることができる。加えて、不揮発性メモリセル形成領域
の第２導体膜の露出面とＭＩＳＦＥＴ形成領域の第１導
体膜の露出面とに低抵抗層を同時に形成して、不揮発性
メモリセルの制御ゲート電極とＭＩＳＦＥＴのゲート電
極の両方を低抵抗化することができるので、形成される
不揮発性メモリセル及びＭＩＳＦＥＴの動作速度を向上
させて不揮発性半導体記憶装置の高速化を実現すること
ができる。
【００３１】請求項５に記載されているように、請求項
４において、上記第１導体膜及び上記第２導体膜を多結
晶シリコン膜を用いて形成し、上記低抵抗膜を金属シリ
サイド膜を用いて形成することができる。
４において、上記第１導体膜及び上記第２導体膜を多結
晶シリコン膜を用いて形成し、上記低抵抗膜を金属シリ
サイド膜を用いて形成することができる。
【００３２】この方法により、不揮発性メモリセルの制
御ゲート電極とＭＩＳＦＥＴのゲート電極がポリサイド
ゲートになって低抵抗化される。従来、ポリサイドゲー
トは同一層の導電型多結晶シリコン膜にタングステン
（Ｗ）等の金属を堆積し、シリサイド化することによっ
てもっぱら形成されているが、この方法により、第１導
体膜と第２導体膜という異なる２層の導電型多結晶シリ
コン膜を用いて、不揮発メモリセル領域の制御ゲート電
極と、ＭＩＳＦＥＴ形成領域のゲート電極とをポリサイ
ドゲートにすることができる。
御ゲート電極とＭＩＳＦＥＴのゲート電極がポリサイド
ゲートになって低抵抗化される。従来、ポリサイドゲー
トは同一層の導電型多結晶シリコン膜にタングステン
（Ｗ）等の金属を堆積し、シリサイド化することによっ
てもっぱら形成されているが、この方法により、第１導
体膜と第２導体膜という異なる２層の導電型多結晶シリ
コン膜を用いて、不揮発メモリセル領域の制御ゲート電
極と、ＭＩＳＦＥＴ形成領域のゲート電極とをポリサイ
ドゲートにすることができる。
【００３３】請求項６に記載されているように、請求項
２において、上記第１０の工程の後上記第１１の工程の
前に、上記ゲート電極の側面上と上記制御ゲート電極及
び浮遊ゲート電極の側面上とにそれぞれ絶縁膜サイドウ
ォールを形成する工程をさらに備え、上記第１１の工程
では、上記ＭＩＳＦＥＴ形成領域及び上記メモリセル形
成領域の上記各ゲート電極及び各サイドウォールをマス
クとして半導体基板内に不純物を導入し、上記第１１の
工程の後に、上記ＭＩＳＦＥＴ形成領域上のゲート電極
及びソース・ドレイン拡散層と、上記メモリセル形成領
域の制御ゲート電極及びソース・ドレイン拡散層とに低
抵抗膜を形成する工程をさらに備えることができる。
２において、上記第１０の工程の後上記第１１の工程の
前に、上記ゲート電極の側面上と上記制御ゲート電極及
び浮遊ゲート電極の側面上とにそれぞれ絶縁膜サイドウ
ォールを形成する工程をさらに備え、上記第１１の工程
では、上記ＭＩＳＦＥＴ形成領域及び上記メモリセル形
成領域の上記各ゲート電極及び各サイドウォールをマス
クとして半導体基板内に不純物を導入し、上記第１１の
工程の後に、上記ＭＩＳＦＥＴ形成領域上のゲート電極
及びソース・ドレイン拡散層と、上記メモリセル形成領
域の制御ゲート電極及びソース・ドレイン拡散層とに低
抵抗膜を形成する工程をさらに備えることができる。
【００３４】この方法により、請求項１と同様な作用に
よって、形成されるＭＩＳＦＥＴ及び不揮発性メモリセ
ルの電気特性や素子分離耐圧の劣化やばらつきを低減す
ることができるだけでなく、ＭＩＳＦＥＴのゲート電極
上面及びソース・ドレイン領域表面と不揮発性メモリセ
ルの制御ゲート電極上面とに低抵抗層を同時に形成し
て、ＭＩＳＦＥＴのゲート電極とソース・ドレイン領域
と不揮発性メモリセルの制御ゲート電極とを低抵抗化す
ることができる。したがって、動作速度の高いかつ低消
費電力型の高性能化された不揮発性半導体記憶装置が得
られる。
よって、形成されるＭＩＳＦＥＴ及び不揮発性メモリセ
ルの電気特性や素子分離耐圧の劣化やばらつきを低減す
ることができるだけでなく、ＭＩＳＦＥＴのゲート電極
上面及びソース・ドレイン領域表面と不揮発性メモリセ
ルの制御ゲート電極上面とに低抵抗層を同時に形成し
て、ＭＩＳＦＥＴのゲート電極とソース・ドレイン領域
と不揮発性メモリセルの制御ゲート電極とを低抵抗化す
ることができる。したがって、動作速度の高いかつ低消
費電力型の高性能化された不揮発性半導体記憶装置が得
られる。
【００３５】請求項７に記載されているように、請求項
３において、上記第１０の工程の後上記第１１の工程の
前に、上記ゲート電極の側面上と上記制御ゲート電極の
側面上とにそれぞれ絶縁膜サイドウォールを形成する工
程をさらに備え、上記第１１の工程は、上記第８の工程
の後に上記メモリセル領域内において浮遊ゲート電極及
び選択ゲート電極をマスクとして半導体基板内に不純物
を導入する工程と、上記絶縁膜サイドウォールを形成す
る工程の後に上記ＭＩＳＦＥＴ形成領域において上記ゲ
ート電極及び各絶縁膜サイドウォールをマスクとして半
導体基板内に不純物を導入する工程とに分けて行い、上
記第１１の工程の後に、上記ＭＩＳＦＥＴ形成領域のゲ
ート電極及びソース・ドレイン拡散層の上と、上記メモ
リセル形成領域の制御ゲート電極の上とに低抵抗膜を形
成する工程をさらに備えることができる。
３において、上記第１０の工程の後上記第１１の工程の
前に、上記ゲート電極の側面上と上記制御ゲート電極の
側面上とにそれぞれ絶縁膜サイドウォールを形成する工
程をさらに備え、上記第１１の工程は、上記第８の工程
の後に上記メモリセル領域内において浮遊ゲート電極及
び選択ゲート電極をマスクとして半導体基板内に不純物
を導入する工程と、上記絶縁膜サイドウォールを形成す
る工程の後に上記ＭＩＳＦＥＴ形成領域において上記ゲ
ート電極及び各絶縁膜サイドウォールをマスクとして半
導体基板内に不純物を導入する工程とに分けて行い、上
記第１１の工程の後に、上記ＭＩＳＦＥＴ形成領域のゲ
ート電極及びソース・ドレイン拡散層の上と、上記メモ
リセル形成領域の制御ゲート電極の上とに低抵抗膜を形
成する工程をさらに備えることができる。
【００３６】この方法により、形成される不揮発性メモ
リセルのソース・ドレイン寄生抵抗が低減されるので、
さらに高性能化された不揮発性半導体記憶装置が得られ
ることになる。
リセルのソース・ドレイン寄生抵抗が低減されるので、
さらに高性能化された不揮発性半導体記憶装置が得られ
ることになる。
【００３７】請求項８に記載されているように、請求項
６又は７において、上記第１導体膜及び上記第２導体膜
を多結晶シリコン膜を用いて形成し、上記低抵抗層を金
属シリサイド膜を用いて形成することができる。
６又は７において、上記第１導体膜及び上記第２導体膜
を多結晶シリコン膜を用いて形成し、上記低抵抗層を金
属シリサイド膜を用いて形成することができる。
【００３８】この方法により、ＭＩＳＦＥＴ及び不揮発
性メモリセルのゲート電極とソース・ドレイン領域を自
己整合的にシリサイド化（サリサイド：Self-Aligned S
ilicide）にして低抵抗にすることができる。従来、サ
リサイドは同一層の導電型多結晶シリコン膜とソース・
ドレイン領域にチタン（Ｔｉ）等の金属を堆積し、シリ
サイド化することによってもっぱら形成されているが、
この方法では、第１導体膜と第２導体膜という異なる２
層の多結晶シリコン膜の上に金属シリサイド膜を形成す
ることができる。
性メモリセルのゲート電極とソース・ドレイン領域を自
己整合的にシリサイド化（サリサイド：Self-Aligned S
ilicide）にして低抵抗にすることができる。従来、サ
リサイドは同一層の導電型多結晶シリコン膜とソース・
ドレイン領域にチタン（Ｔｉ）等の金属を堆積し、シリ
サイド化することによってもっぱら形成されているが、
この方法では、第１導体膜と第２導体膜という異なる２
層の多結晶シリコン膜の上に金属シリサイド膜を形成す
ることができる。
【００３９】請求項９に記載されているように、請求項
３において、上記第１１の工程は、上記第５の工程の後
に上記メモリセル領域内において浮遊ゲート電極をマス
クとして半導体基板内に不純物を導入する工程と、上記
第１０の工程の後に上記ＭＩＳＦＥＴ形成領域において
上記ゲート電極をマスクとして半導体基板内に不純物を
導入する工程とに分けて行い、上記第６の工程の後に、
上記容量絶縁膜を不活性ガス雰囲気中で容量絶縁膜の形
成温度よりも高い温度で熱処理する工程をさらに備える
ことができる。
３において、上記第１１の工程は、上記第５の工程の後
に上記メモリセル領域内において浮遊ゲート電極をマス
クとして半導体基板内に不純物を導入する工程と、上記
第１０の工程の後に上記ＭＩＳＦＥＴ形成領域において
上記ゲート電極をマスクとして半導体基板内に不純物を
導入する工程とに分けて行い、上記第６の工程の後に、
上記容量絶縁膜を不活性ガス雰囲気中で容量絶縁膜の形
成温度よりも高い温度で熱処理する工程をさらに備える
ことができる。
【００４０】不揮発性メモリセルは、データの書き込み
・消去動作時にソースまたはドレインに１２Ｖ程度の高
電圧を印加する場合があるため、通常はＭＩＳＦＥＴよ
りも深いソース・ドレイン拡散層を形成して接合耐圧を
高くすることによって、書き込み・消去特性を向上させ
ている。この方法では、不揮発性メモリセルのソース・
ドレイン領域に不純物イオン注入を施した後、容量絶縁
膜を所定の温度で形成し、さらに熱処理を施すようにし
ているので、不揮発性メモリセルのソース・ドレイン領
域の不純物イオンを熱拡散させて深いソース・ドレイン
拡散層を形成することができる。しかも、容量絶縁膜を
膜厚制御性の良い温度で形成した後、形成温度よりも高
い温度で熱処理を施すようにしているので、容量絶縁膜
の膜質を改善することによって、不揮発性メモリセルの
電荷保持特性を向上させることができる。一方、容量絶
縁膜の熱処理は不活性ガス雰囲気中で行っているので、
下地の浮遊ゲート電極の酸化等による容量絶縁膜の変質
や膜厚変動を引き起こすことはなく、安定な電気特性を
有する不揮発性メモリセルが得られる。
・消去動作時にソースまたはドレインに１２Ｖ程度の高
電圧を印加する場合があるため、通常はＭＩＳＦＥＴよ
りも深いソース・ドレイン拡散層を形成して接合耐圧を
高くすることによって、書き込み・消去特性を向上させ
ている。この方法では、不揮発性メモリセルのソース・
ドレイン領域に不純物イオン注入を施した後、容量絶縁
膜を所定の温度で形成し、さらに熱処理を施すようにし
ているので、不揮発性メモリセルのソース・ドレイン領
域の不純物イオンを熱拡散させて深いソース・ドレイン
拡散層を形成することができる。しかも、容量絶縁膜を
膜厚制御性の良い温度で形成した後、形成温度よりも高
い温度で熱処理を施すようにしているので、容量絶縁膜
の膜質を改善することによって、不揮発性メモリセルの
電荷保持特性を向上させることができる。一方、容量絶
縁膜の熱処理は不活性ガス雰囲気中で行っているので、
下地の浮遊ゲート電極の酸化等による容量絶縁膜の変質
や膜厚変動を引き起こすことはなく、安定な電気特性を
有する不揮発性メモリセルが得られる。
【００４１】請求項１０に記載されているように、請求
項９において、上記第６の工程では、容量絶縁膜とし
て、７５０℃以上かつ８５０℃以下の化学気相成長法に
よるシリコン酸化膜を形成することができる。
項９において、上記第６の工程では、容量絶縁膜とし
て、７５０℃以上かつ８５０℃以下の化学気相成長法に
よるシリコン酸化膜を形成することができる。
【００４２】この方法により、シリコン酸化膜を形成す
る際の温度条件が７５０〜８５０℃の範囲にあること
で、シリコン酸化膜の膜厚ばらつきが±５％程度以下に
抑制される。また、容量絶縁膜をシリコン酸化膜の単層
膜にすると、シリコン酸化膜とシリコン窒化膜との積層
膜よりも膜厚制御性が良く、トンネル電流のしきい値電
圧が高くなるという利点がある。
る際の温度条件が７５０〜８５０℃の範囲にあること
で、シリコン酸化膜の膜厚ばらつきが±５％程度以下に
抑制される。また、容量絶縁膜をシリコン酸化膜の単層
膜にすると、シリコン酸化膜とシリコン窒化膜との積層
膜よりも膜厚制御性が良く、トンネル電流のしきい値電
圧が高くなるという利点がある。
【００４３】請求項１１に記載されているように、請求
項９において、上記第６の工程では、容量絶縁膜とし
て、７５０℃以上かつ８５０℃以下の化学気相成長法に
よるシリコン酸化膜と、７００℃以上かつ８００℃以下
の化学気相成長法によるシリコン窒化膜とからなるＯＮ
膜を形成することができる。
項９において、上記第６の工程では、容量絶縁膜とし
て、７５０℃以上かつ８５０℃以下の化学気相成長法に
よるシリコン酸化膜と、７００℃以上かつ８００℃以下
の化学気相成長法によるシリコン窒化膜とからなるＯＮ
膜を形成することができる。
【００４４】この方法により、シリコン酸化膜とシリコ
ン窒化膜との積層膜からなる容量絶縁膜の膜厚ばらつき
が±１０％程度以下に抑制される。また、容量絶縁膜を
シリコン酸化膜とシリコン窒化膜との積層膜にすると、
シリコン酸化膜の単層膜よりも容量を大きくするのが容
易であるという利点がある。
ン窒化膜との積層膜からなる容量絶縁膜の膜厚ばらつき
が±１０％程度以下に抑制される。また、容量絶縁膜を
シリコン酸化膜とシリコン窒化膜との積層膜にすると、
シリコン酸化膜の単層膜よりも容量を大きくするのが容
易であるという利点がある。
【００４５】請求項１２に記載されているように、請求
項９において、上記容量絶縁膜の熱処理を行う工程で
は、窒素ガス雰囲気中で８５０℃以上かつ９００℃以下
の温度で熱処理を行うことができる。
項９において、上記容量絶縁膜の熱処理を行う工程で
は、窒素ガス雰囲気中で８５０℃以上かつ９００℃以下
の温度で熱処理を行うことができる。
【００４６】この方法により、不揮発性メモリセルのソ
ース・ドレイン拡散層の深さが所定範囲に制御されるの
で、良好な書き込み・消去特性を確保し、容量絶縁膜の
膜質を改善するのに有効な温度条件である。また、サブ
ミクロンルールのシリコン半導体プロセスにおいては、
ＭＩＳＦＥＴのチャネル領域及び素子分離の不純物濃度
を制御するため、熱処理温度は９００℃以下にするのが
適当である。
ース・ドレイン拡散層の深さが所定範囲に制御されるの
で、良好な書き込み・消去特性を確保し、容量絶縁膜の
膜質を改善するのに有効な温度条件である。また、サブ
ミクロンルールのシリコン半導体プロセスにおいては、
ＭＩＳＦＥＴのチャネル領域及び素子分離の不純物濃度
を制御するため、熱処理温度は９００℃以下にするのが
適当である。
【００４７】請求項１３に記載されているように、請求
項１において、上記第１の工程では、上記半導体基板の
上面付近の領域を、低電圧系ＭＩＳＦＥＴ形成領域と高
電圧系ＭＩＳＦＥＴ形成領域とメモリセル形成領域とに
分離しておき、上記第２の工程を、上記低電圧系ＭＩＳ
ＦＥＴ形成領域，高電圧系ＭＩＳＦＥＴ形成領域及びメ
モリセル形成領域の上に第１シリコン酸化膜を形成する
工程と、上記高電圧系ＭＩＳＦＥＴ形成領域の上記第１
シリコン酸化膜を除去しないで、上記低電圧系ＭＩＳＦ
ＥＴ形成領域及び上記メモリセル形成領域の上記第１シ
リコン酸化膜を除去することによって、上記低電圧系Ｍ
ＩＳＦＥＴ形成領域及び上記メモリセル形成領域の上記
シリコン基板表面を露出させる工程と、熱酸化処理を施
すことによって、上記低電圧系ＭＩＳＦＥＴのゲート酸
化膜と上記不揮発性メモリセルのトンネル酸化膜とを同
一の膜厚を有する第２シリコン酸化膜として形成すると
ともに、上記高電圧系ＭＩＳＦＥＴのゲート絶縁膜を上
記第１シリコン酸化膜と上記第２シリコン酸化膜との積
層膜として形成する工程とによって行うことができる。
項１において、上記第１の工程では、上記半導体基板の
上面付近の領域を、低電圧系ＭＩＳＦＥＴ形成領域と高
電圧系ＭＩＳＦＥＴ形成領域とメモリセル形成領域とに
分離しておき、上記第２の工程を、上記低電圧系ＭＩＳ
ＦＥＴ形成領域，高電圧系ＭＩＳＦＥＴ形成領域及びメ
モリセル形成領域の上に第１シリコン酸化膜を形成する
工程と、上記高電圧系ＭＩＳＦＥＴ形成領域の上記第１
シリコン酸化膜を除去しないで、上記低電圧系ＭＩＳＦ
ＥＴ形成領域及び上記メモリセル形成領域の上記第１シ
リコン酸化膜を除去することによって、上記低電圧系Ｍ
ＩＳＦＥＴ形成領域及び上記メモリセル形成領域の上記
シリコン基板表面を露出させる工程と、熱酸化処理を施
すことによって、上記低電圧系ＭＩＳＦＥＴのゲート酸
化膜と上記不揮発性メモリセルのトンネル酸化膜とを同
一の膜厚を有する第２シリコン酸化膜として形成すると
ともに、上記高電圧系ＭＩＳＦＥＴのゲート絶縁膜を上
記第１シリコン酸化膜と上記第２シリコン酸化膜との積
層膜として形成する工程とによって行うことができる。
【００４８】この方法により、請求項１と同様な作用に
よって、低電圧系並びに高電圧系ＭＩＳＦＥＴ及び不揮
発性メモリセルの電気特性や素子分離耐圧の劣化やばら
つきを低減することができる。しかも、低電圧系ＭＩＳ
ＦＥＴ形成領域及び不揮発性メモリセル形成領域の第１
シリコン酸化膜を除去してシリコン基板表面を露出させ
た後、熱酸化を施して低電圧系ＭＩＳＦＥＴのゲート酸
化膜と不揮発性メモリセルのトンネル酸化膜と同時に形
成するようにしているので、ゲート酸化工程数を低減す
ることができるだけでなく、低電圧系ＭＩＳＦＥＴのゲ
ート酸化膜と不揮発性メモリセルのトンネル酸化膜を一
度の熱酸化処理で形成すると良質なシリコン酸化膜とし
て形成することができる。
よって、低電圧系並びに高電圧系ＭＩＳＦＥＴ及び不揮
発性メモリセルの電気特性や素子分離耐圧の劣化やばら
つきを低減することができる。しかも、低電圧系ＭＩＳ
ＦＥＴ形成領域及び不揮発性メモリセル形成領域の第１
シリコン酸化膜を除去してシリコン基板表面を露出させ
た後、熱酸化を施して低電圧系ＭＩＳＦＥＴのゲート酸
化膜と不揮発性メモリセルのトンネル酸化膜と同時に形
成するようにしているので、ゲート酸化工程数を低減す
ることができるだけでなく、低電圧系ＭＩＳＦＥＴのゲ
ート酸化膜と不揮発性メモリセルのトンネル酸化膜を一
度の熱酸化処理で形成すると良質なシリコン酸化膜とし
て形成することができる。
【００４９】請求項１４に記載されているように、請求
項１３において、上記第１シリコン酸化膜を熱酸化処理
を用いて形成することができる。
項１３において、上記第１シリコン酸化膜を熱酸化処理
を用いて形成することができる。
【００５０】この方法により、第１シリコン酸化膜と第
２シリコン酸化膜との積層膜からなる高電圧系ＭＩＳＦ
ＥＴのゲート絶縁膜が、第１シリコン酸化膜と第２シリ
コン酸化膜とともに熱酸化処理で形成されるので、緻密
な高信頼性のシリコン酸化膜が形成される。
２シリコン酸化膜との積層膜からなる高電圧系ＭＩＳＦ
ＥＴのゲート絶縁膜が、第１シリコン酸化膜と第２シリ
コン酸化膜とともに熱酸化処理で形成されるので、緻密
な高信頼性のシリコン酸化膜が形成される。
【００５１】請求項１５に記載されているように、請求
項１４において、上記第１シリコン酸化膜を化学気相成
長法を用いて形成することができる。
項１４において、上記第１シリコン酸化膜を化学気相成
長法を用いて形成することができる。
【００５２】この方法により、化学気相成長法を用いる
と熱酸化法と比較してプロセスを低温化することが可能
であるので、ＭＩＳＦＥＴのチャネル領域や素子分離の
不純物プロファイルの制御性を向上させることができ
る。また、第２シリコン酸化膜を熱酸化処理で形成する
と第１シリコン酸化膜の膜質が改善するため、良質なシ
リコン酸化膜を形成することができる。
と熱酸化法と比較してプロセスを低温化することが可能
であるので、ＭＩＳＦＥＴのチャネル領域や素子分離の
不純物プロファイルの制御性を向上させることができ
る。また、第２シリコン酸化膜を熱酸化処理で形成する
と第１シリコン酸化膜の膜質が改善するため、良質なシ
リコン酸化膜を形成することができる。
【００５３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００５４】（第１の実施形態）図１〜図１１は、第１
の実施形態に係る不揮発性半導体記憶装置の製造工程を
示す断面図である。
の実施形態に係る不揮発性半導体記憶装置の製造工程を
示す断面図である。
【００５５】図１〜図１１において、１はｐ型シリコン
基板、２は素子分離、３は第１ｐ型ウェル、４は第１ｎ
型ウェル、５は第２ｐ型ウェル、６は第２ｎ型ウェル、
７は第３ｐ型ウェル、２１はｎ型ソース拡散層、２２は
ｎ型ドレイン拡散層、２５はサイドウォール、２６は低
電圧系ｎ型ソース・ドレイン層、２７は低電圧系ｐ型ソ
ース・ドレイン層、２８は高電圧系ｎ型ソース・ドレイ
ン層、２９は高電圧系ｐ型ソース・ドレイン層、３０は
層間絶縁膜、３１は金属配線、３２は第１ゲート酸化
膜、３３はレジスト膜、３４は第２ゲート酸化膜、３５
は積層ゲート酸化膜、３６はレジスト膜、３７はトンネ
ル酸化膜、３８は低電圧系ゲート酸化膜、３９は高電圧
系ゲート酸化膜、４０はｎ型多結晶シリコン膜、４１は
レジスト膜、４２は浮遊ゲート電極、４３はＯＮ膜、４
４はシリコン酸化膜、４５はｎ+ 型多結晶シリコン膜、
４６はレジスト膜、４７は制御ゲート電極、４８は浮遊
ゲート電極、４９はレジスト膜、５０はレジスト膜、５
１はゲート電極をそれぞれ示す。
基板、２は素子分離、３は第１ｐ型ウェル、４は第１ｎ
型ウェル、５は第２ｐ型ウェル、６は第２ｎ型ウェル、
７は第３ｐ型ウェル、２１はｎ型ソース拡散層、２２は
ｎ型ドレイン拡散層、２５はサイドウォール、２６は低
電圧系ｎ型ソース・ドレイン層、２７は低電圧系ｐ型ソ
ース・ドレイン層、２８は高電圧系ｎ型ソース・ドレイ
ン層、２９は高電圧系ｐ型ソース・ドレイン層、３０は
層間絶縁膜、３１は金属配線、３２は第１ゲート酸化
膜、３３はレジスト膜、３４は第２ゲート酸化膜、３５
は積層ゲート酸化膜、３６はレジスト膜、３７はトンネ
ル酸化膜、３８は低電圧系ゲート酸化膜、３９は高電圧
系ゲート酸化膜、４０はｎ型多結晶シリコン膜、４１は
レジスト膜、４２は浮遊ゲート電極、４３はＯＮ膜、４
４はシリコン酸化膜、４５はｎ+ 型多結晶シリコン膜、
４６はレジスト膜、４７は制御ゲート電極、４８は浮遊
ゲート電極、４９はレジスト膜、５０はレジスト膜、５
１はゲート電極をそれぞれ示す。
【００５６】まず、図１に示す工程で、ｐ型シリコン基
板１の表面付近にＬＯＣＯＳ膜からなる素子分離２を形
成して、この素子分離２により、シリコン基板１の表面
付近の領域を、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ1n
と、低電圧系ｐ型ＭＩＳＦＥＴ形成領域Ｒ1pと、高電圧
系ｎ型ＭＩＳＦＥＴ形成領域Ｒ2nと、高電圧系ｐ型ＭＩ
ＳＦＥＴ形成領域Ｒ2pと、メモリセル形成領域Ｒmcとに
区画する。そして、しきい値制御のための不純物イオン
注入を行って、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ1n
には第１ｐ型ウェル３を、低電圧系ｐ型ＭＩＳＦＥＴ形
成領域Ｒ1pには第１ｎ型ウェル４を、高電圧系ｎ型ＭＩ
ＳＦＥＴ形成領域Ｒ2nには第２ｐ型ウェル５を、高電圧
系ｐ型ＭＩＳＦＥＴ形成領域Ｒ2pには第２ｎ型ウェル６
を、メモリセル形成領域Ｒmcには第３ｐ型ウェル７をそ
れぞれ形成する。ただし、ｎ型ＭＩＳＦＥＴ形成領域Ｒ
1n，Ｒ2n及びメモリセル形成領域Ｒmcにはボロンイオン
（Ｂ+ ）を選択的に注入し、ｐ型ＭＩＳＦＥＴ形成領域
Ｒ1p，Ｒ2pには燐イオン（Ｐ+ ）を選択的に注入する。
板１の表面付近にＬＯＣＯＳ膜からなる素子分離２を形
成して、この素子分離２により、シリコン基板１の表面
付近の領域を、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ1n
と、低電圧系ｐ型ＭＩＳＦＥＴ形成領域Ｒ1pと、高電圧
系ｎ型ＭＩＳＦＥＴ形成領域Ｒ2nと、高電圧系ｐ型ＭＩ
ＳＦＥＴ形成領域Ｒ2pと、メモリセル形成領域Ｒmcとに
区画する。そして、しきい値制御のための不純物イオン
注入を行って、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ1n
には第１ｐ型ウェル３を、低電圧系ｐ型ＭＩＳＦＥＴ形
成領域Ｒ1pには第１ｎ型ウェル４を、高電圧系ｎ型ＭＩ
ＳＦＥＴ形成領域Ｒ2nには第２ｐ型ウェル５を、高電圧
系ｐ型ＭＩＳＦＥＴ形成領域Ｒ2pには第２ｎ型ウェル６
を、メモリセル形成領域Ｒmcには第３ｐ型ウェル７をそ
れぞれ形成する。ただし、ｎ型ＭＩＳＦＥＴ形成領域Ｒ
1n，Ｒ2n及びメモリセル形成領域Ｒmcにはボロンイオン
（Ｂ+ ）を選択的に注入し、ｐ型ＭＩＳＦＥＴ形成領域
Ｒ1p，Ｒ2pには燐イオン（Ｐ+ ）を選択的に注入する。
【００５７】次に、図２に示す工程で、ｐ型シリコン基
板１の表面を９００℃程度のパイロ雰囲気中で熱酸化し
て、膜厚が約２５ｎｍのシリコン酸化膜を形成し、高電
圧系ＭＩＳＦＥＴ形成領域Ｒ2n，Ｒ2pを覆うレジスト膜
３３をマスクに用いて、このシリコン酸化膜を選択的に
除去し、第２ｐ型ウェル５及び第２ｎ型ウェル６上にの
み第１ゲート酸化膜３２を形成する。
板１の表面を９００℃程度のパイロ雰囲気中で熱酸化し
て、膜厚が約２５ｎｍのシリコン酸化膜を形成し、高電
圧系ＭＩＳＦＥＴ形成領域Ｒ2n，Ｒ2pを覆うレジスト膜
３３をマスクに用いて、このシリコン酸化膜を選択的に
除去し、第２ｐ型ウェル５及び第２ｎ型ウェル６上にの
み第１ゲート酸化膜３２を形成する。
【００５８】次に、図３に示す工程で、レジスト膜３３
を除去した後、再びｐ型シリコン基板１表面を８５０℃
程度のパイロ雰囲気中で熱酸化する。これにより、第１
ｐ型ウェル３，第１ｎ型ウェル４及び第３ｐ型ウェル７
の上には膜厚が約６ｎｍの薄いシリコン酸化膜を、第２
ｐ型ウェル５及び第２ｎ型ウェル６上には膜厚が約２８
ｎｍの厚い積層シリコン酸化膜をそれぞれ形成する。さ
らに、各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2p
を覆うレジスト膜３６をマスクに用いて、薄いシリコン
酸化膜及び厚い積層シリコン酸化膜をパターニングし、
第１ｐ型ウェル３及び第１ｎ型ウェル４には薄い第２ゲ
ート酸化膜３４を、第２ｐ型ウェル５及び第２ｎ型ウェ
ル６上には厚い積層ゲート酸化膜３５をそれぞれ形成す
るとともに、第３ｐ型ウェル７上のみシリコン基板表面
を露出させる。
を除去した後、再びｐ型シリコン基板１表面を８５０℃
程度のパイロ雰囲気中で熱酸化する。これにより、第１
ｐ型ウェル３，第１ｎ型ウェル４及び第３ｐ型ウェル７
の上には膜厚が約６ｎｍの薄いシリコン酸化膜を、第２
ｐ型ウェル５及び第２ｎ型ウェル６上には膜厚が約２８
ｎｍの厚い積層シリコン酸化膜をそれぞれ形成する。さ
らに、各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2p
を覆うレジスト膜３６をマスクに用いて、薄いシリコン
酸化膜及び厚い積層シリコン酸化膜をパターニングし、
第１ｐ型ウェル３及び第１ｎ型ウェル４には薄い第２ゲ
ート酸化膜３４を、第２ｐ型ウェル５及び第２ｎ型ウェ
ル６上には厚い積層ゲート酸化膜３５をそれぞれ形成す
るとともに、第３ｐ型ウェル７上のみシリコン基板表面
を露出させる。
【００５９】次に、図４に示す工程で、レジスト膜３６
を除去した後、三たびｐ型シリコン基板１表面を８５０
℃程度のパイロ雰囲気中で熱酸化して、メモリセル領域
Ｒmcの第３ｐ型ウェル７の上には膜厚が約７ｎｍのトン
ネル酸化膜３７を、第１ｐ型ウェル３及び第１ｎ型ウェ
ル４の上には膜厚が約１０ｎｍの低電圧系ゲート酸化膜
３８を、第２ｐ型ウェル５及び第２ｎ型ウェル４の上に
は膜厚が約３０ｎｍの高電圧系ゲート酸化膜３９をそれ
ぞれ形成し、さらに、各酸化膜３７，３８，３９の上
に、温度５５０℃下の減圧ＣＶＤ法により、膜圧が約３
００ｎｍのｎ型多結晶シリコン膜４０を堆積する。
を除去した後、三たびｐ型シリコン基板１表面を８５０
℃程度のパイロ雰囲気中で熱酸化して、メモリセル領域
Ｒmcの第３ｐ型ウェル７の上には膜厚が約７ｎｍのトン
ネル酸化膜３７を、第１ｐ型ウェル３及び第１ｎ型ウェ
ル４の上には膜厚が約１０ｎｍの低電圧系ゲート酸化膜
３８を、第２ｐ型ウェル５及び第２ｎ型ウェル４の上に
は膜厚が約３０ｎｍの高電圧系ゲート酸化膜３９をそれ
ぞれ形成し、さらに、各酸化膜３７，３８，３９の上
に、温度５５０℃下の減圧ＣＶＤ法により、膜圧が約３
００ｎｍのｎ型多結晶シリコン膜４０を堆積する。
【００６０】次に、図５に示す工程で、素子分離２ｂを
含む各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2p及
びメモリセル形成領域Ｒmcのゲート形成領域よりも広め
の領域を覆うレジスト膜４１をマスクに用いて、ｎ型多
結晶シリコン膜４０をドライエッチングによりパターニ
ングする。この工程により、各ＭＩＳＦＥＴ形成領域Ｒ
1n，Ｒ1p，Ｒ2n，Ｒ2p上はｎ型多結晶シリコン膜４０で
覆われたままとなっている一方、メモリセル形成領域Ｒ
mcには、不揮発性メモリセルの浮遊ゲート電極４２が広
めに形成される。
含む各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2p及
びメモリセル形成領域Ｒmcのゲート形成領域よりも広め
の領域を覆うレジスト膜４１をマスクに用いて、ｎ型多
結晶シリコン膜４０をドライエッチングによりパターニ
ングする。この工程により、各ＭＩＳＦＥＴ形成領域Ｒ
1n，Ｒ1p，Ｒ2n，Ｒ2p上はｎ型多結晶シリコン膜４０で
覆われたままとなっている一方、メモリセル形成領域Ｒ
mcには、不揮発性メモリセルの浮遊ゲート電極４２が広
めに形成される。
【００６１】次に、図６に示す工程で、基板の全面上
に、温度８００℃下における減圧ＣＶＤにより膜厚が約
７ｎｍのシリコン酸化膜を堆積した後、温度が７５０℃
下の減圧ＣＶＤにより膜厚が約８ｎｍのシリコン窒化膜
を堆積して、両者からなるＯＮ膜４３を形成し、つづい
て、温度８００℃下の減圧ＣＶＤにより膜厚が約４ｎｍ
のシリコン酸化膜４４を、温度５５０℃下の減圧ＣＶＤ
により膜厚が約２００ｎｍのｎ+ 型多結晶シリコン膜４
５を順次堆積する。
に、温度８００℃下における減圧ＣＶＤにより膜厚が約
７ｎｍのシリコン酸化膜を堆積した後、温度が７５０℃
下の減圧ＣＶＤにより膜厚が約８ｎｍのシリコン窒化膜
を堆積して、両者からなるＯＮ膜４３を形成し、つづい
て、温度８００℃下の減圧ＣＶＤにより膜厚が約４ｎｍ
のシリコン酸化膜４４を、温度５５０℃下の減圧ＣＶＤ
により膜厚が約２００ｎｍのｎ+ 型多結晶シリコン膜４
５を順次堆積する。
【００６２】次に、図７に示す工程で、各ＭＩＳＦＥＴ
形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pとメモリセル形成領域
Ｒmcのゲート形成領域とを覆うレジスト膜４６をマスク
に用いて、ｎ+型多結晶シリコン膜４５，シリコン酸化
膜４４，ＯＮ膜４３及び広めの浮遊ゲート電極４２を選
択的に順次エッチングして、不揮発性メモリセルの制御
ゲート電極４７，容量絶縁膜４３，４４及び浮遊ゲート
電極４８を形成する。つづいて、メモリセル形成領域Ｒ
mcの第３ｐ型ウェル７のうちソース形成領域に燐イオン
（Ｐ+ ）及び砒素イオン（Ａｓ+ ）を選択的に注入して
ｎ型ソース拡散層２１を形成する一方、ドレイン形成領
域にボロンイオン（Ｂ+ ）及び砒素イオン（Ａｓ+ ）を
選択的に注入してドレイン拡散層２２を形成する。
形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pとメモリセル形成領域
Ｒmcのゲート形成領域とを覆うレジスト膜４６をマスク
に用いて、ｎ+型多結晶シリコン膜４５，シリコン酸化
膜４４，ＯＮ膜４３及び広めの浮遊ゲート電極４２を選
択的に順次エッチングして、不揮発性メモリセルの制御
ゲート電極４７，容量絶縁膜４３，４４及び浮遊ゲート
電極４８を形成する。つづいて、メモリセル形成領域Ｒ
mcの第３ｐ型ウェル７のうちソース形成領域に燐イオン
（Ｐ+ ）及び砒素イオン（Ａｓ+ ）を選択的に注入して
ｎ型ソース拡散層２１を形成する一方、ドレイン形成領
域にボロンイオン（Ｂ+ ）及び砒素イオン（Ａｓ+ ）を
選択的に注入してドレイン拡散層２２を形成する。
【００６３】次に、図８に示す工程において、レジスト
膜４６を除去した後、メモリセル形成領域Ｒmcを覆うレ
ジスト膜４９を用いて、ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ
1p，Ｒ2n，Ｒ2pに残されていたｎ+ 型多結晶シリコン膜
４５，シリコン酸化膜４４及びＯＮ膜４３を順次全て除
去する。この工程により、各ＭＩＳＦＥＴ形成領域Ｒ1
n，Ｒ1p，Ｒ2n，Ｒ2p上には多結晶シリコン膜４０が残
存する。
膜４６を除去した後、メモリセル形成領域Ｒmcを覆うレ
ジスト膜４９を用いて、ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ
1p，Ｒ2n，Ｒ2pに残されていたｎ+ 型多結晶シリコン膜
４５，シリコン酸化膜４４及びＯＮ膜４３を順次全て除
去する。この工程により、各ＭＩＳＦＥＴ形成領域Ｒ1
n，Ｒ1p，Ｒ2n，Ｒ2p上には多結晶シリコン膜４０が残
存する。
【００６４】次に、図９に示す工程で、各ＭＩＳＦＥＴ
形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのゲート形成領域と、
メモリセル形成領域Ｒmcとを覆うレジスト膜５０を用い
て、ｎ型多結晶シリコン膜４０及び各ゲート酸化膜３
８，３９をドライエッチングによりパターニングして、
各ＭＩＳＦＥＴのゲート電極５１を形成し、かつ低電圧
系ゲート酸化膜３８及び高電圧系ゲート酸化膜３９を最
終的な形状にする。
形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのゲート形成領域と、
メモリセル形成領域Ｒmcとを覆うレジスト膜５０を用い
て、ｎ型多結晶シリコン膜４０及び各ゲート酸化膜３
８，３９をドライエッチングによりパターニングして、
各ＭＩＳＦＥＴのゲート電極５１を形成し、かつ低電圧
系ゲート酸化膜３８及び高電圧系ゲート酸化膜３９を最
終的な形状にする。
【００６５】次に、図１０に示す工程で、レジスト膜５
０を除去した後、各ＭＩＳＦＥＴの種類ごとに分けて低
濃度ソース・ドレイン形成のための不純物のイオン注入
を行う。つづいて、基板の全面上に膜厚が約１５０ｎｍ
のシリコン酸化膜を堆積した後、このシリコン酸化膜の
異方性エッチングを行って、各ＭＩＳＦＥＴのゲート電
極５１の側面上と、不揮発性メモリセルの制御ゲート電
極４７及び浮遊ゲート電極４８の側面上とに自己整合的
にサイドウォール２５を形成する。その後、砒素イオン
（Ａｓ+ ）を選択的に注入して低電圧系ｎ型ソース・ド
レイン層２６及び高電圧系ｎ型ソース・ドレイン層２８
を形成し、ボロンイオン（Ｂ+ ）を選択的に注入して低
電圧系ｐ型ソース・ドレイン層２７及び高電圧系ｐ型ソ
ース・ドレイン層２９を形成する。
０を除去した後、各ＭＩＳＦＥＴの種類ごとに分けて低
濃度ソース・ドレイン形成のための不純物のイオン注入
を行う。つづいて、基板の全面上に膜厚が約１５０ｎｍ
のシリコン酸化膜を堆積した後、このシリコン酸化膜の
異方性エッチングを行って、各ＭＩＳＦＥＴのゲート電
極５１の側面上と、不揮発性メモリセルの制御ゲート電
極４７及び浮遊ゲート電極４８の側面上とに自己整合的
にサイドウォール２５を形成する。その後、砒素イオン
（Ａｓ+ ）を選択的に注入して低電圧系ｎ型ソース・ド
レイン層２６及び高電圧系ｎ型ソース・ドレイン層２８
を形成し、ボロンイオン（Ｂ+ ）を選択的に注入して低
電圧系ｐ型ソース・ドレイン層２７及び高電圧系ｐ型ソ
ース・ドレイン層２９を形成する。
【００６６】最後に、膜厚が約８００ｎｍのＢＰＳＧ膜
からなる層間絶縁膜３０を堆積して８５０℃，３０分間
のリフローによって層間絶縁膜３０の平坦化をおこなっ
た後、コンタクトホールの形成，アルミニウム合金から
なる金属配線３１の形成工程を行う。
からなる層間絶縁膜３０を堆積して８５０℃，３０分間
のリフローによって層間絶縁膜３０の平坦化をおこなっ
た後、コンタクトホールの形成，アルミニウム合金から
なる金属配線３１の形成工程を行う。
【００６７】本実施形態では、図７に示す工程、つま
り、浮遊ゲート電極４８，ＯＮ膜４３及びシリコン酸化
膜４４からなる容量絶縁膜，制御ゲート電極４７といっ
た不揮発性メモリセルの構成要素を形成する工程の間、
各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2p形成領
域Ｒmcをｎ型多結晶シリコン膜４０で被覆することによ
って、エッチングや洗浄等に起因するＭＩＳＦＥＴ形成
領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのシリコン基板上面へのダ
メージや素子分離２の膜減りを抑制することができるの
で、ＭＩＳＦＥＴの電気特性や素子分離耐圧の劣化やば
らつきを低減することができる。
り、浮遊ゲート電極４８，ＯＮ膜４３及びシリコン酸化
膜４４からなる容量絶縁膜，制御ゲート電極４７といっ
た不揮発性メモリセルの構成要素を形成する工程の間、
各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2p形成領
域Ｒmcをｎ型多結晶シリコン膜４０で被覆することによ
って、エッチングや洗浄等に起因するＭＩＳＦＥＴ形成
領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのシリコン基板上面へのダ
メージや素子分離２の膜減りを抑制することができるの
で、ＭＩＳＦＥＴの電気特性や素子分離耐圧の劣化やば
らつきを低減することができる。
【００６８】また、図４に示す工程でＭＩＳＦＥＴのゲ
ート酸化膜３８，３９を形成した後、図５〜図７に示す
工程で不揮発性メモリセルの浮遊ゲート電極４８や容量
絶縁膜４３，４４を形成しているために、熱酸化処理に
よる容量絶縁膜４３，４４の変質や膜厚変動がないの
で、不揮発性メモリセルの電気特性を安定化させること
ができることがわかった。
ート酸化膜３８，３９を形成した後、図５〜図７に示す
工程で不揮発性メモリセルの浮遊ゲート電極４８や容量
絶縁膜４３，４４を形成しているために、熱酸化処理に
よる容量絶縁膜４３，４４の変質や膜厚変動がないの
で、不揮発性メモリセルの電気特性を安定化させること
ができることがわかった。
【００６９】さらに、ｎ型多結晶シリコン膜４０は不揮
発性メモリセルの浮遊ゲート電極４８及びＭＩＳＦＥＴ
のゲート電極５１として兼用されているので、プロセス
の簡略化・低コスト化といった面でも有効である。
発性メモリセルの浮遊ゲート電極４８及びＭＩＳＦＥＴ
のゲート電極５１として兼用されているので、プロセス
の簡略化・低コスト化といった面でも有効である。
【００７０】（第２の実施形態）図１２〜図１７は、第
２の実施形態に係る不揮発性半導体記憶装置の製造工程
を示す断面図である。
２の実施形態に係る不揮発性半導体記憶装置の製造工程
を示す断面図である。
【００７１】図１２〜図１７において、２１はｎ型ソー
ス拡散層、２２はｎ型ドレイン拡散層、２５はサイドウ
ォール、２６は低電圧系ｎ型ソース・ドレイン層、２７
は低電圧系ｐ型ソース・ドレイン層、２８は高電圧系ｎ
型ソース・ドレイン層、２９は高電圧系ｐ型ソース・ド
レイン層、３０は層間絶縁膜、３１は金属配線、４０は
ｎ型多結晶シリコン膜、４３はＯＮ膜、４４はシリコン
酸化膜、４５はｎ+型多結晶シリコン膜、５２はレジス
ト膜、５３はタングステンシリサイド膜、５４はシリコ
ン酸化膜、５５はレジスト膜、５６は制御ゲート電極、
５７は浮遊ゲート電極、５８はレジスト膜、５９はゲー
ト電極をそれぞれ示す。
ス拡散層、２２はｎ型ドレイン拡散層、２５はサイドウ
ォール、２６は低電圧系ｎ型ソース・ドレイン層、２７
は低電圧系ｐ型ソース・ドレイン層、２８は高電圧系ｎ
型ソース・ドレイン層、２９は高電圧系ｐ型ソース・ド
レイン層、３０は層間絶縁膜、３１は金属配線、４０は
ｎ型多結晶シリコン膜、４３はＯＮ膜、４４はシリコン
酸化膜、４５はｎ+型多結晶シリコン膜、５２はレジス
ト膜、５３はタングステンシリサイド膜、５４はシリコ
ン酸化膜、５５はレジスト膜、５６は制御ゲート電極、
５７は浮遊ゲート電極、５８はレジスト膜、５９はゲー
ト電極をそれぞれ示す。
【００７２】まず、上述の第１の実施形態における図１
〜図６に示す工程と共通の工程を行う。
〜図６に示す工程と共通の工程を行う。
【００７３】次に、図１２に示す工程で、メモリセル形
成領域Ｒmcを覆うレジスト膜５２をマスクとして用い
て、各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pの
ｎ+ 型多結晶シリコン膜４５とシリコン酸化膜４４とＯ
Ｎ膜４３とを順次全て除去して、ｎ型多結晶シリコン膜
４０の上面を露出させる。
成領域Ｒmcを覆うレジスト膜５２をマスクとして用い
て、各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pの
ｎ+ 型多結晶シリコン膜４５とシリコン酸化膜４４とＯ
Ｎ膜４３とを順次全て除去して、ｎ型多結晶シリコン膜
４０の上面を露出させる。
【００７４】次に、図１３に示す工程で、レジスト膜５
２を除去した後、基板の全面上に、膜厚が約１００ｎｍ
のタングステン（Ｗ）膜と膜厚が約１００ｎｍのシリコ
ン酸化膜５４とを減圧ＣＶＤにより順次堆積する。この
とき、メモリセル形成領域Ｒmcのｎ+ 型多結晶シリコン
膜４５の上面と、各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，
Ｒ2n，Ｒ2pのｎ型多結晶シリコン膜４０の上面とがタン
グステン膜及びシリコン酸化膜５４で覆われた状態とな
る。この状態で、熱処理を施してタングステン膜をシリ
サイド化してタングステンシリサイド膜５３を形成す
る。
２を除去した後、基板の全面上に、膜厚が約１００ｎｍ
のタングステン（Ｗ）膜と膜厚が約１００ｎｍのシリコ
ン酸化膜５４とを減圧ＣＶＤにより順次堆積する。この
とき、メモリセル形成領域Ｒmcのｎ+ 型多結晶シリコン
膜４５の上面と、各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，
Ｒ2n，Ｒ2pのｎ型多結晶シリコン膜４０の上面とがタン
グステン膜及びシリコン酸化膜５４で覆われた状態とな
る。この状態で、熱処理を施してタングステン膜をシリ
サイド化してタングステンシリサイド膜５３を形成す
る。
【００７５】次に、図１４に示す工程で、各ＭＩＳＦＥ
Ｔ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pとメモリセル形成領
域Ｒmcのゲート形成領域とを覆うレジスト膜５５をマス
クに用いて、メモリセル形成領域Ｒmc内のシリコン酸化
膜５４，タングステンシリサイド膜５３，ｎ+ 型多結晶
シリコン膜４５，シリコン酸化膜４４，ＯＮ膜４３及び
広めの浮遊ゲート電極４２を選択的に順次エッチングし
て、不揮発性メモリセルのポリサイド膜からなる制御ゲ
ート電極５６，容量絶縁膜４３，４４及び浮遊ゲート電
極４８を形成する。つづいて、メモリセル形成領域Ｒmc
の第３ｐ型ウェル７のうちソース形成領域に燐イオン
（Ｐ+ ）及び砒素イオン（Ａｓ+ ）を選択的に注入して
ｎ型ソース拡散層２１を形成する一方、ドレイン形成領
域にボロンイオン（Ｂ+ ）及び砒素イオン（Ａｓ+ ）を
選択的に注入してドレイン拡散層２２を形成する。
Ｔ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pとメモリセル形成領
域Ｒmcのゲート形成領域とを覆うレジスト膜５５をマス
クに用いて、メモリセル形成領域Ｒmc内のシリコン酸化
膜５４，タングステンシリサイド膜５３，ｎ+ 型多結晶
シリコン膜４５，シリコン酸化膜４４，ＯＮ膜４３及び
広めの浮遊ゲート電極４２を選択的に順次エッチングし
て、不揮発性メモリセルのポリサイド膜からなる制御ゲ
ート電極５６，容量絶縁膜４３，４４及び浮遊ゲート電
極４８を形成する。つづいて、メモリセル形成領域Ｒmc
の第３ｐ型ウェル７のうちソース形成領域に燐イオン
（Ｐ+ ）及び砒素イオン（Ａｓ+ ）を選択的に注入して
ｎ型ソース拡散層２１を形成する一方、ドレイン形成領
域にボロンイオン（Ｂ+ ）及び砒素イオン（Ａｓ+ ）を
選択的に注入してドレイン拡散層２２を形成する。
【００７６】次に、図１５に示す工程において、レジス
ト膜５５を除去した後、各ＭＩＳＦＥＴ形成領域Ｒ1n，
Ｒ1p，Ｒ2n，Ｒ2pのゲート形成領域とメモリセル形成領
域Ｒmcとを覆うレジスト膜５８を用いて、各ＭＩＳＦＥ
Ｔ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのシリコン酸化膜５
４，タングステンシリサイド膜５３，ｎ型多結晶シリコ
ン膜４０及び各ゲート酸化膜３８，３９をドライエッチ
ングによりパターニングして、上部保護膜となるシリコ
ン酸化膜５４とポリサイド膜からなるゲート電極５９と
を形成し、かつ低電圧系ゲート酸化膜３８及び高電圧系
ゲート酸化膜３９を最終的な形状にする。
ト膜５５を除去した後、各ＭＩＳＦＥＴ形成領域Ｒ1n，
Ｒ1p，Ｒ2n，Ｒ2pのゲート形成領域とメモリセル形成領
域Ｒmcとを覆うレジスト膜５８を用いて、各ＭＩＳＦＥ
Ｔ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのシリコン酸化膜５
４，タングステンシリサイド膜５３，ｎ型多結晶シリコ
ン膜４０及び各ゲート酸化膜３８，３９をドライエッチ
ングによりパターニングして、上部保護膜となるシリコ
ン酸化膜５４とポリサイド膜からなるゲート電極５９と
を形成し、かつ低電圧系ゲート酸化膜３８及び高電圧系
ゲート酸化膜３９を最終的な形状にする。
【００７７】次に、図１６に示す工程で、レジスト膜５
８を除去した後、各ＭＩＳＦＥＴの種類ごとに分けて低
濃度ソース・ドレイン形成のための不純物のイオン注入
を行う。つづいて、基板の全面上に膜厚が約１５０ｎｍ
のシリコン酸化膜を堆積した後、このシリコン酸化膜の
異方性エッチングを行って、各ＭＩＳＦＥＴのゲート電
極５９の側面上と、不揮発性メモリセルの制御ゲート電
極５６及び浮遊ゲート電極５７の側面上とに自己整合的
にサイドウォール２５を形成する。その後、砒素イオン
（Ａｓ+ ）を選択的に注入して低電圧系ｎ型ソース・ド
レイン層２６及び高電圧系ｎ型ソース・ドレイン層２８
を形成し、ボロンイオン（Ｂ+ ）を選択的に注入して低
電圧系ｐ型ソース・ドレイン層２７及び高電圧系ｐ型ソ
ース・ドレイン層２９を形成する。
８を除去した後、各ＭＩＳＦＥＴの種類ごとに分けて低
濃度ソース・ドレイン形成のための不純物のイオン注入
を行う。つづいて、基板の全面上に膜厚が約１５０ｎｍ
のシリコン酸化膜を堆積した後、このシリコン酸化膜の
異方性エッチングを行って、各ＭＩＳＦＥＴのゲート電
極５９の側面上と、不揮発性メモリセルの制御ゲート電
極５６及び浮遊ゲート電極５７の側面上とに自己整合的
にサイドウォール２５を形成する。その後、砒素イオン
（Ａｓ+ ）を選択的に注入して低電圧系ｎ型ソース・ド
レイン層２６及び高電圧系ｎ型ソース・ドレイン層２８
を形成し、ボロンイオン（Ｂ+ ）を選択的に注入して低
電圧系ｐ型ソース・ドレイン層２７及び高電圧系ｐ型ソ
ース・ドレイン層２９を形成する。
【００７８】最後に、膜厚が約８００ｎｍのＢＰＳＧ膜
からなる層間絶縁膜３０を堆積して８５０℃，３０分間
のリフローによって層間絶縁膜３０の平坦化をおこなっ
た後、コンタクトホールの形成，アルミニウム合金から
なる金属配線３１の形成工程を行う。
からなる層間絶縁膜３０を堆積して８５０℃，３０分間
のリフローによって層間絶縁膜３０の平坦化をおこなっ
た後、コンタクトホールの形成，アルミニウム合金から
なる金属配線３１の形成工程を行う。
【００７９】本実施形態では、図１４に示す工程、つま
り、浮遊ゲート電極５７，ＯＮ膜４３及びシリコン酸化
膜４４からなる容量絶縁膜，ポリサイド膜からなる制御
ゲート電極５６といった不揮発性メモリセルの構成要素
を形成する工程の間、各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ
1p，Ｒ2n，Ｒ2pをｎ型多結晶シリコン膜４０で被覆する
ことによって、エッチングや洗浄等に起因するＭＩＳＦ
ＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのシリコン基板上
面へのダメージや素子分離２の膜減りを抑制することが
できるので、ＭＩＳＦＥＴの電気特性や素子分離耐圧の
劣化やばらつきを低減することができる。
り、浮遊ゲート電極５７，ＯＮ膜４３及びシリコン酸化
膜４４からなる容量絶縁膜，ポリサイド膜からなる制御
ゲート電極５６といった不揮発性メモリセルの構成要素
を形成する工程の間、各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ
1p，Ｒ2n，Ｒ2pをｎ型多結晶シリコン膜４０で被覆する
ことによって、エッチングや洗浄等に起因するＭＩＳＦ
ＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのシリコン基板上
面へのダメージや素子分離２の膜減りを抑制することが
できるので、ＭＩＳＦＥＴの電気特性や素子分離耐圧の
劣化やばらつきを低減することができる。
【００８０】また、ＭＩＳＦＥＴのゲート酸化膜３８，
３９を形成した後、不揮発性メモリセルの浮遊ゲート電
極５７や容量絶縁膜４３，４４を形成しているために、
熱酸化処理による容量絶縁膜４３，４４の変質や膜厚変
動がないので、不揮発性メモリセルの電気特性を安定化
させることができることがわかった。
３９を形成した後、不揮発性メモリセルの浮遊ゲート電
極５７や容量絶縁膜４３，４４を形成しているために、
熱酸化処理による容量絶縁膜４３，４４の変質や膜厚変
動がないので、不揮発性メモリセルの電気特性を安定化
させることができることがわかった。
【００８１】さらに、ｎ型多結晶シリコン膜４０は不揮
発性メモリセルの浮遊ゲート電極５７及びＭＩＳＦＥＴ
のゲート電極５９を構成する膜の１つとして兼用されて
いるので、プロセスの簡略化・低コスト化といった面で
も有効である。
発性メモリセルの浮遊ゲート電極５７及びＭＩＳＦＥＴ
のゲート電極５９を構成する膜の１つとして兼用されて
いるので、プロセスの簡略化・低コスト化といった面で
も有効である。
【００８２】加えて、本実施形態では、図１３に示す工
程において、メモリセル形成領域Ｒmcのｎ+ 型多結晶シ
リコン膜４５の露出面とＭＩＳＦＥＴ形成領域のｎ型多
結晶シリコン膜４０の露出面とにタングステンシリサイ
ド膜５３を同時に形成して、ポリサイド膜からなる制御
ゲート電極５６とゲート電極５９とを形成しているの
で、低抵抗化されたポリサイドゲートにより、不揮発性
メモリセル及びＭＩＳＦＥＴの動作速度の向上、つまり
不揮発性半導体記憶装置の高速化を図ることができる。
程において、メモリセル形成領域Ｒmcのｎ+ 型多結晶シ
リコン膜４５の露出面とＭＩＳＦＥＴ形成領域のｎ型多
結晶シリコン膜４０の露出面とにタングステンシリサイ
ド膜５３を同時に形成して、ポリサイド膜からなる制御
ゲート電極５６とゲート電極５９とを形成しているの
で、低抵抗化されたポリサイドゲートにより、不揮発性
メモリセル及びＭＩＳＦＥＴの動作速度の向上、つまり
不揮発性半導体記憶装置の高速化を図ることができる。
【００８３】（第３の実施形態）図１８〜図２７は、第
３の実施形態に係る不揮発性半導体記憶装置の製造工程
を示す断面図である。
３の実施形態に係る不揮発性半導体記憶装置の製造工程
を示す断面図である。
【００８４】図１８〜図２７において、１はｐ型シリコ
ン基板、２は素子分離、３は第１ｐ型ウェル、４は第１
ｎ型ウェル、５は第２ｐ型ウェル、６は第２ｎ型ウェ
ル、７は第３ｐ型ウェル、２５はサイドウォール、２６
は低電圧系ｎ型ソース・ドレイン層、２７は低電圧系ｐ
型ソース・ドレイン層、２８は高電圧系ｎ型ソース・ド
レイン層、２９は高電圧系ｐ型ソース・ドレイン層、３
０は層間絶縁膜、３１は金属配線、６０は深いｎ型ウェ
ル、６１は第１ゲート酸化膜、６２はレジスト膜、６３
はトンネル酸化膜、６４は低電圧系ゲート酸化膜、６５
は高電圧系ゲート酸化膜、６６はｎ型多結晶シリコン
膜、６７はレジスト膜、６８は浮遊ゲート電極、６９は
ｎ型ソース・ドレイン拡散層、７０はシリコン酸化膜、
７１はｎ+ 型多結晶シリコン膜、７２はレジスト膜、７
３は制御ゲート電極、７４はレジスト膜、７５はゲート
電極、７６はチタンシリサイド膜をそれぞれ示す。
ン基板、２は素子分離、３は第１ｐ型ウェル、４は第１
ｎ型ウェル、５は第２ｐ型ウェル、６は第２ｎ型ウェ
ル、７は第３ｐ型ウェル、２５はサイドウォール、２６
は低電圧系ｎ型ソース・ドレイン層、２７は低電圧系ｐ
型ソース・ドレイン層、２８は高電圧系ｎ型ソース・ド
レイン層、２９は高電圧系ｐ型ソース・ドレイン層、３
０は層間絶縁膜、３１は金属配線、６０は深いｎ型ウェ
ル、６１は第１ゲート酸化膜、６２はレジスト膜、６３
はトンネル酸化膜、６４は低電圧系ゲート酸化膜、６５
は高電圧系ゲート酸化膜、６６はｎ型多結晶シリコン
膜、６７はレジスト膜、６８は浮遊ゲート電極、６９は
ｎ型ソース・ドレイン拡散層、７０はシリコン酸化膜、
７１はｎ+ 型多結晶シリコン膜、７２はレジスト膜、７
３は制御ゲート電極、７４はレジスト膜、７５はゲート
電極、７６はチタンシリサイド膜をそれぞれ示す。
【００８５】まず、図１８に示す工程で、ｐ型シリコン
基板１の表面付近にＬＯＣＯＳ膜からなる素子分離２を
形成して、この素子分離２により、シリコン基板１の表
面付近の領域を、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ
1nと、低電圧系ｐ型ＭＩＳＦＥＴ形成領域Ｒ1pと、高電
圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ2nと、高電圧系ｐ型Ｍ
ＩＳＦＥＴ形成領域Ｒ2pと、メモリセル形成領域Ｒmcと
に区画する。そして、高電圧系ＭＩＳＦＥＴ形成領域Ｒ
2n，Ｒ2p及びメモリセル形成領域Ｒmcに２価の燐イオン
（Ｐ++）を選択的に注入して深いｎ型ウェル６０を形成
した後、しきい値制御のための不純物イオン注入を行
う。つまり、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ1nに
は第１ｐ型ウェル３を、低電圧系ｐ型ＭＩＳＦＥＴ形成
領域Ｒ1pには第１ｎ型ウェル４を、高電圧系ｎ型ＭＩＳ
ＦＥＴ形成領域Ｒ2nには第２ｐ型ウェル５を、高電圧系
ｐ型ＭＩＳＦＥＴ形成領域Ｒ2pには第２ｎ型ウェル６
を、メモリセル形成領域Ｒmcには第３ｐ型ウェル７をそ
れぞれ形成する。ただし、ｎ型ＭＩＳＦＥＴ形成領域Ｒ
1n，Ｒ2n及びメモリセル領域Ｒmcにはボロンイオン（Ｂ
+ ）を選択的に注入し、ｐ型ＭＩＳＦＥＴ形成領域Ｒ2
n，Ｒ2pには燐イオン（Ｐ+ ）を選択的に注入する。
基板１の表面付近にＬＯＣＯＳ膜からなる素子分離２を
形成して、この素子分離２により、シリコン基板１の表
面付近の領域を、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ
1nと、低電圧系ｐ型ＭＩＳＦＥＴ形成領域Ｒ1pと、高電
圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ2nと、高電圧系ｐ型Ｍ
ＩＳＦＥＴ形成領域Ｒ2pと、メモリセル形成領域Ｒmcと
に区画する。そして、高電圧系ＭＩＳＦＥＴ形成領域Ｒ
2n，Ｒ2p及びメモリセル形成領域Ｒmcに２価の燐イオン
（Ｐ++）を選択的に注入して深いｎ型ウェル６０を形成
した後、しきい値制御のための不純物イオン注入を行
う。つまり、低電圧系ｎ型ＭＩＳＦＥＴ形成領域Ｒ1nに
は第１ｐ型ウェル３を、低電圧系ｐ型ＭＩＳＦＥＴ形成
領域Ｒ1pには第１ｎ型ウェル４を、高電圧系ｎ型ＭＩＳ
ＦＥＴ形成領域Ｒ2nには第２ｐ型ウェル５を、高電圧系
ｐ型ＭＩＳＦＥＴ形成領域Ｒ2pには第２ｎ型ウェル６
を、メモリセル形成領域Ｒmcには第３ｐ型ウェル７をそ
れぞれ形成する。ただし、ｎ型ＭＩＳＦＥＴ形成領域Ｒ
1n，Ｒ2n及びメモリセル領域Ｒmcにはボロンイオン（Ｂ
+ ）を選択的に注入し、ｐ型ＭＩＳＦＥＴ形成領域Ｒ2
n，Ｒ2pには燐イオン（Ｐ+ ）を選択的に注入する。
【００８６】次に、図１９に示す工程で、ｐ型シリコン
基板１の表面を９００℃程度のパイロ雰囲気中で熱酸化
して、膜厚が約２５ｎｍのシリコン酸化膜を形成し、高
電圧ＭＩＳＦＥＴ形成領域Ｒ2n，Ｒ2pを覆うレジスト膜
６１をマスクに用いて、このシリコン酸化膜を選択的に
除去し、第２ｐ型ウェル５及び第２ｎ型ウェル６上にの
み第１ゲート酸化膜６１を形成する。
基板１の表面を９００℃程度のパイロ雰囲気中で熱酸化
して、膜厚が約２５ｎｍのシリコン酸化膜を形成し、高
電圧ＭＩＳＦＥＴ形成領域Ｒ2n，Ｒ2pを覆うレジスト膜
６１をマスクに用いて、このシリコン酸化膜を選択的に
除去し、第２ｐ型ウェル５及び第２ｎ型ウェル６上にの
み第１ゲート酸化膜６１を形成する。
【００８７】次に、図２０に示す工程で、レジスト膜６
２を除去した後、再びｐ型シリコン基板１表面を８５０
℃程度のパイロ雰囲気中で熱酸化する。これにより、第
３ｐ型ウェル７の上には膜厚が約７ｎｍのトンネル酸化
膜６３を、第１ｐ型ウェル３，第１ｎ型ウェル４の上に
は、膜厚が約７ｎｍの低電圧系ゲート酸化膜６４を、第
２ｐ型ウェル５及び第２ｎ型ウェル６の上には膜厚が約
３０ｎｍの高電圧系ゲート酸化膜６５を形成する。さら
に、各酸化膜６３，６４，６５の上に、温度５５０℃下
の減圧ＣＶＤ法により、膜圧が約３００ｎｍのｎ型多結
晶シリコン膜６６を堆積する。
２を除去した後、再びｐ型シリコン基板１表面を８５０
℃程度のパイロ雰囲気中で熱酸化する。これにより、第
３ｐ型ウェル７の上には膜厚が約７ｎｍのトンネル酸化
膜６３を、第１ｐ型ウェル３，第１ｎ型ウェル４の上に
は、膜厚が約７ｎｍの低電圧系ゲート酸化膜６４を、第
２ｐ型ウェル５及び第２ｎ型ウェル６の上には膜厚が約
３０ｎｍの高電圧系ゲート酸化膜６５を形成する。さら
に、各酸化膜６３，６４，６５の上に、温度５５０℃下
の減圧ＣＶＤ法により、膜圧が約３００ｎｍのｎ型多結
晶シリコン膜６６を堆積する。
【００８８】次に、図２１に示す工程で、各ＭＩＳＦＥ
Ｔ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2p及びメモリセル形成
領域Ｒmcの２つのゲート形成領域を覆うレジスト膜６７
をマスクに用いて、ｎ型多結晶シリコン膜６６をドライ
エッチングによりパターニングする。この工程により、
各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2p上はｎ
型多結晶シリコン膜６６で覆われたままとなっている一
方、メモリセル形成領域Ｒmcには、不揮発性メモリセル
の浮遊ゲート電極６８ａ，６８ｂが形成される。その
後、このレジスト膜６７をマスクに用いて燐イオン（Ｐ
+ ）及び砒素イオン（Ａｓ+ ）を選択的に注入して、不
揮発性メモリセルのｎ型ソース・ドレイン拡散層６９を
形成する。
Ｔ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2p及びメモリセル形成
領域Ｒmcの２つのゲート形成領域を覆うレジスト膜６７
をマスクに用いて、ｎ型多結晶シリコン膜６６をドライ
エッチングによりパターニングする。この工程により、
各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2p上はｎ
型多結晶シリコン膜６６で覆われたままとなっている一
方、メモリセル形成領域Ｒmcには、不揮発性メモリセル
の浮遊ゲート電極６８ａ，６８ｂが形成される。その
後、このレジスト膜６７をマスクに用いて燐イオン（Ｐ
+ ）及び砒素イオン（Ａｓ+ ）を選択的に注入して、不
揮発性メモリセルのｎ型ソース・ドレイン拡散層６９を
形成する。
【００８９】次に、図２２に示す工程で、レジスト膜６
７を除去した後、基板の全面上に、容量絶縁膜となる膜
厚が約１５ｎｍのシリコン酸化膜７０を温度８００℃下
における減圧ＣＶＤにより堆積した後、窒素雰囲気中で
９００℃，２０分間程度の条件で熱処理を施すことによ
って、ｎ型ソース・ドレイン拡散層６９を所定の深さに
熱拡散させると同時に、シリコン酸化膜７０を熱酸化膜
と同程度の緻密な膜にする。つづいて、膜厚が約２００
ｎｍのｎ+ 型多結晶シリコン膜７１を温度５５０℃下に
おける減圧ＣＶＤにより堆積する。
７を除去した後、基板の全面上に、容量絶縁膜となる膜
厚が約１５ｎｍのシリコン酸化膜７０を温度８００℃下
における減圧ＣＶＤにより堆積した後、窒素雰囲気中で
９００℃，２０分間程度の条件で熱処理を施すことによ
って、ｎ型ソース・ドレイン拡散層６９を所定の深さに
熱拡散させると同時に、シリコン酸化膜７０を熱酸化膜
と同程度の緻密な膜にする。つづいて、膜厚が約２００
ｎｍのｎ+ 型多結晶シリコン膜７１を温度５５０℃下に
おける減圧ＣＶＤにより堆積する。
【００９０】次に、図２３に示す工程で、メモリセル形
成領域Ｒmcを覆うレジスト膜７２を用いて、ｎ+ 型多結
晶シリコン膜７１及びシリコン酸化膜をパターニングし
て、メモリセル形成領域Ｒmcには制御ゲート電極７３を
形成すると同時に、各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1
p，Ｒ2n，Ｒ2p上に残されていたｎ+ 型多結晶シリコン
膜７１，シリコン酸化膜７０を順次全て除去する。この
とき、制御ゲート電極７３は浮遊ゲート電極６８ａ，６
８ｂの上面及び側面を完全に被覆するような形状にな
る。
成領域Ｒmcを覆うレジスト膜７２を用いて、ｎ+ 型多結
晶シリコン膜７１及びシリコン酸化膜をパターニングし
て、メモリセル形成領域Ｒmcには制御ゲート電極７３を
形成すると同時に、各ＭＩＳＦＥＴ形成領域Ｒ1n，Ｒ1
p，Ｒ2n，Ｒ2p上に残されていたｎ+ 型多結晶シリコン
膜７１，シリコン酸化膜７０を順次全て除去する。この
とき、制御ゲート電極７３は浮遊ゲート電極６８ａ，６
８ｂの上面及び側面を完全に被覆するような形状にな
る。
【００９１】次に、図２４に示す工程で、各ＭＩＳＦＥ
Ｔ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのゲート形成領域
と、メモリセル形成領域Ｒmc上の制御ゲート電極７３と
を覆うレジスト膜７４を用いて、ｎ型多結晶シリコン膜
６６及び各ゲート酸化膜６４，６５をドライエッチング
によりパターニングして、各ＭＩＳＦＥＴのゲート電極
７５を形成し、かつ低電圧系ゲート酸化膜６４及び高電
圧系ゲート酸化膜６５を最終的な形状にする。
Ｔ形成領域Ｒ1n，Ｒ1p，Ｒ2n，Ｒ2pのゲート形成領域
と、メモリセル形成領域Ｒmc上の制御ゲート電極７３と
を覆うレジスト膜７４を用いて、ｎ型多結晶シリコン膜
６６及び各ゲート酸化膜６４，６５をドライエッチング
によりパターニングして、各ＭＩＳＦＥＴのゲート電極
７５を形成し、かつ低電圧系ゲート酸化膜６４及び高電
圧系ゲート酸化膜６５を最終的な形状にする。
【００９２】次に、図２５に示す工程で、レジスト膜７
４を除去した後、各ＭＩＳＦＥＴの種類ごとに分けて低
濃度ソース・ドレイン形成のための不純物のイオン注入
を行う。つづいて、基板の全面上に膜厚が約１５０ｎｍ
のシリコン酸化膜を堆積した後、このシリコン酸化膜の
異方性エッチングを行って、各ＭＩＳＦＥＴのゲート電
極７５と、不揮発性メモリセルの制御ゲート電極７３と
の側面上に自己整合的にサイドウォール２５を形成する
とともに、ｎ+ 型多結晶シリコン膜７１からなるＭＩＳ
ＦＥＴのゲート電極７５上面と、ｎ型多結晶シリコン膜
６６からなる不揮発性メモリセルの制御ゲート電極７３
上面と、各ＭＩＳＦＥＴのソース・ドレイン領域となる
部分のシリコン基板表面とを、つまりシリコン膜で構成
されている領域を露出させる。
４を除去した後、各ＭＩＳＦＥＴの種類ごとに分けて低
濃度ソース・ドレイン形成のための不純物のイオン注入
を行う。つづいて、基板の全面上に膜厚が約１５０ｎｍ
のシリコン酸化膜を堆積した後、このシリコン酸化膜の
異方性エッチングを行って、各ＭＩＳＦＥＴのゲート電
極７５と、不揮発性メモリセルの制御ゲート電極７３と
の側面上に自己整合的にサイドウォール２５を形成する
とともに、ｎ+ 型多結晶シリコン膜７１からなるＭＩＳ
ＦＥＴのゲート電極７５上面と、ｎ型多結晶シリコン膜
６６からなる不揮発性メモリセルの制御ゲート電極７３
上面と、各ＭＩＳＦＥＴのソース・ドレイン領域となる
部分のシリコン基板表面とを、つまりシリコン膜で構成
されている領域を露出させる。
【００９３】次に、図２６に示す工程で、基板の全面上
に、膜厚が約５０ｎｍのチタン（Ｔｉ）膜をスパッタリ
ングにより堆積した後、６２５℃程度の温度で熱処理を
施す。この熱処理によって、各シリコン膜上のチタン膜
はシリサイド化されるが、シリコン酸化膜からなる素子
分離２及びサイドウォール２５の表面のチタン膜は未反
応のままである。そして、未反応のチタン膜のみを除去
することによって、各ＭＩＳＦＥＴのゲート電極７５上
面とソース・ドレイン領域表面と不揮発性メモリセルの
制御ゲート電極７３上面とにチタンシリサイド膜７６が
自己整合的に形成される。つづいて、砒素イオン（Ａｓ
+ ）を選択的に注入して低電圧系ｎ型ソース・ドレイン
層２６及び高電圧系ｎ型ソース・ドレイン層２８を形成
し、ボロンイオン（Ｂ+ ）を選択的に注入して低電圧系
ｐ型ソース・ドレイン層２７及び高電圧系ｐ型ソース・
ドレイン層２９を形成する。
に、膜厚が約５０ｎｍのチタン（Ｔｉ）膜をスパッタリ
ングにより堆積した後、６２５℃程度の温度で熱処理を
施す。この熱処理によって、各シリコン膜上のチタン膜
はシリサイド化されるが、シリコン酸化膜からなる素子
分離２及びサイドウォール２５の表面のチタン膜は未反
応のままである。そして、未反応のチタン膜のみを除去
することによって、各ＭＩＳＦＥＴのゲート電極７５上
面とソース・ドレイン領域表面と不揮発性メモリセルの
制御ゲート電極７３上面とにチタンシリサイド膜７６が
自己整合的に形成される。つづいて、砒素イオン（Ａｓ
+ ）を選択的に注入して低電圧系ｎ型ソース・ドレイン
層２６及び高電圧系ｎ型ソース・ドレイン層２８を形成
し、ボロンイオン（Ｂ+ ）を選択的に注入して低電圧系
ｐ型ソース・ドレイン層２７及び高電圧系ｐ型ソース・
ドレイン層２９を形成する。
【００９４】最後に、膜厚が約８００ｎｍのＢＰＳＧ膜
からなる層間絶縁膜３０を堆積して８５０℃，３０分間
のリフローによって層間絶縁膜３０の平坦化をおこなっ
た後、コンタクトホールの形成，アルミニウム合金から
なる金属配線３１の形成工程を行う。
からなる層間絶縁膜３０を堆積して８５０℃，３０分間
のリフローによって層間絶縁膜３０の平坦化をおこなっ
た後、コンタクトホールの形成，アルミニウム合金から
なる金属配線３１の形成工程を行う。
【００９５】本実施形態では、上述の第１の実施形態の
効果に加えて、ＭＩＳＦＥＴのゲート電極上面と不揮発
性メモリセルの制御ゲート電極上面とにチタンシリサイ
ド膜７６するいわゆるサリサイドプロセスにより、不揮
発性メモリセル及びＭＩＳＦＥＴの動作速度を大幅に向
上させるとともに、ＭＩＳＦＥＴのソース・ドレイン寄
生抵抗の低減によって低消費電力化が図られて、不揮発
性半導体記憶装置を高性能化することができる。
効果に加えて、ＭＩＳＦＥＴのゲート電極上面と不揮発
性メモリセルの制御ゲート電極上面とにチタンシリサイ
ド膜７６するいわゆるサリサイドプロセスにより、不揮
発性メモリセル及びＭＩＳＦＥＴの動作速度を大幅に向
上させるとともに、ＭＩＳＦＥＴのソース・ドレイン寄
生抵抗の低減によって低消費電力化が図られて、不揮発
性半導体記憶装置を高性能化することができる。
【００９６】また本実施形態では、不揮発性メモリセル
のトンネル酸化膜６３と低電圧系ゲート酸化膜６４とを
同時に形成することによって、ゲート酸化工程を削減す
ることができるだけでなく、トンネル酸化膜６３と低電
圧系ゲート酸化膜６４が一度の熱酸化処理で形成される
ので、緻密で高信頼性のシリコン酸化膜から構成され
る。ここで、本実施形態では９００℃程度の熱酸化処理
を用いて緻密な第１ゲート酸化膜６１を形成している
が、８００℃程度の化学気相成長により第１ゲート酸化
膜６１を形成すると、プロセスを低温化することによっ
て各ＭＩＳＦＥＴのチャネル領域や素子分離の不純物プ
ロファイルを制御しやすい。
のトンネル酸化膜６３と低電圧系ゲート酸化膜６４とを
同時に形成することによって、ゲート酸化工程を削減す
ることができるだけでなく、トンネル酸化膜６３と低電
圧系ゲート酸化膜６４が一度の熱酸化処理で形成される
ので、緻密で高信頼性のシリコン酸化膜から構成され
る。ここで、本実施形態では９００℃程度の熱酸化処理
を用いて緻密な第１ゲート酸化膜６１を形成している
が、８００℃程度の化学気相成長により第１ゲート酸化
膜６１を形成すると、プロセスを低温化することによっ
て各ＭＩＳＦＥＴのチャネル領域や素子分離の不純物プ
ロファイルを制御しやすい。
【００９７】また、本実施形態では、不揮発性メモリセ
ルのｎ型ソース・ドレイン拡散層６９に不純物イオン注
入を施して、容量絶縁膜となるシリコン酸化膜７０を膜
厚制御性の良い８００℃程度の温度で形成した後、９０
０℃程度の温度で熱処理を施すことによって、ｎ型ソー
ス・ドレイン拡散層６９を所定の深さに熱拡散させると
同時に、形成温度よりも高い温度でアニールしてシリコ
ン酸化膜７０の膜質を改善し、不揮発性メモリセルの電
荷保持特性を向上させることができる。その際、窒素雰
囲気で熱処理しているので、浮遊ゲート電極６８ａ，６
８ｂの酸化による容量絶縁膜の変質や膜厚変動を引き起
こすことはなく、不揮発性メモリセルの電気特性を安定
化させることができる。
ルのｎ型ソース・ドレイン拡散層６９に不純物イオン注
入を施して、容量絶縁膜となるシリコン酸化膜７０を膜
厚制御性の良い８００℃程度の温度で形成した後、９０
０℃程度の温度で熱処理を施すことによって、ｎ型ソー
ス・ドレイン拡散層６９を所定の深さに熱拡散させると
同時に、形成温度よりも高い温度でアニールしてシリコ
ン酸化膜７０の膜質を改善し、不揮発性メモリセルの電
荷保持特性を向上させることができる。その際、窒素雰
囲気で熱処理しているので、浮遊ゲート電極６８ａ，６
８ｂの酸化による容量絶縁膜の変質や膜厚変動を引き起
こすことはなく、不揮発性メモリセルの電気特性を安定
化させることができる。
【００９８】ここで、本実施形態では容量絶縁膜として
膜厚ばらつきの小さいシリコン酸化膜７０の単層膜を用
いたが、膜厚が約６ｎｍのシリコン酸化膜と膜厚が約６
ｎｍのシリコン窒化膜と膜厚が約３ｎｍのシリコン酸化
膜とからなる積層膜を用いた場合、シリコン窒化膜の誘
電率がシリコン酸化膜の誘電率よりも大きいので容量値
を大きくするのが容易である。
膜厚ばらつきの小さいシリコン酸化膜７０の単層膜を用
いたが、膜厚が約６ｎｍのシリコン酸化膜と膜厚が約６
ｎｍのシリコン窒化膜と膜厚が約３ｎｍのシリコン酸化
膜とからなる積層膜を用いた場合、シリコン窒化膜の誘
電率がシリコン酸化膜の誘電率よりも大きいので容量値
を大きくするのが容易である。
【００９９】更に本実施形態では、不揮発性メモリセル
の制御ゲート電極７３が浮遊ゲート電極６３の上面及び
側面を完全に被覆するような形状を有するため、制御ゲ
ート電極７３をパターニングの際にＭＩＳＦＥＴ形成領
域のｎ+ 型多結晶シリコン膜７１を同時に除去して、プ
ロセスを簡略化・低コスト化できる。
の制御ゲート電極７３が浮遊ゲート電極６３の上面及び
側面を完全に被覆するような形状を有するため、制御ゲ
ート電極７３をパターニングの際にＭＩＳＦＥＴ形成領
域のｎ+ 型多結晶シリコン膜７１を同時に除去して、プ
ロセスを簡略化・低コスト化できる。
【０１００】（第４の実施形態）図２８は、第４の実施
形態に係る不揮発性半導体記憶装置の製造工程中の１工
程を示す断面図である。
形態に係る不揮発性半導体記憶装置の製造工程中の１工
程を示す断面図である。
【０１０１】図２８において、２１はｎ型ソース拡散
層、２２はドレイン拡散層、２５はサイドウォール、２
６は低電圧系ｎ型ソース・ドレイン層、２７は低電圧系
ｐ型ソース・ドレイン層、２８は高電圧系ｎ型ソース・
ドレイン層、２９は高電圧系ｐ型ソース・ドレイン層、
４７は制御ゲート電極、５１はゲート電極、７６はチタ
ンシリサイド膜をそれぞれ示す。
層、２２はドレイン拡散層、２５はサイドウォール、２
６は低電圧系ｎ型ソース・ドレイン層、２７は低電圧系
ｐ型ソース・ドレイン層、２８は高電圧系ｎ型ソース・
ドレイン層、２９は高電圧系ｐ型ソース・ドレイン層、
４７は制御ゲート電極、５１はゲート電極、７６はチタ
ンシリサイド膜をそれぞれ示す。
【０１０２】まず、上述の第１の実施形態における図１
〜図１０に示す工程と共通の工程を行う。
〜図１０に示す工程と共通の工程を行う。
【０１０３】次に、図２８に示す工程で、基板の全面上
に、膜厚が約５０ｎｍのチタン（Ｔｉ）膜をスパッタリ
ングにより堆積した後、６２５℃程度の温度で熱処理を
施す。この熱処理によって、シリコン膜上のチタン膜は
シリサイド化されるが、シリコン酸化膜からなる素子分
離２及びサイドウォール２５の表面のチタン膜は未反応
である。未反応のチタン膜のみを除去することによっ
て、図２８に示すようにチタンシリサイド膜７６が自己
整合的に形成される。その後は、図１１に示す工程を行
って、層間絶縁膜や配線を形成する。
に、膜厚が約５０ｎｍのチタン（Ｔｉ）膜をスパッタリ
ングにより堆積した後、６２５℃程度の温度で熱処理を
施す。この熱処理によって、シリコン膜上のチタン膜は
シリサイド化されるが、シリコン酸化膜からなる素子分
離２及びサイドウォール２５の表面のチタン膜は未反応
である。未反応のチタン膜のみを除去することによっ
て、図２８に示すようにチタンシリサイド膜７６が自己
整合的に形成される。その後は、図１１に示す工程を行
って、層間絶縁膜や配線を形成する。
【０１０４】本実施形態では、ＭＩＳＦＥＴのゲート電
極上面とソース・ドレイン領域表面と不揮発性メモリセ
ルの制御ゲート電極上面だけでなく、不揮発性メモリセ
ルのソース・ドレイン領域表面にもチタンシリサイド膜
７６が形成されるので、不揮発性メモリセルのソース・
ドレイン寄生抵抗が低減し、更に不揮発性半導体記憶装
置を高速化・高性能化することができる。
極上面とソース・ドレイン領域表面と不揮発性メモリセ
ルの制御ゲート電極上面だけでなく、不揮発性メモリセ
ルのソース・ドレイン領域表面にもチタンシリサイド膜
７６が形成されるので、不揮発性メモリセルのソース・
ドレイン寄生抵抗が低減し、更に不揮発性半導体記憶装
置を高速化・高性能化することができる。
【０１０５】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置の製造方法は、ＭＩＳＦＥＴのゲート絶
縁膜と不揮発性メモリセルのトンネル絶縁膜とを形成
し、基板の全面上に第１導体膜を形成した後、ＭＩＳＦ
ＥＴ形成領域を第１導体膜で被覆したまま、第１導体膜
からなる不揮発性メモリセルの浮遊ゲート電極と容量絶
縁膜とを形成するようにしたので、その後の不揮発性メ
モリセルの構成要素を形成する工程の間ＭＩＳＦＥＴ形
成領域が第１導体膜で被覆されていることにより、ＭＩ
ＳＦＥＴ形成領域における基板上面へのダメージや素子
分離の膜減りを抑制することができ、ＭＩＳＦＥＴの電
気特性や素子分離耐圧の劣化やばらつきを低減すること
ができる。また、ＭＩＳＦＥＴのゲート絶縁膜を形成し
た後に、不揮発性メモリセルの浮遊ゲート電極や容量絶
縁膜を形成するようにしているので、熱酸化処理による
容量絶縁膜の変質や膜厚変動を防止することができ、電
気特性の良好な不揮発性メモリセルを備えた不揮発性半
導体記憶装置を製造することができる。さらに、第１導
体膜は不揮発性メモリセルの浮遊ゲート電極及びＭＩＳ
ＦＥＴのゲート電極として兼用するようにしているの
で、プロセスの簡略化・低コスト化をも図ることができ
る。
半導体記憶装置の製造方法は、ＭＩＳＦＥＴのゲート絶
縁膜と不揮発性メモリセルのトンネル絶縁膜とを形成
し、基板の全面上に第１導体膜を形成した後、ＭＩＳＦ
ＥＴ形成領域を第１導体膜で被覆したまま、第１導体膜
からなる不揮発性メモリセルの浮遊ゲート電極と容量絶
縁膜とを形成するようにしたので、その後の不揮発性メ
モリセルの構成要素を形成する工程の間ＭＩＳＦＥＴ形
成領域が第１導体膜で被覆されていることにより、ＭＩ
ＳＦＥＴ形成領域における基板上面へのダメージや素子
分離の膜減りを抑制することができ、ＭＩＳＦＥＴの電
気特性や素子分離耐圧の劣化やばらつきを低減すること
ができる。また、ＭＩＳＦＥＴのゲート絶縁膜を形成し
た後に、不揮発性メモリセルの浮遊ゲート電極や容量絶
縁膜を形成するようにしているので、熱酸化処理による
容量絶縁膜の変質や膜厚変動を防止することができ、電
気特性の良好な不揮発性メモリセルを備えた不揮発性半
導体記憶装置を製造することができる。さらに、第１導
体膜は不揮発性メモリセルの浮遊ゲート電極及びＭＩＳ
ＦＥＴのゲート電極として兼用するようにしているの
で、プロセスの簡略化・低コスト化をも図ることができ
る。
【図１】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程における第１番目の工程を示す断面図であ
る。
の製造工程における第１番目の工程を示す断面図であ
る。
【図２】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程における第２番目の工程を示す断面図であ
る。
の製造工程における第２番目の工程を示す断面図であ
る。
【図３】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程における第３番目の工程を示す断面図であ
る。
の製造工程における第３番目の工程を示す断面図であ
る。
【図４】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程における第４番目の工程を示す断面図であ
る。
の製造工程における第４番目の工程を示す断面図であ
る。
【図５】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程における第５番目の工程を示す断面図であ
る。
の製造工程における第５番目の工程を示す断面図であ
る。
【図６】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程における第６番目の工程を示す断面図であ
る。
の製造工程における第６番目の工程を示す断面図であ
る。
【図７】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程における第７番目の工程を示す断面図であ
る。
の製造工程における第７番目の工程を示す断面図であ
る。
【図８】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程における第８番目の工程を示す断面図であ
る。
の製造工程における第８番目の工程を示す断面図であ
る。
【図９】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程における第９番目の工程を示す断面図であ
る。
の製造工程における第９番目の工程を示す断面図であ
る。
【図１０】第１の実施形態に係る不揮発性半導体記憶装
置の製造工程における第１０番目の工程を示す断面図で
ある。
置の製造工程における第１０番目の工程を示す断面図で
ある。
【図１１】第１の実施形態に係る不揮発性半導体記憶装
置の製造工程における第１１番目の工程を示す断面図で
ある。
置の製造工程における第１１番目の工程を示す断面図で
ある。
【図１２】第２の実施形態に係る不揮発性半導体記憶装
置の製造工程における第１番目の工程を示す断面図であ
る。
置の製造工程における第１番目の工程を示す断面図であ
る。
【図１３】第２の実施形態に係る不揮発性半導体記憶装
置の製造工程における第２番目の工程を示す断面図であ
る。
置の製造工程における第２番目の工程を示す断面図であ
る。
【図１４】第２の実施形態に係る不揮発性半導体記憶装
置の製造工程における第３番目の工程を示す断面図であ
る。
置の製造工程における第３番目の工程を示す断面図であ
る。
【図１５】第２の実施形態に係る不揮発性半導体記憶装
置の製造工程における第４番目の工程を示す断面図であ
る。
置の製造工程における第４番目の工程を示す断面図であ
る。
【図１６】第２の実施形態に係る不揮発性半導体記憶装
置の製造工程における第５番目の工程を示す断面図であ
る。
置の製造工程における第５番目の工程を示す断面図であ
る。
【図１７】第２の実施形態に係る不揮発性半導体記憶装
置の製造工程における第６番目の工程を示す断面図であ
る。
置の製造工程における第６番目の工程を示す断面図であ
る。
【図１８】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程における第１番目の工程を示す断面図であ
る。
置の製造工程における第１番目の工程を示す断面図であ
る。
【図１９】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程における第２番目の工程を示す断面図であ
る。
置の製造工程における第２番目の工程を示す断面図であ
る。
【図２０】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程における第３番目の工程を示す断面図であ
る。
置の製造工程における第３番目の工程を示す断面図であ
る。
【図２１】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程における第４番目の工程を示す断面図であ
る。
置の製造工程における第４番目の工程を示す断面図であ
る。
【図２２】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程における第５番目の工程を示す断面図であ
る。
置の製造工程における第５番目の工程を示す断面図であ
る。
【図２３】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程における第６番目の工程を示す断面図であ
る。
置の製造工程における第６番目の工程を示す断面図であ
る。
【図２４】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程における第７番目の工程を示す断面図であ
る。
置の製造工程における第７番目の工程を示す断面図であ
る。
【図２５】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程における第８番目の工程を示す断面図であ
る。
置の製造工程における第８番目の工程を示す断面図であ
る。
【図２６】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程における第９番目の工程を示す断面図であ
る。
置の製造工程における第９番目の工程を示す断面図であ
る。
【図２７】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程における第１０番目の工程を示す断面図で
ある。
置の製造工程における第１０番目の工程を示す断面図で
ある。
【図２８】第４の実施形態に係る不揮発性半導体記憶装
置の製造工程における１つの工程を示す断面図である。
置の製造工程における１つの工程を示す断面図である。
【図２９】従来の不揮発性半導体記憶装置の製造工程に
おける第１番目の工程を示す断面図である。
おける第１番目の工程を示す断面図である。
【図３０】従来の不揮発性半導体記憶装置の製造工程に
おける第２番目の工程を示す断面図である。
おける第２番目の工程を示す断面図である。
【図３１】従来の不揮発性半導体記憶装置の製造工程に
おける第３番目の工程を示す断面図である。
おける第３番目の工程を示す断面図である。
【図３２】従来の不揮発性半導体記憶装置の製造工程に
おける第４番目の工程を示す断面図である。
おける第４番目の工程を示す断面図である。
【図３３】従来の不揮発性半導体記憶装置の製造工程に
おける第５番目の工程を示す断面図である。
おける第５番目の工程を示す断面図である。
【図３４】従来の不揮発性半導体記憶装置の製造工程に
おける第６番目の工程を示す断面図である。
おける第６番目の工程を示す断面図である。
【図３５】従来の不揮発性半導体記憶装置の製造工程に
おける第７番目の工程を示す断面図である。
おける第７番目の工程を示す断面図である。
【図３６】従来の不揮発性半導体記憶装置の製造工程に
おける第８番目の工程を示す断面図である。
おける第８番目の工程を示す断面図である。
【図３７】従来の不揮発性半導体記憶装置の製造工程に
おける第９番目の工程を示す断面図である。
おける第９番目の工程を示す断面図である。
Ｒ1n 低電圧系ｎ型ＭＩＳＦＥＴ形成領域 Ｒ1p 低電圧系ｐ型ＭＩＳＦＥＴ形成領域 Ｒ2n 高電圧系ｎ型ＭＩＳＦＥＴ形成領域 Ｒ2p 高電圧系ｐ型ＭＩＳＦＥＴ形成領域 １ ｐ型シリコン基板 ２ 素子分離 ３ 第１ｐ型ウェル ４ 第１ｎ型ウェル ５ 第２ｐ型ウェル ６ 第２ｎ型ウェル ７ 第３ｐ型ウェル ８ レジスト膜 ９ 浮遊ゲート電極 １０ トンネル酸化膜 １１ ＯＮ膜 １２ レジスト膜 １３ シリコン酸化膜 １４ レジスト膜 １５ 低電圧系ゲート酸化膜 １６ 高電圧系ゲート酸化膜 １７ ｎ+ 型多結晶シリコン膜 １８ レジスト膜 １９ 制御ゲート電極 ２０ 浮遊ゲート電極 ２１ ｎ型ソース拡散層 ２２ ドレイン拡散層 ２３ レジスト膜 ２４ ゲート電極 ２５ サイドウォール ２６ 低電圧系ｎ型ソース・ドレイン層 ２７ 低電圧系ｐ型ソース・ドレイン層 ２８ 高電圧系ｎ型ソース・ドレイン層 ２９ 高電圧系ｐ型ソース・ドレイン層 ３０ 層間絶縁膜 ３１ 金属配線 ３２ 第１ゲート酸化膜 ３３ レジスト膜 ３４ 第２ゲート酸化膜 ３５ 積層ゲート酸化膜 ３６ レジスト膜 ３７ トンネル酸化膜 ３８ 低電圧系ゲート酸化膜 ３９ 高電圧系ゲート酸化膜 ４０ ｎ型多結晶シリコン膜 ４１ レジスト膜 ４２ 浮遊ゲート電極 ４３ ＯＮ膜 ４４ シリコン酸化膜 ４５ ｎ+ 型多結晶シリコン膜 ４６ レジスト膜 ４７ 制御ゲート電極 ４８ 浮遊ゲート電極 ４９ レジスト膜 ５０ レジスト膜 ５１ ゲート電極 ５２ レジスト膜 ５３ タングステンシリサイド膜 ５４ シリコン酸化膜 ５５ レジスト膜 ５６ 制御ゲート電極 ５７ 浮遊ゲート電極 ５８ レジスト膜 ５９ ゲート電極 ６０ 深いｎ型ウェル ６１ 第１ゲート酸化膜 ６２ レジスト膜 ６３ トンネル酸化膜 ６４ 低電圧系ゲート酸化膜 ６５ 高電圧系ゲート酸化膜 ６６ ｎ型多結晶シリコン膜 ６７ レジスト膜 ６８ａ，６８ｂ 浮遊ゲート電極 ６９ ｎ型ソース・ドレイン拡散層 ７０ シリコン酸化膜 ７１ ｎ+ 型多結晶シリコン膜 ７２ レジスト膜 ７３ 制御ゲート電極 ７４ レジスト膜 ７５ ゲート電極 ７６ チタンシリサイド膜
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (15)
- 【請求項１】 トンネル絶縁膜と浮遊ゲート電極と制御
ゲート電極とにより構成されるメモリトランジスタを少
なくとも有する不揮発性メモリセルと、ＭＩＳＦＥＴと
を共通の半導体基板上に備えている半導体装置の製造方
法であって、 半導体基板の上面付近の領域に素子分離を形成して、上
記半導体基板の上面付近の領域を少なくともＭＩＳＦＥ
Ｔ形成領域とメモリセル形成領域とに分離するととも
に、上記ＭＩＳＦＥＴ形成領域及びメモリセル形成領域
の半導体基板内に、上記ＭＩＳＦＥＴ及びメモリトラン
ジスタのしきい値制御用不純物を導入する第１の工程
と、 上記ＭＩＳＦＥＴ形成領域の上記半導体基板の上にゲー
ト絶縁膜を形成する第２の工程と、 上記メモリセル形成領域の上記半導体基板の上にトンネ
ル絶縁膜を形成する第３の工程と、 上記第３の工程の後に、基板の全面上にわたって第１導
体膜を形成する第４の工程と、 上記ＭＩＳＦＥＴ形成領域の上記第１導体膜は残存させ
ながら、上記メモリセル形成領域の上記第１導体膜を選
択的に除去することにより、上記浮遊ゲート電極となる
部分を少なくとも含む上記第１導体膜を残存させる第５
の工程と、 上記第４の工程の後に、基板上の全面にわたって少なく
とも１層の誘電体膜からなる容量絶縁膜を形成する第６
の工程と、 上記半導体基板上の全面にわたって第２導体膜を形成す
る第７の工程と、 上記メモリセル形成領域の少なくとも上記第２導体膜と
上記容量絶縁膜とを選択的に順次除去することにより、
上記第２導体膜からなる上記不揮発性メモリセルの制御
ゲート電極を形成する第８の工程と、 上記ＭＩＳＦＥＴ形成領域の上記第２導体膜を全て除去
する第９の工程と、 上記ＭＩＳＦＥＴ形成領域の上記第１導体膜を選択的に
除去することによって、上記第１導体膜からなる上記Ｍ
ＩＳＦＥＴのゲート電極を形成する第１０の工程と、 上記ＭＩＳＦＥＴ形成領域及び上記メモリセル形成領域
の上記各ゲート電極をマスクとして半導体基板内に不純
物を導入して上記ＭＩＳＦＥＴ及びメモリトランジスタ
のソース・ドレイン拡散層をそれぞれ形成する第１１の
工程とを備えていることを特徴とする不揮発性半導体記
憶装置の製造方法。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置の製造方法において、 上記第５の工程では、上記不揮発性メモリセルの浮遊ゲ
ート電極を最終的な形状よりも広く形成しておき、 上記第８の工程では、上記メモリセル形成領域の上記第
２導体膜及び上記容量絶縁膜を選択的に除去した後続い
て上記浮遊ゲート電極を選択的に除去して、上記浮遊ゲ
ート電極を上記制御ゲート電極及び上記容量絶縁膜と同
じ横方向の寸法に仕上げることを特徴とする不揮発性半
導体記憶装置の製造方法。 - 【請求項３】 請求項１に記載の不揮発性半導体記憶装
置の製造方法において、 上記第５の工程では、上記浮遊ゲート電極を最終的な横
方向の寸法まで仕上げておき、 上記第６の工程では、上記容量絶縁膜で上記浮遊ゲート
電極の上面及び側面を覆うように上記容量絶縁膜を形成
し、 上記第８の工程では、上記制御ゲート電極及び上記容量
絶縁膜が上記浮遊ゲート電極の上面及び側面を覆うよう
に上記第２導体膜及び上記容量絶縁膜を選択的に除去す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項４】 請求項２又は３に記載の不揮発性半導体
記憶装置の製造方法において、 上記第９の工程の後に、基板の全面上に低抵抗膜を形成
する工程をさらに備え、 上記第１０の工程では、上記ＭＩＳＦＥＴのゲート電極
を上記第１導体膜とその上の低抵抗膜とにより形成する
一方、上記メモリトランジスタの制御ゲート電極を上記
第２導体膜とその上の低抵抗膜とにより形成することを
特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項５】 請求項４に記載の不揮発性半導体記憶装
置の製造方法において、 上記第１導体膜及び上記第２導体膜を多結晶シリコン膜
を用いて形成し、 上記低抵抗膜を金属シリサイド膜を用いて形成すること
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項６】 請求項２に記載の不揮発性半導体記憶装
置の製造方法において、 上記第１０の工程の後上記第１１の工程の前に、上記ゲ
ート電極の側面上と上記制御ゲート電極及び浮遊ゲート
電極の側面上とにそれぞれ絶縁膜サイドウォールを形成
する工程をさらに備え、 上記第１１の工程では、上記ＭＩＳＦＥＴ形成領域及び
上記メモリセル形成領域の上記各ゲート電極及び各サイ
ドウォールをマスクとして半導体基板内に不純物を導入
し、 上記第１１の工程の後に、上記ＭＩＳＦＥＴ形成領域上
のゲート電極及びソース・ドレイン拡散層と、上記メモ
リセル形成領域の制御ゲート電極及びソース・ドレイン
拡散層とに低抵抗膜を形成する工程をさらに備えている
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項７】 請求項３に記載の不揮発性半導体記憶装
置の製造方法において、 上記第１０の工程の後上記第１１の工程の前に、上記ゲ
ート電極の側面上と上記制御ゲート電極の側面上とにそ
れぞれ絶縁膜サイドウォールを形成する工程をさらに備
え、 上記第１１の工程は、上記第８の工程の後に上記メモリ
セル領域内において浮遊ゲート電極及び選択ゲート電極
をマスクとして半導体基板内に不純物を導入する工程
と、上記絶縁膜サイドウォールを形成する工程の後に上
記ＭＩＳＦＥＴ形成領域において上記ゲート電極及び各
絶縁膜サイドウォールをマスクとして半導体基板内に不
純物を導入する工程とに分けて行い、 上記第１１の工程の後に、上記ＭＩＳＦＥＴ形成領域の
ゲート電極及びソース・ドレイン拡散層の上と、上記メ
モリセル形成領域の制御ゲート電極の上とに低抵抗膜を
形成する工程をさらに備えていることを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項８】 請求項６又は７に記載の不揮発性半導体
記憶装置の製造方法において、 上記第１導体膜及び上記第２導体膜を多結晶シリコン膜
を用いて形成し、 上記低抵抗層を金属シリサイド膜を用いて形成すること
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項９】 請求項３に記載の不揮発性半導体記憶装
置の製造方法において、 上記第１１の工程は、上記第５の工程の後に上記メモリ
セル領域内において浮遊ゲート電極をマスクとして半導
体基板内に不純物を導入する工程と、上記第１０の工程
の後に上記ＭＩＳＦＥＴ形成領域において上記ゲート電
極をマスクとして半導体基板内に不純物を導入する工程
とに分けて行い、 上記第６の工程の後に、上記容量絶縁膜を不活性ガス雰
囲気中で容量絶縁膜の形成温度よりも高い温度で熱処理
する工程をさらに備えていることを特徴とする不揮発性
半導体記憶装置の製造方法。 - 【請求項１０】 請求項９に記載の不揮発性半導体記憶
装置の製造方法において、 上記第６の工程では、容量絶縁膜として、７５０℃以上
かつ８５０℃以下の化学気相成長法によるシリコン酸化
膜を形成することを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項１１】 請求項９に記載の不揮発性半導体記憶
装置の製造方法において、 上記第６の工程では、容量絶縁膜として、７５０℃以上
かつ８５０℃以下の化学気相成長法によるシリコン酸化
膜と、７００℃以上かつ８００℃以下の化学気相成長法
によるシリコン窒化膜とからなるＯＮ膜を形成すること
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１２】 請求項９に記載の不揮発性半導体記憶
装置の製造方法において、 上記容量絶縁膜の熱処理を行う工程では、窒素ガス雰囲
気中で８５０℃以上かつ９００℃以下の温度で熱処理を
行うことを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項１３】 請求項１に記載の不揮発性半導体記憶
装置の製造方法において、 上記第１の工程では、上記半導体基板の上面付近の領域
を、低電圧系ＭＩＳＦＥＴ形成領域と高電圧系ＭＩＳＦ
ＥＴ形成領域とメモリセル形成領域とに分離しておき、 上記第２の工程は、 上記低電圧系ＭＩＳＦＥＴ形成領域，高電圧系ＭＩＳＦ
ＥＴ形成領域及びメモリセル形成領域の上に第１シリコ
ン酸化膜を形成する工程と、 上記高電圧系ＭＩＳＦＥＴ形成領域の上記第１シリコン
酸化膜を除去しないで、上記低電圧系ＭＩＳＦＥＴ形成
領域及び上記メモリセル形成領域の上記第１シリコン酸
化膜を除去することによって、上記低電圧系ＭＩＳＦＥ
Ｔ形成領域及び上記メモリセル形成領域の上記シリコン
基板表面を露出させる工程と、 熱酸化処理を施すことによって、上記低電圧系ＭＩＳＦ
ＥＴのゲート酸化膜と上記不揮発性メモリセルのトンネ
ル酸化膜とを同一の膜厚を有する第２シリコン酸化膜と
して形成するとともに、上記高電圧系ＭＩＳＦＥＴのゲ
ート絶縁膜を上記第１シリコン酸化膜と上記第２シリコ
ン酸化膜との積層膜として形成する工程とからなること
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１４】 請求項１３に記載の不揮発性半導体記
憶装置の製造方法において、 上記第１シリコン酸化膜を熱酸化処理を用いて形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１５】 請求項１４に記載の不揮発性半導体記
憶装置の製造方法において、 上記第１シリコン酸化膜を化学気相成長法を用いて形成
することを特徴とする不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064261A JPH10261773A (ja) | 1997-03-18 | 1997-03-18 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064261A JPH10261773A (ja) | 1997-03-18 | 1997-03-18 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261773A true JPH10261773A (ja) | 1998-09-29 |
Family
ID=13253088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9064261A Withdrawn JPH10261773A (ja) | 1997-03-18 | 1997-03-18 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261773A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044293A (ja) * | 1999-07-30 | 2001-02-16 | Denso Corp | 半導体装置 |
| US6368907B1 (en) | 1999-11-29 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JP2003209193A (ja) * | 2001-12-29 | 2003-07-25 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
| JP2005150689A (ja) * | 2003-11-13 | 2005-06-09 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュ素子の製造方法 |
| JP2005252263A (ja) * | 2004-03-03 | 2005-09-15 | Samsung Electronics Co Ltd | 低いスレッショルド電圧および高い絶縁破壊電圧のトランジスタを具備する半導体装置 |
| WO2007111830A2 (en) * | 2006-03-24 | 2007-10-04 | Micron Technology, Inc. | Different transistor gate oxides in an integrated circuit |
| JP4493208B2 (ja) * | 1999-12-30 | 2010-06-30 | 株式会社ハイニックスセミコンダクター | 不揮発性メモリ素子及びその製造方法 |
-
1997
- 1997-03-18 JP JP9064261A patent/JPH10261773A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044293A (ja) * | 1999-07-30 | 2001-02-16 | Denso Corp | 半導体装置 |
| US6368907B1 (en) | 1999-11-29 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JP4493208B2 (ja) * | 1999-12-30 | 2010-06-30 | 株式会社ハイニックスセミコンダクター | 不揮発性メモリ素子及びその製造方法 |
| JP2003209193A (ja) * | 2001-12-29 | 2003-07-25 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
| JP2005150689A (ja) * | 2003-11-13 | 2005-06-09 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュ素子の製造方法 |
| JP2005252263A (ja) * | 2004-03-03 | 2005-09-15 | Samsung Electronics Co Ltd | 低いスレッショルド電圧および高い絶縁破壊電圧のトランジスタを具備する半導体装置 |
| WO2007111830A2 (en) * | 2006-03-24 | 2007-10-04 | Micron Technology, Inc. | Different transistor gate oxides in an integrated circuit |
| WO2007111830A3 (en) * | 2006-03-24 | 2007-11-22 | Micron Technology Inc | Different transistor gate oxides in an integrated circuit |
| US7790544B2 (en) | 2006-03-24 | 2010-09-07 | Micron Technology, Inc. | Method of fabricating different gate oxides for different transistors in an integrated circuit |
| US8102006B2 (en) | 2006-03-24 | 2012-01-24 | Micron Technology, Inc. | Different gate oxides thicknesses for different transistors in an integrated circuit |
| US8304307B2 (en) | 2006-03-24 | 2012-11-06 | Micron Technology, Inc. | Method of fabricating different gate oxides for different transistors in an integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6548861B2 (en) | Memory cell, memory cell arrangement and fabrication method | |
| US7250654B2 (en) | Non-volatile memory device | |
| US7651915B2 (en) | Strained semiconductor device and method of making same | |
| JP4850174B2 (ja) | 半導体装置及びその製造方法 | |
| JP4545256B2 (ja) | サイドウオールスプリットゲートフラッシュトランジスタの集積方法 | |
| US10325921B2 (en) | Semiconductor device and manufacturing method of the same | |
| JP4003031B2 (ja) | 半導体装置の製造方法 | |
| US9905429B2 (en) | Semiconductor device and a manufacturing method thereof | |
| US6784054B2 (en) | Method of manufacturing semiconductor device | |
| US9324726B2 (en) | Method for manufacturing a semiconductor device | |
| US5930618A (en) | Method of Making High-K Dielectrics for embedded DRAMS | |
| US6657265B2 (en) | Semiconductor device and its manufacturing method | |
| JPH11265987A (ja) | 不揮発性メモリ及びその製造方法 | |
| CN108933144B (zh) | 半导体器件和用于半导体器件的制造方法 | |
| JP4621023B2 (ja) | 線形または論理回路を有する基板に対するフラッシュｅｅｐｒｏｍの形成方法 | |
| JP2005537671A5 (ja) | ||
| JPH10261773A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP4266089B2 (ja) | 半導体記憶装置の製造方法 | |
| US7135367B2 (en) | Manufacturing method of semiconductor device | |
| JP3450539B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6320217B1 (en) | Semiconductor memory device | |
| JP2616546B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100995329B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH05251712A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2004327702A (ja) | 半導体集積回路及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |