JP2001044293A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 作動電圧の異なるトランジスタが混載する半
導体装置において耐性や微細構造を確保しつつ迅速にウ
ェハプロセスを立上げ可能な構造を提案する。 【解決手段】 ゲート部３Ａ〜３Ｃ長さ、ゲート酸化膜
３１Ａ〜３１Ｃ厚さを、作動電圧が高いほど長く、厚く
設定して高電圧トランジスタＴＣではチャネルの電界を
抑制して耐性を高め、低電圧トランジスタＴＡでは作動
電圧の低さに応じて微細化する。ウェル１１のソース１
３およびドレイン１４との接合底部における濃度を４×
１０¹⁸×（Ｖ_CCmax ）^-1.6［ｃｍ^-3］（Ｖ_CCmax ：最大
作動電圧［Ｖ］）以下とすることで耐性を確保しつつ、
すべてのトランジスタＴＡ〜ＴＣでウェル１１を同じに
形成するとともにしきい値電圧調整用の基板１００の表
面部への不純物注入量を同じに設定して不純物領域形成
時の熱履歴を単純化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＯＳ型のトランジ
スタを有する半導体装置に関する。

【０００２】

【従来の技術】トランジスタ構造の微細化は、論理回路
用のトランジスタにおいて作動速度向上やコストダウン
を図るためには、不可欠である。そして消費電力を低減
すべく、微細化とともに電源電圧も下がる傾向にある。
しかし、一方では、センサ用、電力系の入出力インター
フェース用やフラシュメモリ等の不揮発性メモリの書き
込み・消去用として、一般の論理回路用よりも高い入出
力電圧を扱う、ソースとドレイン間の印加電圧およびゲ
ートへの印加電圧が高い別の種類のトランジスタが必要
であり、かかる用途のトランジスタは作動速度よりもむ
しろゲート酸化膜寿命、ホットキャリアに対する耐性、
ｐｎ接合耐圧や素子間の分離耐圧等の耐性の方が重要で
ある。

【０００３】シリコン基板に上記のような作動電圧の異
なる複数の種類のトランジスタを混載する場合、そのう
ちのひとつの種類のトランジスタの構造を基本としてソ
ースおよびドレイン、ウェルならびにチャネルストッパ
層等をアレンジし、残りの種類のトランシスタの構造を
決めていた。通常、基本となるトランジスタ構造として
は作動電圧が低く微細化の進んだ標準的なトランジスタ
である上記論理回路用のトランジスタが選択され、トラ
ンジスタの微細構造を確保しつつ上記耐性等を考慮して
作動電圧の高いトランジスタの構造が決められる。かか
る半導体装置を製造するに際しては、ウェハプロセスに
おいて、トランジスタの種類ごとにそれぞれ上記トラン
ジスタを構成する各部を形成することになる。

【０００４】特許第２６４４７７６号には、高電圧のト
ランジスタと低電圧のトランジスタの混載する半導体装
置において、チャネルストッパ層を形成するべくシリコ
ンウェハの素子分離酸化膜の下側に不純物を注入するに
際し、不純物の注入量を、高電圧トランジスタ側の領域
で少なくして不純物の素子領域への拡散を抑制し高電圧
トランジスタのｐｎ接合耐圧を高めるようにしたものが
ある（第１従来例）。

【０００５】また、特開平９−１３９３８２号公報に
は、素子分離酸化膜の幅の狭いメモリセルと、周辺回路
を構成する、素子分離酸化膜の幅の広い高耐圧トランジ
スタとが混載して素子分離酸化膜の膜厚が異なる半導体
装置において、チャネルストッパ層を形成するための不
純物注入を、不純物が、薄い素子分離酸化膜の底部の深
さまで達するように行う浅い不純物注入と、厚い素子分
離酸化膜の底部の深さまで達するように行う深い不純物
注入との２回行い、いずれかの不純物注入で、不純物が
チャネルストッパ層として好適な素子分離酸化膜の底部
深さに形成されるようにしたものがある（第２従来
例）。

【０００６】また、特開平８−１１１４６１号公報に
は、第１のトランジスタ領域では電界緩和層となる低濃
度不純物領域をスペーサの下部に進入するように斜め回
転インプラ等により形成し、第２のトランジスタ領域で
は低濃度不純物領域を非形成とすることで、フォトリソ
グラフィー工程を増やすことなく第１のトランジスタ領
域のしきい値電圧を第２のトランジスタ領域よりも少し
高くなるように設定できるようにしたものがある（第３
従来例）。

【０００７】また、特開平８−２９３５９８号公報に
は、トランジスタのしきい値電圧を調整する不純物注入
工程を、フォトリソグラフィーを援用して、シリコンウ
ェハのチャネルが形成される領域のうち第１の領域に低
濃度の不純物を注入する第１の工程と、第２の領域に高
濃度の不純物を注入する第２の工程との２回に分けて行
い、高しきい値電圧とするトランジスタ領域では第２の
領域の面積を多くし、低しきい値電圧とするトランジス
タ領域では第１の領域の面積を多くすることで、しきい
値を３種類以上に分ける場合でも、上記第１、第２の２
回の工程で済むようにしたものがある（第４従来例）。

【０００８】

【発明が解決しようとする課題】しかしながら、上記第
１、第２従来例では混載するトランジスタの種類に応じ
てイオン注入等の要素工程を複数回行う必要がある。第
３、第４従来例のように種類の異なるトランジスタが混
載していても工程が複雑化しないようにしたものもある
が、第３従来例ではトランジスタ間でしきい値に僅かな
差をつけられるだけで汎用性に乏しく、第４従来例では
不要な不純物層が形成されることになって、トランジス
タの基本構造であるウェル等の不純物層に用いて好適な
結果を得ることのできる技術であるとは必ずしもいえな
い。

【０００９】このように、トランジスタごとに不純物層
をアレンジし、要求される耐圧やしきい値の異なる複数
の種類のトランジスタをつくりこむ従来のものでは、半
導体基板の不純物濃度のプロファイルが複雑化し、製造
工程数が膨らんだり、熱履歴が複雑化するため所望のプ
ロファイルを得るのが容易ではない。したがってトラン
ジスタの特性がばらつきやすく、迅速に高歩留りのウェ
ハプロセスを立ち上げることができない。

【００１０】本発明は上記実情に鑑みなされたもので、
トランジスタの耐性を確保し、しかも迅速に高歩留りの
ウェハプロセスを立ち上げることができる半導体装置を
提供することを目的とする。

【００１１】

【課題を解決するための手段】請求項１記載の発明で
は、作動電圧の異なる複数のトランジスタを混載した半
導体装置において、ゲート部の長さを作動電圧が高いト
ランジスタほど長く設定する。ゲート絶縁膜を作動電圧
が高いトランジスタほど厚く設定する。ウェルをすべて
のトランジスタで同じ濃度プロファイルとなるように形
成するとともにソースおよびドレインとの接合底部にお
ける濃度を、作動電圧が最も大きなトランジスタの作動
電圧をＶ_CCmax ［Ｖ］として４×１０¹⁸×（Ｖ_CCmax ）
^-1.6 ［ｃｍ^-3］以下に設定する。半導体基板最表面部
へのしきい値電圧調整用の不純物の注入量をすべてのト
ランジスタで同じ量に設定する。

【００１２】作動電圧が高いトランジスタほど、ゲート
長を長く、ゲート絶縁膜の厚さを厚く設定したから、作
動電圧の高いトランジスタにおいてチャネルの電界が強
められるのを緩和し、またゲート絶縁膜の電界が強めら
れるのを緩和して耐性を高め、作動電圧が低いトランジ
スタでは作動電圧の低さに応じて微細化できる。さら
に、ウェルの濃度プロファイルを単一としたからウェル
同士の干渉をさけるためのウェル非形成の境界部が不要
なので、その分、微細化できる。また、このすべてのト
ランジスタに共通のウェルは、ウェルのソースおよびド
レインとの接合底部における濃度を上記のごとく設定す
ることで作動電圧の最も高いトランジスタにおいて十分
なｐｎ接合耐圧が得られ、したがって、すべてのトラン
ジスタにおいても十分なｐｎ接合耐圧が得られる。

【００１３】なお、しきい値電圧は、すべてのトランジ
スタで共通のウェル濃度、半導体基板最表面部への不純
物注入量により調整するとともに、ゲート絶縁膜の厚さ
に応じてトランジスタ個々に調整することができる。

【００１４】また、ウェルの濃度プロファイル、しきい
値電圧調整用の不純物注入量を単一としたから、これら
の不純物領域形成時の熱履歴は単純となる。したがっ
て、工程が簡略化されるとともにトランジスタ間の特性
のばらつきが生じにくく、迅速に高歩留りのウェハプロ
セスを立ち上げることができる。

【００１５】請求項２記載の発明では、上記各トランジ
スタのゲート長を、上記ウェルのソースおよびドレイン
との接合底部における濃度をＮ［ｃｍ^-3］、各トランジ
スタの作動電圧をＶ_CC［Ｖ］として〔２．１０６×１０
^-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋
Ｖ_CC｝／（１．６０２×１０^-19 ×Ｎ）〕^1/2 ＋〔２．
１０６×１０^-12 ×｛０．０２５×ｌn （０．４７６５
×Ｎ）＋（２×Ｖ_CC）｝／（１．６０２×１０^-19 ×
Ｎ）〕^1/2 ［ｃｍ］以上とする。

【００１６】ゲート長をこのように設定することで、チ
ャネル領域がソース側の空乏層とドレイン側の空乏層と
により占有されず、短チャネル効果を回避することがで
きる。

【００１７】

【発明の実施の形態】図１に、本発明の半導体装置の断
面を示す。半導体装置は複数のＭＯＳ型のトランジスタ
ＴＡ，ＴＢ，ＴＣが混載せしめてある。トランジスタＴ
Ａ〜ＴＣは、基本的に同じ構造のもので、半導体基板た
るシリコン基板１００に、ウェル１１が形成され、素子
分離絶縁膜たる素子分離酸化膜２Ａ，２Ｂ，２Ｃにより
トランジスタ領域１Ａ，１Ｂ，１Ｃが画成されている。
シリコン基板１００には、トランジスタ領域にソース１
３およびドレイン１４が形成してある。ソース１３およ
びドレイン１４の先端にはそれぞれ、ソース１３および
ドレイン１４よりも不純物濃度の低い電界緩和層１２
１，１２２が形成され、ＬＤＤ構造が与えられる。

【００１８】また、シリコン基板１００の表面部にはし
きい値電圧を調整するための不純物が注入してある。

【００１９】シリコン基板１００の表面には、ソース１
３とドレイン１４間にゲート部３Ａ，３Ｂ，３Ｃが紙面
に直交する方向に帯状に形成してある。ゲート部３Ａ〜
３Ｃはゲート絶縁膜たるゲート酸化膜３１Ａ，３１Ｂ，
３１Ｃおよびポリシリコンのゲート電極３２Ａ，３２
Ｂ，３２Ｃを積層してなり、ソース１３およびドレイン
１４間に形成されるチャネルに流れる電流を制御する。

【００２０】ゲート部３Ａ〜３Ｃの側面には酸化膜でな
るスペーサ４が形成してある。

【００２１】素子分離酸化膜２Ａ〜２Ｃやゲート部３Ａ
〜３Ｃ等が形成されたシリコン基板１００を覆い層間膜
５が形成され、ソース１３およびドレイン１４が配線パ
ターン６と導通している。

【００２２】トランジスタＴＡ〜ＴＣは異なる電源電圧
仕様のもので、ソースとドレイン間およびゲートに印加
される電圧（作動電圧）が異なる。作動電圧はトランジ
スタＴＣが最も高く、次いでトランジスタＴＢ、トラン
ジスタＴＡの順に低い（以下、適宜、低電圧トランジス
タＴＡ、中電圧トランジスタＴＢ、高電圧トランジスタ
ＴＣという）。

【００２３】ウェル１１ならびにソース１３およびドレ
イン１４は、すべてのトランジスタＴＡ〜ＴＣで同じ濃
度プロファイルとなるように形成してある。

【００２４】ウェル１１の濃度はウェル１１とソース１
３およびドレイン１４との間のｐｎ接合耐圧を規定し、
この耐圧が各トランジスタＴＡ〜ＴＣの作動電圧を越え
る電圧値となるようにする。例えば、ゲート長０．２５
μｍのトランジスタの典型的な作動電圧は２．５Ｖであ
るが５Ｖになると耐圧が不足し作動せず、５Ｖで作動せ
しめるにはｐｎ接合耐圧として５Ｖ以上得られるように
ウェル濃度を見直す必要が生じる。発明者は、ウェルの
構造について鋭意実験研究を重ね、作動電圧と、それと
同じ耐圧を満足する、すなわち作動電圧と降伏電圧とが
一致するときのソース１３およびドレイン１４との間の
接合底部におけるウェル濃度との関係について図２に示
す結果を得た。ウェル濃度は作動電圧に対して単調減少
し、この傾向は、単純なモデル等に基づいて計算された
種々の計算と類似している。そこで、この傾向を作動電
圧に対する累乗の関数として外挿し、式（１）を得た。
式中、Ｖ_CCは作動電圧［Ｖ］、Ｎは上記ウェル濃度［ｃ
ｍ^-3］である。 Ｎ＝４×１０¹⁸×（Ｖ_CC）^-1.6 ［ｃｍ^-3］・・・（１）

【００２５】ここで、作動電圧Ｖ_CCとして、トランジス
タＴＡ〜ＴＣのうち最も作動電圧の高いトランジスタＴ
Ｃの作動電圧Ｖ_CCmax とすれば、式（１）より得られる
ウェル濃度は、高電圧トランジスタＴＣの接合耐圧だけ
ではなく、高電圧トランジスタＴＣの作動電圧よりも小
さな作動電圧で作動するトランジスタＴＡ，ＴＢの接合
耐圧をも満足する。

【００２６】しかして、ソース１３およびドレイン１４
との間の接合底部におけるウェル濃度は４×１０¹⁸×
（Ｖ_CCmax ）^-1.6 ［ｃｍ^-3］以下とする。

【００２７】また、しきい値電圧調整用の不純物注入量
はすべてのトランジスタで同じ量に設定してある。な
お、個々のトランジスタＴＡ〜ＴＣの最終的なしきい値
については後述するようにゲート酸化膜３１Ａ〜３１Ｃ
の膜厚で調整する。

【００２８】次にゲート長について説明する。ゲート長
は作動電圧の高い順にすなわち高電圧トランジスタＴ
Ｃ、中電圧トランジスタＴＢ、低電圧トランジスタＴＡ
の順に、長くしてある。各ゲート長は短チャネル効果を
回避する長さとするのがよい。本半導体装置ではウェル
濃度を最も作動電圧の高い高電圧トランジスタＴＣに合
わせて低く設定しているので、特に、ゲート長を短く設
定している中電圧トランジスタＴＢや低電圧トランジス
タＴＡにおいて注意を要する。発明者は上記ウェルの構
造についての知見に加え、さらに各トランジスタＴＡ〜
ＴＣのゲート長の最小値を与える式（２）を見いだし
た。式中、Ｌ_min はゲート長、Ｎはウェル１１のソース
１３およびドレイン１４との接合底部における濃度［ｃ
ｍ^-3］、Ｖ_CCは各トランジスタＴＡ〜ＴＣの作動電圧
［Ｖ］である。したがって、ゲート長は、作動電圧が高
いトランジスタＴＡ〜ＴＣほど長く設定するとともに、
式（２）により算出されるゲート長Ｌ_min よりも長くす
る。 Ｌ_min ＝〔２．１０６×１０^-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ） ＋Ｖ_CC｝／（１．６０２×１０^-19 ×Ｎ）〕^1/2 ＋〔２．１０６×１０^-12 ×｛ ０．０２５×ｌn （０．４７６５×Ｎ）＋（２×Ｖ_CC）｝／（１．６０２×１０ ^-19 ×Ｎ）〕^1/2 ［ｃｍ］・・・（２）

【００２９】さて、ウェル濃度はソースおよびドレイン
濃度に比して十分に小さいため、片側空乏層の幅Ｗは、
ｐｎ階段接合の場合の次式（３）で表される。式中、ε
_(Si)はシリコンの誘電率、Ｖ_biは接合固有のビルトイン
ポテンシャル、Ｅは印加電圧、ｑは電気素量である。 Ｗ＝｛２ε_(Si)×（Ｖ_bi＋Ｅ）／（ｑＮ）｝^1/2 ・・・（３）

【００３０】ここで、片側空乏層が最も伸びるとき、す
なわち印加電圧Ｅが最大のときを考えると、ソース１３
側では基板バイアスが最大（＝作動電圧）のとき、式
（４−１）となる。ここで、ビルトインポテンシャルの
項はウェル濃度Ｎ、ソース１３及びドレイン１４の濃度
Ｎ_SDおよび温度Ｔの影響を受けるが、後の２つのパタメ
ータについてはＮ_SD＝１×１０²³［ｃｍ^-3］、Ｔ＝室温
（３００Ｋ程度）として算出した。 Ｗ＝〔２．１０６×１０^-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋Ｖ _CC ）｝／（１．６０２×１０^-19 ×Ｎ）〕^1/2 ［ｃｍ］・・・（４−１）

【００３１】一方、ドレイン１４側では基板バイアスが
最大（＝作動電圧）でかつドレイン１４への印加電圧が
最大（＝作動電圧）のとき、式（４−２）となる。 〔２．１０６×１０^-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋（２×Ｖ _CC ）｝／（１．６０２×１０^-19 ×Ｎ）〕^1/2 ［ｃｍ］・・・（４−２）

【００３２】したがって、この最も伸びた片側空乏層の
幅の和（式（２））をゲート長が越えていれば、チャネ
ル領域が空乏層によって占有されないこととなり、短チ
ャネル効果を回避することができる。なお、本実施形態
ではＬＤＤ構造を有しており低濃度領域側にも空乏層が
伸びるためウェル側の空乏層が縮小するので式（３）を
導入するに当たっては修正が必要であるが、式（２）に
より短チャネル効果に関して安全側の長さが与えられる
ので問題はない。また、本実施形態のようにゲート部３
Ａ〜３Ｃの側面にスペーサ４を有する構造の場合、シリ
コン基板１００にはスペーサ４位置まで電流経路が伸び
ることになるが、この場合はゲート長を規定する範囲
は、ゲート電極３２Ａ〜３２Ｃに加えスペーサ４も含む
とする。

【００３３】表１は式（２）によりゲート長を算出した
もので、最大作動電圧Ｖ_CCmax とそれ以下の作動電圧Ｖ
_CCのトランジスタのゲート長をまとめたものである。な
お、ウェル濃度Ｎは最大作動電圧Ｖ_CCmax に対し略式
（１）の関係を満たすように設定した。

【００３４】

【表１】

【００３５】例えば、作動電圧１２Ｖのトランジスタと
作動電圧５Ｖのトランジスタとを混載する場合、最大作
動電圧１２Ｖに対してウェル濃度を７．５×１０¹⁶ｃｍ
^-3としたとき、作動電圧１２Ｖのトランジスタのゲート
長は１．１８μｍ以上にし、作動電圧５Ｖのトランジス
タのゲート長は０．９８μｍ以上にする。

【００３６】ゲート酸化膜３１Ａ〜３１Ｃの厚さについ
て説明する。ゲート酸化膜３１Ａ〜３１Ｃの厚さは、作
動電圧の高い順にすなわち高電圧トランジスタＴＣ、中
電圧トランジスタＴＢ、低電圧トランジスタＴＡの順に
厚くしてある。各トランジスタＴＡ〜ＴＣのゲート酸化
膜３１Ａ〜３１Ｃの厚さは半導体装置の製品としての寿
命を考慮して設定する。表２は、作動電圧の異なるトラ
ンジスタごとに、ゲート酸化膜について製品寿命等に基
づく要求寿命が保証される最大電界（寿命保証最大電
界）を与えるゲート絶縁膜の膜厚を示したもので、膜厚
を表中の値以上に設定すれば要求寿命が保証されること
になる。例えば、寿命保証最大電界が２ＭＶ／ｃｍのと
き、作動電圧が１２Ｖのトランジスタではゲート酸化膜
の膜厚は６０ｎｍ以上とすればよいことになる。各膜厚
は寿命保証最大電界に対して反比例するように与えられ
ている。

【００３７】

【表２】

【００３８】なお、表には寿命保証最大電界としてＭＶ
／ｃｍオーダーの値のデータを示したが、絶縁膜の種類
（酸化膜、窒化膜等）、形成方法（熱酸化、ＣＶＤ等）
が異なれば、寿命保証最大電界の範囲は異なる。

【００３９】また、ゲート部３Ａ〜３Ｃは、作動電圧の
高い順にすなわち高電圧トランジスタＴＣ、中電圧トラ
ンジスタＴＢ、低電圧トランジスタＴＡの順に、素子分
離酸化膜２Ａ〜２Ｃの幅が長くしてある。

【００４０】本半導体装置の作動を説明する。ソース１
３およびドレイン１４、ゲート電極３２Ａ〜３２Ｃに所
定の作動電圧を印加する。ゲート電極３２Ａ〜３２Ｃへ
の電圧印加により、シリコン基板１００にはソース１３
とドレイン１４間にチャネルが形成される。チャネルに
おける作動電圧による電界は、ゲート部３Ａ〜３Ｃの長
さが大きいほど小さく、またゲート酸化膜３１Ａ〜３１
Ｃの厚さに反比例する。

【００４１】ゲート部３Ａ〜３Ｃの長さを作動電圧が高
いほど長くし、ゲート酸化膜３１Ａ〜３１Ｃの厚さを作
動電圧が高いほど厚くしているから、作動電圧の高いト
ランジスタＴＣではチャネルの電界が緩和され、ゲート
長（したがってチャネル長）に応じてホットキャリアに
対する高い耐性が得られる。またゲート酸化膜３１Ａ〜
３１Ｃの厚さに応じてゲート酸化膜の劣化に対する高い
耐性が得られる。

【００４２】一方、中程度の作動電圧のトランジスタＴ
Ｂは高電圧トランジスタＴＣに比して、最も作動電圧が
低いトランジスタＴＡは中電圧トランジスタＴＢおよび
高電圧トランジスタＴＣに比して微細な構造となる。ト
ランジスタＴＡ，ＴＢはその形状を実質的に規定するゲ
ート部３Ａ，３Ｂの長さ等を小さくしても、作動電圧が
低いので、上記の耐性が大きく不足することはなく、要
求される耐性に応じて微細化できる。

【００４３】また、素子分離酸化膜２Ａ〜２Ｃを作動電
圧が高いほど幅を長くしているから、作動電圧が高く素
子分離酸化膜２Ｃを横切って強い電界が形成される高電
圧トランジスタＴＡでは高い素子分離耐圧が得られ、作
動電圧が低く素子分離酸化膜２Ｂ，２Ｃの電界が比較的
弱いトランジスタＴＢ，ＴＣは作動電圧に応じた要求素
子分離耐圧に応じて微細な構造となる。

【００４４】また、ウェル１１の濃度や接合深さはｐｎ
接合耐圧を規定し、上記ゲート部３Ａ〜３Ｃの長さ等と
ともにホットキャリア耐性を規定するが、最も作動電圧
の高い高電圧トランジスタＴＣにおいて要求される上記
ｐｎ接合耐圧等を満たすように形成したから、すべての
トランジスタＴＡ〜ＴＣにおいてｐｎ接合耐圧は十分で
ある。したがって、ウェル１１の濃度プロファイルをす
べてのトランジスタＴＡ〜ＴＣで同じとすることによ
り、次の効果を奏する。すなわち、ウェル１１を従来の
ようにトランジスタにより作り分ける場合、ウェル間で
不純物濃度プロファイルが影響し合うのを避けるために
ウェル間に１〜２μｍ程度の幅の境界を設ける必要があ
るが、かかる境界を設ける必要がないので、その分微細
化することができる。

【００４５】しかも、ウェル１１ならびにソース１３お
よびドレイン１４は、トランジスタＴＡ〜ＴＣで単一で
あるから構成が簡単であり、これらの不純物領域形成は
すべてのトランジスタで共通に１回で行える。したがっ
てウェハプロセスにおいて、シリコン基板１００となる
シリコンウェハの熱履歴が単純でトランジスタ特性がば
らつきにくい。

【００４６】しかして、トランジスタＴＡ〜ＴＣは、微
細さを損なうことなく、それぞれの作動電圧に応じた耐
性を確保しつつ、迅速に高歩留りのウェハプロセスを立
ち上げることができる。

【００４７】なお、ウェル１１の濃度プロファイルは、
望ましくはシリコン基板１００の表面部に低濃度の不純
物領域を有する形状、例えばレトログレードウェルとす
るのがよい。この低濃度不純物領域を設けることで、ウ
ェル１１のトランジスタＴＡ〜ＴＣのしきい値電圧への
寄与を低くすることができる。したがって、しきい値電
圧は、シリコン基板１００の最表面部への不純物注入量
や、ゲート酸化膜３１Ａ〜３１Ｃの厚さに応じて小さな
値から大きな値まで自由に設定でき、良好なしきい値電
圧の制御性が得られる。

【００４８】ここで、ウェル１１の濃度、不純物注入量
は全トランジスタＴＡ〜ＴＣに共通であるから、しきい
値電圧のトランジスタＴＡ〜ＴＣ個々の調整はゲート酸
化膜３１Ａ〜３１Ｃの厚さにより行うことになる。ある
いは、ゲート酸化膜３１Ａ〜３１Ｃの厚さは各作動電圧
下におけるゲート酸化膜３１Ａ〜３１Ｃの寿命を考慮し
て設定しておき、半導体装置のシステム設計において、
次式で表されるしきい値電圧を考慮して所望の回路機能
が得られるようにしてもよいのは勿論である。式中、Ｖ
T はしきい値電圧、Ｔoxはゲート酸化膜３１Ａ〜３１Ｃ
の厚さ、Ａ，Ｂは定数である。なお、しきい値電圧ＶT
の近似式は式（５）に限られるものではない。 ＶT ＝Ａ＋Ｂ・Ｔox・・・（５）

【００４９】また、本発明はＬＤＤ構造を有しないトラ
ンジスタやチャネルストッパ層を有する構造のトランジ
スタにも適用することができる。かかる構造を与えるた
めの不純物領域は、ソースおよびドレインならびにウェ
ルと同様にすべてのトランジスタで同じに形成し、構成
を簡単にすることができる。この場合、最も高い耐圧要
求を満たすように濃度等を決めればよい。

【００５０】また、ウェル１１は、ソース１３およびド
レイン１４との接合深さ（例えば表面から０．２μｍ）
においてｐｎ接合耐圧を確保すべく不純物濃度を適度に
高くするとともに、ウェル１１に略素子分離酸化膜２Ａ
〜２Ｃの底部の深さに高濃度領域を設けるのもよい。素
子分離酸化膜２Ａ〜２Ｃの底部に上記高濃度領域が形成
されることで、シリコン基板１００の素子分離酸化膜２
Ａ〜２Ｃの底部位置におけるしきい値を上げ、チャネル
ストッパ層によることなく十分な素子分離耐圧を得るこ
とができる。この結果、素子分離酸化膜２Ａ〜２Ｃの幅
をさらに狭め、半導体装置の小型化を図ることができ
る。なお、高濃度領域の濃度は高電圧トランジスタＴＣ
の素子分離耐圧を満たすように設定する。

【００５１】また、ソース１３およびドレイン１４につ
いてもすべてのトランジスタで同じ濃度プロファイルと
なるようにしたが、作動電圧ごとに別の濃度プロファイ
ルとなるようにしてもよい。

【００５２】また、半導体装置を構成するトランジスタ
がｎＭＯＳとｐＭＯＳとが混載する構成の場合、導電型
の異なるウェルが必要となる。この場合、すべてのｎＭ
ＯＳに対してウェルを共通に形成し、すべてのｐＭＯＳ
に対してウェルを共通に形成する。そして、シリコン基
板１００の表面部には、すべてのｎＭＯＳに対してしき
い値電圧調整用の不純物層を共通に形成し、すべてのｐ
ＭＯＳに対してしきい値電圧調整用の不純物層を共通に
形成する。

【００５３】次に本半導体装置の製造方法について説明
する。図３、図４、図５、図６に、上記半導体装置のウ
ェハプロセスにおける、各段階のシリコンウェハの断面
を示す。なお、以下の説明においてトランジスタはｎＭ
ＯＳとして説明する。

【００５４】シリコン基板１００となるシリコンウェハ
１０の表面は、図中、左側が低電圧トランジスタＴＡ
（図１）が形成される低電圧トランジスタ領域１Ａ、中
側が中電圧トランジスタＴＢ（図１）が形成される中電
圧トランジスタ領域１Ｂ、右側が高電圧トランジスタＴ
Ｃ（図１）が形成される高電圧トランジスタ領域１Ｃで
ある。シリコンウェハ１０の表面には、フォトリソグラ
フィーにより素子分離酸化膜２Ａ，２Ｂ，２Ｃ（図１）
形成位置を穴とするフォトレジストパターンＲ１を形成
する。このフォトレジストパターンＲ１の穴は、高電圧
トランジスタ領域１Ｃのソース側では幅が広く、低電圧
トランジスタ１Ａのソース側では幅が狭くなるように形
成する。次いでフォトレジストパターンをマスクとして
プラズマエッチングにより０．２〜１０．０μｍ程度の
凹部２０Ａ，２０Ｂ，２０Ｃを形成する（図３
（ａ））。

【００５５】次いでＴＥＯＳ等の酸化膜を上記凹部２０
Ａ，２０Ｂ，２０Ｃの深さよりも厚く全面に堆積した
後、堆積した酸化膜をＣＭＰ等により平坦化する。そし
て全面エッチバックを行い、凹部２０Ａ〜２０Ｃを除き
酸化膜を除去する。凹部２０Ａ〜２０Ｃに残った酸化膜
が素子分離酸化膜２Ａ〜２Ｃとなる（図３（ｂ））。素
子分離酸化膜２Ａ〜２Ｃの幅は上記フォトレジストパタ
ーンＲ１の穴の大きさに対応したものとなり、高電圧ト
ランジスタＴＣでは幅が広く、低電圧トランジスタＴＡ
では幅が狭くなる。本実施形態では、このように素子分
離技術としてＳＴＩを用いているので、素子分離酸化膜
２Ａ〜２Ｃを、深く形成することができ、またバーズビ
ークが現れにくく好ましい。したがって素子分離酸化膜
２Ａ〜２Ｃの深さが十分であれば素子分離酸化膜２Ａ〜
２Ｃの幅は同じでもよい。

【００５６】トランジスタ形成面保護のため、シリコン
ウェハ１０の表面に保護酸化膜を形成する。保護酸化膜
は全面エッチバック時に酸化膜を一定厚さ残すことで形
成してもよい。この保護酸化膜は後述するゲート酸化膜
３１Ａ〜３１Ｃを形成するときには除去する。

【００５７】素子分離酸化膜２Ａ〜２Ｃは、本実施形態
ではＳＴＩを用いているがＬＯＣＯＳを用いてもよい。
この場合、素子分離酸化膜２Ａ〜２Ｃの膜厚はすべての
トランジスタ領域１Ａ〜１Ｃで同じとするのがよい。

【００５８】イオンインプラによる不純物注入と熱処理
によるドライブインを行いｐ型のウェル１１を形成する
（図３（ｃ））。トランジスタ領域ごとに作り分けない
のでウェルの形成はウェル１１のみの１回であり、工程
が簡略化されている。

【００５９】また、このように素子分離酸化膜２Ａ〜２
Ｃ形成後にウェル１１を形成することで熱履歴によるウ
ェル不純物の再拡散を防止でき、所望の不純物濃度のプ
ロファイルを得るのが容易である。イオンインプラで
は、ソース１３およびドレイン１４（図１）との接合耐
圧を上記のごとく確保するためソース１３およびドレイ
ン１４接合深さ（例えば０．２μｍ）における不純物濃
度を適度に高くする。イオンインプラは、例えば４００
ｋｅＶ以上のイオン加速を行う高加速イオン注入技術が
望ましい。不純物の深い注入が可能なため、上記レトロ
グレードウェル構造を容易に得ることができるからであ
る。また素子分離酸化膜２Ａ〜２Ｃ形成後にウェル１１
を形成するプロセスを採用する場合（本実施形態もそう
である）には、素子分離酸化膜２Ａ〜２Ｃを貫通して不
純物注入を行う必要があるからである。

【００６０】なおウェル１１の深さ方向のプロファイル
は、加速電圧を変えてイオンインプラを複数回行うこと
により適宜自在に調整し得る。また、イオンインプラに
続いて行うドライブインも緩く、すなわち低温で短時間
で行うのが不純物濃度分布を保持できるので望ましい。
例えば１０００°Ｃ、１時間とする。

【００６１】次いでゲート部３Ａ〜３Ｃを形成する。ゲ
ート部３Ａ〜３Ｃはゲート酸化膜３１Ａ〜３１Ｃが高電
圧トランジスタ領域１Ｃ、中電圧トランジスタ領域１
Ｂ、低電圧トランジスタ領域１Ａの順に薄くなるように
作り分ける。ゲート部３Ａ〜３Ｃの形成は基本的にゲー
ト酸化膜形成〜ポリシリコン堆積〜フォトリソグラフィ
ーおよびエッチングという流れで形成する。従来のプロ
セスを踏襲した考え方で１種類のトランジスタごとにゲ
ート部を形成していくとすると、工程が複雑化する。そ
こで次の方法により行う。

【００６２】先ず、段付き絶縁膜形成工程を行い、高電
圧トランジスタ領域１Ｃ、中電圧トランジスタ領域１
Ｂ、低電圧トランジスタ領域１Ａの順に酸化膜の厚さの
異なる段付き絶縁膜たる段付きの酸化膜を形成する。段
付き絶縁膜形成工程では、先ず熱酸化により全面に酸化
膜３００を形成する（酸化膜形成工程）（図４
（ｄ））。次いで、フォトリソグラフィーにより高電圧
トランジスタ領域１ＣにフォトレジストパターンＲ２を
形成し、これをマスクとしてフォトレジストパターンＲ
２非形成の中電圧トランジスタ領域１Ｂ、低電圧トラン
ジスタ領域１Ａに形成された酸化膜を除去する（パター
ン転写工程）（図４（ｅ））。この酸化膜形成工程とパ
ターン転写工程とよりなる第１次段付き酸化膜形成工程
により、先ず高電圧トランジスタ領域にのみ酸化膜３０
０ａを形成する。

【００６３】次いで、第２次段付き酸化膜形成工程を行
う。フォトレジストを除去した後、再び熱酸化により全
面に酸化膜３０１を形成する（酸化膜形成工程）（図４
（ｆ））。高電圧トランジスタ領域１Ｃには、上記パタ
ーン転写工程において残された酸化膜３００ａの分、厚
く形成される。次いで、フォトリソグラフィーにより、
酸化膜３００ａを残した高電圧トランジスタ領域１Ｃ、
および中電圧トランジスタ領域１Ｂにフォトレジストパ
ターンＲ３を形成し、これをマスクとしてフォトレジス
トパターンＲ３非形成の低電圧トランジスタ領域１Ａに
形成された酸化膜を除去する（パターン転写工程）（図
５（ｇ））。この第２次段付き酸化膜形成工程では、上
記パターン転写工程において酸化膜３００ａを残した高
電圧トランジスタ領域１Ｃと中電圧トランジスタ領域１
Ｂにのみ酸化膜３０１ａを形成する。

【００６４】フォトレジストを除去した後、再び熱酸化
（図５（ｈ））により全面に酸化膜３０２を形成する
（酸化膜形成工程）（図５（ｉ））。酸化膜３０２は、
高電圧トランジスタ領域１Ｃでは、２回の酸化膜形成工
程により形成された酸化膜の分、低電圧トランジスタ領
域１Ａよりも厚い。また、中電圧トランジスタ領域１Ｂ
では、１回の酸化膜形成工程により形成された酸化膜の
分、低電圧トランジスタ領域１Ａよりも厚い。

【００６５】しかして段付きの酸化膜３０２が形成され
る。各トランジスタ領域１Ａ，１Ｂ，１Ｃの酸化膜厚
は、３回の酸化膜形成工程のプロセスコントロールによ
り任意に制御することができる。この膜厚の制御は、要
求されるしきい値電圧調整量を考慮して行う。

【００６６】かかる酸化膜３０２形成の後、イオンイン
プラによりシリコン基板１００表面部にしきい値電圧調
整用の不純物を注入する。不純物注入はすべてのトラン
ジスタＴＡ〜ＴＣで一緒に行い、不純物注入量を同じに
する。すなわち、イオンインプラ用のマスクは使わない
か、すべてのトランジスタＴＡ〜ＴＣ位置が開口した１
つのマスクのみを用いて一時に行う。したがって、イオ
ンインプラ用のマスクを形成してイオンインプラを行っ
たとしても、イオンインプラ用のマスクを形成するため
のフォトリソグラィーは１回で済み、露光用のマスクも
１枚で済む。

【００６７】次いで、ポリシリコンを全面に堆積し導電
膜たるポリシリコンの膜３２０を形成する（導電膜形成
工程）（図６（ｊ））。

【００６８】フォトリソグラフィーにより、ゲート部３
Ａ〜３Ｃ（図１）の設計位置にゲート部３Ａ〜３Ｃのフ
ォトレジストパターンを形成し、続いてエッチングによ
り、フォトレジストパターン非形成位置のポリシリコン
膜３２０とその下層の酸化膜３０２とを除去し、ゲート
酸化膜３１Ａ，３１Ｂ，３１Ｃとゲート電極３２Ａ，３
２Ｂ，３２Ｃとが積層したゲート部３Ａ〜３Ｃを形成す
る。次いで酸素雰囲気中での熱酸化によりシリコン面か
ら立ち上がるスペーサ４を形成する（図６（ｋ））。

【００６９】さて、続いて、砒素（ＡS ）等のイオンイ
ンプラにより、電界緩和層となる低濃度不純物領域を形
成し、次いでリン（Ｐ）等のイオンインプラにより、す
べてのトランジスタ領域１Ａ〜１Ｃについてソース１３
およびドレイン１４を形成する（図６（ｌ））。トラン
ジスタ領域ごとに作り分けないので、ソースおよびドレ
インの形成はソース１３およびドレイン１４のみの１回
で済み、工程は簡略化されている。しかもソース１３お
よびドレイン１４ならびに上記ウェル１１が単一で熱履
歴が単純であるから、これらをトランジスタ領域ごとに
作り分ける場合よりも不純物濃度のプロファイルの予測
が容易であり、迅速に高歩留りのウェハプロセスを立ち
上げることができる。

【００７０】かくしてトランジスタの基本的な構造が形
成された後、ゲート部３Ａ〜３Ｃやスペーサ４が形成さ
れたシリコンウェハ１０に層間膜５を形成し、各トラン
ジスタＴＡ〜ＴＣのソース１３およびドレイン１４との
導通をとるための配線６を形成する。

【００７１】かくして半導体装置が完成する（図１）。

【００７２】なお、本実施形態では、作動電圧は高、
中、低の３種類の場合を示したが、必ずしもこれに限定
されるものではなく、２種類や、４種類以上の異なる作
動電圧のトランジスタを混載した半導体装置に適用する
ことができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の断面図である。

【図２】本発明の半導体装置の特徴を説明するグラフで
ある。

【図３】（ａ），（ｂ），（ｃ）は、本発明の半導体装
置の製造方法を示す第１、第２、第３のシリコンウェハ
の断面図である。

【図４】（ｄ），（ｅ），（ｆ）は、本発明の半導体装
置の製造方法を示す第４、第５、第６のシリコンウェハ
の断面図である。

【図５】（ｇ），（ｈ），（ｉ）は、本発明の半導体装
置の製造方法を示す第７、第８、第９のシリコンウェハ
の断面図である。

【図６】（ｊ），（ｋ），（ｌ）は、本発明の半導体装
置の製造方法を示す第１０、第１１、第１２のシリコン
ウェハの断面図である。

【符号の説明】

ＴＡ，ＴＢ，ＴＣ トランジスタ １Ａ，１Ｂ，１Ｃ トランジスタ領域 １０ シリコンウェハ １００ シリコン基板（半導体基板） １１ ウェル １２１，１２２ 電界緩和層 １３ ソース １４ ドレイン ２Ａ，２Ｂ，２Ｃ 素子分離酸化膜（素子分離絶縁膜） ３Ａ，３Ｂ，３Ｃ ゲート部 ３１Ａ，３１Ｂ，３１Ｃ ゲート酸化膜（ゲート絶縁
膜） ３２Ａ，３２Ｂ，３２Ｃ ゲート電極 ４ スペーサ

フロントページの続き Ｆターム(参考） 5F032 AA34 AA44 AA77 BA02 CA03 CA17 CA24 CA25 DA23 DA33 DA53 DA78 5F048 AA01 AA05 AA07 AA09 AC01 AC03 AC06 BA01 BB03 BB05 BB16 BC05 BC06 BC20 BD04 BE03 BG12 BG13 DA25

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成されたウェルの素子分
   離絶縁膜により画成された各領域にソースおよびドレイ
   ンを形成し、半導体基板の表面のソースとドレイン間に
   ゲート絶縁膜およびゲート電極を積層してなるゲート部
   を形成したＭＯＳ型のトランジスタであって作動電圧の
   異なる複数のトランジスタを混載した半導体装置におい
   て、ゲート長を作動電圧が高いトランジスタほど長く設
   定し、ゲート絶縁膜を作動電圧が高いトランジスタほど
   厚く設定し、ウェルをすべてのトランジスタで同じ濃度
   プロファイルとなるように形成するとともにソースおよ
   びドレインとの接合底部における濃度を、作動電圧が最
   も大きなトランジスタの作動電圧をＶ_CCmax ［Ｖ］とし
   て４×１０¹⁸×（Ｖ_CCmax ）^-1.6 ［ｃｍ^-3］以下に設
   定し、半導体基板最表面部へのしきい値電圧調整用の不
   純物の注入量をすべてのトランジスタで同じ量に設定し
   たことを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、上
   記各トランジスタのゲート長を、上記ウェルのソースお
   よびドレインとの接合底部における濃度をＮ［ｃ
   ｍ^-3］、各トランジスタの作動電圧をＶ_CC［Ｖ］として
   〔２．１０６×１０ ^-12 ×｛０．０２５×ｌn （０．４
   ７６５×Ｎ）＋Ｖ_CC｝／（１．６０２×１０ ^-19 ×
   Ｎ）〕^1/2 ＋〔２．１０６×１０^-12 ×｛０．０２５×
   ｌn （０．４７６５×Ｎ）＋（２×Ｖ_CC）｝／（１．６
   ０２×１０^-19 ×Ｎ）〕^1/2 ［ｃｍ］以上とした半導体
   装置。