JP2002100683A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 膜厚の異なるゲート酸化膜を形成する。
【解決手段】 シリコン基板１上に異なる膜厚を有する
第１及び第２の酸化膜６，７を形成する半導体装置の製
造方法において、第２の酸化膜形成領域上にシリコン窒
化膜４を形成した後に、第１の酸化膜形成領域上に第１
の酸化膜６を形成する工程と、前記シリコン窒化膜４を
除去した後に、前記第２の酸化膜形成領域上に第２の酸
化膜７を形成する工程とを具備したことを特徴とする。
第１及び第２の酸化膜６，７を形成する半導体装置の製
造方法において、第２の酸化膜形成領域上にシリコン窒
化膜４を形成した後に、第１の酸化膜形成領域上に第１
の酸化膜６を形成する工程と、前記シリコン窒化膜４を
除去した後に、前記第２の酸化膜形成領域上に第２の酸
化膜７を形成する工程とを具備したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に言えば、膜厚の異なる複数種のゲート
酸化膜を有する半導体装置の製造方法に関する。
方法に関し、更に言えば、膜厚の異なる複数種のゲート
酸化膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】以下、従来の半導体装置の製造方法につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【０００３】尚、以下の説明では、半導体基板上に厚い
酸化膜と薄い酸化膜から成る２種類の膜厚を有し、厚い
酸化膜上に高耐圧ＭＯＳトランジスタを形成し、薄い酸
化膜上に通常耐圧ＭＯＳトランジスタを形成して成る半
導体装置の製造方法を紹介する。
酸化膜と薄い酸化膜から成る２種類の膜厚を有し、厚い
酸化膜上に高耐圧ＭＯＳトランジスタを形成し、薄い酸
化膜上に通常耐圧ＭＯＳトランジスタを形成して成る半
導体装置の製造方法を紹介する。
【０００４】先ず、既知のＬＯＣＯＳ技術により一導電
型の半導体基板、例えばＰ型のシリコン基板１０１上に
形成した酸化膜及びシリコン窒化膜をマスクにして、Ｌ
ＯＣＯＳ膜から成る素子分離膜１０２を形成する（図１
７（ａ）参照）。
型の半導体基板、例えばＰ型のシリコン基板１０１上に
形成した酸化膜及びシリコン窒化膜をマスクにして、Ｌ
ＯＣＯＳ膜から成る素子分離膜１０２を形成する（図１
７（ａ）参照）。
【０００５】次に、前記酸化膜及びシリコン窒化膜を除
去した後に、図１７（ｂ）に示すように前記素子分離膜
１０２をマスクに熱酸化して前記基板１０１上に厚いゲ
ート酸化膜１０３を形成する。
去した後に、図１７（ｂ）に示すように前記素子分離膜
１０２をマスクに熱酸化して前記基板１０１上に厚いゲ
ート酸化膜１０３を形成する。
【０００６】続いて、図１７（ｃ）に示すように一方
（高耐圧ＭＯＳトランジスタ形成領域上）の厚いゲート
酸化膜１０３上にフォトレジスト膜１０４を形成した後
に、当該フォトレジスト膜１０４をマスクに他方（通常
耐圧ＭＯＳトランジスタ形成領域上）の厚いゲート酸化
膜１０３を除去する。
（高耐圧ＭＯＳトランジスタ形成領域上）の厚いゲート
酸化膜１０３上にフォトレジスト膜１０４を形成した後
に、当該フォトレジスト膜１０４をマスクに他方（通常
耐圧ＭＯＳトランジスタ形成領域上）の厚いゲート酸化
膜１０３を除去する。
【０００７】更に、前記フォトレジスト膜１０４を除去
した後に、図１８（ａ）に示すように熱酸化して前記厚
いゲート酸化膜１０３が除去された通常耐圧ＭＯＳトラ
ンジスタ形成領域上に薄いゲート酸化膜１０５を形成す
る。
した後に、図１８（ａ）に示すように熱酸化して前記厚
いゲート酸化膜１０３が除去された通常耐圧ＭＯＳトラ
ンジスタ形成領域上に薄いゲート酸化膜１０５を形成す
る。
【０００８】そして、図１８（ｂ）に示すように厚いゲ
ート酸化膜１０３及び薄いゲート酸化膜１０５上にゲー
ト電極用の導電膜を形成した後に、当該導電膜をパター
ニングしてゲート電極１０６Ａ，１０６Ｂを形成する。
ート酸化膜１０３及び薄いゲート酸化膜１０５上にゲー
ト電極用の導電膜を形成した後に、当該導電膜をパター
ニングしてゲート電極１０６Ａ，１０６Ｂを形成する。
【０００９】そして、前記ゲート電極１０６Ａ，１０６
Ｂに隣接するようにそれぞれＮ型の不純物領域（ソース
・ドレイン領域１０７，１０８，１０９，１１０）を形
成し、以下、図示した説明は省略するが、それらを被覆
するように層間絶縁膜を形成した後に、前記ソース・ド
レイン領域１０７，１０８，１０９，１１０にコンタク
ト孔を介してコンタトする金属配線を形成することで、
厚いゲート酸化膜１０３上に高耐圧ＭＯＳトランジスタ
を形成し、薄いゲート酸化膜１０５上に通常耐圧ＭＯＳ
トランジスタを形成している。
Ｂに隣接するようにそれぞれＮ型の不純物領域（ソース
・ドレイン領域１０７，１０８，１０９，１１０）を形
成し、以下、図示した説明は省略するが、それらを被覆
するように層間絶縁膜を形成した後に、前記ソース・ド
レイン領域１０７，１０８，１０９，１１０にコンタク
ト孔を介してコンタトする金属配線を形成することで、
厚いゲート酸化膜１０３上に高耐圧ＭＯＳトランジスタ
を形成し、薄いゲート酸化膜１０５上に通常耐圧ＭＯＳ
トランジスタを形成している。
【００１０】
【発明が解決しようとする課題】しかしながら上記プロ
セスでは、厚いゲート酸化膜１０３をエッチングする時
に、素子分離膜１０２もエッチングされてしまうため
（図１７（ｃ）の矢印Ｃ参照）、当該素子分離膜１０２
が薄くなり、素子分離能力が低下するといった問題があ
った。
セスでは、厚いゲート酸化膜１０３をエッチングする時
に、素子分離膜１０２もエッチングされてしまうため
（図１７（ｃ）の矢印Ｃ参照）、当該素子分離膜１０２
が薄くなり、素子分離能力が低下するといった問題があ
った。
【００１１】また、フォトレジスト膜１０４をマスクに
して厚いゲート酸化膜１０３をエッチングしているた
め、シリコン基板１０１が前記フォトレジスト膜の有機
物等で汚染され、その汚染されたシリコン基板１０１上
を熱酸化して形成する薄いゲート酸化膜１０５の膜質の
信頼性が低下するといった問題があった。
して厚いゲート酸化膜１０３をエッチングしているた
め、シリコン基板１０１が前記フォトレジスト膜の有機
物等で汚染され、その汚染されたシリコン基板１０１上
を熱酸化して形成する薄いゲート酸化膜１０５の膜質の
信頼性が低下するといった問題があった。
【００１２】
【課題を解決するための手段】そこで、上記課題に鑑み
本発明の半導体装置の製造方法は、半導体上に異なる膜
厚を有する第１及び第２のゲート酸化膜を形成するもの
において、第２のゲート酸化膜形成領域上に耐酸化性膜
を形成した後に、当該耐酸化性膜をマスクに熱酸化して
第１のゲート酸化膜形成領域上に第１のゲート酸化膜を
形成する工程と、前記耐酸化性膜を除去した後に、熱酸
化して前記第２のゲート酸化膜形成領域上に第２のゲー
ト酸化膜を形成する工程とを具備したことを特徴とす
る。
本発明の半導体装置の製造方法は、半導体上に異なる膜
厚を有する第１及び第２のゲート酸化膜を形成するもの
において、第２のゲート酸化膜形成領域上に耐酸化性膜
を形成した後に、当該耐酸化性膜をマスクに熱酸化して
第１のゲート酸化膜形成領域上に第１のゲート酸化膜を
形成する工程と、前記耐酸化性膜を除去した後に、熱酸
化して前記第２のゲート酸化膜形成領域上に第２のゲー
ト酸化膜を形成する工程とを具備したことを特徴とす
る。
【００１３】また、本発明の半導体装置の製造方法は、
半導体上に形成した素子分離膜をマスクに熱酸化して第
１及び第２のトランジスタ形成領域上に酸化膜を形成す
る工程と、全面に耐酸化性膜を形成した後にフォトレジ
スト膜をマスクにして第１のトランジスタ形成領域上の
当該耐酸化性膜を除去する工程と、前記耐酸化性膜をマ
スクにして前記第１のトランジスタ形成領域上の酸化膜
を除去した後に、当該耐酸化性膜をマスクに熱酸化して
前記第１のトランジスタ形成領域上に第１のゲート酸化
膜を形成する工程と、前記第２のトランジスタ形成領域
上の前記耐酸化性膜及び前記酸化膜を除去した後に、熱
酸化して前記第２のトランジスタ形成領域上に第２のゲ
ート酸化膜を形成する工程とを具備したことを特徴とす
る。
半導体上に形成した素子分離膜をマスクに熱酸化して第
１及び第２のトランジスタ形成領域上に酸化膜を形成す
る工程と、全面に耐酸化性膜を形成した後にフォトレジ
スト膜をマスクにして第１のトランジスタ形成領域上の
当該耐酸化性膜を除去する工程と、前記耐酸化性膜をマ
スクにして前記第１のトランジスタ形成領域上の酸化膜
を除去した後に、当該耐酸化性膜をマスクに熱酸化して
前記第１のトランジスタ形成領域上に第１のゲート酸化
膜を形成する工程と、前記第２のトランジスタ形成領域
上の前記耐酸化性膜及び前記酸化膜を除去した後に、熱
酸化して前記第２のトランジスタ形成領域上に第２のゲ
ート酸化膜を形成する工程とを具備したことを特徴とす
る。
【００１４】そして、前記第１のゲート酸化膜は前記第
２のゲート酸化膜よりも膜厚が厚く、当該第１のゲート
酸化膜上には高耐圧ＭＯＳトランジスタが形成され、当
該第２のゲート酸化膜上には通常耐圧ＭＯＳトランジス
タが形成されることを特徴とする。
２のゲート酸化膜よりも膜厚が厚く、当該第１のゲート
酸化膜上には高耐圧ＭＯＳトランジスタが形成され、当
該第２のゲート酸化膜上には通常耐圧ＭＯＳトランジス
タが形成されることを特徴とする。
【００１５】更に、前記フォトレジスト膜をマスクに前
記第１のトランジスタ形成領域上に形成した前記耐酸化
性膜を除去する工程では、前記半導体表層を露出させな
いことを特徴とする。
記第１のトランジスタ形成領域上に形成した前記耐酸化
性膜を除去する工程では、前記半導体表層を露出させな
いことを特徴とする。
【００１６】また、前記第１のトランジスタの形成工程
が、一導電型の半導体内に逆導電型不純物をイオン注入
して低濃度の逆導電型ソース・ドレイン層を形成する工
程と、前記半導体内に逆導電型不純物をイオン注入して
前記低濃度の逆導電型ソース・ドレイン層内に高濃度の
逆導電型ソース・ドレイン層を形成する工程と、前記半
導体内に一導電型不純物をイオン注入して前記逆導電型
ソース層と前記逆導電型ドレイン層間に位置するチャネ
ルを構成する一導電型の半導体層を形成する工程と、前
記半導体上に第１のゲート酸化膜を介して第１のゲート
電極を形成する工程とを具備したことを特徴とする。
が、一導電型の半導体内に逆導電型不純物をイオン注入
して低濃度の逆導電型ソース・ドレイン層を形成する工
程と、前記半導体内に逆導電型不純物をイオン注入して
前記低濃度の逆導電型ソース・ドレイン層内に高濃度の
逆導電型ソース・ドレイン層を形成する工程と、前記半
導体内に一導電型不純物をイオン注入して前記逆導電型
ソース層と前記逆導電型ドレイン層間に位置するチャネ
ルを構成する一導電型の半導体層を形成する工程と、前
記半導体上に第１のゲート酸化膜を介して第１のゲート
電極を形成する工程とを具備したことを特徴とする。
【００１７】更に、前記低濃度の逆導電型ソース・ドレ
イン層の形成工程が、イオン注入法により前記ゲート電
極下方に形成された半導体層に接するように形成するこ
とを特徴とする。
イン層の形成工程が、イオン注入法により前記ゲート電
極下方に形成された半導体層に接するように形成するこ
とを特徴とする。
【００１８】更に言えば、前記低濃度の逆導電型ソース
・ドレイン層の形成工程が、少なくともイオン注入法に
より前記ゲート電極下方に形成された前記半導体層に接
するように前記半導体表層に浅く拡張形成することを特
徴とする。
・ドレイン層の形成工程が、少なくともイオン注入法に
より前記ゲート電極下方に形成された前記半導体層に接
するように前記半導体表層に浅く拡張形成することを特
徴とする。
【００１９】以上のことから、従来のような厚いゲート
酸化膜をエッチング除去する工程がなくなるため、素子
分離膜が薄くなることによる素子分離能力の低下が抑止
される。
酸化膜をエッチング除去する工程がなくなるため、素子
分離膜が薄くなることによる素子分離能力の低下が抑止
される。
【００２０】また、フォトレジスト膜を用いたエッチン
グ時にシリコン基板が露出することがなくなるため、フ
ォトレジスト膜によるシリコン基板の汚染を防止でき
る。
グ時にシリコン基板が露出することがなくなるため、フ
ォトレジスト膜によるシリコン基板の汚染を防止でき
る。
【００２１】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法に係る第１の実施形態について図面を参照しながら
説明する。
方法に係る第１の実施形態について図面を参照しながら
説明する。
【００２２】尚、以下の説明では、シリコン基板上に第
１の酸化膜（厚いゲート酸化膜）と第２の酸化膜（薄い
ゲート酸化膜）から成る２種類の膜厚を有し、厚いゲー
ト酸化膜上に高耐圧ＭＯＳトランジスタを形成し、薄い
ゲート酸化膜上に通常耐圧ＭＯＳトランジスタを形成し
て成る半導体装置の製造方法の一例を紹介する。
１の酸化膜（厚いゲート酸化膜）と第２の酸化膜（薄い
ゲート酸化膜）から成る２種類の膜厚を有し、厚いゲー
ト酸化膜上に高耐圧ＭＯＳトランジスタを形成し、薄い
ゲート酸化膜上に通常耐圧ＭＯＳトランジスタを形成し
て成る半導体装置の製造方法の一例を紹介する。
【００２３】先ず、既知のＬＯＣＯＳ技術によりシリコ
ン基板１上に形成した酸化膜及びシリコン窒化膜をマス
クにして、ＬＯＣＯＳ膜から成る素子分離膜２をおよそ
４５０ｎｍの膜厚で形成する（図１（ａ）参照）。尚、
本実施形態ではＰ型のシリコン基板１を用いて、以下説
明するがＮ型のシリコン基板を用いた場合も、導電型が
異なるだけで同様である。
ン基板１上に形成した酸化膜及びシリコン窒化膜をマス
クにして、ＬＯＣＯＳ膜から成る素子分離膜２をおよそ
４５０ｎｍの膜厚で形成する（図１（ａ）参照）。尚、
本実施形態ではＰ型のシリコン基板１を用いて、以下説
明するがＮ型のシリコン基板を用いた場合も、導電型が
異なるだけで同様である。
【００２４】次に、前記酸化膜及びシリコン窒化膜を除
去した後に、図１（ｂ）に示すように前記素子分離膜２
をマスクに熱酸化して前記基板１上に酸化膜３をおよそ
２０ｎｍの膜厚で形成し、更に前記素子分離膜２及び前
記酸化膜３を含む基板全面にシリコン窒化膜４をおよそ
２０ｎｍの膜厚で形成する。
去した後に、図１（ｂ）に示すように前記素子分離膜２
をマスクに熱酸化して前記基板１上に酸化膜３をおよそ
２０ｎｍの膜厚で形成し、更に前記素子分離膜２及び前
記酸化膜３を含む基板全面にシリコン窒化膜４をおよそ
２０ｎｍの膜厚で形成する。
【００２５】続いて、図１（ｃ）に示すように前記酸化
膜３及びシリコン窒化膜４上の一方（通常耐圧ＭＯＳト
ランジスタ形成領域）に形成したフォトレジスト膜５を
マスクにして他方（高耐圧ＭＯＳトランジスタ形成領
域）の酸化膜３上に形成した前記シリコン窒化膜４を除
去する。
膜３及びシリコン窒化膜４上の一方（通常耐圧ＭＯＳト
ランジスタ形成領域）に形成したフォトレジスト膜５を
マスクにして他方（高耐圧ＭＯＳトランジスタ形成領
域）の酸化膜３上に形成した前記シリコン窒化膜４を除
去する。
【００２６】尚、このフォトレジスト膜５を用いたエッ
チング工程では、基板表層が露出しないため、基板表層
がフォトレジスト膜５の有機物等により汚染されること
がない。そして、基板表層を露出させる際には、次工程
で説明するように前記フォトレジスト膜５を除去した後
の前記シリコン窒化膜４をマスクにして行う。
チング工程では、基板表層が露出しないため、基板表層
がフォトレジスト膜５の有機物等により汚染されること
がない。そして、基板表層を露出させる際には、次工程
で説明するように前記フォトレジスト膜５を除去した後
の前記シリコン窒化膜４をマスクにして行う。
【００２７】次に、図２（ａ）に示すように前記フォト
レジスト膜５を除去した後に、図２（ｂ）に示すように
前記シリコン窒化膜４をマスクにして他方の酸化膜３を
除去する。尚、この酸化膜３をエッチング除去する際
に、素子分離膜２もエッチングされるが、上述したよう
に当該酸化膜３の膜厚はおよそ２０ｎｍ程度であるた
め、従来のように厚いゲート酸化膜１０３（例えば、１
００ｎｍ）をエッチング除去する場合に比して素子分離
能力が劣化することはない（図２（ｂ）の矢印Ａ参
照）。
レジスト膜５を除去した後に、図２（ｂ）に示すように
前記シリコン窒化膜４をマスクにして他方の酸化膜３を
除去する。尚、この酸化膜３をエッチング除去する際
に、素子分離膜２もエッチングされるが、上述したよう
に当該酸化膜３の膜厚はおよそ２０ｎｍ程度であるた
め、従来のように厚いゲート酸化膜１０３（例えば、１
００ｎｍ）をエッチング除去する場合に比して素子分離
能力が劣化することはない（図２（ｂ）の矢印Ａ参
照）。
【００２８】続いて、図２（ｃ）に示すように前記シリ
コン窒化膜４をマスクに熱酸化して前記基板１上に第１
の酸化膜（厚いゲート酸化膜）６をおよそ９０ｎｍ程度
で形成する。
コン窒化膜４をマスクに熱酸化して前記基板１上に第１
の酸化膜（厚いゲート酸化膜）６をおよそ９０ｎｍ程度
で形成する。
【００２９】更に、図３（ａ）に示すように前記通常耐
圧ＭＯＳトランジスタ形成領域上のシリコン窒化膜４及
び前記酸化膜３を除去した後に、図３（ｂ）に示すよう
に前記基板１を熱酸化して当該通常耐圧ＭＯＳトランジ
スタ形成領域上に第２の酸化膜（薄いゲート酸化膜）７
をおよそ７ｎｍ程度で形成する。尚、この酸化膜３をエ
ッチング除去する際に、前記素子分離膜２も再びエッチ
ングされるが、このときも当該酸化膜３の膜厚がおよそ
２０ｎｍ程度であるため、エッチング除去される合計膜
厚も４０ｎｍ程度であり、従来のように厚いゲート酸化
膜１０３（例えば、１００ｎｍ）をエッチング除去した
場合に比して素子分離能力が劣化することはない（図３
（ａ）の矢印Ｂ参照）。
圧ＭＯＳトランジスタ形成領域上のシリコン窒化膜４及
び前記酸化膜３を除去した後に、図３（ｂ）に示すよう
に前記基板１を熱酸化して当該通常耐圧ＭＯＳトランジ
スタ形成領域上に第２の酸化膜（薄いゲート酸化膜）７
をおよそ７ｎｍ程度で形成する。尚、この酸化膜３をエ
ッチング除去する際に、前記素子分離膜２も再びエッチ
ングされるが、このときも当該酸化膜３の膜厚がおよそ
２０ｎｍ程度であるため、エッチング除去される合計膜
厚も４０ｎｍ程度であり、従来のように厚いゲート酸化
膜１０３（例えば、１００ｎｍ）をエッチング除去した
場合に比して素子分離能力が劣化することはない（図３
（ａ）の矢印Ｂ参照）。
【００３０】更に、図３（ｃ）に示すように前記厚いゲ
ート酸化膜６及び薄いゲート酸化膜７上にゲート電極用
の導電膜（例えば、ポリシリコン膜あるいはポリシリコ
ン膜とタングステンシリサイド（ＷＳｉｘ）膜との積層
膜等）を形成した後に、当該導電膜をパターニングして
ゲート電極８Ａ，８Ｂを形成する。
ート酸化膜６及び薄いゲート酸化膜７上にゲート電極用
の導電膜（例えば、ポリシリコン膜あるいはポリシリコ
ン膜とタングステンシリサイド（ＷＳｉｘ）膜との積層
膜等）を形成した後に、当該導電膜をパターニングして
ゲート電極８Ａ，８Ｂを形成する。
【００３１】そして、前記ゲート電極８Ａ，８Ｂに隣接
するようにそれぞれＮ型の不純物領域（ソース・ドレイ
ン領域９，１０，１１，１２）を形成し、以下、図示し
た説明は省略するが、それらを被覆するように層間絶縁
膜を形成した後に、前記ソース・ドレイン領域９，１
０，１１，１２にコンタクト孔を介してコンタクトする
金属配線を形成することで、厚いゲート酸化膜６上に高
耐圧ＭＯＳトランジスタを形成し、薄いゲート酸化膜７
上に通常耐圧ＭＯＳトランジスタを形成している。尚、
本実施形態では、Ｎ型の不純物としてリンイオン、そし
てヒ素イオンをイオン注入することで、いわゆるＬＤＤ
構造のソース・ドレイン領域を形成している。
するようにそれぞれＮ型の不純物領域（ソース・ドレイ
ン領域９，１０，１１，１２）を形成し、以下、図示し
た説明は省略するが、それらを被覆するように層間絶縁
膜を形成した後に、前記ソース・ドレイン領域９，１
０，１１，１２にコンタクト孔を介してコンタクトする
金属配線を形成することで、厚いゲート酸化膜６上に高
耐圧ＭＯＳトランジスタを形成し、薄いゲート酸化膜７
上に通常耐圧ＭＯＳトランジスタを形成している。尚、
本実施形態では、Ｎ型の不純物としてリンイオン、そし
てヒ素イオンをイオン注入することで、いわゆるＬＤＤ
構造のソース・ドレイン領域を形成している。
【００３２】これにより、従来のような厚いゲート酸化
膜をエッチング除去する工程がなくなるため、素子分離
膜が薄くなることによる素子分離能力の低下を抑止でき
る。
膜をエッチング除去する工程がなくなるため、素子分離
膜が薄くなることによる素子分離能力の低下を抑止でき
る。
【００３３】また、フォトレジスト膜を用いたエッチン
グ時にシリコン基板が露出することがなくなるため、シ
リコン基板が当該フォトレジスト膜の有機物等により汚
染されることがなく、その後に形成されるゲート酸化膜
の膜質の信頼性が向上する。
グ時にシリコン基板が露出することがなくなるため、シ
リコン基板が当該フォトレジスト膜の有機物等により汚
染されることがなく、その後に形成されるゲート酸化膜
の膜質の信頼性が向上する。
【００３４】以下、本発明の半導体装置の製造方法に係
る第２の実施形態について図面を参照しながら説明す
る。尚、第２の実施形態は、表示ディスプレイ、例えば
ＥＬディスプレイ駆動用ドライバを構成する各種ＭＯＳ
トランジスタの製造方法に関するものである。
る第２の実施形態について図面を参照しながら説明す
る。尚、第２の実施形態は、表示ディスプレイ、例えば
ＥＬディスプレイ駆動用ドライバを構成する各種ＭＯＳ
トランジスタの製造方法に関するものである。
【００３５】ここで、図１６は本発明の半導体装置、即
ちＥＬディスプレイ駆動用ドライバは、図面（ａ）の左
側からロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯ
Ｓトランジスタ及びＰチャネル型ＭＯＳトランジスタ、
レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型ＭＯ
Ｓトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎチャ
ネル型ＭＯＳトランジスタ，図面（ｂ）の左側から同じ
く高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳト
ランジスタ，本発明の低オン抵抗化が図られた高耐圧系
の（例えば、３０Ｖ）Ｎチャネル型ＤＭＯＳトランジス
タ及びＰチャネル型ＤＭＯＳトランジスタで構成され
る。
ちＥＬディスプレイ駆動用ドライバは、図面（ａ）の左
側からロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯ
Ｓトランジスタ及びＰチャネル型ＭＯＳトランジスタ、
レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型ＭＯ
Ｓトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎチャ
ネル型ＭＯＳトランジスタ，図面（ｂ）の左側から同じ
く高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳト
ランジスタ，本発明の低オン抵抗化が図られた高耐圧系
の（例えば、３０Ｖ）Ｎチャネル型ＤＭＯＳトランジス
タ及びＰチャネル型ＤＭＯＳトランジスタで構成され
る。
【００３６】尚、説明の便宜上、上記高耐圧系のＭＯＳ
トランジスタと低オン抵抗化が図られた高耐圧系のＭＯ
Ｓトランジスタとを差別化するため、以下の説明では低
オン抵抗化が図られた高耐圧系のＭＯＳトランジスタを
ＳＬＥＤ（Slit channel bycounter doping with exten
ded shallow drain）ＭＯＳトランジスタと呼称する。
トランジスタと低オン抵抗化が図られた高耐圧系のＭＯ
Ｓトランジスタとを差別化するため、以下の説明では低
オン抵抗化が図られた高耐圧系のＭＯＳトランジスタを
ＳＬＥＤ（Slit channel bycounter doping with exten
ded shallow drain）ＭＯＳトランジスタと呼称する。
【００３７】以下、上記ＥＬディスプレイ駆動用ドライ
バを構成する各種ＭＯＳトランジスタの製造方法につい
て説明する。
バを構成する各種ＭＯＳトランジスタの製造方法につい
て説明する。
【００３８】先ず、図４において、各種ＭＯＳトランジ
スタを構成するための領域を画定するために、一導電型
の半導体基板、例えばＰ型のシリコン基板（Ｐ−Ｓｕ
ｂ）２１内にＰ型ウエル（ＰＷ）２２及びＮ型ウエル
（ＮＷ）２３を形成する。
スタを構成するための領域を画定するために、一導電型
の半導体基板、例えばＰ型のシリコン基板（Ｐ−Ｓｕ
ｂ）２１内にＰ型ウエル（ＰＷ）２２及びＮ型ウエル
（ＮＷ）２３を形成する。
【００３９】即ち、前記基板２１のＮ型ウエル形成領域
上をパッド酸化膜２４を介して不図示のフォトレジスト
膜で被覆した状態で、例えばボロンイオンをおよそ８０
ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件で
イオン注入する。その後、図４に示すように前記Ｐ型ウ
エル２２上をフォトレジスト膜２５で被覆した状態で、
例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、９
×１０12／ｃｍ2の注入条件でイオン注入する。尚、実
際には前述したようにイオン注入された各イオン種が熱
拡散（例えば、１１５０℃のＮ2雰囲気中で、４時間）
されることで、Ｐ型ウエル２２及びＮ型ウエル２３とな
る。
上をパッド酸化膜２４を介して不図示のフォトレジスト
膜で被覆した状態で、例えばボロンイオンをおよそ８０
ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件で
イオン注入する。その後、図４に示すように前記Ｐ型ウ
エル２２上をフォトレジスト膜２５で被覆した状態で、
例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、９
×１０12／ｃｍ2の注入条件でイオン注入する。尚、実
際には前述したようにイオン注入された各イオン種が熱
拡散（例えば、１１５０℃のＮ2雰囲気中で、４時間）
されることで、Ｐ型ウエル２２及びＮ型ウエル２３とな
る。
【００４０】次に、図５において、各ＭＯＳトランジス
タ毎に素子分離するため、およそ５００ｎｍ程度の素子
分離膜２６をＬＯＣＯＳ法により形成し、この素子分離
膜２６以外の活性領域上におよそ２０ｎｍ程度の第３の
酸化膜２７（第３のゲート酸化膜を構成する。）を熱酸
化により形成する。
タ毎に素子分離するため、およそ５００ｎｍ程度の素子
分離膜２６をＬＯＣＯＳ法により形成し、この素子分離
膜２６以外の活性領域上におよそ２０ｎｍ程度の第３の
酸化膜２７（第３のゲート酸化膜を構成する。）を熱酸
化により形成する。
【００４１】続いて、全面に２０ｎｍ程度のシリコン窒
化膜を形成した後に、当該シリコン窒化膜をフォトレジ
スト膜２９をマスクにパターニングして、前記ロジック
系のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型
ＭＯＳトランジスタ、レベルシフタ用のＮチャネル型Ｍ
ＯＳトランジスタの各形成領域上にシリコン窒化膜２８
を残膜させる。
化膜を形成した後に、当該シリコン窒化膜をフォトレジ
スト膜２９をマスクにパターニングして、前記ロジック
系のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型
ＭＯＳトランジスタ、レベルシフタ用のＮチャネル型Ｍ
ＯＳトランジスタの各形成領域上にシリコン窒化膜２８
を残膜させる。
【００４２】尚、このフォトレジスト膜２９を用いたエ
ッチング工程では、基板表層が露出しないため、基板表
層がフォトレジスト膜２９の有機物等により汚染される
ことがない。そして、基板表層を露出させる際には、次
工程で説明するように前記フォトレジスト膜２９を除去
した後の前記シリコン窒化膜２８をマスクにして行う。
ッチング工程では、基板表層が露出しないため、基板表
層がフォトレジスト膜２９の有機物等により汚染される
ことがない。そして、基板表層を露出させる際には、次
工程で説明するように前記フォトレジスト膜２９を除去
した後の前記シリコン窒化膜２８をマスクにして行う。
【００４３】更に、前記フォトレジスト膜２９を除去し
た後に、シリコン窒化膜２８をマスクに前記高耐圧系の
Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯ
Ｓトランジスタ、Ｎチャネル型ＳＬＥＤＭＯＳトランジ
スタ及びＰチャネル型ＳＬＥＤＭＯＳトランジスタの各
形成領域上の第３のゲート酸化膜２７を除去する。
た後に、シリコン窒化膜２８をマスクに前記高耐圧系の
Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯ
Ｓトランジスタ、Ｎチャネル型ＳＬＥＤＭＯＳトランジ
スタ及びＰチャネル型ＳＬＥＤＭＯＳトランジスタの各
形成領域上の第３のゲート酸化膜２７を除去する。
【００４４】尚、この酸化膜２７をエッチング除去する
際に、素子分離膜２６もエッチングされるが、上述した
ように当該酸化膜２７の膜厚はおよそ２０ｎｍ程度であ
るため、従来のように厚いゲート酸化膜１０３（例え
ば、１００ｎｍ）をエッチング除去する場合に比して素
子分離能力が劣化することはない。
際に、素子分離膜２６もエッチングされるが、上述した
ように当該酸化膜２７の膜厚はおよそ２０ｎｍ程度であ
るため、従来のように厚いゲート酸化膜１０３（例え
ば、１００ｎｍ）をエッチング除去する場合に比して素
子分離能力が劣化することはない。
【００４５】そして、前記シリコン窒化膜２８をマスク
に熱酸化して、当該高耐圧系のＮチャネル型ＭＯＳトラ
ンジスタ及びＰチャネル型ＭＯＳトランジスタ、Ｎチャ
ネル型ＳＬＥＤＭＯＳトランジスタ及びＰチャネル型Ｓ
ＬＥＤＭＯＳトランジスタの各形成領域上に高耐圧用
に、およそ８０ｎｍ程度の厚い第１の酸化膜３０（第１
のゲート酸化膜を構成する。）を熱酸化により形成する
（図６参照）。
に熱酸化して、当該高耐圧系のＮチャネル型ＭＯＳトラ
ンジスタ及びＰチャネル型ＭＯＳトランジスタ、Ｎチャ
ネル型ＳＬＥＤＭＯＳトランジスタ及びＰチャネル型Ｓ
ＬＥＤＭＯＳトランジスタの各形成領域上に高耐圧用
に、およそ８０ｎｍ程度の厚い第１の酸化膜３０（第１
のゲート酸化膜を構成する。）を熱酸化により形成する
（図６参照）。
【００４６】続いて、図７において、フォトレジスト膜
をマスクにして第１の低濃度のＮ型及びＰ型のソース・
ドレイン層（以下、ＬＮ層３１、ＬＰ層３２と称す。）
を形成する。即ち、先ず、不図示のフォトレジスト膜で
ＬＮ層形成領域上以外の領域を被覆した状態で基板表層
に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧
で、８×１０12／ｃｍ2の注入条件でイオン注入してＬ
Ｎ層３１を形成する。その後、フォトレジスト膜３３で
ＬＰ層形成領域上以外の領域を被覆した状態で基板表層
に、例えばボロンイオンをおよそ１２０ＫｅＶの加速電
圧で、８．５×１０12／ｃｍ2の注入条件でイオン注入
してＬＰ層３２を形成する。尚、実際には後工程のアニ
ール工程（例えば、１１００℃のＮ2雰囲気中で、２時
間）を経て、上記イオン注入された各イオン種が熱拡散
されてＬＮ層３１及びＬＰ層３２となる。
をマスクにして第１の低濃度のＮ型及びＰ型のソース・
ドレイン層（以下、ＬＮ層３１、ＬＰ層３２と称す。）
を形成する。即ち、先ず、不図示のフォトレジスト膜で
ＬＮ層形成領域上以外の領域を被覆した状態で基板表層
に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧
で、８×１０12／ｃｍ2の注入条件でイオン注入してＬ
Ｎ層３１を形成する。その後、フォトレジスト膜３３で
ＬＰ層形成領域上以外の領域を被覆した状態で基板表層
に、例えばボロンイオンをおよそ１２０ＫｅＶの加速電
圧で、８．５×１０12／ｃｍ2の注入条件でイオン注入
してＬＰ層３２を形成する。尚、実際には後工程のアニ
ール工程（例えば、１１００℃のＮ2雰囲気中で、２時
間）を経て、上記イオン注入された各イオン種が熱拡散
されてＬＮ層３１及びＬＰ層３２となる。
【００４７】次に、図８において、フォトレジスト膜を
マスクにして、前記Ｐチャネル型及びＮチャネル型ＳＬ
ＥＤＭＯＳトランジスタの各形成領域上の前記ＬＮ層３
１間及びＬＰ層３２間にそれぞれ第２の低濃度のＮ型及
びＰ型のソース・ドレイン層（以下、ＳＬＮ層３４及び
ＳＬＰ層３５と称す。）を形成する。即ち、先ず、不図
示のフォトレジスト膜でＳＬＮ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばリンイオンをおよ
そ１２０ＫｅＶの加速電圧で、１．５×１０12／ｃｍ2
の注入条件でイオン注入して前記ＬＮ層３１に連なるＳ
ＬＮ層３４を形成する。その後、フォトレジスト膜３６
でＳＬＰ層形成領域上以外の領域を被覆した状態で基板
表層に、例えばニフッ化ボロンイオンをおよそ１４０Ｋ
ｅＶの加速電圧で、２．５×１０12／ｃｍ2の注入条件
でイオン注入して前記ＬＰ層３２に連なるＳＬＰ層３５
を形成する。尚、前記ＬＮ層３１と前記ＳＬＮ層３４ま
たは前記ＬＰ層３２と前記ＳＬＰ層３５の不純物濃度
は、ほぼ同等であるか、どちらか一方が高くなるように
設定されている。
マスクにして、前記Ｐチャネル型及びＮチャネル型ＳＬ
ＥＤＭＯＳトランジスタの各形成領域上の前記ＬＮ層３
１間及びＬＰ層３２間にそれぞれ第２の低濃度のＮ型及
びＰ型のソース・ドレイン層（以下、ＳＬＮ層３４及び
ＳＬＰ層３５と称す。）を形成する。即ち、先ず、不図
示のフォトレジスト膜でＳＬＮ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばリンイオンをおよ
そ１２０ＫｅＶの加速電圧で、１．５×１０12／ｃｍ2
の注入条件でイオン注入して前記ＬＮ層３１に連なるＳ
ＬＮ層３４を形成する。その後、フォトレジスト膜３６
でＳＬＰ層形成領域上以外の領域を被覆した状態で基板
表層に、例えばニフッ化ボロンイオンをおよそ１４０Ｋ
ｅＶの加速電圧で、２．５×１０12／ｃｍ2の注入条件
でイオン注入して前記ＬＰ層３２に連なるＳＬＰ層３５
を形成する。尚、前記ＬＮ層３１と前記ＳＬＮ層３４ま
たは前記ＬＰ層３２と前記ＳＬＰ層３５の不純物濃度
は、ほぼ同等であるか、どちらか一方が高くなるように
設定されている。
【００４８】更に、図９において、フォトレジスト膜を
マスクにして高濃度のＮ型及びＰ型のソース・ドレイン
層（以下、Ｎ＋層３７、Ｐ＋層３８と称す。）を形成す
る。即ち、先ず、不図示のフォトレジスト膜でＮ＋層形
成領域上以外の領域を被覆した状態で基板表層に、例え
ばリンイオンをおよそ８０ＫｅＶの加速電圧で、２×１
０15／ｃｍ2の注入条件でイオン注入してＮ＋層３７を
形成する。その後、フォトレジスト膜３９でＰ＋層形成
領域上以外の領域を被覆した状態で基板表層に、例えば
ニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧
で、２×１０15／ｃｍ2の注入条件でイオン注入してＰ
＋層３８を形成する。
マスクにして高濃度のＮ型及びＰ型のソース・ドレイン
層（以下、Ｎ＋層３７、Ｐ＋層３８と称す。）を形成す
る。即ち、先ず、不図示のフォトレジスト膜でＮ＋層形
成領域上以外の領域を被覆した状態で基板表層に、例え
ばリンイオンをおよそ８０ＫｅＶの加速電圧で、２×１
０15／ｃｍ2の注入条件でイオン注入してＮ＋層３７を
形成する。その後、フォトレジスト膜３９でＰ＋層形成
領域上以外の領域を被覆した状態で基板表層に、例えば
ニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧
で、２×１０15／ｃｍ2の注入条件でイオン注入してＰ
＋層３８を形成する。
【００４９】次に、図１０において、前記ＳＬＮ層３４
及びＳＬＰ層３５の形成用のマスク開口径（図８参照）
よりも小さい開口径を有するフォトレジスト膜をマスク
にして前記ＬＮ層３１に連なるＳＬＮ層３４の中央部及
び前記ＬＰ層３２に連なるＳＬＰ層３５の中央部にそれ
ぞれ逆導電型の不純物をイオン注入することで、当該Ｓ
ＬＮ層３４及びＳＬＰ層３５を分断するＰ型ボディ層４
０及びＮ型ボディ層４１を形成する。即ち、先ず、不図
示のフォトレジスト膜でＰ型層形成領域上以外の領域を
被覆した状態で基板表層に、例えばニフッ化ボロンイオ
ンをおよそ１２０ＫｅＶの加速電圧で、５×１０12／ｃ
ｍ2の注入条件でイオン注入してＰ型ボディ層４０を形
成する。その後、フォトレジスト膜４２でＮ型層形成領
域上以外の領域を被覆した状態で基板表層に、例えばリ
ンイオンをおよそ１９０ＫｅＶの加速電圧で、５×１０
12／ｃｍ2の注入条件でイオン注入してＮ型ボディ層４
１を形成する。尚、上記図８〜図１０に示すイオン注入
工程に関する作業工程順は、適宜変更可能なものであ
り、前記Ｐ型ボディ層４０及びＮ型ボディ層４１の表層
部にチャネルが構成される。
及びＳＬＰ層３５の形成用のマスク開口径（図８参照）
よりも小さい開口径を有するフォトレジスト膜をマスク
にして前記ＬＮ層３１に連なるＳＬＮ層３４の中央部及
び前記ＬＰ層３２に連なるＳＬＰ層３５の中央部にそれ
ぞれ逆導電型の不純物をイオン注入することで、当該Ｓ
ＬＮ層３４及びＳＬＰ層３５を分断するＰ型ボディ層４
０及びＮ型ボディ層４１を形成する。即ち、先ず、不図
示のフォトレジスト膜でＰ型層形成領域上以外の領域を
被覆した状態で基板表層に、例えばニフッ化ボロンイオ
ンをおよそ１２０ＫｅＶの加速電圧で、５×１０12／ｃ
ｍ2の注入条件でイオン注入してＰ型ボディ層４０を形
成する。その後、フォトレジスト膜４２でＮ型層形成領
域上以外の領域を被覆した状態で基板表層に、例えばリ
ンイオンをおよそ１９０ＫｅＶの加速電圧で、５×１０
12／ｃｍ2の注入条件でイオン注入してＮ型ボディ層４
１を形成する。尚、上記図８〜図１０に示すイオン注入
工程に関する作業工程順は、適宜変更可能なものであ
り、前記Ｐ型ボディ層４０及びＮ型ボディ層４１の表層
部にチャネルが構成される。
【００５０】続いて、図１１において、前記フォトレジ
スト膜４２及びシリコン窒化膜２８を除去する。
スト膜４２及びシリコン窒化膜２８を除去する。
【００５１】更に、図１２において、前記通常耐圧用の
微細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジス
タ形成領域の基板（Ｐ型ウエル２２）内に第２のＰ型ウ
エル（ＳＰＷ）４４及び第２のＮ型ウエル（ＳＮＷ）４
５を形成する。
微細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジス
タ形成領域の基板（Ｐ型ウエル２２）内に第２のＰ型ウ
エル（ＳＰＷ）４４及び第２のＮ型ウエル（ＳＮＷ）４
５を形成する。
【００５２】即ち、前記通常耐圧のＮチャネル型ＭＯＳ
トランジスタ形成領域上に開口を有する不図示のフォト
レジスト膜をマスクにして前記Ｐ型ウエル２２内に、例
えばボロンイオンをおよそ１９０ＫｅＶの加速電圧で、
１．５×１０13／ｃｍ2の第１の注入条件でイオン注入
後、同じくボロンイオンをおよそ５０ＫｅＶの加速電圧
で、２．６×１０12／ｃｍ2の第２の注入条件でイオン
注入して、第２のＰ型ウエル４４を形成する。また、前
記通常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領
域上に開口を有するフォトレジスト膜４６をマスクにし
て前記Ｐ型ウエル２２内に例えばリンイオンをおよそ３
８０ＫｅＶの加速電圧で、１．５×１０ 13／ｃｍ2の注
入条件でイオン注入して、第２のＮ型ウエル４５を形成
する。尚、３８０ＫｅＶ程度の高加速電圧発生装置が無
い場合には、２価のリンイオンをおよそ１９０ＫｅＶの
加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオ
ン注入するダブルチャージ方式でも良い。続いてリンイ
オンをおよそ１４０ＫｅＶの加速電圧で、４．０×１０
12／ｃｍ2の注入条件でイオン注入する。
トランジスタ形成領域上に開口を有する不図示のフォト
レジスト膜をマスクにして前記Ｐ型ウエル２２内に、例
えばボロンイオンをおよそ１９０ＫｅＶの加速電圧で、
１．５×１０13／ｃｍ2の第１の注入条件でイオン注入
後、同じくボロンイオンをおよそ５０ＫｅＶの加速電圧
で、２．６×１０12／ｃｍ2の第２の注入条件でイオン
注入して、第２のＰ型ウエル４４を形成する。また、前
記通常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領
域上に開口を有するフォトレジスト膜４６をマスクにし
て前記Ｐ型ウエル２２内に例えばリンイオンをおよそ３
８０ＫｅＶの加速電圧で、１．５×１０ 13／ｃｍ2の注
入条件でイオン注入して、第２のＮ型ウエル４５を形成
する。尚、３８０ＫｅＶ程度の高加速電圧発生装置が無
い場合には、２価のリンイオンをおよそ１９０ＫｅＶの
加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオ
ン注入するダブルチャージ方式でも良い。続いてリンイ
オンをおよそ１４０ＫｅＶの加速電圧で、４．０×１０
12／ｃｍ2の注入条件でイオン注入する。
【００５３】次に、図１３において、フォトレジスト膜
４７をマスクにして通常耐圧用のＮチャネル型及びＰチ
ャネル型ＭＯＳトランジスタ形成領域上の前記第３の酸
化膜２７を除去した後に、図１４において、この領域上
に新たに所望の膜厚（およそ７ｎｍ程度）の第２の酸化
膜（第２のゲート酸化膜を構成する。）４８を熱酸化に
より形成する。
４７をマスクにして通常耐圧用のＮチャネル型及びＰチ
ャネル型ＭＯＳトランジスタ形成領域上の前記第３の酸
化膜２７を除去した後に、図１４において、この領域上
に新たに所望の膜厚（およそ７ｎｍ程度）の第２の酸化
膜（第２のゲート酸化膜を構成する。）４８を熱酸化に
より形成する。
【００５４】尚、この酸化膜２７をエッチング除去する
際に、前記素子分離膜２６も再びエッチングされるが、
このときも当該酸化膜２７の膜厚がおよそ２０ｎｍ程度
であるため、従来のように厚いゲート酸化膜１０３（例
えば、１００ｎｍ）をエッチング除去した場合に比して
素子分離能力が劣化することはない。即ち、素子分離膜
２６がエッチング除去される合計膜厚は、高耐圧領域も
通常耐圧領域も２０ｎｍ程度であり、素子分離膜２６の
膜厚４５０ｎｍに比して十分に薄いため、従来のように
通常耐圧領域で素子分離能力が劣化することはない。
際に、前記素子分離膜２６も再びエッチングされるが、
このときも当該酸化膜２７の膜厚がおよそ２０ｎｍ程度
であるため、従来のように厚いゲート酸化膜１０３（例
えば、１００ｎｍ）をエッチング除去した場合に比して
素子分離能力が劣化することはない。即ち、素子分離膜
２６がエッチング除去される合計膜厚は、高耐圧領域も
通常耐圧領域も２０ｎｍ程度であり、素子分離膜２６の
膜厚４５０ｎｍに比して十分に薄いため、従来のように
通常耐圧領域で素子分離能力が劣化することはない。
【００５５】これにより、前記高耐圧系のＮチャネル型
ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジス
タ、Ｎチャネル型ＳＬＥＤＭＯＳトランジスタ及びＰチ
ャネル型ＳＬＥＤＭＯＳトランジスタの各トランジスタ
に対応する膜厚を有する第１の酸化膜３０と、ロジック
系のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型
ＭＯＳトランジスタの各トランジスタに対応する膜厚を
有する第２の酸化膜４８と、レベルシフタ用のＮチャネ
ル型ＭＯＳトランジスタに対応する膜厚を有する第３の
酸化膜２７とが形成される（図１４参照）。そして、当
該第１、第２、第３の各酸化膜が各トランジスタの第
１、第２、第３のゲート酸化膜を構成する。
ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジス
タ、Ｎチャネル型ＳＬＥＤＭＯＳトランジスタ及びＰチ
ャネル型ＳＬＥＤＭＯＳトランジスタの各トランジスタ
に対応する膜厚を有する第１の酸化膜３０と、ロジック
系のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型
ＭＯＳトランジスタの各トランジスタに対応する膜厚を
有する第２の酸化膜４８と、レベルシフタ用のＮチャネ
ル型ＭＯＳトランジスタに対応する膜厚を有する第３の
酸化膜２７とが形成される（図１４参照）。そして、当
該第１、第２、第３の各酸化膜が各トランジスタの第
１、第２、第３のゲート酸化膜を構成する。
【００５６】続いて、図１４において、全面におよそ１
００ｎｍ程度のポリシリコン膜を形成し、このポリシリ
コン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化し
た後に、このポリシリコン膜上におよそ１００ｎｍ程度
のタングステンシリサイド（ＷＳｉｘ）膜、更にはおよ
そ１５０ｎｍ程度のＳｉＯ2膜を積層し、不図示のフォ
トレジスト膜を用いてパターニングして各ＭＯＳトラン
ジスタ用のゲート電極４９Ａ，４９Ｂ，４９Ｃ，４９
Ｄ，４９Ｅ，４９Ｆ，４９Ｇを形成する。尚、前記Ｓｉ
Ｏ2膜は、パターニング時のハードマスクとして働く。
００ｎｍ程度のポリシリコン膜を形成し、このポリシリ
コン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化し
た後に、このポリシリコン膜上におよそ１００ｎｍ程度
のタングステンシリサイド（ＷＳｉｘ）膜、更にはおよ
そ１５０ｎｍ程度のＳｉＯ2膜を積層し、不図示のフォ
トレジスト膜を用いてパターニングして各ＭＯＳトラン
ジスタ用のゲート電極４９Ａ，４９Ｂ，４９Ｃ，４９
Ｄ，４９Ｅ，４９Ｆ，４９Ｇを形成する。尚、前記Ｓｉ
Ｏ2膜は、パターニング時のハードマスクとして働く。
【００５７】続いて、図１５において、前記通常耐圧用
のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用
に低濃度のソース・ドレイン層５０，５１を形成する。
のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用
に低濃度のソース・ドレイン層５０，５１を形成する。
【００５８】即ち、先ず、通常耐圧用のＮチャネル型Ｍ
ＯＳトランジスタ用の低濃度ソース・ドレイン層形成領
域上以外の領域を被覆する不図示のフォトレジスト膜を
マスクにして、例えばリンイオンをおよそ２０ＫｅＶの
加速電圧で、６．２×１０13／ｃｍ2の注入条件でイオ
ン注入して、低濃度のＮ−型ソース・ドレイン層５０を
形成する。また、通常耐圧用のＰチャネル型ＭＯＳトラ
ンジスタ用の低濃度ソース・ドレイン層形成領域上以外
の領域を被覆するフォトレジスト膜５２をマスクにし
て、例えばニフッ化ボロンイオンをおよそ２０ＫｅＶの
加速電圧で、２×１０13／ｃｍ2の注入条件でイオン注
入して、低濃度のＰ−型ソース・ドレイン層５１を形成
する。
ＯＳトランジスタ用の低濃度ソース・ドレイン層形成領
域上以外の領域を被覆する不図示のフォトレジスト膜を
マスクにして、例えばリンイオンをおよそ２０ＫｅＶの
加速電圧で、６．２×１０13／ｃｍ2の注入条件でイオ
ン注入して、低濃度のＮ−型ソース・ドレイン層５０を
形成する。また、通常耐圧用のＰチャネル型ＭＯＳトラ
ンジスタ用の低濃度ソース・ドレイン層形成領域上以外
の領域を被覆するフォトレジスト膜５２をマスクにし
て、例えばニフッ化ボロンイオンをおよそ２０ＫｅＶの
加速電圧で、２×１０13／ｃｍ2の注入条件でイオン注
入して、低濃度のＰ−型ソース・ドレイン層５１を形成
する。
【００５９】更に、図１６において、全面に前記ゲート
電極４９Ａ，４９Ｂ，４９Ｃ，４９Ｄ，４９Ｅ，４９
Ｆ，４９Ｇを被覆するようにおよそ２５０ｎｍ程度のＴ
ＥＯＳ膜５３をＬＰＣＶＤ法により形成し、前記通常耐
圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジス
タ形成領域上に開口を有するフォトレジスト膜（図示省
略）をマスクにして前記ＴＥＯＳ膜５３を異方性エッチ
ングする。これにより、図１６に示すように前記ゲート
電極４９Ａ，４９Ｂの両側壁部にサイドウォールスペー
サ膜５３Ａが形成され、前記フォトレジスト膜で被覆さ
れた領域にはＴＥＯＳ膜５３がそのまま残る。
電極４９Ａ，４９Ｂ，４９Ｃ，４９Ｄ，４９Ｅ，４９
Ｆ，４９Ｇを被覆するようにおよそ２５０ｎｍ程度のＴ
ＥＯＳ膜５３をＬＰＣＶＤ法により形成し、前記通常耐
圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジス
タ形成領域上に開口を有するフォトレジスト膜（図示省
略）をマスクにして前記ＴＥＯＳ膜５３を異方性エッチ
ングする。これにより、図１６に示すように前記ゲート
電極４９Ａ，４９Ｂの両側壁部にサイドウォールスペー
サ膜５３Ａが形成され、前記フォトレジスト膜で被覆さ
れた領域にはＴＥＯＳ膜５３がそのまま残る。
【００６０】そして、前記ゲート電極４９Ａとサイドウ
ォールスペーサ膜５３Ａ並びに、前記ゲート電極４９Ｂ
とサイドウォールスペーサ膜５３Ａをマスクにして、前
記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳト
ランジスタ用に高濃度のソース・ドレイン層５４，５５
を形成する。
ォールスペーサ膜５３Ａ並びに、前記ゲート電極４９Ｂ
とサイドウォールスペーサ膜５３Ａをマスクにして、前
記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳト
ランジスタ用に高濃度のソース・ドレイン層５４，５５
を形成する。
【００６１】即ち、通常耐圧用のＮチャネル型ＭＯＳト
ランジスタ用の高濃度ソース・ドレイン層形成領域上以
外の領域を被覆する不図示のフォトレジスト膜をマスク
にして、例えばヒ素イオンをおよそ１００ＫｅＶの加速
電圧で、５×１０15／ｃｍ2の注入条件でイオン注入し
て、高濃度のＮ＋型ソース・ドレイン層５４を形成す
る。また、通常耐圧用のＰチャネル型ＭＯＳトランジス
タ用の高濃度ソース・ドレイン層形成領域上以外の領域
を被覆するフォトレジスト膜５６をマスクにして、例え
ばニフッ化ボロンイオンをおよそ４０ＫｅＶの加速電圧
で、２×１０15／ｃｍ2の注入条件でイオン注入して、
高濃度のＰ＋型ソース・ドレイン層５５を形成する。
ランジスタ用の高濃度ソース・ドレイン層形成領域上以
外の領域を被覆する不図示のフォトレジスト膜をマスク
にして、例えばヒ素イオンをおよそ１００ＫｅＶの加速
電圧で、５×１０15／ｃｍ2の注入条件でイオン注入し
て、高濃度のＮ＋型ソース・ドレイン層５４を形成す
る。また、通常耐圧用のＰチャネル型ＭＯＳトランジス
タ用の高濃度ソース・ドレイン層形成領域上以外の領域
を被覆するフォトレジスト膜５６をマスクにして、例え
ばニフッ化ボロンイオンをおよそ４０ＫｅＶの加速電圧
で、２×１０15／ｃｍ2の注入条件でイオン注入して、
高濃度のＰ＋型ソース・ドレイン層５５を形成する。
【００６２】以下、図示した説明は省略するが、全面に
ＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ
程度の層間絶縁膜を形成した後に、前記各高濃度のソー
ス・ドレイン層３７，３８，５４，５５にコンタクトす
る金属配線層を形成することで、前記ＥＬディスプレイ
駆動用ドライバを構成する通常耐圧用のＮチャネル型Ｍ
ＯＳトランジスタ及びＰチャネル型ＭＯＳトランジス
タ、レベルシフタ用のＮチャネル型ＭＯＳトランジス
タ、高耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰ
チャネル型ＭＯＳトランジスタ，低オン抵抗化が図られ
た高耐圧用のＮチャネル型ＳＬＥＤＭＯＳトランジスタ
及びＰチャネル型ＳＬＥＤＭＯＳトランジスタが完成す
る。
ＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ
程度の層間絶縁膜を形成した後に、前記各高濃度のソー
ス・ドレイン層３７，３８，５４，５５にコンタクトす
る金属配線層を形成することで、前記ＥＬディスプレイ
駆動用ドライバを構成する通常耐圧用のＮチャネル型Ｍ
ＯＳトランジスタ及びＰチャネル型ＭＯＳトランジス
タ、レベルシフタ用のＮチャネル型ＭＯＳトランジス
タ、高耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰ
チャネル型ＭＯＳトランジスタ，低オン抵抗化が図られ
た高耐圧用のＮチャネル型ＳＬＥＤＭＯＳトランジスタ
及びＰチャネル型ＳＬＥＤＭＯＳトランジスタが完成す
る。
【００６３】以上のように第２の実施形態では、各種Ｍ
ＯＳトランジスタを用いてＥＬディスプレイ駆動用ドラ
イバを構成する場合に、各トランジスタに対応して膜厚
の異なるゲート酸化膜を形成（本実施形態では７ｎｍ、
２０ｎｍ、そして８０ｎｍまでの異なる膜厚を有するト
ランジスタを構成）する必要があり、従来プロセスに基
づいた膜厚の異なるゲート酸化膜を作り分けるものに比
べて、素子分離膜膜厚の目減りによる素子分離能力の低
減を抑止できる。更に言えば、本発明はより膜厚差の大
きい各種トランジスタを混載した半導体装置を形成する
プロセスに適用されることで、更なる効果が期待でき
る。
ＯＳトランジスタを用いてＥＬディスプレイ駆動用ドラ
イバを構成する場合に、各トランジスタに対応して膜厚
の異なるゲート酸化膜を形成（本実施形態では７ｎｍ、
２０ｎｍ、そして８０ｎｍまでの異なる膜厚を有するト
ランジスタを構成）する必要があり、従来プロセスに基
づいた膜厚の異なるゲート酸化膜を作り分けるものに比
べて、素子分離膜膜厚の目減りによる素子分離能力の低
減を抑止できる。更に言えば、本発明はより膜厚差の大
きい各種トランジスタを混載した半導体装置を形成する
プロセスに適用されることで、更なる効果が期待でき
る。
【００６４】また、上記ＳＬＥＤＭＯＳトランジスタで
は、Ｐ型ボディ層あるいはＮ型ボディ層をゲート電極下
にのみ形成したため、いわゆるＤＭＯＳトランジスタの
ようなＰ型ボディ層あるいはＮ型ボディ層で高濃度のソ
ース層を包み込むものに比して接合容量の低減化が図れ
る。
は、Ｐ型ボディ層あるいはＮ型ボディ層をゲート電極下
にのみ形成したため、いわゆるＤＭＯＳトランジスタの
ようなＰ型ボディ層あるいはＮ型ボディ層で高濃度のソ
ース層を包み込むものに比して接合容量の低減化が図れ
る。
【００６５】また、上記構造ではＰ型ボディ層あるいは
Ｎ型ボディ層をイオン注入で形成しているため、従来の
ＤＭＯＳプロセスのような拡散形成したものに比して微
細化が可能になる。
Ｎ型ボディ層をイオン注入で形成しているため、従来の
ＤＭＯＳプロセスのような拡散形成したものに比して微
細化が可能になる。
【００６６】更に、上記製造方法によれば、従来のＤＭ
ＯＳプロセスのようなボディ層形成のためのゲート電極
形成後における高温熱処理が必要なくなるため、微細化
プロセスとの混載が可能になる。
ＯＳプロセスのようなボディ層形成のためのゲート電極
形成後における高温熱処理が必要なくなるため、微細化
プロセスとの混載が可能になる。
【００６７】また、従来のＤＭＯＳトランジスタのよう
な不純物イオンの熱拡散によるチャネル形成方法では、
チャネル長が一義的に決まってしまっていたが、上記Ｓ
ＬＥＤＭＯＳトランジスタの製造方法では、上述したよ
うにＰ型ボディ層あるいはＮ型ボディ層をイオン注入工
程を経て形成しているため、各種設定可能となり、従来
方法に比してゲート長に対する設計上の自由度が大きく
なる。
な不純物イオンの熱拡散によるチャネル形成方法では、
チャネル長が一義的に決まってしまっていたが、上記Ｓ
ＬＥＤＭＯＳトランジスタの製造方法では、上述したよ
うにＰ型ボディ層あるいはＮ型ボディ層をイオン注入工
程を経て形成しているため、各種設定可能となり、従来
方法に比してゲート長に対する設計上の自由度が大きく
なる。
【００６８】尚、ボディ領域の形成はイオン注入法によ
るのが望ましいが、他の工程については、気相あるいは
固相からの拡散など、適宜変更可能である。
るのが望ましいが、他の工程については、気相あるいは
固相からの拡散など、適宜変更可能である。
【００６９】また、従来のようにＤＭＯＳプロセスのよ
うなボディ層形成のためのゲート電極形成後における高
温熱処理が必要なくなるため、微細化プロセスとの混載
が可能になり、各種表示素子のドライバ（例えば、ＥＬ
ディスプレイ表示用ドライバ）とコントローラとの１チ
ップ化が可能になる。
うなボディ層形成のためのゲート電極形成後における高
温熱処理が必要なくなるため、微細化プロセスとの混載
が可能になり、各種表示素子のドライバ（例えば、ＥＬ
ディスプレイ表示用ドライバ）とコントローラとの１チ
ップ化が可能になる。
【００７０】更に、本発明の製造方法によれば、高耐圧
ＭＯＳトランジスタと低オン抵抗化が図られた高耐圧Ｓ
ＬＥＤＭＯＳトランジスタとをチャネルを構成する各導
電型のボディ層形成用のイオン注入工程を行うか否かに
より作り分けることができ、作業性が良い。
ＭＯＳトランジスタと低オン抵抗化が図られた高耐圧Ｓ
ＬＥＤＭＯＳトランジスタとをチャネルを構成する各導
電型のボディ層形成用のイオン注入工程を行うか否かに
より作り分けることができ、作業性が良い。
【００７１】
【発明の効果】本発明によれば、従来のような厚いゲー
ト酸化膜をエッチング除去する工程がなくなるため、素
子分離膜が薄くなることによる素子分離能力の低下を抑
止することができる。
ト酸化膜をエッチング除去する工程がなくなるため、素
子分離膜が薄くなることによる素子分離能力の低下を抑
止することができる。
【００７２】また、フォトレジスト膜を用いたエッチン
グ時にシリコン基板が露出することが少なくなるため、
シリコン基板の汚染を低減でき、当該シリコン基板上に
形成するゲート酸化膜の膜質が向上する。
グ時にシリコン基板が露出することが少なくなるため、
シリコン基板の汚染を低減でき、当該シリコン基板上に
形成するゲート酸化膜の膜質が向上する。
【図１】本発明の第１の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図４】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図５】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図６】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図７】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図８】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図９】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図１０】本発明の第２の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１１】本発明の第２の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１２】本発明の第２の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１３】本発明の第２の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１４】本発明の第２の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１５】本発明の第２の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１６】本発明の第２の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１７】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１８】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA05 AB03 AB07 AC01 BA01 BB05 BB08 BB09 BB12 BB16 BC06 BC07 BD01 BD04 BE03 BE04 BE06 BG12 5F140 AA12 AA39 AB01 AB03 AC33 BA01 BB13 BC06 BC08 BC09 BD05 BF01 BF04 BF11 BF18 BH15 BH17 BJ23 BK13 BK15 CB01 CB08 CC03 CC07 CC15
Claims (9)
- 【請求項１】 半導体上に異なる膜厚を有する第１及び
第２の酸化膜を形成する半導体装置の製造方法におい
て、 第２の酸化膜形成領域上に耐酸化性膜を形成した後に第
１の酸化膜形成領域上に第１の酸化膜を形成する工程
と、 前記耐酸化性膜を除去した後に前記第２の酸化膜形成領
域上に第２の酸化膜を形成する工程とを具備したことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１及び第２の酸化膜は、それぞれ
第１及び第２のトランジスタのゲート酸化膜を構成する
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 半導体上に形成した異なる膜厚を有する
第１及び第２のゲート酸化膜上にそれぞれ第１及び第２
のトランジスタを形成する半導体装置の製造方法におい
て、 第２のトランジスタ形成領域上に耐酸化性膜を形成する
工程と、 前記耐酸化性膜をマスクに熱酸化して第１のトランジス
タ形成領域上に第１のゲート酸化膜を形成する工程と、 前記第２のトランジスタ形成領域上の前記耐酸化性膜を
除去した後に熱酸化して前記第２のトランジスタ形成領
域上に第２のゲート酸化膜を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体上に形成した異なる膜厚を有する
第１及び第２のゲート酸化膜上にそれぞれ第１及び第２
のトランジスタを形成する半導体装置の製造方法におい
て、 前記半導体上に形成した素子分離膜をマスクに熱酸化し
て第１及び第２のトランジスタ形成領域上に酸化膜を形
成する工程と、 全面に耐酸化性膜を形成した後にフォトレジスト膜をマ
スクにして第１のトランジスタ形成領域上の当該耐酸化
性膜を除去する工程と、 前記耐酸化性膜をマスクにして前記第１のトランジスタ
形成領域上の酸化膜を除去した後に当該耐酸化性膜をマ
スクに熱酸化して前記第１のトランジスタ形成領域上に
第１のゲート酸化膜を形成する工程と、前記第２のトラ
ンジスタ形成領域上の前記耐酸化性膜及び前記酸化膜を
除去した後に熱酸化して前記第２のトランジスタ形成領
域上に第２のゲート酸化膜を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第１のゲート酸化膜は前記第２のゲ
ート酸化膜よりも膜厚が厚く、当該第１のゲート酸化膜
上には高耐圧ＭＯＳトランジスタが形成され、当該第２
のゲート酸化膜上には通常耐圧ＭＯＳトランジスタが形
成されることを特徴とする請求項３または請求項４に記
載の半導体装置の製造方法。 - 【請求項６】 前記フォトレジスト膜をマスクに前記第
１のトランジスタ形成領域上に形成した前記耐酸化性膜
を除去する工程では、前記半導体表層を露出させないこ
とを特徴とする請求項４に記載の半導体装置の製造方
法。 - 【請求項７】 前記第１のトランジスタの形成工程が、
一導電型の半導体内に逆導電型不純物をイオン注入して
低濃度の逆導電型ソース・ドレイン層を形成する工程
と、 前記半導体内に逆導電型不純物をイオン注入して前記低
濃度の逆導電型ソース・ドレイン層内に高濃度の逆導電
型ソース・ドレイン層を形成する工程と、 前記半導体内に一導電型不純物をイオン注入して前記逆
導電型ソース層と前記逆導電型ドレイン層間に位置する
チャネルを構成する一導電型の半導体層を形成する工程
と、 前記半導体上に第１のゲート酸化膜を介して第１のゲー
ト電極を形成する工程とを具備したことを特徴とする請
求項３または請求項４に記載の半導体装置の製造方法。 - 【請求項８】 前記低濃度の逆導電型ソース・ドレイン
層の形成工程が、イオン注入法により前記ゲート電極下
方に形成された半導体層に接するように形成することを
特徴とする請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記低濃度の逆導電型ソース・ドレイン
層の形成工程が、少なくともイオン注入法により前記ゲ
ート電極下方に形成された前記半導体層に接するように
前記半導体表層に浅く拡張形成することを特徴とする請
求項７に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
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