JPH08130250A - Ｍｏｓ型集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】集積回路装置のウェハに膜厚が互いに異なるゲ
ート酸化膜をフォトプロセス時にフォトレジスト用の樹
脂で汚染されることなく成膜する。 【構成】ウェハ１０の表面のゲート酸化膜２３や２４を
成膜すべき全ての個所を窒化シリコン等の耐酸化性膜１
３で覆った状態でフィールド酸化膜１４を付ける選択酸
化を施した後にフォトエッチングを施して、耐酸化性膜
１３を厚いゲート酸化膜２４を成膜すべき個所から除去
し、従って薄いゲート酸化膜２３の成膜個所に耐酸化性
膜１３を被覆した状態で熱酸化によって厚いゲート酸化
膜２４を成膜し、さらにウェハ１０の表面から耐酸化性
膜１３をすべて除去した状態で熱酸化によって薄いゲー
ト酸化膜２３を成膜しかつ厚いゲート酸化膜２４を積み
増すことにより、ロジツク部２１および高耐圧部２２の
トランジスタ４１と４２用に膜厚が互いに異なるゲート
酸化膜２３と２４を成膜する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動作電圧の互いに異な
るＭＯＳ型半導体素子、特に互いに膜厚の異なるゲート
酸化膜を有するＭＯＳ型半導体素子を一個の半導体チッ
プに集積したＭＯＳ型集積回路装置の製造方法に関す
る。

【０００２】

【従来の技術】集積回路装置の用途の拡大に伴って、同
一チップ内に負荷の駆動を目的とした比較的高耐圧、大
容量の回路要素と高速動作に適した小容量の回路要素と
を作成する技術が重要となってきている。かかる集積回
路装置では、負荷駆動用の回路要素（以下この回路要素
を高耐圧部と称する）はふつう４０〜６０Ｖの電源電圧
下で、また高速動作用の回路要素（以下この回路要素を
ロジツク部と称する）はふつう５Ｖの低圧の制御電源電
圧下で動作するので、各回路要素にはその動作電圧に応
じた耐圧を与える必要があり、回路要素が絶縁ゲート制
御型の素子の場合はそのゲート酸化膜にかかる必要耐圧
に応じた膜厚をもたせる必要がある。例えば、ロジツク
部の高速動作を可能にするためロジック部のゲート酸化
膜の厚さは２５〜４０ｎｍであるが、高耐圧部に関して
は４０〜６０Ｖの電圧がゲート酸化膜にも印加されるた
め高耐圧部のゲート酸化膜は、１３０〜１５０ｎｍの厚
さが必要である。従ってそのような集積回路装置用のウ
ェハには、膜厚が互いに異なる二種類のゲート酸化膜を
成膜することが必要である。

【０００３】図４は、そのような集積回路装置用のウェ
ハの膜厚が互いに異なる二種類のゲート酸化膜上にゲー
ト電極を形成するまでの従来方法を、主な工程ごとの断
面図で示す。図４（ａ）において、ウェハ１０の半導体
領域１１は半導体基板やエピタキシャル層やウェルであ
る。従来の選択酸化技術により、ウェハ１０の一方の主
面に素子分離のためのフィールド酸化膜１４が半導体素
子を作り込むべき各範囲を取り囲むように形成された状
態の断面図である。１２はバッファ酸化膜、１３は例え
ば窒化シリコン膜のような耐酸化性膜である。図の左側
はロジック部２１で薄いゲート酸化膜を、右側は高耐圧
部２２で厚いゲート酸化膜をそれぞれ成膜すべき部分で
ある。

【０００４】次に、耐酸化性膜１３とバッファ酸化膜１
２を除去した後、（薄いゲート酸化膜を成膜すべき図の
左側の範囲を含む）ウェハ１０の全面に、９００℃、５
７分程度のパイロ酸化により厚いゲート酸化膜２４をま
ず成膜する〔図４（ｂ）〕。高耐圧部のゲート酸化膜２
４の最終膜厚を１５０ｎｍ程度としたいとき、この工程
では薄めの例えば１３５ｎｍの膜厚に成膜する。

【０００５】続いて、図の右側の高耐圧部２２をフォト
レジスト１９で覆い、例えば希ふっ酸を用いるウェット
エッチングで、フォトレジスト１９で覆われていない図
の左側のロジツク部２１の厚い酸化膜２４を除去し、半
導体領域１１の表面を露出させる〔図４（ｃ）〕。さら
に、アッシングやリムーバ液によってウェハ１０の表面
からフォトレジスト１９を除去した後、８００℃、４０
分程度のパイロ酸化を行う。これにより、ロジック部２
１には厚さ２５ｎｍ程度の薄いゲート酸化膜２３が成膜
される。また、これと同時に図の右側の高耐圧部２２も
熱酸化されるので厚いゲート酸化膜２４が積み増される
が、熱酸化時の酸化膜の成長速度は膜厚の増加とともに
低下するから厚いゲート酸化膜２４は例えば１５ｎｍだ
け積み増されて目標の１５０ｎｍにほぼ等しい膜厚にな
る〔図４（ｄ）〕。ここでゲート酸化膜の成長速度がロ
ジック部２１と高耐圧部２２で異なるのは、酸化反応が
酸化膜とシリコン基板との界面において、酸化膜中を拡
散してきた酸化種によって進行するためである。そのた
め酸化膜が厚くなるに従って酸化種が酸化膜とシリコン
基板との界面に到達するのが困難になり、成長速度が遅
くなるのである。

【０００６】その後、減圧ＣＶＤ法により、ウェハ１０
の全面に多結晶シリコン膜１５を堆積する〔図４
（ｅ）〕。更に、フォトエッチング技術により、薄いゲ
ート酸化膜２３上にロジック部のゲート電極２５を、ま
た厚いゲート酸化膜２４上高耐圧部のゲート電極２６を
形成する〔図４（ｆ）〕。

【０００７】図５は、集積回路装置用のウェハの膜厚が
互いに異なる二種類のゲート酸化膜上にゲート電極を形
成するまでの別の方法を主な工程ごとの断面図で示す。
図５（ａ）は、図４（ａ）と同じく選択酸化技術によ
り、ウェハ１０の一方の主面に素子分離のためのフィー
ルド酸化膜１４が半導体素子を作り込むべき各範囲を取
り囲むように形成された状態の断面図である。１２はバ
ッファ酸化膜、１３は例えば窒化シリコン膜のような耐
酸化性膜である。図の左側はロジック部２１で薄いゲー
ト酸化膜を、右側は高耐圧部２２で厚いゲート酸化膜を
それぞれ成膜すべき部分である。

【０００８】まず、耐酸化性膜１３とバッファ酸化膜１
２を除去した後、ウェハ１０の全面に、９００℃、６１
分程度のパイロ酸化により厚さ１５０ｎｍの厚いゲート
酸化膜２４を成膜し、続いて減圧ＣＶＤ法により、第一
の多結晶シリコン膜１５をウェハ１１の全面に堆積する
〔図５（ｂ）〕。次に、フォトレジスト１９を塗布し、
パターン形成して高耐圧部２２のゲート電極２６を形成
する〔図５（ｃ）〕。

【０００９】さらに、アッシングやリムーバ液によって
ウェハ１０の表面からフォトレジスト１９を除去した
後、ふっ酸による全面エッチングを行うと、ロジック部
２１の厚いゲート酸化膜２４は除去され、半導体領域１
１の表面が露出するが、高耐圧部２２においては、ゲー
ト電極２６の下の厚い酸化膜２４はエッチングされない
で残る〔図５（ｄ）〕。

【００１０】しかる後に第二のゲート酸化を、８００
℃、４０分程度行い、ロジック部２１の薄いゲート酸化
膜２３を２５ｎｍ程度成膜する。このとき高耐圧部２２
のゲート電極２６も酸化され、ゲート電極２６の上に酸
化膜１８が形成される。続いて第二の多結晶シリコン膜
１６を全面に堆積する〔図５（ｅ）〕。更に、フォトレ
ジスト１９を塗布し、フォトエッチング技術により、ロ
ジック部２１の薄いゲート酸化膜２３上にロジック部の
ゲート電極２５を形成する。同時に高耐圧部２２上の第
二の多結晶シリコン膜１６をエッチング除去する。この
とき、ゲート電極２６の上の酸化膜１８がエンドポイン
トディテクタとして働き、高耐圧部２２の厚いゲート酸
化膜２４上のゲート電極２６は残される〔図５
（ｆ）〕。

【００１１】

【発明が解決しようとする課題】上記図４の従来方法に
よって、薄いゲート酸化膜２３と厚いゲート酸化膜２４
とをほぼ正確な膜厚で成膜できるが、それらを用いた集
積回路装置の回路要素にゲート耐圧の不良や動作特性上
の不良が、もちろんあまり多くはないが無視できない程
度の確率で発生する問題がある。その原因を詳しく調査
したところ不良は厚いゲート酸化膜２４を用いた回路要
素の方に発生しやすく、更に不良のおもな原因は図４
（ｃ）のフォトエツチング工程中に厚いゲート酸化膜２
４がフォトレジスト１９の不純物により汚染される点に
あり、これによる不良発生の確率は製造直後よりも使用
時間の経過につれて増加することが判明した。

【００１２】そこで、フォトレジスト１９の選択、その
回転塗布や加熱固化の条件の変更、アッシング条件やリ
ムーバ液の選定、更に除去後の後洗浄の徹底化等の種々
の手段を採ってみたがいずれにもさほどの改善効果は認
められず、おそらくは例え短時間でもフォトレジスト１
９が接触した酸化膜は不純物で汚染されてしまい、通常
の手段では容易に除去できないものと考えられる。マス
クとしてフォトレジスト１９以外のものを用いることも
考えられるが、それが選択エッチング用である以上はフ
ォトプロセスが必要なのでフォトレジスト１９の使用は
省けない。また、厚いゲート酸化膜２４の膜厚をさらに
増してみても改善効果は僅かであり、かつゲートの動作
しきい値が許容限界を越えてしまう結果となりやすい。

【００１３】一方、上記図５の方法によれば、膜厚の異
なるゲート酸化膜２３、２４がフォトレジスト１９と接
触することはなく、フォトレジスト１９中の不純物によ
って汚染されることはないはずであるが、それらを用い
た集積回路装置の回路要素にゲート耐圧の不良や動作特
性上の不良が、やはり無視できない程度の確率で発生し
た。

【００１４】その原因を詳しく調査したところ不良原因
は、高耐圧部２２のゲート電極２６下の厚いゲート酸化
膜２４にアンダーカットがあるためであることがわかっ
た。すなわち、図５（ｃ）の工程で高耐圧部２２のゲー
ト電極２６をフォトエッチング技術により形成した後、
ロジック部２１の薄いゲート酸化膜２３を成膜する前
に、ふっ酸による全面エッチングを行うが、このとき同
時に高耐圧部２２のゲート電極２６の下以外の部分の厚
いゲート酸化膜２４も除去される。そして、ふっ酸によ
るエッチングは等方性エッチングであるから必然的に高
耐圧部２２のゲート電極２６の下の酸化膜の周辺部分が
エッチングされ、いわゆるアンダーカットが入る。その
後、アンダーカット部分にも薄い酸化膜２３が形成され
るが、境界部分の酸化膜の膜質が不十分で、ゲート酸化
膜の耐圧が低下する等の問題が起きるのである。

【００１５】本発明の目的は、以上のような問題に鑑
み、ゲート耐圧不良等の無い、信頼性の高い、膜厚が異
なるゲート絶縁膜を有するＭＯＳ型集積回路装置の製造
方法を提供することにある。

【００１６】

【課題を解決するための手段】上記の目的は本発明によ
れば、ＭＯＳ型集積回路装置用のウェハに膜厚が異なる
ゲート酸化膜を成膜するに際し、ゲート酸化膜を成膜す
べき個所をすべて耐酸化性膜により覆った状態で熱酸化
を施す選択酸化工程と、薄い方のゲート酸化膜を付ける
べき個所に耐酸化性膜を残した状態で熱酸化により厚い
方のゲート酸化膜を成膜する第一酸化工程と、耐酸化性
膜を除去した状態で熱酸化により薄い方のゲート酸化膜
を成膜する第二酸化工程とを含む成膜方法によって達成
される。

【００１７】上記の構成にいう耐酸化性膜には選択酸化
工程で素子分離膜ないしフィールド酸化膜を付けるに適
する窒化シリコン膜を用いるのがよく、かつその下地と
してウェハの表面に薄いバッファ酸化膜をつけておくの
がよい。第一酸化工程のためこの耐酸化性膜を薄いゲー
ト酸化膜を付けるべき個所に残すには、それをフォトレ
ジスト等のマスク膜で覆った状態でプラズマエッチング
法によって厚いゲート酸化膜の成膜個所から耐酸化性膜
を除去するのがよい。この残った耐酸化性膜を第二酸化
工程のために除去するには、それに対して選択性をもつ
エッチング液を用いてウェットエッチングを施すのがよ
く、特にエッチング液として熱燐酸を用いるのがウェッ
トエッチングの選択性を厚いゲート酸化膜に対するより
１００倍以上高める点で非常に有利である。

【００１８】なお、第一酸化工程と第二酸化工程で厚い
ゲート酸化膜と薄いゲート酸化膜をそれぞれを成膜する
ための熱酸化はいわゆるパイロジェニック酸化法による
ものとする。第二酸化工程では薄いゲート酸化膜を単純
に所望の膜厚で成膜することでよいが、第一酸化工程で
成膜する厚いゲート酸化膜は次の第二酸化工程で積み増
しが発生するため、あらかじめこの積み増し分を見込ん
だ最終の目標膜厚より薄めの膜厚で付けておくのがよ
い。さらに、前述のように耐酸化性膜の下地としてバッ
ファ酸化膜を設ける場合は、第二酸化工程のため耐酸化
性膜を除去する際にそれも同時に除去するのがよく、こ
の際に厚いゲート酸化膜の膜圧がバッファ酸化膜の膜厚
とほぼ同じだけ減少するので、第一酸化工程による厚い
ゲート酸化膜はあらかじめこの減少分も見込んだ膜厚で
付けておくのが望ましい。

【００１９】また、同一半導体基板上に厚さの異なる二
つのゲート酸化膜を有するＭＯＳ型半導体装置の別の製
造方法として、ゲート酸化膜を成膜すべきすべての個所
を耐酸化性膜により覆った状態で熱酸化を施す選択酸化
工程と、ゲート酸化膜を成膜すべきすべての個所に一方
の膜厚のゲート酸化膜とゲート電極を加工すべき電極膜
とを形成する工程と、他方のゲート酸化膜を成膜すべき
すべての個所の酸化膜と電極膜を除去する工程と、ゲー
ト酸化膜を成膜すべきすべての個所に他方の膜厚のゲー
ト酸化膜とゲート電極を加工すべき電極膜とを形成する
工程と、二層の電極膜が形成された個所の上層の電極膜
を除去する工程と、電極膜からゲート電極を加工する工
程とを順次行う方法をとることもできる。

【００２０】そのとき、厚い方のゲート酸化膜を薄い方
のゲート酸化膜より先に形成するものとする。この場合
もゲート酸化膜をパイロジェニック酸化法により成膜す
るのがよい。

【００２１】

【作用】本発明によるゲート酸化膜の成膜方法は、ゲー
ト酸化膜を成膜すべき全ての個所が選択酸化工程のため
耐酸化性膜により覆われた状態のままで、厚いゲート酸
化膜と薄いゲート酸化膜の成膜範囲を互いに区別するた
めに是非必要なフォトエツチングを施して薄いゲート酸
化膜の成膜範囲にのみ耐酸化性膜を残し、第一酸化工程
ではこれにより薄いゲート酸化膜の成膜範囲を覆った状
態で厚いゲート酸化膜だけを成膜し、第二酸化工程では
この残った耐酸化性膜も除去した状態で薄いゲート酸化
膜を成膜することにより、ゲート酸化膜を成膜するいず
れの酸化工程に対してもその前にフォトプロセスを成膜
個所がまだ耐酸化性膜で覆われている状態で済ませてし
まい、従って金属等の不純物を含むフォトレジスト樹脂
がゲート酸化膜はもちろんその成膜範囲のウェハ面にも
接触し得ないようにして、その不純物によりゲート酸化
膜が汚染されるおそれをなくしたものである。しかもゲ
ート電極の下のゲート酸化膜にアンダーカットが無く、
この点でもゲート耐圧の低下が避けられる。

【００２２】また、上記別の製造方法においても、ゲー
ト酸化膜とフォトレジストとの間にはつねにゲート電極
膜があって、直接の接触は避けられている。従って金属
等の不純物を含むフォトレジスト樹脂がゲート酸化膜は
もちろんその成膜範囲のウェハ面にも接触し得ないよう
にして、その不純物によりゲート酸化膜が汚染されるお
それをなくしたものである。しかもゲート電極の下のゲ
ート酸化膜にアンダーカットが無く、この点でもゲート
耐圧の低下が避けられる。

【００２３】なお、熱酸化はドライ酸化法やスチーム酸
化法によることもできるが、いわゆるパイロジェニック
酸化法によるのが成膜の速度を上げ膜圧の制御精度を高
め得る上で最も有利である。

【００２４】

【実施例】以下、図４、図５と共通の部分に同一の符号
を付した図を参照しながら本発明の半導体装置の製造方
法の実施例を説明する。図１は本発明の半導体装置の製
造方法に係る第一の実施例の主な工程ごとの断面図であ
る。図１（ａ）は選択酸化工程の状態を示す。図は集積
回路を作り込むべきウェハ１０のごく一部であり、図の
右半分と左半分が図２に示されたＭＯＳトランジスタ４
１と４２がそれぞれ作り込まれる領域である。集積回路
装置は例えば表示パネルの駆動用であり、その画素駆動
用の図の右半分の高耐圧部２２のＭＯＳトランジスタ４
２は４０〜５０Ｖの電圧下で動作し、表示データ用の高
速動作する図の左半分のロジック部２１のＭＯＳトラン
ジスタ４１は５Ｖの電圧下で動作する。これらのＭＯＳ
トランジスタ４１と４２のゲート酸化膜はかかる動作電
圧に応じた膜厚とされ、この実施例でも図４、５の従来
例と同じく２５ｎｍと１５０ｎｍにそれぞれ設定され
る。

【００２５】ウェハ１０の半導体領域１１は半導体基板
やエピタキシャル層やウェルであって、この例ではその
表面にバッファ酸化膜１２が熱酸化により３５ｎｍの膜
厚で付けられ、耐酸化性膜１３用に窒化シリコン膜がＣ
ＶＤ法により１５０ｎｍの膜厚で成膜される。図１
（ａ）の選択酸化工程では、耐酸化性膜１３を例えば図
のように各トランジスタ領域を覆うパターンに形成した
後にいわゆるＬＯＣＯＳ法による熱酸化を施すことによ
り、図示のように各領域を取り囲む素子分離膜ないしは
フィールド酸化膜１４を６００〜８００ｎｍ程度の膜厚
で成膜する。

【００２６】図１（ｂ）は図１（ｃ）の第一酸化工程の
ための準備工程であって、図の左半分の薄いゲート酸化
膜を付けるべき範囲を残して耐酸化性膜１３をフォトエ
ツチングにより除去する。このためには、通常のフォト
レジスト１９をマスクとして用いるフォトプロセスでフ
ォトレジスト１９を図のように形成した上で例えば三フ
ッ化窒素（ＮＦ₃ ）を含む雰囲気ガス内で耐酸化性膜１
３をプラズマエッチングにより除去し、かつその下側の
バッファ酸化膜１２を希フッ酸液による簡単なエッチン
グで除去して半導体領域１１の表面を露出させるのがよ
い。この図１（ｂ）の工程のフォトプロセスでは半導体
領域１１の表面ないしバッファ酸化膜１２は耐酸化性膜
１３によってフォトレジスト１９から隔てられているの
で、フォトレジスト１９と接触して汚染されるおそれは
ない。

【００２７】次の図１（ｃ）は第一酸化工程の状態を示
す。この工程ではまず前の図１（ｂ）の状態からフォト
レジスト１９をアッシング等の手段で除去して薄いゲー
ト酸化膜を付けるべき図の左半分の範囲を耐酸化性膜１
３で覆った状態で、右半分の半導体領域１１の表面を熱
酸化して厚いゲート酸化膜２４を成膜する。このゲート
酸化膜２４は通例のように水素と酸素のガス反応を利用
するいわゆるパイロジェニック酸化法（以後パイロ酸化
と称する）により成膜するのが成膜速度と膜質を高め得
る点で有利である。この実施例では例えば９００℃、８
０分程度のパイロ酸化条件で厚いゲート酸化膜２４を目
標値の１５０ｎｍより厚めの１７０ｎｍの膜厚で成膜す
る。

【００２８】図１（ｄ）に示す次の第二酸化工程のため
の準備工程では図の左半分の範囲から耐酸化性膜１３と
バッファ酸化膜１２を除去する。まず、耐酸化性膜１３
の除去は厚いゲート酸化膜２４に影響を極力与えないよ
うに耐酸化性膜１３に対してできるだけ高い選択性をも
つエッチング液を用いるウェットエッチングによるのが
よく、特にこのエッチング液として熱燐酸を用いれば窒
化シリコン膜からなる耐酸化性膜１３と厚いゲート酸化
膜２４に対して２００：１程度の高いエッチング選択性
が得られる。次のバッファ酸化膜１２は通例の希ふっ酸
液によるウェットエッチングで除去することでよいが、
この場合はエッチング選択性が全くないので前述の３５
ｎｍの膜厚のバッファ酸化膜１２を除去する際に厚いゲ
ート酸化膜２４の方も同じだけエッチングされて膜厚が
１７０ｎｍから１３５ｎｍに減少する。なお、この図１
（ｄ）の工程中に厚いゲート酸化膜２４は熱燐酸および
希ふっ酸と接触するが、これらの無機酸との接触によっ
て汚染を受けるおそれは周知のようにごく少ない。

【００２９】次の図１（ｅ）の第二酸化工程では前工程
で耐酸化性膜１３とバッファ酸化膜１２とを除去して露
出させた左半分の半導体領域１１の清浄な表面を熱酸化
して薄いゲート酸化膜２３を付ける。この熱酸化にもパ
イロ酸化法を用いるのがよく、例えば８００℃、４０分
程度の条件下で薄いゲート酸化膜２３を目標値の２５ｎ
ｍの膜厚に成膜する。これと同時に厚いゲート酸化膜２
４も積み増されるが膜厚が増すにつれ酸化膜の成長速度
が落ちるので、薄いゲート酸化膜２３の成長より低い１
５ｎｍ程度が積み増されて前工程の１３５ｎｍから目標
値１５０ｎｍに近い膜厚になる。この後、減圧ＣＶＤ法
により多結晶シリコン膜１５が堆積される。

【００３０】更に、同図（ｆ）ではフォトレジスト１９
が塗布、パターニングされ、多結晶シリコン膜１５のフ
ォトエッチングにより、ロジツク部２１のゲート電極２
５と高耐圧部２２のゲート電極２６が形成される。以上
で本発明方法によるゲート酸化膜２３と２４の成膜およ
びゲート電極２５、２６の形成までが完了するが、図１
（ｃ）の第一酸化工程と図１（ｅ）の第二酸化工程より
前の図１（ａ）の耐酸化性膜１３がまだウェハ１０の表
面にある状態で図１（ｂ）の準備工程でフォトエツチン
グを済ませてしまうので、フォトレジスト１９がゲート
酸化膜２３や２４に接触し得ないことはもちろん、それ
らを成膜すべき範囲の半導体領域１１の表面にも接触し
ないので、清浄な半導体表面に不純物による汚染がない
ゲート酸化膜２３と２４を良好な膜質で容易に成膜する
ことができる。

【００３１】参考のため、図２（ａ）および（ｂ）に、
この後の工程における断面図を簡略に示す。図２（ａ）
では、ゲート電極２５、２６およびフィールド酸化膜１
４をマスクにして或いはフォトエッチング技術によるマ
スクによりｐ型の半導体領域１１の表面に高耐圧部２２
のＭＯＳトランジスタ４２用にｎ型低濃度領域３２を拡
散し、ロジック部２１および高耐圧部２２のＭＯＳトラ
ンジスタ４１、４２に対してｎ型ソース領域３３および
ｎ型ドレイン領域３４と、ｐ型コンタクト領域３５を拡
散する。この工程はゲート酸化膜２３、２４を残したま
ま行うことができる。

【００３２】最後に要所の酸化膜に窓開けをし、アルミ
ニウム合金の電極３６を配設してソース端子Ｓとドレイ
ン端子Ｄとゲート端子Ｇを導出する［図２（ｂ）］。こ
のようにして、ウェハ１０に集積回路の回路要素の例と
して動作電圧が互いに異なるＭＯＳトランジスタ４１と
４２を作り込むことができる。なお、ゲート電極２５、
２６の上に層間絶縁膜が、電極３６の上に保護膜が実際
にはそれぞれ設けられるが図では省略されている。

【００３３】本発明方法によりゲート酸化膜２３と２４
を成膜したウェハ１０に図２のようにＭＯＳトランジス
タ４１と４２を組み込んだ集積回路装置の試験結果で
は、従来では１〜３％の確率で汚染が原因と思われるゲ
ート耐圧やしきい値の不良が発生していたのに対し、本
発明方法による場合は製造直後のかかる不良の発生確率
はほぼ０であり、さらに加熱下の１００時間程度の劣化
加速試験の結果でもゲート耐圧や動作特性の劣化は特に
認められなかった。

【００３４】図３（ａ）ないし（ｆ）は本発明の別の製
造方法の実施例の主な工程ごとの断面図である。図３
（ａ）は、図１（ａ）と同様選択酸化工程の状態を示
す。図は集積回路を作り込むべきウェハ１０のごく一部
であり、図の右半分と左半分が図２に示されたＭＯＳト
ランジスタ４１と４２がそれぞれ作り込まれる領域であ
る。

【００３５】ウェハ１０の半導体領域１１は半導体基板
やエピタキシャル層やウェルであって、この例ではその
表面にバッファ酸化膜１２が熱酸化により３５ｎｍの膜
厚で付けられ、耐酸化性膜１３として窒化シリコン膜が
プラズマＣＶＤ法により１５０ｎｍの膜厚で成膜され
る。図３（ａ）の選択酸化工程では、耐酸化性膜１３を
例えば図のように各トランジスタ領域を覆うパターンに
形成した後にいわゆるＬＯＣＯＳ法による熱酸化を施す
ことにより、図示のように各領域を取り囲む素子分離膜
ないしはフィールド酸化膜１４を６００〜８００ｎｍ程
度の膜厚で成膜する。

【００３６】耐酸化性膜１３とバッファ酸化膜１４とを
除去した後、９００℃、６１分程度のパイロ酸化によっ
て１５０ｎｍの高耐圧部２２用の厚い酸化膜２４を成膜
し、続いて減圧ＣＶＤ法により第一の多結晶シリコン膜
１５を全面に堆積し、フォトレジスト１９を塗布し、高
耐圧部２２上にパターン形成する〔図３（ｂ）〕。次
に、ロジツク部２１上の第一の多結晶シリコン膜１５を
エッチング除去した後、フォトレジスト１９を除去し、
ふっ酸によりロジツク部２１上の厚いゲート酸化膜２６
をエッチングして、半導体領域１１の表面を露出させる
〔図３（ｃ）〕。高耐圧部２２上は多結晶シリコン膜１
５があるため、ゲート酸化膜２４はエッチングされな
い。しかも高耐圧部２２上の第一の多結晶シリコン膜１
５は、高耐圧部２２全体を覆うように残っているため、
言い換えると高耐圧部２２上の第一の多結晶シリコン膜
１５が、高耐圧部２２の活性領域より大きく残っている
ため、後でフォトエッチングにより形成されるゲート電
極２６の直下の酸化膜のアンダーカットは起こらない。

【００３７】しかる後、第二のゲート酸化膜２３を８０
０℃、４０分程度のパイロ酸化により２５ｎｍの厚さに
成膜する。このとき、高耐圧部２２の第一の多結晶シリ
コン膜１５も酸化され、その上に酸化膜１８が形成され
る。続いて、第二の多結晶シリコン膜１６を全面に堆積
し、フォトレジスト１９を塗布し、ロジツク部２１上に
パターン形成する〔図３（ｄ）〕。

【００３８】次に、高耐圧部２２の第二の多結晶シリコ
ン膜１６をエッチング除去する。このとき、先に述べた
高耐圧部２２の第一の多結晶シリコン膜１５の上の酸化
膜１８がこのエッチングのエンドポイントディテクタと
して働くので、高耐圧部２２の第一の多結晶シリコン膜
１５はエッチングされない。フォトレジスト１９を除去
し、必要があれば、第一の多結晶シリコン膜１５の上の
酸化膜１８をこの時点でエッチングすることもできる
〔図３（ｅ）〕。この状態では、ロジック部２１には第
二の多結晶シリコン膜１６が、また高耐圧部２２には第
一の多結晶シリコン膜１５が未加工の状態で存在する。
必要があれば、多結晶シリコン膜１５、１６を低抵抗化
するための不純物の導入を行う。ただし、この工程は多
結晶シリコン膜を堆積するとき同時に不純物を導入する
いわゆるドープド多結晶シリコン膜にするなら不要であ
る。

【００３９】ついで、フォトレジスト１９を塗布し、パ
ターン形成してロジツク部２１のゲート電極２５と高耐
圧部２２のゲート電極２６とを形成する〔図３
（ｆ）〕。以上で本発明方法によるゲート酸化膜２３と
２４の成膜およびゲート電極２５、２６の形成までが完
了するが、以上の方法によっても、フォトレジスト１９
を使用する工程の図３（ｃ）、（ｅ）において常にフォ
トレジスト１９の下に多結晶シリコン膜１５、１６があ
り、ゲート酸化膜２３、２４にフォトレジスト１９が触
れて不純物汚染を引き起こすことがない。清浄な半導体
表面に不純物による汚染がないゲート酸化膜２３と２４
を良好な膜質で容易に成膜することができる。またゲー
ト電極２５、２６の下のゲート酸化膜がアンダーカツト
されることもない。

【００４０】これ以降の工程は、図２（ａ）および
（ｂ）に断面図で示したものと同じでよい。本発明方法
によりゲート酸化膜２３と２４を成膜したウェハ１０に
図２のようにＭＯＳトランジスタ４１と４２を組み込ん
だ集積回路装置の試験結果では、汚染やゲート電極下の
酸化膜のアンダーカットが原因と思われるゲート耐圧や
しきい値の不良がほぼ０であり、さらに加熱下の１００
時間程度の劣化加速試験の結果でもゲート耐圧や動作特
性の劣化は特に認められなかった。

【００４１】上記の例では、先に厚いゲート酸化膜２４
を成膜し［図３（ｂ）］、その後薄いゲート酸化膜２３
を成膜した［図３（ｄ）］。これを逆にして先に薄いゲ
ート酸化膜２３を成膜し、後で厚いゲート酸化膜２４を
成膜することもできるが、後の酸化時の一層目の多結晶
シリコン膜１５の目減りを考慮すれば、先に厚いゲート
酸化膜２４を成膜する方が有利である。

【００４２】なお、熱酸化はドライ酸化法やスチーム酸
化法によることもできるが、いわゆるパイロジェニック
酸化法によるのが成膜の速度を上げ膜圧の制御精度を高
め得る上で最も有利である。

【００４３】

【発明の効果】以上説明したように本発明第一の方法で
は、集積回路を組み込むべきウェハに膜厚が異なるゲー
ト酸化膜を成膜するため、まず選択酸化工程においてゲ
ート酸化膜を成膜すべきすべての個所に耐酸化性膜を被
覆した状態でウェハに熱酸化を施し、この耐酸化性膜を
薄いゲート酸化膜の成膜個所に残した状態で第一酸化工
程では熱酸化により厚いゲート酸化膜を成膜し、更に第
二酸化工程では耐酸化性膜をすべて除去した状態で熱酸
化により薄いゲート酸化膜を成膜し、また本発明第二の
方法では、ゲート酸化膜を成膜すべきすべての個所に一
方の膜厚のゲート酸化膜とゲート電極を加工すべき電極
膜とを形成し、他方のゲート酸化膜を成膜すべきすべて
の個所の酸化膜と電極膜を除去し、ゲート酸化膜を成膜
すべきすべての個所に他方の膜厚のゲート酸化膜とゲー
ト電極を加工すべき電極膜とを形成し、二層の電極膜が
形成された個所の上層の電極膜を除去することによっ
て、次の効果が得られる。

【００４４】（ａ）フォトレジストを用いるフォトプロ
セスが、第一の方法ではゲート酸化膜の成膜個所がまだ
耐酸化性膜で覆われている状態で、第二の方法では電極
膜で覆われている状態で済ませるので、金属等の有害な
不純物が含まれ易いフォトレジスト樹脂がゲート酸化膜
はもちろんその成膜範囲のウェハ面にも接触し得ないの
で、ウェハの清浄な半導体の表面に不純物により汚染さ
れないゲート酸化膜を良好な膜質で容易かつ確実に成膜
することができる。

【００４５】（ｂ）ゲート電極直下のゲート酸化膜がふ
っ酸にさらされることがなく、ゲート電極直下のアンダ
カットもないため、デバイスの信頼性を低下させること
がない。特に第一の方法においては、（ｃ） 従来とお
なじ工程数で上述の効果が得られる。すなわち、従来は
厚いゲート酸化膜の成膜工程と薄いゲート酸化膜の成膜
工程との間にフォトエツチング工程を挿入していたのに
対し、本発明方法では、選択酸化工程後の準備工程でフ
ォトエツチングを施した後に第一酸化工程で厚いゲート
酸化膜を、第二酸化工程で薄いゲート酸化膜をそれぞれ
成膜するので、二回の酸化工程と一回のフォトエツチン
グ工程とを経由する点で同じである。なお、周知のよう
に選択酸化工程はどの集積回路にも一般的な工程なので
本発明のために特に追加する必要はない。そして第一酸
化工程のために耐酸化性膜を厚いゲート酸化膜の成膜個
所からプラズマエッチング法により除去する本発明の実
施態様は、ウェットエッチング法よりもフォトレジスト
膜が損傷を受けるおそれを減少させてフォトエッチング
を容易にする利点がある。また、第二酸化工程のために
耐酸化性膜をそれに対して選択性を有するエッチング
液、特に熱燐酸液を用いて薄いゲート酸化膜の成膜個所
からウェットエッチングによって除去する態様は、厚い
ゲート酸化膜に与える影響を減少させてそれに正確な膜
厚をもたせる効果を有する。

【図面の簡単な説明】

【図１】（ａ）ないし（ｆ）は本発明に係るＭＯＳ型集
積回路装置の製造方法を説明するためのゲート電極形成
までの主要工程ごとの断面図

【図２】（ａ）および（ｂ）は図１に続く本発明に係る
ＭＯＳ型集積回路装置の製造方法を説明するための主要
工程ごとの断面図

【図３】（ａ）ないし（ｆ）は本発明に係るＭＯＳ型集
積回路装置の別の製造方法を説明するためのゲート電極
形成までの主要工程ごとの断面図

【図４】（ａ）ないし（ｆ）は従来のＭＯＳ型集積回路
装置の製造方法を説明するためのゲート電極形成までの
主要工程ごとの断面図

【図５】（ａ）ないし（ｆ）は従来のＭＯＳ型集積回路
装置の別の製造方法を説明するためのゲート電極形成ま
での主要工程ごとの断面図

【符号の説明】 １０ ウェハ １１ 半導体領域 １２ バッファ酸化膜 １３ 耐酸化性膜 １４ フィールド酸化膜 １５ 第一の多結晶シリコン膜 １６ 第二の多結晶シリコン膜 １７ 第一酸化膜 １８ 多結晶シリコン膜上酸化膜 １９ フォトレジスト ２１ ロジツク部 ２２ 高耐圧部 ２３ 薄いゲート酸化膜 ２４ 厚いゲート酸化膜 ２５ ゲート電極 ２６ ゲート電極 ３２ ｎ型低濃度領域 ３３ ｎ型ソース領域 ３４ ｎ型ドレイン領域 ３５ ｐ型コンタクト領域 ３６ 電極 ４１ ロジック部のＭＯＳトランジスタ ４２ 高耐圧部のＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｇ ３０１ Ｐ

Claims (9)

【特許請求の範囲】
1. 【請求項１】同一半導体基板上に厚さの異なる二つのゲ
   ート酸化膜を有するＭＯＳ型集積回路装置の製造方法に
   おいて、ゲート酸化膜を成膜すべきすべての個所を耐酸
   化性膜により覆った状態で熱酸化を施す選択酸化工程
   と、薄い方のゲート酸化膜を付けるべき個所に耐酸化性
   膜を残した状態で熱酸化により厚い方のゲート酸化膜を
   成膜する第一酸化工程と、耐酸化性膜を除去した状態で
   熱酸化により薄い方のゲート酸化膜を成膜する第二酸化
   工程とを含むことを特徴とするＭＯＳ型集積回路装置の
   製造方法。
2. 【請求項２】薄い方のゲート酸化膜の成膜個所の耐酸化
   性膜をマスク膜で覆った状態で厚い方のゲート酸化膜の
   成膜個所の耐酸化性膜をプラズマエッチング法により除
   去するようにしたことを特徴とする請求項１に記載のＭ
   ＯＳ型集積回路装置の製造方法。
3. 【請求項３】第一酸化工程では厚いゲート酸化膜を第二
   酸化工程における積み増し分を見込んだ膜厚で成膜する
   ようにしたことを特徴とする請求項１または２に記載の
   ＭＯＳ型集積回路装置の製造方法。
4. 【請求項４】第一酸化工程では厚いゲート酸化膜を第二
   酸化工程のために耐酸化性膜とその下側のバッファ酸化
   膜をともに除去する際の減少分を見込んだ膜厚で成膜す
   るようにしたことを特徴とする請求項３に記載のＭＯＳ
   型集積回路装置の製造方法。
5. 【請求項５】第二酸化工程で耐酸化性膜をそれに対し選
   択性をもつエッチング液を用いて除去するようにしたこ
   とを特徴とする請求項１ないし４のいずれかに記載のＭ
   ＯＳ型集積回路装置の製造方法。
6. 【請求項６】選択性のエッチング液として熱燐酸を用い
   ることを特徴とする請求項５に記載のＭＯＳ型集積回路
   装置の製造方法。
7. 【請求項７】同一半導体基板上に厚さの異なる二つのゲ
   ート酸化膜を有するＭＯＳ型集積回路装置の製造方法に
   おいて、ゲート酸化膜を成膜すべきすべての個所を耐酸
   化性膜により覆った状態で熱酸化を施す選択酸化工程
   と、ゲート酸化膜を成膜すべきすべての個所に一方の膜
   厚のゲート酸化膜とゲート電極を加工すべきゲート電極
   膜とを形成する工程と、他方のゲート酸化膜を成膜すべ
   きすべての個所の酸化膜とゲート電極膜を除去する工程
   と、ゲート酸化膜を成膜すべきすべての個所に他方の膜
   厚のゲート酸化膜とゲート電極を加工すべきゲート電極
   膜とを形成する工程と、二層のゲート電極膜が形成され
   た個所の上層のゲート電極膜を除去する工程と、ゲート
   電極膜からゲート電極を加工する工程とを順次行うこと
   を特徴とするＭＯＳ型集積回路装置の製造方法。
8. 【請求項８】膜厚の厚い方のゲート酸化膜を先に形成
   し、薄い方のゲート酸化膜を後から成膜することを特徴
   とする請求項７に記載のＭＯＳ型集積回路装置の製造方
   法。
9. 【請求項９】ゲート酸化膜をパイロジェニック酸化法に
   より成膜するようにしたことを特徴とする請求項１ない
   し８のいずれかに記載のＭＯＳ型集積回路装置の製造方
   法。