JPH0629521A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
- Publication number
- JPH0629521A JPH0629521A JP17951692A JP17951692A JPH0629521A JP H0629521 A JPH0629521 A JP H0629521A JP 17951692 A JP17951692 A JP 17951692A JP 17951692 A JP17951692 A JP 17951692A JP H0629521 A JPH0629521 A JP H0629521A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- polycrystalline silicon
- gate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】第１の多結晶シリコン膜１０３，窒化チタン膜
１０４でゲート電極の主要部を形成した後、熱酸化法で
第２のゲート酸化膜１０５を形成し、第２の多結晶シリ
コン膜を堆積し、異方性エッチングで側部１０７を形成
する。 【効果】ゲート電極の側部１０７が、プラズマダメージ
を受けていない第２のゲート酸化膜１０５のみを介して
シリコン基板と接しているため、良好な耐圧のＭＯＳ型
電界効果トランジスタが形成できる。
１０４でゲート電極の主要部を形成した後、熱酸化法で
第２のゲート酸化膜１０５を形成し、第２の多結晶シリ
コン膜を堆積し、異方性エッチングで側部１０７を形成
する。 【効果】ゲート電極の側部１０７が、プラズマダメージ
を受けていない第２のゲート酸化膜１０５のみを介して
シリコン基板と接しているため、良好な耐圧のＭＯＳ型
電界効果トランジスタが形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型電界効果トラ
ンジスタの製造方法に関し、特にゲート電極に多結晶シ
リコン膜からなる側部を有するＭＯＳ型電界効果トラン
ジスタの製造方法に関する。
ンジスタの製造方法に関し、特にゲート電極に多結晶シ
リコン膜からなる側部を有するＭＯＳ型電界効果トラン
ジスタの製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型電界効果トランジスタは
図４に示すように、一般に多結晶シリコン膜３１２から
なるゲート電極を有している。また、多結晶シリコン膜
と高融点金属や高融点金属の珪化物とを積層した、いわ
ゆるポリサイドゲートなども用いられている。
図４に示すように、一般に多結晶シリコン膜３１２から
なるゲート電極を有している。また、多結晶シリコン膜
と高融点金属や高融点金属の珪化物とを積層した、いわ
ゆるポリサイドゲートなども用いられている。
【０００３】このうち、多結晶シリコンとタングステン
シリサイドから成るポリサイドゲートは図５に示される
構造が一般的である。本構造は、次のようにして形成さ
れる。まず、基板上の活性領域に形成されたゲート酸化
膜４０２の全面に厚さ２００ｎｍの多結晶シリコン膜を
形成し９００℃のリンを含む雰囲気中にて熱処理を行い
リンを拡散する。その後、タングステンシリサイド膜４
０４を厚さ２００ｎｍスパッタリング法により形成し、
ホトレジストを塗布の後、リソグラフィ技術を用いたパ
ターニングを行う。しかる後、ＲＩＥを用いてエッチン
グすることにより、ゲート電極が形成される。
シリサイドから成るポリサイドゲートは図５に示される
構造が一般的である。本構造は、次のようにして形成さ
れる。まず、基板上の活性領域に形成されたゲート酸化
膜４０２の全面に厚さ２００ｎｍの多結晶シリコン膜を
形成し９００℃のリンを含む雰囲気中にて熱処理を行い
リンを拡散する。その後、タングステンシリサイド膜４
０４を厚さ２００ｎｍスパッタリング法により形成し、
ホトレジストを塗布の後、リソグラフィ技術を用いたパ
ターニングを行う。しかる後、ＲＩＥを用いてエッチン
グすることにより、ゲート電極が形成される。
【０００４】また、多結晶シリコンゲートの側部に他の
多結晶シリコン膜を設けたゲート構造は図６に示される
通りである。本構造は、次のようにして形成される。ま
ずウェハの全面に形成された多結晶シリコン膜５１２
を、ホトレジストを使用したリソグラフィ技術によりパ
ターンニングし、プラズマエッチすることによりゲート
電極の主要部を形成する。さらに、気相成長法により他
の多結晶シリコン膜を厚さ２００ｎｍ形成した後、プラ
ズマガス中において全面エッチバックを行うことにより
ゲート電極の側部５０７として他の多結晶シリコン膜を
残存させる。
多結晶シリコン膜を設けたゲート構造は図６に示される
通りである。本構造は、次のようにして形成される。ま
ずウェハの全面に形成された多結晶シリコン膜５１２
を、ホトレジストを使用したリソグラフィ技術によりパ
ターンニングし、プラズマエッチすることによりゲート
電極の主要部を形成する。さらに、気相成長法により他
の多結晶シリコン膜を厚さ２００ｎｍ形成した後、プラ
ズマガス中において全面エッチバックを行うことにより
ゲート電極の側部５０７として他の多結晶シリコン膜を
残存させる。
【０００５】
【発明が解決しようとする課題】この多結晶シリコンゲ
ートを有する従来のＭＯＳ型電界効果トランジスタ構造
（図４）では、プラズマエッチ時に残渣なくエッチング
を行うためには、十分なオーバーエッチを行う必要があ
るため、サイドエッチが進みやすく、ゲート長のマスク
寸法からの減少が大きく、また形状も逆テーパがつきや
すいという欠点がある。
ートを有する従来のＭＯＳ型電界効果トランジスタ構造
（図４）では、プラズマエッチ時に残渣なくエッチング
を行うためには、十分なオーバーエッチを行う必要があ
るため、サイドエッチが進みやすく、ゲート長のマスク
寸法からの減少が大きく、また形状も逆テーパがつきや
すいという欠点がある。
【０００６】またポリサイドゲートを有する従来のＭＯ
Ｓ型電界効果トランジスタ構造では、オーバーエッチの
際に多結晶シリコン膜のサイドエッチ量が高融点金属シ
リサイド膜のサイドエッチ量に比較して大きいことに起
因し、ゲート形状がＴ字型となり、いわゆるオフセット
ゲート現象を生ずる原因となる。また、はがれも生じや
すい。
Ｓ型電界効果トランジスタ構造では、オーバーエッチの
際に多結晶シリコン膜のサイドエッチ量が高融点金属シ
リサイド膜のサイドエッチ量に比較して大きいことに起
因し、ゲート形状がＴ字型となり、いわゆるオフセット
ゲート現象を生ずる原因となる。また、はがれも生じや
すい。
【０００７】さらに、多結晶シリコンからなるゲート主
要部の側部に他の多結晶シリコン膜を設けたゲート構造
を実現する従来の製造方法ではこれらの欠点を有しない
が、側部の多結晶シリコン膜の直下にプラズマダメージ
を受けたゲート酸化膜が残存し、ゲート耐圧の低下をま
ねくという別の欠点がある。
要部の側部に他の多結晶シリコン膜を設けたゲート構造
を実現する従来の製造方法ではこれらの欠点を有しない
が、側部の多結晶シリコン膜の直下にプラズマダメージ
を受けたゲート酸化膜が残存し、ゲート耐圧の低下をま
ねくという別の欠点がある。
【０００８】
【課題を解決するための手段】本発明のＭＯＳ型電界効
果トランジスタの製造方法は、シリコン基板の表面に第
１のゲート酸化膜を形成し、前記第１のゲート酸化膜を
第１の多結晶シリコン膜および難酸化性の導電膜で順次
に被覆したのちパターニングしてゲート電極の主要部を
形成する工程と、前記ゲート電極の主要部をマスクにし
て前記第１のゲート酸化膜をエッチングする工程と、熱
酸化を行い第２のゲート酸化膜を形成する工程と、第２
多結晶シリコン膜を滞積したのち異方性エッチングを行
ない前記ゲート電極の主要部に接続された側部を形成し
てゲート電極の形成を完成する行程とを有するというも
のである。
果トランジスタの製造方法は、シリコン基板の表面に第
１のゲート酸化膜を形成し、前記第１のゲート酸化膜を
第１の多結晶シリコン膜および難酸化性の導電膜で順次
に被覆したのちパターニングしてゲート電極の主要部を
形成する工程と、前記ゲート電極の主要部をマスクにし
て前記第１のゲート酸化膜をエッチングする工程と、熱
酸化を行い第２のゲート酸化膜を形成する工程と、第２
多結晶シリコン膜を滞積したのち異方性エッチングを行
ない前記ゲート電極の主要部に接続された側部を形成し
てゲート電極の形成を完成する行程とを有するというも
のである。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は本発明の一実施例によるＭＯＳ型電
界効果トランジスタの縦断面図である。
界効果トランジスタの縦断面図である。
【００１１】本実施例によるＭＯＳ型電界効果トランジ
スタは、第１の多結晶シリコン膜１０３と、窒化チタン
膜１０４から成るゲート電極の主要部と、この主要部の
形成後に形成された熱酸化膜（第２のゲート酸化膜１０
５）のみを介して基板と接する第２の多結晶シリコンか
ら成る側部１０７とからなるゲート電極を有している。
スタは、第１の多結晶シリコン膜１０３と、窒化チタン
膜１０４から成るゲート電極の主要部と、この主要部の
形成後に形成された熱酸化膜（第２のゲート酸化膜１０
５）のみを介して基板と接する第２の多結晶シリコンか
ら成る側部１０７とからなるゲート電極を有している。
【００１２】まず、図２（ａ）に示すようにＰ型シリコ
ン基板１０１上に厚さ約２０ｎｍの第１のゲート酸化膜
２０２を、９００℃のスチーム雰囲気中における熱酸化
法により形成した後、化学気相成長法により厚さ２００
ｎｍの第１の多結晶シリコン膜１０３を形成する。そし
て、リンを含む９００℃の雰囲気中において多結晶シリ
コン中にリンを拡散させた後、スパッタリング法により
厚さ２００ｎｍの窒化チタン膜１０４を形成する。次に
ホトレジストを使用した、リソグラフィ技術を用いて、
パターンニングし、プラズマガス中においてまず窒化チ
タン膜１０４を、ひきつづいて第１の多結晶シリコン膜
１０３をエッチング除去し、ゲート電極の主要部を形成
する。つづいて、ＨＦ等のエッチング液を用いて、図２
（ｂ）に示すようにゲート電極主要部直下を除く部分の
第１のゲート酸化膜１０２を除去した後、新たに９００
℃のスチーム雰囲気中において、図２（ｃ）に示すよう
にＰ型シリコン基板と第１の多結晶シリコン膜１０３の
側面上に厚さ２０ｎｍの熱酸化膜（第２のゲート酸化膜
１０５）を形成する。しかる後、厚さ２００ｎｍの第２
の多結晶シリコン膜１０６を形成し、全面をプラズマガ
ス中でエッチバックして図１に示すようにゲート電極の
側部１０７を形成し、９００℃のリンを含む雰囲気中に
おいて熱処理を施し、側部１０７の多結晶シリコン膜中
にリンを拡散させる。そして、Ａｓイオンを注入し、９
５０℃のＮ２雰囲気中で熱処理を施し、Ｎ型拡散層１０
８を形成する。さらに化学気相成長法により厚さ１．０
μｍのＢＰＳＧ膜１０９を層間絶縁膜として形成した
後、基板との間に開孔１１０を設け、厚さ１．０μｍの
アルミニウム膜１１１をスパッタリング法により形成し
パターンニングし電極配線を形成する。
ン基板１０１上に厚さ約２０ｎｍの第１のゲート酸化膜
２０２を、９００℃のスチーム雰囲気中における熱酸化
法により形成した後、化学気相成長法により厚さ２００
ｎｍの第１の多結晶シリコン膜１０３を形成する。そし
て、リンを含む９００℃の雰囲気中において多結晶シリ
コン中にリンを拡散させた後、スパッタリング法により
厚さ２００ｎｍの窒化チタン膜１０４を形成する。次に
ホトレジストを使用した、リソグラフィ技術を用いて、
パターンニングし、プラズマガス中においてまず窒化チ
タン膜１０４を、ひきつづいて第１の多結晶シリコン膜
１０３をエッチング除去し、ゲート電極の主要部を形成
する。つづいて、ＨＦ等のエッチング液を用いて、図２
（ｂ）に示すようにゲート電極主要部直下を除く部分の
第１のゲート酸化膜１０２を除去した後、新たに９００
℃のスチーム雰囲気中において、図２（ｃ）に示すよう
にＰ型シリコン基板と第１の多結晶シリコン膜１０３の
側面上に厚さ２０ｎｍの熱酸化膜（第２のゲート酸化膜
１０５）を形成する。しかる後、厚さ２００ｎｍの第２
の多結晶シリコン膜１０６を形成し、全面をプラズマガ
ス中でエッチバックして図１に示すようにゲート電極の
側部１０７を形成し、９００℃のリンを含む雰囲気中に
おいて熱処理を施し、側部１０７の多結晶シリコン膜中
にリンを拡散させる。そして、Ａｓイオンを注入し、９
５０℃のＮ２雰囲気中で熱処理を施し、Ｎ型拡散層１０
８を形成する。さらに化学気相成長法により厚さ１．０
μｍのＢＰＳＧ膜１０９を層間絶縁膜として形成した
後、基板との間に開孔１１０を設け、厚さ１．０μｍの
アルミニウム膜１１１をスパッタリング法により形成し
パターンニングし電極配線を形成する。
【００１３】本実施例によれば、ゲート電極の側部１０
７の多結晶シリコン膜がゲート電極の主要部を形成した
後に新たに形成された熱酸化膜（１０５）を介してシリ
コン基板と接しているため、ゲート酸化膜の耐圧劣化を
まねくことはない。また、ゲート電極に側部を有するこ
とから、ゲート電極形状が逆テーパ状となったりＴ字型
となる点が改善される。なお、ゲート電極主要部の第１
の多結晶シリコン膜１０３と、側部１０７の第２の多結
晶シリコン膜とが窒化チタン膜１０４を介して接続され
ており、側部１０４の電位２０７がフローティングとな
ることが防止されている。
７の多結晶シリコン膜がゲート電極の主要部を形成した
後に新たに形成された熱酸化膜（１０５）を介してシリ
コン基板と接しているため、ゲート酸化膜の耐圧劣化を
まねくことはない。また、ゲート電極に側部を有するこ
とから、ゲート電極形状が逆テーパ状となったりＴ字型
となる点が改善される。なお、ゲート電極主要部の第１
の多結晶シリコン膜１０３と、側部１０７の第２の多結
晶シリコン膜とが窒化チタン膜１０４を介して接続され
ており、側部１０４の電位２０７がフローティングとな
ることが防止されている。
【００１４】なお、図３に示すように、第２のゲート酸
化膜２０５の厚さを５０ｎｍ程度に厚くすることによ
り、ゲート電極とソース・ドレイン領域とのオーバーラ
ップ容量の低減を判ることもできる。
化膜２０５の厚さを５０ｎｍ程度に厚くすることによ
り、ゲート電極とソース・ドレイン領域とのオーバーラ
ップ容量の低減を判ることもできる。
【００１５】なお、難酸化性の導電膜としては、窒化チ
タン膜のほか白金膜などを用いることができる。
タン膜のほか白金膜などを用いることができる。
【００１６】
【発明の効果】以上説明したように、本発明では、第１
の多結晶シリコン膜と難酸化性の導電膜とからなるゲー
ト電極の主要部を形成したのち熱酸化を行ない、続いて
ゲート電極の側部を形成することにより逆テーパ状やＴ
字型になり難いゲート電極を有し、かつゲート耐圧の高
いＭＯＳ型電界効果トランジスタを形成できるという効
果がある。
の多結晶シリコン膜と難酸化性の導電膜とからなるゲー
ト電極の主要部を形成したのち熱酸化を行ない、続いて
ゲート電極の側部を形成することにより逆テーパ状やＴ
字型になり難いゲート電極を有し、かつゲート耐圧の高
いＭＯＳ型電界効果トランジスタを形成できるという効
果がある。
【図１】本発明の一実施例によるＭＯＳ型電界効果トラ
ンジスタを示す断面図である。
ンジスタを示す断面図である。
【図２】本発明の一実施例の説明に使用するため（ａ）
〜（ｄ）に分図して示す工程順断面図である。
〜（ｄ）に分図して示す工程順断面図である。
【図３】本発明の一実施例の変形の説明に使用する断面
図である。
図である。
【図４】多結晶シリコンゲートＭＯＳ型電界効果トラン
ジスタを示す断面図である。
ジスタを示す断面図である。
【図５】ポリサイドゲートＭＯＳ型電界効果トランジス
タを示す断面図である。
タを示す断面図である。
【図６】多結晶シリコンゲートに側部を設けたＭＯＳ型
電界効果トランジスタを示す断面図である。
電界効果トランジスタを示す断面図である。
１０１，２０１，３０１，４０１，５０１ Ｐ型シリ
コン基板 １０２，２０２ 第１のゲート酸化膜 ３０２，４０２，５０２ ゲート酸化膜 １０３，２０３ 第１の多結晶シリコン膜 ４０３ 多結晶シリコン膜 １０４，２０４ 窒化チタン膜 １０５，２０５ 第２のゲート酸化膜 １０６ 第２の多結晶シリコン膜 １０７，２０７ ゲート電極の側部 １０８，２０８，３０８，４０８，５０８ Ｎ型拡散
層 １０９，２０９，３０９，４０９，５０９ ＢＰＳＧ
膜 １１０，２１０ 開孔 １１１，２１１，３１１，４１１，５１１ アルミニ
ウム膜
コン基板 １０２，２０２ 第１のゲート酸化膜 ３０２，４０２，５０２ ゲート酸化膜 １０３，２０３ 第１の多結晶シリコン膜 ４０３ 多結晶シリコン膜 １０４，２０４ 窒化チタン膜 １０５，２０５ 第２のゲート酸化膜 １０６ 第２の多結晶シリコン膜 １０７，２０７ ゲート電極の側部 １０８，２０８，３０８，４０８，５０８ Ｎ型拡散
層 １０９，２０９，３０９，４０９，５０９ ＢＰＳＧ
膜 １１０，２１０ 開孔 １１１，２１１，３１１，４１１，５１１ アルミニ
ウム膜
Claims (1)
- 【請求項１】 シリコン基板の表面に第１のゲート酸化
膜を形成し、前記第１のゲート酸化膜を第１の多結晶シ
リコン膜および難酸化性の導電膜で順次に被覆したのち
パターニングしてゲート電極の主要部を形成する工程
と、前記ゲート電極の主要部をマスクにして前記第１の
ゲート酸化膜をエッチングする工程と、熱酸化を行ない
第２のゲート酸化膜を形成する工程と、第２の多結晶シ
リコン膜を堆積したのち異方性エッチングを行ない前記
ゲート電極の主要部に接続された側部を形成してゲート
電極の形成を完成する工程とを有することを特徴とする
ＭＯＳ型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17951692A JPH0629521A (ja) | 1992-07-07 | 1992-07-07 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17951692A JPH0629521A (ja) | 1992-07-07 | 1992-07-07 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629521A true JPH0629521A (ja) | 1994-02-04 |
Family
ID=16067158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17951692A Pending JPH0629521A (ja) | 1992-07-07 | 1992-07-07 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271971A (ja) * | 1987-04-28 | 1988-11-09 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
| JPH01186675A (ja) * | 1988-01-14 | 1989-07-26 | Toshiba Corp | 半導体装置の製造方法 |
-
1992
- 1992-07-07 JP JP17951692A patent/JPH0629521A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271971A (ja) * | 1987-04-28 | 1988-11-09 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
| JPH01186675A (ja) * | 1988-01-14 | 1989-07-26 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
| JP4678875B2 (ja) * | 2003-01-15 | 2011-04-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ゲート誘導ドレイン漏れ（ｇｉｄｌ）電流を有するｍｏｓｆｅｔデバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| KR100286073B1 (ko) | 측벽막을 갖는 mosfet의 제조 방법 | |
| JPH09120965A (ja) | 半導体装置の製造方法 | |
| JPS607389B2 (ja) | 半導体装置の製造方法 | |
| JPS6056293B2 (ja) | 半導体集積回路装置の製造方法 | |
| US6489234B1 (en) | Method of making a semiconductor device | |
| JPH0629521A (ja) | Ｍｏｓ型電界効果トランジスタの製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JPS59144174A (ja) | 半導体装置 | |
| JP2918914B2 (ja) | 半導体装置及びその製造方法 | |
| JPS59150421A (ja) | 半導体装置の製造方法 | |
| JP2747217B2 (ja) | 半導体装置の製造方法 | |
| JPH03109739A (ja) | 薄膜半導体装置の製法 | |
| JPH11145425A (ja) | 半導体素子の製造方法及び半導体装置 | |
| JPH0216019B2 (ja) | ||
| JPH05183156A (ja) | 半導体装置及びその製造方法 | |
| JPS60110163A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH08316475A (ja) | 半導体装置およびその製造方法 | |
| JPS62219960A (ja) | 薄膜型ｍｏｓ構造半導体装置の製造法 | |
| JPH01137673A (ja) | 半導体装置の製造方法 | |
| JPH1022234A (ja) | 半導体装置の製造方法 | |
| JPS60223162A (ja) | 半導体装置の製造方法 | |
| JPS63119579A (ja) | 薄膜トランジスター | |
| JPS58158968A (ja) | 半導体装置の製造法 | |
| JPH08236475A (ja) | コンタクト窓の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980818 |