JPS59144174A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59144174A JPS59144174A JP1921183A JP1921183A JPS59144174A JP S59144174 A JPS59144174 A JP S59144174A JP 1921183 A JP1921183 A JP 1921183A JP 1921183 A JP1921183 A JP 1921183A JP S59144174 A JPS59144174 A JP S59144174A
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 230000005669 field effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 6
- 239000011521 glass Substances 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 238000004544 sputter deposition Methods 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 3
- 229910052710 silicon Inorganic materials 0.000 abstract 3
- 239000010703 silicon Substances 0.000 abstract 3
- 238000000151 deposition Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にＭＯ８型集積回路装置のコン
タクトホール部の改善に関する。
タクトホール部の改善に関する。
昨今、ＭＯ８型集積回路装置の発達はめざｌしく、急速
に縮小化、大規模集積化が図らｎている。
に縮小化、大規模集積化が図らｎている。
七ｎに伴い各パターン間の余裕も小さくなり、技術的に
解決すべきさまざまな問題が生ずる。これらのうちの１
つとして、コンタクトホールの形成が挙げらｎる。
解決すべきさまざまな問題が生ずる。これらのうちの１
つとして、コンタクトホールの形成が挙げらｎる。
従来のＭＯ８型電界効未トランジスタ（以下、ＭＯＳＦ
ＥＴ）の構造としては、第１図に示すものが一般的であ
る。該ＭＯ８ＦＥＴ は、半導体基板１上に選択酸化
の方法により形成された肉厚のフィールド絶縁膜２．Ｍ
ＯＳＦＥＴのゲート絶縁膜３茫介して形成さｎ友Ｍ０８
ＦＥＴ のゲート電極４、熱処理により、十分平担化さ
れたリンガラスよりなる絶縁層５．ＭＯＳＦＥＴ の
ソース、ドレイン６．７上に形成さｒＬｗ電極電極吊し
用コンタクトホール８，９．ＭＯ８ＦＥＴ のソース
、ドレイン６．７の電極取り出し用配線層ｔｏ、１１よ
ジなる。
ＥＴ）の構造としては、第１図に示すものが一般的であ
る。該ＭＯ８ＦＥＴ は、半導体基板１上に選択酸化
の方法により形成された肉厚のフィールド絶縁膜２．Ｍ
ＯＳＦＥＴのゲート絶縁膜３茫介して形成さｎ友Ｍ０８
ＦＥＴ のゲート電極４、熱処理により、十分平担化さ
れたリンガラスよりなる絶縁層５．ＭＯＳＦＥＴ の
ソース、ドレイン６．７上に形成さｒＬｗ電極電極吊し
用コンタクトホール８，９．ＭＯ８ＦＥＴ のソース
、ドレイン６．７の電極取り出し用配線層ｔｏ、１１よ
ジなる。
この構造に於いて、Ｍ□Ｏ８型Ｏ８回路装置の縮小化を
図つ足場合、コンタクト形成工程に於けるフォトマスク
の重ね合せ誤差及びコンタクトエツチング工程に於ける
コンタクトホールのオー・（−エッチ等の原因により、
前記コンタクトホール８の側壁１２が前記Ｍ Ｏ８Ｆ
Ｅ Ｔのゲート電極４の側壁１３と接触もしくは十分な
絶縁耐圧をも几ずに形成ざｎ１歩留りがいちじるしく低
下することがある。
図つ足場合、コンタクト形成工程に於けるフォトマスク
の重ね合せ誤差及びコンタクトエツチング工程に於ける
コンタクトホールのオー・（−エッチ等の原因により、
前記コンタクトホール８の側壁１２が前記Ｍ Ｏ８Ｆ
Ｅ Ｔのゲート電極４の側壁１３と接触もしくは十分な
絶縁耐圧をも几ずに形成ざｎ１歩留りがいちじるしく低
下することがある。
本発明は該ＭＯ８ＦＥＴ のコンタクトホール部に於け
る前述のような問題点を解決するために考案ざｎたもの
で、前記ＭＯ８ＦＥＴ のソース、ドレイン上の第１
の絶縁層の部分にコンタクトホール形成後に、該コンタ
クトホール内の側壁に被着ざ扛た第２の絶縁層ケ設ける
ことによ乞該コンタクトホールが前記ＭＯ８ＦＥＴ
のゲート電極の側壁と接触もしくは十分な耐圧を持たず
に形成ざｎることを避けようとじたものである。
る前述のような問題点を解決するために考案ざｎたもの
で、前記ＭＯ８ＦＥＴ のソース、ドレイン上の第１
の絶縁層の部分にコンタクトホール形成後に、該コンタ
クトホール内の側壁に被着ざ扛た第２の絶縁層ケ設ける
ことによ乞該コンタクトホールが前記ＭＯ８ＦＥＴ
のゲート電極の側壁と接触もしくは十分な耐圧を持たず
に形成ざｎることを避けようとじたものである。
以下本発明の一実殉例を具体的に説明する。第２図に於
いて、−導電型の半導体基板ｌ上に、周知の選択酸化の
方法によ凱素子分離用の肉厚のシリコン酸化膜２を形成
した。その後、高温酸化雰囲気中で、形成したＭＯＳＦ
ＥＴのゲート絶縁膜３？介し、多結晶シリコンより成る
ＭＯＳＦＥＴのゲート電極４全形成した。該ゲート電極
４に自己整合的に、イオン注入の技術を用いてＭＯＳＦ
ＥＴのソース、ドレイン領域６．７ケ形成した。高温酸
化雰囲気中で熱処理することにより、該ＭＯ８ＦＥＴの
ソース、ドレイン領域６．７中の不純物活性化を行った
後、ＣＶＤの技術を用いて、全面に５層間絶縁用のリン
ガラス層５茫被着し高温酸化雰囲気中で熱処理すること
によ凱 リフ０−させ１表面の平担化を図った。次に、
リソグラフィー技術、及びリンガラスのりアクティブス
パッタの技術を用い、電極取り出し用のコンタクトホー
ル８，９（ｒ形成した。該コンタクトホール８，９と開
孔後、該コンタクトホール８，９の内壁？覆う絶縁物と
して、シリコン窒化膜を周知の気相成長の方法によジ被
着した。異方向性のりアクティブスパッタエノテの技術
を用い、全面をエツチングすることにより、該ＭＯ８Ｆ
ＥＴのコンタクトホール８，９の側壁以外のシリコン窒
化膜？除去することができる。かぐして、コンタクトホ
ール８゜９の側壁に、絶縁物の覆い１４．１５に形成す
ることができた。次に、全面をフッ化水素系の薬品で処
理した後、配線層を形成Ｔるアルミ層をスパッタ蒸着の
技術を用いて被着した。ここで、全面をフッ化水素系の
薬品で処理する際、前記コンタクトホールの側壁に絶縁
物の覆い１４．１５が形成Ｇｎでいる之め、該コンタク
トホールが、前記ＭＯ８ＦＥＴのゲート電極４と接触又
は十分な耐圧を持たずに形成されることはない。ざらに
、前記コンタクトホール８，９形成長に、フォトマスク
工程に於ける目合せズレ、又はコンタクトホールエツチ
ング時のオーバーエッチが原因ですでに該コンタクトホ
ールの側壁１２が、前記ＭＯ８ＦＥＴのゲート電極４の
側壁１３と接触していたとしても、前記コンタクトホー
ル側壁の絶縁ｑ物の覆い１４．１５が形成さ扛るため、
短絡をまぬがｎることができる。
いて、−導電型の半導体基板ｌ上に、周知の選択酸化の
方法によ凱素子分離用の肉厚のシリコン酸化膜２を形成
した。その後、高温酸化雰囲気中で、形成したＭＯＳＦ
ＥＴのゲート絶縁膜３？介し、多結晶シリコンより成る
ＭＯＳＦＥＴのゲート電極４全形成した。該ゲート電極
４に自己整合的に、イオン注入の技術を用いてＭＯＳＦ
ＥＴのソース、ドレイン領域６．７ケ形成した。高温酸
化雰囲気中で熱処理することにより、該ＭＯ８ＦＥＴの
ソース、ドレイン領域６．７中の不純物活性化を行った
後、ＣＶＤの技術を用いて、全面に５層間絶縁用のリン
ガラス層５茫被着し高温酸化雰囲気中で熱処理すること
によ凱 リフ０−させ１表面の平担化を図った。次に、
リソグラフィー技術、及びリンガラスのりアクティブス
パッタの技術を用い、電極取り出し用のコンタクトホー
ル８，９（ｒ形成した。該コンタクトホール８，９と開
孔後、該コンタクトホール８，９の内壁？覆う絶縁物と
して、シリコン窒化膜を周知の気相成長の方法によジ被
着した。異方向性のりアクティブスパッタエノテの技術
を用い、全面をエツチングすることにより、該ＭＯ８Ｆ
ＥＴのコンタクトホール８，９の側壁以外のシリコン窒
化膜？除去することができる。かぐして、コンタクトホ
ール８゜９の側壁に、絶縁物の覆い１４．１５に形成す
ることができた。次に、全面をフッ化水素系の薬品で処
理した後、配線層を形成Ｔるアルミ層をスパッタ蒸着の
技術を用いて被着した。ここで、全面をフッ化水素系の
薬品で処理する際、前記コンタクトホールの側壁に絶縁
物の覆い１４．１５が形成Ｇｎでいる之め、該コンタク
トホールが、前記ＭＯ８ＦＥＴのゲート電極４と接触又
は十分な耐圧を持たずに形成されることはない。ざらに
、前記コンタクトホール８，９形成長に、フォトマスク
工程に於ける目合せズレ、又はコンタクトホールエツチ
ング時のオーバーエッチが原因ですでに該コンタクトホ
ールの側壁１２が、前記ＭＯ８ＦＥＴのゲート電極４の
側壁１３と接触していたとしても、前記コンタクトホー
ル側壁の絶縁ｑ物の覆い１４．１５が形成さ扛るため、
短絡をまぬがｎることができる。
以上のように、素子寸法の縮小化を進めるに当り、本発
明は構造的に少なからぬ利点を有する。
明は構造的に少なからぬ利点を有する。
第１図は従来のＭＯ８型電界効果トランジスタ、第２図
は本発明によるＭＯ８型電界効果トランジスタの構造？
示す。 図中、１・！・・・・−導電ｖをもつ半導体基板、２・
・・・・・素子分離用の自模のシリコン酸化膜、３・・
・・・・ＭＯ８ＦＥ’ｌ）のゲート絶縁膜、４・・・・
・・ＭＯＳＦＥＴのゲート電極、５・・・・・・リンガ
ラスよりなる層間絶縁膜。 ６．７・・・・・・ＭＯＳＦＥＴのソース、ドレイン領
域、８．９・・・・・・該ＭＯ８ＦＥＴのソース、ドレ
イン領域６．７に形成されたコンタクトホール、ｉｏ。
は本発明によるＭＯ８型電界効果トランジスタの構造？
示す。 図中、１・！・・・・−導電ｖをもつ半導体基板、２・
・・・・・素子分離用の自模のシリコン酸化膜、３・・
・・・・ＭＯ８ＦＥ’ｌ）のゲート絶縁膜、４・・・・
・・ＭＯＳＦＥＴのゲート電極、５・・・・・・リンガ
ラスよりなる層間絶縁膜。 ６．７・・・・・・ＭＯＳＦＥＴのソース、ドレイン領
域、８．９・・・・・・該ＭＯ８ＦＥＴのソース、ドレ
イン領域６．７に形成されたコンタクトホール、ｉｏ。
Claims (1)
- ＭＯ８型電界効果トランジスタにおいて、第１の絶縁層
に設けらｔ’ｔた電極取り出し用コンタクトホールと、
該コンタクトホール内の側壁に被着されｔ第２の絶縁層
とｔ有すること全特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1921183A JPS59144174A (ja) | 1983-02-08 | 1983-02-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1921183A JPS59144174A (ja) | 1983-02-08 | 1983-02-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59144174A true JPS59144174A (ja) | 1984-08-18 |
Family
ID=11993028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1921183A Pending JPS59144174A (ja) | 1983-02-08 | 1983-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144174A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181470A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63215080A (ja) * | 1987-03-04 | 1988-09-07 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
| JPH0371626A (ja) * | 1989-08-10 | 1991-03-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0442142U (ja) * | 1990-08-07 | 1992-04-09 | ||
| JPH0451454U (ja) * | 1990-09-07 | 1992-04-30 | ||
| JPH0586949U (ja) * | 1992-05-01 | 1993-11-22 | アピックヤマダ株式会社 | 層間紙巻き取り装置 |
-
1983
- 1983-02-08 JP JP1921183A patent/JPS59144174A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181470A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63215080A (ja) * | 1987-03-04 | 1988-09-07 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
| JPH0563029B2 (ja) * | 1987-03-04 | 1993-09-09 | Tokyo Shibaura Electric Co | |
| JPH0371626A (ja) * | 1989-08-10 | 1991-03-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0442142U (ja) * | 1990-08-07 | 1992-04-09 | ||
| JPH0451454U (ja) * | 1990-09-07 | 1992-04-30 | ||
| JPH0586949U (ja) * | 1992-05-01 | 1993-11-22 | アピックヤマダ株式会社 | 層間紙巻き取り装置 |
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