JPH10233392A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10233392A JPH10233392A JP9036346A JP3634697A JPH10233392A JP H10233392 A JPH10233392 A JP H10233392A JP 9036346 A JP9036346 A JP 9036346A JP 3634697 A JP3634697 A JP 3634697A JP H10233392 A JPH10233392 A JP H10233392A
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Abstract
(57)【要約】
【課題】 半導体基板上にシリコン酸化膜及びシリコン
窒化膜を順次積層させて、これら各膜をパターニングす
る際に、シリコン酸化膜の不必要な除去が生じるという
問題点があった。 【解決手段】 シリコン基板１上に第１のシリコン酸化
膜４０、第２のシリコン酸化膜４２及びシリコン窒化膜
４３を順次積層し、両シリコン酸化膜４０、４２及びシ
リコン窒化膜４３をパターニングする半導体装置の製造
方法において、シリコン窒化膜４３上に、パターニング
されたレジスト４５を形成し、レジスト４５をマスクと
して、燐酸にてシリコン窒化膜４３をエッチングし、レ
ジスト４５をマスクとして、フッ酸にて両シリコン酸化
膜４０、４２をエッチングする。
窒化膜を順次積層させて、これら各膜をパターニングす
る際に、シリコン酸化膜の不必要な除去が生じるという
問題点があった。 【解決手段】 シリコン基板１上に第１のシリコン酸化
膜４０、第２のシリコン酸化膜４２及びシリコン窒化膜
４３を順次積層し、両シリコン酸化膜４０、４２及びシ
リコン窒化膜４３をパターニングする半導体装置の製造
方法において、シリコン窒化膜４３上に、パターニング
されたレジスト４５を形成し、レジスト４５をマスクと
して、燐酸にてシリコン窒化膜４３をエッチングし、レ
ジスト４５をマスクとして、フッ酸にて両シリコン酸化
膜４０、４２をエッチングする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板上に
シリコン酸化膜及びシリコン窒化膜が順次積層され、こ
れらをパターニングする工程を備えた半導体装置の製造
方法に関するものである。
シリコン酸化膜及びシリコン窒化膜が順次積層され、こ
れらをパターニングする工程を備えた半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】図９ないし図１４は例えば特開平７−１
９３１４５号公報に示された従来の半導体装置の製造方
法を示す断面図である。半導体装置は一般的にメモリセ
ルを形成すためのメモリセル領域と、周辺回路を形成す
るための周辺領域とから構成されている。ここでは、各
図の紙面上左側を周辺領域、又、右側をメモリセル領域
にて示す。以下、各図に基づいて従来の半導体装置の製
造方法について説明する。
９３１４５号公報に示された従来の半導体装置の製造方
法を示す断面図である。半導体装置は一般的にメモリセ
ルを形成すためのメモリセル領域と、周辺回路を形成す
るための周辺領域とから構成されている。ここでは、各
図の紙面上左側を周辺領域、又、右側をメモリセル領域
にて示す。以下、各図に基づいて従来の半導体装置の製
造方法について説明する。
【０００３】まず、シリコン基板１上に厚み３００オンク゛
ストロームのシリコン酸化膜２を積層する。次に、シリコン
酸化膜２上に減圧ＣＶＤ法により、厚み５００オンク゛ストロー
ムのシリコン窒化膜３を積層する。次に、シリコン窒化
膜３上にｎ型ウェル形成領域のみを露出するようにパタ
ーニングされたレジスト４を形成する。次に、このレジ
スト４をマスクとして、ガス：ＣＨＦ3／ＣＦ4／Ａｒ＝
１０／７０／８００、圧力：５００ｍＴｏｒｒ、出力：
５００Ｗ、時間：２０秒にてドライエッチングを行い、
シリコン窒化膜３をエッチングする。次に、レジスト４
をマスクとして、シリコン基板１にリン（Ｐ）をイオン
注入する（図９（ａ））。
ストロームのシリコン酸化膜２を積層する。次に、シリコン
酸化膜２上に減圧ＣＶＤ法により、厚み５００オンク゛ストロー
ムのシリコン窒化膜３を積層する。次に、シリコン窒化
膜３上にｎ型ウェル形成領域のみを露出するようにパタ
ーニングされたレジスト４を形成する。次に、このレジ
スト４をマスクとして、ガス：ＣＨＦ3／ＣＦ4／Ａｒ＝
１０／７０／８００、圧力：５００ｍＴｏｒｒ、出力：
５００Ｗ、時間：２０秒にてドライエッチングを行い、
シリコン窒化膜３をエッチングする。次に、レジスト４
をマスクとして、シリコン基板１にリン（Ｐ）をイオン
注入する（図９（ａ））。
【０００４】次に、レジスト４を除去し、シリコン窒化
膜３をマスクとして、厚み５０００オンク゛ストロームの酸化膜
５を形成する。次に、シリコン窒化膜３を熱燐酸により
除去する。次に、酸化膜５をマスクとして、ｐ型ウェル
形成領域にボロン（Ｂ）をイオン注入する（図９
（ｂ））。次に、シリコン基板１に注入された不純物を
熱拡散させ、ｎ型ウェル６及びｐ型ウェル７を形成する
（図９（ｃ））。
膜３をマスクとして、厚み５０００オンク゛ストロームの酸化膜
５を形成する。次に、シリコン窒化膜３を熱燐酸により
除去する。次に、酸化膜５をマスクとして、ｐ型ウェル
形成領域にボロン（Ｂ）をイオン注入する（図９
（ｂ））。次に、シリコン基板１に注入された不純物を
熱拡散させ、ｎ型ウェル６及びｐ型ウェル７を形成する
（図９（ｃ））。
【０００５】次に、酸化膜５及び酸化膜２をフッ酸によ
り除去する。次に、シリコン基板１上に厚み３００オンク゛
ストロームのシリコン酸化膜８、厚み１０００オンク゛ストロームの多
結晶シリコン膜９及び厚み２０００オンク゛ストロームのシリコ
ン窒化膜１０を順次積層する。次に、分離絶縁膜として
フィールド酸化膜形成領域のみ露出するようにパターニ
ングされたレジスト１１を形成する。次に、このレジス
ト１１をマスクとして、ガス：ＣＨＦ3／ＣＦ4／Ａｒ＝
１０／７０／８００、圧力：５００ｍＴｏｒｒ、出力：
５００Ｗ、時間：３０秒にてドライエッチングを行い、
シリコン窒化膜１０をエッチングする（図９（ｄ））。
り除去する。次に、シリコン基板１上に厚み３００オンク゛
ストロームのシリコン酸化膜８、厚み１０００オンク゛ストロームの多
結晶シリコン膜９及び厚み２０００オンク゛ストロームのシリコ
ン窒化膜１０を順次積層する。次に、分離絶縁膜として
フィールド酸化膜形成領域のみ露出するようにパターニ
ングされたレジスト１１を形成する。次に、このレジス
ト１１をマスクとして、ガス：ＣＨＦ3／ＣＦ4／Ａｒ＝
１０／７０／８００、圧力：５００ｍＴｏｒｒ、出力：
５００Ｗ、時間：３０秒にてドライエッチングを行い、
シリコン窒化膜１０をエッチングする（図９（ｄ））。
【０００６】次に、フィールド酸化膜形成領域でｐ型ウ
ェル７の領域のみを露出するようにパターニングされた
レジスト１２を、レジスト１１を覆うように形成する。
そして、このレジスト１２及びレジスト１１をマスクと
してボロン（Ｂ）をイオン注入する（図１０（ａ））。
次に、レジスト１１及びレジスト１２を除去する。次
に、シリコン窒化膜１０をマスクとして、熱処理を施
し、厚み７０００オンク゛ストロームのフィールド酸化膜１３を
形成する。この時同時に、ｐ+チャネルストッパ領域１
４も形成される（図１０（ｂ））。（尚、このｐ+チャ
ネルストッパ領域１４は、以下の図に対しては省略す
る。）
ェル７の領域のみを露出するようにパターニングされた
レジスト１２を、レジスト１１を覆うように形成する。
そして、このレジスト１２及びレジスト１１をマスクと
してボロン（Ｂ）をイオン注入する（図１０（ａ））。
次に、レジスト１１及びレジスト１２を除去する。次
に、シリコン窒化膜１０をマスクとして、熱処理を施
し、厚み７０００オンク゛ストロームのフィールド酸化膜１３を
形成する。この時同時に、ｐ+チャネルストッパ領域１
４も形成される（図１０（ｂ））。（尚、このｐ+チャ
ネルストッパ領域１４は、以下の図に対しては省略す
る。）
【０００７】次に、シリコン窒化膜１０を熱燐酸にて除
去し、次に、ガス：ＳＦ6＝１００ｃｃ／ｍｉｎ、圧
力：６００ｍＴｏｒｒ、出力：１００Ｗ、時間：３５秒
にてドライエッチングを行い、多結晶シリコン酸化膜９
を除去する。次に、レジスト（図示せず）をマスクとし
て、メモリトランジスタのしきい値電圧を制御するため
に、メモリセル領域にのみにボロンをイオン注入する。
去し、次に、ガス：ＳＦ6＝１００ｃｃ／ｍｉｎ、圧
力：６００ｍＴｏｒｒ、出力：１００Ｗ、時間：３５秒
にてドライエッチングを行い、多結晶シリコン酸化膜９
を除去する。次に、レジスト（図示せず）をマスクとし
て、メモリトランジスタのしきい値電圧を制御するため
に、メモリセル領域にのみにボロンをイオン注入する。
【０００８】次に、シリコン酸化膜８をフッ酸により除
去する。次に、シリコン基板１上を熱酸化法により、厚
み１００オンク゛ストロームのシリコン酸化膜１５を形成する
（図１０（ｃ））。次に、シリコン酸化膜１５上にＣＶ
Ｄ法にて、厚み１０００オンク゛ストロームの多結晶シリコン膜
１６を積層する。次に、メモリセル領域上を覆うように
パターニングされたレジスト１７を、多結晶シリコン膜
１６上に形成し、このレジスト１７をマスクとして、ガ
ス：Ｃｌ2／Ｏ2＝３６／４、圧力：５ｍＴｏｒｒ、出
力：２０Ｗ、時間：４１秒にてドライエッチングを行
い、多結晶シリコン膜１６をエッチングする（図１０
（ｄ））。このエッチングの際に多結晶シリコン膜１６
は、メモリ領域の紙面上異なる断面方向、即ち図１０
（ｄ）のｄ−ｄ線の断面方向ではパターニングが行われ
ている。図１３に、図１０（ｄ）のｄ−ｄ線の断面図を
示す。次に、レジスト１７を除去する。
去する。次に、シリコン基板１上を熱酸化法により、厚
み１００オンク゛ストロームのシリコン酸化膜１５を形成する
（図１０（ｃ））。次に、シリコン酸化膜１５上にＣＶ
Ｄ法にて、厚み１０００オンク゛ストロームの多結晶シリコン膜
１６を積層する。次に、メモリセル領域上を覆うように
パターニングされたレジスト１７を、多結晶シリコン膜
１６上に形成し、このレジスト１７をマスクとして、ガ
ス：Ｃｌ2／Ｏ2＝３６／４、圧力：５ｍＴｏｒｒ、出
力：２０Ｗ、時間：４１秒にてドライエッチングを行
い、多結晶シリコン膜１６をエッチングする（図１０
（ｄ））。このエッチングの際に多結晶シリコン膜１６
は、メモリ領域の紙面上異なる断面方向、即ち図１０
（ｄ）のｄ−ｄ線の断面方向ではパターニングが行われ
ている。図１３に、図１０（ｄ）のｄ−ｄ線の断面図を
示す。次に、レジスト１７を除去する。
【０００９】次に、ＣＶＤ法によりシリコン基板１上
に、厚み６０オンク゛ストロームのシリコン酸化膜１８を積層す
る。次に、このシリコン基板１にＣＶＤ法により、厚み
１００オンク゛ストロームのシリコン窒化膜１９を積層する。次
に、このシリコン基板１上にＣＶＤ法により、厚み６０
オンク゛ストロームのシリコン酸化膜２０を積層する（図１１
（ａ））。次に、メモリセル領域上を覆うようにパター
ニングされたレジスト２１を、シリコン酸化膜２０上に
形成する。
に、厚み６０オンク゛ストロームのシリコン酸化膜１８を積層す
る。次に、このシリコン基板１にＣＶＤ法により、厚み
１００オンク゛ストロームのシリコン窒化膜１９を積層する。次
に、このシリコン基板１上にＣＶＤ法により、厚み６０
オンク゛ストロームのシリコン酸化膜２０を積層する（図１１
（ａ））。次に、メモリセル領域上を覆うようにパター
ニングされたレジスト２１を、シリコン酸化膜２０上に
形成する。
【００１０】次に、このレジスト２１をマスクとして、
２５℃のＨＦ溶液（フッ酸）に浸してウエットエッチン
グを行い、シリコン酸化膜２０をエッチングする。次
に、このレジスト２１をマスクとして、平行平板型エッ
チング装置を用い、ガス：ＳＦ6／Ｆ22＝４８／１２、
圧力：２７５ｍＴｏｒｒ、出力：１００Ｗ、時間：１８
秒にてドライエッチングを行い、シリコン窒化膜１９を
エッチングする。次に、このレジスト２１をマスクとし
て、２５℃のＨＦ溶液（フッ酸）に浸してウエットエッ
チングを行い、シリコン酸化膜１８及びシリコン酸化膜
１５をエッチングする（図１１（ｂ））。
２５℃のＨＦ溶液（フッ酸）に浸してウエットエッチン
グを行い、シリコン酸化膜２０をエッチングする。次
に、このレジスト２１をマスクとして、平行平板型エッ
チング装置を用い、ガス：ＳＦ6／Ｆ22＝４８／１２、
圧力：２７５ｍＴｏｒｒ、出力：１００Ｗ、時間：１８
秒にてドライエッチングを行い、シリコン窒化膜１９を
エッチングする。次に、このレジスト２１をマスクとし
て、２５℃のＨＦ溶液（フッ酸）に浸してウエットエッ
チングを行い、シリコン酸化膜１８及びシリコン酸化膜
１５をエッチングする（図１１（ｂ））。
【００１１】次に、レジスト２１を除去し、シリコン基
板１上をフッ酸処理し、自然酸化膜を除去する。次に、
シリコン基板１上を熱酸化法により、ゲート酸化膜とな
る熱酸化膜２２を形成する（図１１（ｃ））。次に、熱
酸化膜２２及びシリコン酸化膜２０上にＣＶＤ法にて、
厚み２０００オンク゛ストロームの多結晶シリコン膜２３を積層
する。次に、多結晶シリコン膜２３上にパターニングさ
れたレジスト２４を形成する（図１１（ｄ））。そし
て、このレジスト２４をマスクとして、ガス：Ｃｌ2／
Ｏ2＝３６／４、圧力：５ｍＴｏｒｒ、出力：３０Ｗ、
時間：６０秒にてドライエッチングを行い、多結晶シリ
コン膜２３をエッチングすると、周辺領域においては、
ゲート電極２５が形成されることとなる。
板１上をフッ酸処理し、自然酸化膜を除去する。次に、
シリコン基板１上を熱酸化法により、ゲート酸化膜とな
る熱酸化膜２２を形成する（図１１（ｃ））。次に、熱
酸化膜２２及びシリコン酸化膜２０上にＣＶＤ法にて、
厚み２０００オンク゛ストロームの多結晶シリコン膜２３を積層
する。次に、多結晶シリコン膜２３上にパターニングさ
れたレジスト２４を形成する（図１１（ｄ））。そし
て、このレジスト２４をマスクとして、ガス：Ｃｌ2／
Ｏ2＝３６／４、圧力：５ｍＴｏｒｒ、出力：３０Ｗ、
時間：６０秒にてドライエッチングを行い、多結晶シリ
コン膜２３をエッチングすると、周辺領域においては、
ゲート電極２５が形成されることとなる。
【００１２】次に、レジスト２４を除去する。次に、ゲ
ート電極２５及び多結晶シリコン膜２３上にパターニン
グされたレジスト２６を形成する。そして、このレジス
ト２６をマスクとして、ガス：Ｃｌ2／Ｏ2＝３６／４、
圧力：５ｍＴｏｒｒ、出力：３０Ｗ、時間：６０秒にて
ドライエッチングを行い、多結晶シリコン膜２３をエッ
チングする。次に、ガス：ＣＦ4／Ａｒ＝７０／８０
０、圧力：７００ｍＴｏｒｒ、出力：２００Ｗ、時間：
２０秒にてドライエッチングを行い、シリコン酸化膜２
０、シリコン窒化膜１９及びシリコン酸化膜１８をエッ
チングする。次に、ガス：Ｃｌ2／Ｏ2＝３６／４、圧
力：５ｍＴｏｒｒ、出力：３０Ｗ、時間：６０秒にてド
ライエッチングを行い、多結晶シリコン膜１６をエッチ
ングする。そして、メモリセル領域においてコントロー
ルゲート２７及びフローティングゲート２８が形成さ
れ、不揮発性のゲート電極が形成されることとなる（図
１２（ａ））。図１２（ａ）のａ−ａ線の断面図である
図１４から明らかなように、フローティングゲート２８
の側壁には、シリコン酸化膜２０、シリコン窒化膜１９
及びシリコン酸化膜１８が積層されている。
ート電極２５及び多結晶シリコン膜２３上にパターニン
グされたレジスト２６を形成する。そして、このレジス
ト２６をマスクとして、ガス：Ｃｌ2／Ｏ2＝３６／４、
圧力：５ｍＴｏｒｒ、出力：３０Ｗ、時間：６０秒にて
ドライエッチングを行い、多結晶シリコン膜２３をエッ
チングする。次に、ガス：ＣＦ4／Ａｒ＝７０／８０
０、圧力：７００ｍＴｏｒｒ、出力：２００Ｗ、時間：
２０秒にてドライエッチングを行い、シリコン酸化膜２
０、シリコン窒化膜１９及びシリコン酸化膜１８をエッ
チングする。次に、ガス：Ｃｌ2／Ｏ2＝３６／４、圧
力：５ｍＴｏｒｒ、出力：３０Ｗ、時間：６０秒にてド
ライエッチングを行い、多結晶シリコン膜１６をエッチ
ングする。そして、メモリセル領域においてコントロー
ルゲート２７及びフローティングゲート２８が形成さ
れ、不揮発性のゲート電極が形成されることとなる（図
１２（ａ））。図１２（ａ）のａ−ａ線の断面図である
図１４から明らかなように、フローティングゲート２８
の側壁には、シリコン酸化膜２０、シリコン窒化膜１９
及びシリコン酸化膜１８が積層されている。
【００１３】次に、レジスト２６を除去して、サイドウ
ォール絶縁膜２９、メモリセル領域のソース／ドレイン
領域３０、周辺領域のソース／ドレイン領域３１、シリ
コン酸化膜３２、シリコン窒化膜３３、スムースコート
膜３４が順次形成される。次に、各ソース／ドレイン領
域３０、３１の表面に達するようにコンタクトホール３
５が形成される。このコンタクトホール３５を通じて各
ソース／ドレイン領域３０、３１に接続するようにアル
ミニウム配線膜３６がスパッタリング法にてスムースコ
ート膜３４上に形成される（図１２（ｂ））。
ォール絶縁膜２９、メモリセル領域のソース／ドレイン
領域３０、周辺領域のソース／ドレイン領域３１、シリ
コン酸化膜３２、シリコン窒化膜３３、スムースコート
膜３４が順次形成される。次に、各ソース／ドレイン領
域３０、３１の表面に達するようにコンタクトホール３
５が形成される。このコンタクトホール３５を通じて各
ソース／ドレイン領域３０、３１に接続するようにアル
ミニウム配線膜３６がスパッタリング法にてスムースコ
ート膜３４上に形成される（図１２（ｂ））。
【００１４】次に、シリコン基板１上にスムースコート
膜３７が形成される。そして、このスムースコート膜３
７にアルミニウム配線膜３６の表面を露出されるように
スルーホール３８が形成される。次に、このスルーホー
ル３８を介して、パターニングされたアルミニウム配線
膜３９が形成され、フラッシュメモリが製造される（図
１２（ｃ））。
膜３７が形成される。そして、このスムースコート膜３
７にアルミニウム配線膜３６の表面を露出されるように
スルーホール３８が形成される。次に、このスルーホー
ル３８を介して、パターニングされたアルミニウム配線
膜３９が形成され、フラッシュメモリが製造される（図
１２（ｃ））。
【００１５】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上の図１１（ｂ）にて示したように、シリコ
ン窒化膜１９のエッチングをドライエッチング、又、シ
リコン酸化膜１８のエッチングをフッ酸にて行ってい
た。シリコン窒化膜１９の、フッ酸でのエッチングレー
トは０に近似しているため、シリコン酸化膜１８をエッ
チングする前に、シリコン酸化膜１８上にシリコン窒化
膜１９を完全に除去しておかなくては、残留したシリコ
ン窒化膜１９がシリコン酸化膜１８除去の際のマスク材
となり、シリコン酸化膜１８が部分的に残り、周辺領域
のゲート酸化膜としての熱酸化膜２２を安定的に形成す
ることが難しいという問題点があった。
造方法は以上の図１１（ｂ）にて示したように、シリコ
ン窒化膜１９のエッチングをドライエッチング、又、シ
リコン酸化膜１８のエッチングをフッ酸にて行ってい
た。シリコン窒化膜１９の、フッ酸でのエッチングレー
トは０に近似しているため、シリコン酸化膜１８をエッ
チングする前に、シリコン酸化膜１８上にシリコン窒化
膜１９を完全に除去しておかなくては、残留したシリコ
ン窒化膜１９がシリコン酸化膜１８除去の際のマスク材
となり、シリコン酸化膜１８が部分的に残り、周辺領域
のゲート酸化膜としての熱酸化膜２２を安定的に形成す
ることが難しいという問題点があった。
【００１６】そこで、シリコン窒化膜１９を完全に除去
しようとすれば、シリコン窒化膜１９をオーバーエッチ
ングする必要が生じてくる。しかし、このシリコン窒化
膜１９のドライエッチングにおいて、シリコン酸化膜１
８とシリコン窒化膜１９とのエッチングレートはほとん
ど同一である。よって、このエッチング条件、且つ、シ
リコン窒化膜１９の膜厚が１００オンク゛ストローム、又、シリ
コン酸化膜１８の膜厚が６０オンク゛ストロームといずれも膜厚
の薄い条件にて、選択的にシリコン窒化膜１９のみを安
定的エッチングすることは非常に困難と成り、例えば、
このオーバーエッチングの際、シリコン酸化膜１８を突
き抜けてシリコン基板１まで達することも考えられる。
しようとすれば、シリコン窒化膜１９をオーバーエッチ
ングする必要が生じてくる。しかし、このシリコン窒化
膜１９のドライエッチングにおいて、シリコン酸化膜１
８とシリコン窒化膜１９とのエッチングレートはほとん
ど同一である。よって、このエッチング条件、且つ、シ
リコン窒化膜１９の膜厚が１００オンク゛ストローム、又、シリ
コン酸化膜１８の膜厚が６０オンク゛ストロームといずれも膜厚
の薄い条件にて、選択的にシリコン窒化膜１９のみを安
定的エッチングすることは非常に困難と成り、例えば、
このオーバーエッチングの際、シリコン酸化膜１８を突
き抜けてシリコン基板１まで達することも考えられる。
【００１７】そしてこのようなことが生じると、シリコ
ン基板１は、このシリコン窒化膜１９のドライエッチン
グにおいて、シリコン窒化膜１９のエッチングレートの
２倍程度のエッチングレートを有するため、多大なダメ
ージを生じ、半導体装置の不安定な動作の要因になると
いう問題点があった。
ン基板１は、このシリコン窒化膜１９のドライエッチン
グにおいて、シリコン窒化膜１９のエッチングレートの
２倍程度のエッチングレートを有するため、多大なダメ
ージを生じ、半導体装置の不安定な動作の要因になると
いう問題点があった。
【００１８】この発明は、上記のような問題点を解決す
るためになされたもので、シリコン窒化膜を、下部のシ
リコン酸化膜に影響を与えることなくエッチングするこ
とのできる半導体装置の製造方法を提供することを目的
とする。
るためになされたもので、シリコン窒化膜を、下部のシ
リコン酸化膜に影響を与えることなくエッチングするこ
とのできる半導体装置の製造方法を提供することを目的
とする。
【００１９】
【課題を解決するための手段】この発明に係る請求項１
の半導体装置の製造方法は、半導体基板上にシリコン酸
化膜及びシリコン窒化膜を順次積層し、シリコン酸化膜
及びシリコン窒化膜をパターニングする半導体装置の製
造方法において、シリコン窒化膜上に、パターニングさ
れたレジストを形成し、レジストをマスクとして、燐酸
にてシリコン窒化膜をエッチングし、レジストをマスク
として、フッ酸にてシリコン酸化膜をエッチングするも
のである。
の半導体装置の製造方法は、半導体基板上にシリコン酸
化膜及びシリコン窒化膜を順次積層し、シリコン酸化膜
及びシリコン窒化膜をパターニングする半導体装置の製
造方法において、シリコン窒化膜上に、パターニングさ
れたレジストを形成し、レジストをマスクとして、燐酸
にてシリコン窒化膜をエッチングし、レジストをマスク
として、フッ酸にてシリコン酸化膜をエッチングするも
のである。
【００２０】又、この発明に係る請求項２の半導体装置
の製造方法は、半導体基板上に第１のシリコン酸化膜、
第１のシリコン窒化膜、第２のシリコン酸化膜及び第２
のシリコン窒化膜を順次積層し、第１のシリコン酸化
膜、第１のシリコン窒化膜及び第２のシリコン酸化膜を
パターニングする半導体装置の製造方法において、第２
のシリコン窒化膜上に、パターニングされた第１のレジ
ストを形成し、第１のレジストをマスクとして、ドライ
エッチングにて第２のシリコン窒化膜をエッチングし、
第１のレジストをマスクとして、フッ酸にて第２のシリ
コン酸化膜をエッチングし、第１のレジストを除去し、
上面に露出している第１のシリコン窒化膜及び第２のシ
リコン窒化膜を、燐酸にてエッチングし、第１のレジス
トと同一にパターニングされた第２のレジストを形成
し、第２のレジストをマスクとして、第１のシリコン酸
化膜を、フッ酸にてエッチングするものである。
の製造方法は、半導体基板上に第１のシリコン酸化膜、
第１のシリコン窒化膜、第２のシリコン酸化膜及び第２
のシリコン窒化膜を順次積層し、第１のシリコン酸化
膜、第１のシリコン窒化膜及び第２のシリコン酸化膜を
パターニングする半導体装置の製造方法において、第２
のシリコン窒化膜上に、パターニングされた第１のレジ
ストを形成し、第１のレジストをマスクとして、ドライ
エッチングにて第２のシリコン窒化膜をエッチングし、
第１のレジストをマスクとして、フッ酸にて第２のシリ
コン酸化膜をエッチングし、第１のレジストを除去し、
上面に露出している第１のシリコン窒化膜及び第２のシ
リコン窒化膜を、燐酸にてエッチングし、第１のレジス
トと同一にパターニングされた第２のレジストを形成
し、第２のレジストをマスクとして、第１のシリコン酸
化膜を、フッ酸にてエッチングするものである。
【００２１】又、この発明に係る請求項３の半導体装置
の製造方法は、メモリセル領域及び周辺領域を備えた半
導体基板上に第１のシリコン酸化膜を積層し、メモリセ
ル領域上に第１の導電膜を形成し、半導体基板及び第１
の導電膜を覆うように第２のシリコン酸化膜、シリコン
窒化膜及び第３のシリコン酸化膜を順次積層し、メモリ
セル領域上を覆うようにパターニングされたレジストを
形成し、レジストをマスクとして、フッ酸にて第３のシ
リコン酸化膜をエッチングし、レジストをマスクとし
て、燐酸にてシリコン窒化膜をエッチングし、レジスト
をマスクとして、フッ酸にて第２のシリコン酸化膜及び
第１のシリコン酸化膜をエッチングし、レジストを除去
し、周辺領域の半導体基板上にゲート酸化膜を形成し、
半導体基板及び第３のシリコン酸化膜を覆うように第２
の導電膜を積層し、第２の導電膜をパターニングするこ
とにより、周辺領域上にゲート電極を形成し、第２の導
電膜、第２のシリコン酸化膜、シリコン窒化膜及び第３
のシリコン酸化膜をパターニングすることにより、メモ
リセル領域上に不揮発性のゲート電極を形成するもので
ある。
の製造方法は、メモリセル領域及び周辺領域を備えた半
導体基板上に第１のシリコン酸化膜を積層し、メモリセ
ル領域上に第１の導電膜を形成し、半導体基板及び第１
の導電膜を覆うように第２のシリコン酸化膜、シリコン
窒化膜及び第３のシリコン酸化膜を順次積層し、メモリ
セル領域上を覆うようにパターニングされたレジストを
形成し、レジストをマスクとして、フッ酸にて第３のシ
リコン酸化膜をエッチングし、レジストをマスクとし
て、燐酸にてシリコン窒化膜をエッチングし、レジスト
をマスクとして、フッ酸にて第２のシリコン酸化膜及び
第１のシリコン酸化膜をエッチングし、レジストを除去
し、周辺領域の半導体基板上にゲート酸化膜を形成し、
半導体基板及び第３のシリコン酸化膜を覆うように第２
の導電膜を積層し、第２の導電膜をパターニングするこ
とにより、周辺領域上にゲート電極を形成し、第２の導
電膜、第２のシリコン酸化膜、シリコン窒化膜及び第３
のシリコン酸化膜をパターニングすることにより、メモ
リセル領域上に不揮発性のゲート電極を形成するもので
ある。
【００２２】又、この発明に係る請求項４の半導体装置
の製造方法は、メモリセル領域及び周辺領域を備えた半
導体基板上に第１のシリコン酸化膜を積層し、メモリセ
ル領域上に第１の導電膜を形成し、半導体基板及び第１
の導電膜を覆うように第２のシリコン酸化膜、第１のシ
リコン窒化膜、第３のシリコン酸化膜及び第２のシリコ
ン窒化膜を順次積層し、メモリセル領域上を覆うように
パターニングされた第１のレジストを形成し、第１のレ
ジストをマスクとして、ドライエッチングにて、第２の
シリコン窒化膜をエッチングし、第１のレジストをマス
クとして、フッ酸にて第３のシリコン酸化膜をエッチン
グし、第１のレジストを除去し、上面に露出している第
１のシリコン窒化膜及び第２のシリコン窒化膜を、燐酸
にてエッチングし、第１のレジストと同一にパターニン
グされた第２のレジストを形成し、第２のレジストをマ
スクとして、第２のシリコン酸化膜及び第１のシリコン
酸化膜を、フッ酸にてエッチングし、第２のレジストを
除去し、周辺領域の半導体基板上にゲート酸化膜を形成
し、半導体基板及び第３のシリコン酸化膜を覆うように
第２の導電膜を積層し、第２の導電膜をパターニングす
ることにより、周辺領域上にゲート電極を形成し、第２
の導電膜、第２のシリコン酸化膜、第１のシリコン窒化
膜及び第３のシリコン酸化膜をパターニングすることに
より、メモリセル領域上に不揮発性のゲート電極を形成
するものである。
の製造方法は、メモリセル領域及び周辺領域を備えた半
導体基板上に第１のシリコン酸化膜を積層し、メモリセ
ル領域上に第１の導電膜を形成し、半導体基板及び第１
の導電膜を覆うように第２のシリコン酸化膜、第１のシ
リコン窒化膜、第３のシリコン酸化膜及び第２のシリコ
ン窒化膜を順次積層し、メモリセル領域上を覆うように
パターニングされた第１のレジストを形成し、第１のレ
ジストをマスクとして、ドライエッチングにて、第２の
シリコン窒化膜をエッチングし、第１のレジストをマス
クとして、フッ酸にて第３のシリコン酸化膜をエッチン
グし、第１のレジストを除去し、上面に露出している第
１のシリコン窒化膜及び第２のシリコン窒化膜を、燐酸
にてエッチングし、第１のレジストと同一にパターニン
グされた第２のレジストを形成し、第２のレジストをマ
スクとして、第２のシリコン酸化膜及び第１のシリコン
酸化膜を、フッ酸にてエッチングし、第２のレジストを
除去し、周辺領域の半導体基板上にゲート酸化膜を形成
し、半導体基板及び第３のシリコン酸化膜を覆うように
第２の導電膜を積層し、第２の導電膜をパターニングす
ることにより、周辺領域上にゲート電極を形成し、第２
の導電膜、第２のシリコン酸化膜、第１のシリコン窒化
膜及び第３のシリコン酸化膜をパターニングすることに
より、メモリセル領域上に不揮発性のゲート電極を形成
するものである。
【００２３】又、この発明に係る請求項５の半導体装置
の製造方法は、請求項１ないし請求項４のいずれかに記
載の半導体装置の製造方法において、燐酸の処理温度
を、１００℃ないし燐酸の沸点温度の範囲にて設定した
ものである。
の製造方法は、請求項１ないし請求項４のいずれかに記
載の半導体装置の製造方法において、燐酸の処理温度
を、１００℃ないし燐酸の沸点温度の範囲にて設定した
ものである。
【００２４】
実施の形態１．以下、この発明の実施の形態を図につい
て説明する。図１ないし図６はこの発明の実施の形態１
における半導体装置の製造方法を示す断面図である。半
導体装置は従来の場合と同様に、メモリセルを形成すた
めのメモリセル領域と、周辺回路を形成するための周辺
領域とから構成されている。ここでは、各図の紙面上左
側を周辺領域、又、右側をメモリセル領域にて示す。以
下、各図に基づいて実施の形態１の半導体装置の製造方
法について説明する。
て説明する。図１ないし図６はこの発明の実施の形態１
における半導体装置の製造方法を示す断面図である。半
導体装置は従来の場合と同様に、メモリセルを形成すた
めのメモリセル領域と、周辺回路を形成するための周辺
領域とから構成されている。ここでは、各図の紙面上左
側を周辺領域、又、右側をメモリセル領域にて示す。以
下、各図に基づいて実施の形態１の半導体装置の製造方
法について説明する。
【００２５】まず、従来の場合と同様に、シリコン基板
１上に厚み３００オンク゛ストロームのシリコン酸化膜２を積層
する。次に、シリコン酸化膜２上に減圧ＣＶＤ法によ
り、厚み５００オンク゛ストロームのシリコン窒化膜３を積層す
る。次に、シリコン窒化膜３上にｎ型ウェル形成領域の
みを露出するようにパターニングされたレジスト４を形
成する。次に、このレジスト４をマスクとして、ガス：
ＣＨＦ3／ＣＦ4／Ａｒ＝１０／７０／８００、圧力：５
００ｍＴｏｒｒ、出力：５００Ｗ、時間：２０秒にてド
ライエッチングを行い、シリコン窒化膜３をエッチング
する。次に、レジスト４をマスクとして、シリコン基板
１にリン（Ｐ）をイオン注入する（図１（ａ））。
１上に厚み３００オンク゛ストロームのシリコン酸化膜２を積層
する。次に、シリコン酸化膜２上に減圧ＣＶＤ法によ
り、厚み５００オンク゛ストロームのシリコン窒化膜３を積層す
る。次に、シリコン窒化膜３上にｎ型ウェル形成領域の
みを露出するようにパターニングされたレジスト４を形
成する。次に、このレジスト４をマスクとして、ガス：
ＣＨＦ3／ＣＦ4／Ａｒ＝１０／７０／８００、圧力：５
００ｍＴｏｒｒ、出力：５００Ｗ、時間：２０秒にてド
ライエッチングを行い、シリコン窒化膜３をエッチング
する。次に、レジスト４をマスクとして、シリコン基板
１にリン（Ｐ）をイオン注入する（図１（ａ））。
【００２６】次に、レジスト４を除去し、シリコン窒化
膜３をマスクとして、厚み５０００オンク゛ストロームの酸化膜
５を形成する。次に、シリコン窒化膜３を熱燐酸により
除去する。次に、酸化膜５をマスクとして、ｐ型ウェル
形成領域にボロン（Ｂ）をイオン注入する（図１
（ｂ））。次に、シリコン基板１に注入された不純物を
熱拡散させ、ｎ型ウェル６及びｐ型ウェル７を形成する
（図１（ｃ））。
膜３をマスクとして、厚み５０００オンク゛ストロームの酸化膜
５を形成する。次に、シリコン窒化膜３を熱燐酸により
除去する。次に、酸化膜５をマスクとして、ｐ型ウェル
形成領域にボロン（Ｂ）をイオン注入する（図１
（ｂ））。次に、シリコン基板１に注入された不純物を
熱拡散させ、ｎ型ウェル６及びｐ型ウェル７を形成する
（図１（ｃ））。
【００２７】次に、酸化膜５及び酸化膜２をフッ酸によ
り除去する。次に、シリコン基板１上に厚み３００オンク゛
ストロームのシリコン酸化膜８、厚み１０００オンク゛ストロームの多
結晶シリコン膜９及び厚み２０００オンク゛ストロームのシリコ
ン窒化膜１０を順次積層する。次に、分離絶縁膜として
フィールド酸化膜形成領域のみ露出するようにパターニ
ングされたレジスト１１を形成する。次に、このレジス
ト１１をマスクとして、ガス：ＣＨＦ3／ＣＦ4／Ａｒ＝
１０／７０／８００、圧力：５００ｍＴｏｒｒ、出力：
５００Ｗ、時間：３０秒にてドライエッチングを行い、
シリコン窒化膜１０をエッチングする（図１（ｄ））。
り除去する。次に、シリコン基板１上に厚み３００オンク゛
ストロームのシリコン酸化膜８、厚み１０００オンク゛ストロームの多
結晶シリコン膜９及び厚み２０００オンク゛ストロームのシリコ
ン窒化膜１０を順次積層する。次に、分離絶縁膜として
フィールド酸化膜形成領域のみ露出するようにパターニ
ングされたレジスト１１を形成する。次に、このレジス
ト１１をマスクとして、ガス：ＣＨＦ3／ＣＦ4／Ａｒ＝
１０／７０／８００、圧力：５００ｍＴｏｒｒ、出力：
５００Ｗ、時間：３０秒にてドライエッチングを行い、
シリコン窒化膜１０をエッチングする（図１（ｄ））。
【００２８】次に、フィールド酸化膜形成領域でｐ型ウ
ェル７の領域のみを露出するようにパターニングされた
レジスト１２を、レジスト１１を覆うように形成する。
そして、このレジスト１２及びレジスト１１をマスクと
してボロン（Ｂ）をイオン注入する（図２（ａ））。次
に、レジスト１１及びレジスト１２を除去する。次に、
シリコン窒化膜１０をマスクとして、熱処理を施し、厚
み７０００オンク゛ストロームのフィールド酸化膜１３を形成す
る。この時同時に、ｐ+チャネルストッパ領域１４も形
成される（図２（ｂ））。（尚、このｐ+チャネルスト
ッパ領域１４は、以下の図に対しては省略する。）
ェル７の領域のみを露出するようにパターニングされた
レジスト１２を、レジスト１１を覆うように形成する。
そして、このレジスト１２及びレジスト１１をマスクと
してボロン（Ｂ）をイオン注入する（図２（ａ））。次
に、レジスト１１及びレジスト１２を除去する。次に、
シリコン窒化膜１０をマスクとして、熱処理を施し、厚
み７０００オンク゛ストロームのフィールド酸化膜１３を形成す
る。この時同時に、ｐ+チャネルストッパ領域１４も形
成される（図２（ｂ））。（尚、このｐ+チャネルスト
ッパ領域１４は、以下の図に対しては省略する。）
【００２９】次に、シリコン窒化膜１０を熱燐酸にて除
去し、次に、ガス：ＳＦ6＝１００ｃｃ／ｍｉｎ、圧
力：６００ｍＴｏｒｒ、出力：１００Ｗ、時間：３５秒
にてドライエッチングを行い、多結晶シリコン酸化膜９
を除去する。次に、レジスト（図示せず）をマスクとし
て、メモリトランジスタのしきい値電圧を制御するため
に、メモリセル領域のみにボロンをイオン注入する。
去し、次に、ガス：ＳＦ6＝１００ｃｃ／ｍｉｎ、圧
力：６００ｍＴｏｒｒ、出力：１００Ｗ、時間：３５秒
にてドライエッチングを行い、多結晶シリコン酸化膜９
を除去する。次に、レジスト（図示せず）をマスクとし
て、メモリトランジスタのしきい値電圧を制御するため
に、メモリセル領域のみにボロンをイオン注入する。
【００３０】次に、シリコン酸化膜８をフッ酸により除
去する。次に、シリコン基板１上を熱酸化法により、厚
み１００オンク゛ストロームの第１のシリコン酸化膜４０を形成
する（図２（ｃ））。次に、第１のシリコン酸化膜４０
上にＣＶＤ法にて、厚み１０００オンク゛ストロームの第１の導
電膜としての第１の多結晶シリコン膜４１を積層する。
次に、メモリセル領域上を覆うようにパターニングされ
たレジスト７０を多結晶シリコン膜１６上に形成し、こ
のレジスト７０をマスクとして、ガス：Ｃｌ2／Ｏ2＝３
６／４、圧力：５ｍＴｏｒｒ、出力：２０Ｗ、時間：４
１秒にてドライエッチングを行い、第１の多結晶シリコ
ン膜４１をエッチングする（図２（ｄ））。このエッチ
ングの際に第１の多結晶シリコン膜４１は、メモリ領域
の紙面上異なる断面方向、即ち図２（ｄ）のｄ−ｄ線の
断面方向ではパターニングが行われている。図５に、図
２（ｄ）のｄ−ｄ線の断面図を示す。次に、レジスト７
０を除去する。
去する。次に、シリコン基板１上を熱酸化法により、厚
み１００オンク゛ストロームの第１のシリコン酸化膜４０を形成
する（図２（ｃ））。次に、第１のシリコン酸化膜４０
上にＣＶＤ法にて、厚み１０００オンク゛ストロームの第１の導
電膜としての第１の多結晶シリコン膜４１を積層する。
次に、メモリセル領域上を覆うようにパターニングされ
たレジスト７０を多結晶シリコン膜１６上に形成し、こ
のレジスト７０をマスクとして、ガス：Ｃｌ2／Ｏ2＝３
６／４、圧力：５ｍＴｏｒｒ、出力：２０Ｗ、時間：４
１秒にてドライエッチングを行い、第１の多結晶シリコ
ン膜４１をエッチングする（図２（ｄ））。このエッチ
ングの際に第１の多結晶シリコン膜４１は、メモリ領域
の紙面上異なる断面方向、即ち図２（ｄ）のｄ−ｄ線の
断面方向ではパターニングが行われている。図５に、図
２（ｄ）のｄ−ｄ線の断面図を示す。次に、レジスト７
０を除去する。
【００３１】次に、ＣＶＤ法によりシリコン基板１上
に、厚み６０オンク゛ストロームの第２のシリコン酸化膜４２を
積層する。次に、このシリコン基板１にＣＶＤ法によ
り、厚み１００オンク゛ストロームのシリコン窒化膜４３を積層
する。次に、このシリコン基板１上にＣＶＤ法により、
厚み６０オンク゛ストロームの第３のシリコン酸化膜４４を積層
する（図３（ａ））。次に、メモリセル領域上を覆うよ
うにパターニングされたレジスト４５を、第３のシリコ
ン酸化膜４４上に形成する。
に、厚み６０オンク゛ストロームの第２のシリコン酸化膜４２を
積層する。次に、このシリコン基板１にＣＶＤ法によ
り、厚み１００オンク゛ストロームのシリコン窒化膜４３を積層
する。次に、このシリコン基板１上にＣＶＤ法により、
厚み６０オンク゛ストロームの第３のシリコン酸化膜４４を積層
する（図３（ａ））。次に、メモリセル領域上を覆うよ
うにパターニングされたレジスト４５を、第３のシリコ
ン酸化膜４４上に形成する。
【００３２】次に、このレジスト４５をマスクとして、
２５℃のＨＦ溶液（フッ酸）に浸してウエットエッチン
グを行い、第３のシリコン酸化膜４４をエッチングす
る。次に、このレジスト４５をマスクとして、燐酸にて
シリコン窒化膜４３をエッチングする。次に、このレジ
スト４５をマスクとして、２５℃のＨＦ溶液（フッ酸）
に浸してウエットエッチングを行い、第２のシリコン酸
化膜４２及び第１のシリコン酸化膜４０をエッチングす
る（図３（ｂ））。
２５℃のＨＦ溶液（フッ酸）に浸してウエットエッチン
グを行い、第３のシリコン酸化膜４４をエッチングす
る。次に、このレジスト４５をマスクとして、燐酸にて
シリコン窒化膜４３をエッチングする。次に、このレジ
スト４５をマスクとして、２５℃のＨＦ溶液（フッ酸）
に浸してウエットエッチングを行い、第２のシリコン酸
化膜４２及び第１のシリコン酸化膜４０をエッチングす
る（図３（ｂ））。
【００３３】このように、シリコン窒化膜４３のエッチ
ングを燐酸にて行っているので、このシリコン窒化膜４
３の下部の第２のシリコン酸化膜４２がエッチングされ
ることはない。このことは、図７から明らかなように、
燐酸中においてシリコン酸化膜はほとんどエッチングさ
れない性質を有する為である。よって、従来のドライエ
ッチングの際と比較して、シリコン窒化膜４３のエッチ
ングのマージンが非常に拡大する。よって、シリコン窒
化膜４３を確実に除去することができる。
ングを燐酸にて行っているので、このシリコン窒化膜４
３の下部の第２のシリコン酸化膜４２がエッチングされ
ることはない。このことは、図７から明らかなように、
燐酸中においてシリコン酸化膜はほとんどエッチングさ
れない性質を有する為である。よって、従来のドライエ
ッチングの際と比較して、シリコン窒化膜４３のエッチ
ングのマージンが非常に拡大する。よって、シリコン窒
化膜４３を確実に除去することができる。
【００３４】又、この際の燐酸の処理温度であるが、図
７に示したように、高温ほどシリコン窒化膜４３のエッ
チングレートが大きくなるため、処理時間を短くするこ
とができる。しかしこの場合の燐酸の処理温度は、レジ
スト４５をマスクとして行っているため、このレジスト
４５の耐熱温度を考慮に入れる必要がある。又、シリコ
ン窒化膜のエッチングの際の燐酸の処理温度は、図７か
ら推測されるように、シリコン窒化膜のエッチングレー
トが０以上となる１００℃、ないし燐酸の沸点温度にて
設定すれば、より確実にシリコン窒化膜４３の除去を行
うことができる。
７に示したように、高温ほどシリコン窒化膜４３のエッ
チングレートが大きくなるため、処理時間を短くするこ
とができる。しかしこの場合の燐酸の処理温度は、レジ
スト４５をマスクとして行っているため、このレジスト
４５の耐熱温度を考慮に入れる必要がある。又、シリコ
ン窒化膜のエッチングの際の燐酸の処理温度は、図７か
ら推測されるように、シリコン窒化膜のエッチングレー
トが０以上となる１００℃、ないし燐酸の沸点温度にて
設定すれば、より確実にシリコン窒化膜４３の除去を行
うことができる。
【００３５】次に、レジスト４５を除去し、シリコン基
板１上をフッ酸処理し、自然酸化膜を除去する。次に、
シリコン基板１上を熱酸化法により、ゲート酸化膜とな
る熱酸化膜４６を形成する（図３（ｃ））。次に、熱酸
化膜４６及び第３のシリコン酸化膜４４上にＣＶＤ法に
て、厚み２０００オンク゛ストロームの第２の導電膜としての第
２の多結晶シリコン膜４７を積層する（また、第２の導
電膜としては、例えば高融点金属膜と多結晶シリコン膜
との積層構造にて形成してもよい）。次に、第２の多結
晶シリコン膜４７上にパターニングされたレジスト４８
を形成する（図３（ｄ））。そして、このレジスト４８
をマスクとして、ガス：Ｃｌ2／Ｏ2＝３６／４、圧力：
５ｍＴｏｒｒ、出力：３０Ｗ、時間：６０秒にてドライ
エッチングを行い、第２の多結晶シリコン膜４７をエッ
チングすると、周辺領域においては、ゲート電極４９が
形成されることとなる。
板１上をフッ酸処理し、自然酸化膜を除去する。次に、
シリコン基板１上を熱酸化法により、ゲート酸化膜とな
る熱酸化膜４６を形成する（図３（ｃ））。次に、熱酸
化膜４６及び第３のシリコン酸化膜４４上にＣＶＤ法に
て、厚み２０００オンク゛ストロームの第２の導電膜としての第
２の多結晶シリコン膜４７を積層する（また、第２の導
電膜としては、例えば高融点金属膜と多結晶シリコン膜
との積層構造にて形成してもよい）。次に、第２の多結
晶シリコン膜４７上にパターニングされたレジスト４８
を形成する（図３（ｄ））。そして、このレジスト４８
をマスクとして、ガス：Ｃｌ2／Ｏ2＝３６／４、圧力：
５ｍＴｏｒｒ、出力：３０Ｗ、時間：６０秒にてドライ
エッチングを行い、第２の多結晶シリコン膜４７をエッ
チングすると、周辺領域においては、ゲート電極４９が
形成されることとなる。
【００３６】次に、レジスト４８を除去する。次に、ゲ
ート電極４９及び第２の多結晶シリコン膜４７上にパタ
ーニングされたレジスト５０を形成する。そして、この
レジスト５０をマスクとして、ガス：Ｃｌ2／Ｏ2＝３６
／４、圧力：５ｍＴｏｒｒ、出力：３０Ｗ、時間：６０
秒にてドライエッチングを行い、第２の多結晶シリコン
膜４７をエッチングする。次に、ガス：ＣＦ4／Ａｒ＝
７０／８００、圧力：７００ｍＴｏｒｒ、出力：２００
Ｗ、時間：２０秒にてドライエッチングを行い、第３の
シリコン酸化膜４４、シリコン窒化膜４３及び第２のシ
リコン酸化膜４２をエッチングする。次に、ガス：Ｃｌ
2／Ｏ2＝３６／４、圧力：５ｍＴｏｒｒ、出力：３０
Ｗ、時間：６０秒にてドライエッチングを行い、第１の
多結晶シリコン膜４１をエッチングする、そして、メモ
リセル領域においてコントロールゲート５１及びフロー
ティングゲート５２が形成され、不揮発性のゲート電極
が形成されることとなる（図４（ａ））。図４（ａ）の
ａ−ａ線の断面図である図６から明らかなように、フロ
ーティングゲート５２の側壁には、第３のシリコン酸化
膜４４、シリコン窒化膜４３及び第２のシリコン酸化膜
４２が積層されている。
ート電極４９及び第２の多結晶シリコン膜４７上にパタ
ーニングされたレジスト５０を形成する。そして、この
レジスト５０をマスクとして、ガス：Ｃｌ2／Ｏ2＝３６
／４、圧力：５ｍＴｏｒｒ、出力：３０Ｗ、時間：６０
秒にてドライエッチングを行い、第２の多結晶シリコン
膜４７をエッチングする。次に、ガス：ＣＦ4／Ａｒ＝
７０／８００、圧力：７００ｍＴｏｒｒ、出力：２００
Ｗ、時間：２０秒にてドライエッチングを行い、第３の
シリコン酸化膜４４、シリコン窒化膜４３及び第２のシ
リコン酸化膜４２をエッチングする。次に、ガス：Ｃｌ
2／Ｏ2＝３６／４、圧力：５ｍＴｏｒｒ、出力：３０
Ｗ、時間：６０秒にてドライエッチングを行い、第１の
多結晶シリコン膜４１をエッチングする、そして、メモ
リセル領域においてコントロールゲート５１及びフロー
ティングゲート５２が形成され、不揮発性のゲート電極
が形成されることとなる（図４（ａ））。図４（ａ）の
ａ−ａ線の断面図である図６から明らかなように、フロ
ーティングゲート５２の側壁には、第３のシリコン酸化
膜４４、シリコン窒化膜４３及び第２のシリコン酸化膜
４２が積層されている。
【００３７】次に、レジスト５０を除去して、サイドウ
ォール絶縁膜５３、メモリセル領域のソース／ドレイン
領域５４、周辺領域のソース／ドレイン領域５５、シリ
コン酸化膜５６、シリコン窒化膜５７、スムースコート
膜５８が順次形成される。次に、各ソース／ドレイン領
域５４、５５の表面に達するようにコンタクトホール５
９が形成される。このコンタクトホール５９を通じて各
ソース／ドレイン領域５４、５５に接続するようにアル
ミニウム配線膜６０がスパッタリング法にてスムースコ
ート膜５８上に形成される（図４（ｂ））。
ォール絶縁膜５３、メモリセル領域のソース／ドレイン
領域５４、周辺領域のソース／ドレイン領域５５、シリ
コン酸化膜５６、シリコン窒化膜５７、スムースコート
膜５８が順次形成される。次に、各ソース／ドレイン領
域５４、５５の表面に達するようにコンタクトホール５
９が形成される。このコンタクトホール５９を通じて各
ソース／ドレイン領域５４、５５に接続するようにアル
ミニウム配線膜６０がスパッタリング法にてスムースコ
ート膜５８上に形成される（図４（ｂ））。
【００３８】次に、シリコン基板１上にスムースコート
膜６１が形成される。そして、このスムースコート膜６
１にアルミニウム配線膜６０の表面を露出されるように
スルーホール６２が形成される。次に、このスルーホー
ル６２を介して、パターニングされたアルミニウム配線
膜６３が形成され、フラッシュメモリが製造される（図
４（ｃ））。
膜６１が形成される。そして、このスムースコート膜６
１にアルミニウム配線膜６０の表面を露出されるように
スルーホール６２が形成される。次に、このスルーホー
ル６２を介して、パターニングされたアルミニウム配線
膜６３が形成され、フラッシュメモリが製造される（図
４（ｃ））。
【００３９】上記のように行われた実施の形態１の半導
体装置の製造方法では、シリコン窒化膜４３のエッチン
グを、燐酸にて行うようにしたので、第２のシリコン酸
化膜４２をエッチングすることなく、シリコン窒化膜４
３を完全に除去することができる。よって、シリコン基
板１にダメージを生じることなく、且つ、後工程での第
２のシリコン酸化膜４２及び第１のシリコン酸化膜４０
のエッチングを確実に行うことができる。尚、上記実施
の形態１では第２のシリコン酸化膜４２をＣＶＤ法にて
形成する例を示したが、これに限られることはなく、第
２のシリコン酸化膜を熱酸化法にて形成したとしても同
様に行うことができる。
体装置の製造方法では、シリコン窒化膜４３のエッチン
グを、燐酸にて行うようにしたので、第２のシリコン酸
化膜４２をエッチングすることなく、シリコン窒化膜４
３を完全に除去することができる。よって、シリコン基
板１にダメージを生じることなく、且つ、後工程での第
２のシリコン酸化膜４２及び第１のシリコン酸化膜４０
のエッチングを確実に行うことができる。尚、上記実施
の形態１では第２のシリコン酸化膜４２をＣＶＤ法にて
形成する例を示したが、これに限られることはなく、第
２のシリコン酸化膜を熱酸化法にて形成したとしても同
様に行うことができる。
【００４０】実施の形態２．図８はこの発明の実施の形
態２の半導体装置の製造方法を示す断面図である。以
下、図８に基づいて実施の形態２の半導体装置の製造方
法について説明する。まず、上記実施の形態１と同様の
工程を経て、図２（ｄ）に示すように第１の多結晶シリ
コン膜４１をエッチングした後、ＣＶＤ法によりシリコ
ン基板１上に、厚み６０オンク゛ストロームの第２のシリコン酸
化膜６４を積層する。次に、このシリコン基板１にＣＶ
Ｄ法により、厚み１００オンク゛ストロームの第１のシリコン窒
化膜６５を積層する。次に、このシリコン基板１上にＣ
ＶＤ法により、厚み６０オンク゛ストロームの第３のシリコン酸
化膜６６を積層する。次に、このシリコン基板１にＣＶ
Ｄ法により、厚み１００オンク゛ストロームの第２のシリコン窒
化膜６７を積層する（図８（ａ））。
態２の半導体装置の製造方法を示す断面図である。以
下、図８に基づいて実施の形態２の半導体装置の製造方
法について説明する。まず、上記実施の形態１と同様の
工程を経て、図２（ｄ）に示すように第１の多結晶シリ
コン膜４１をエッチングした後、ＣＶＤ法によりシリコ
ン基板１上に、厚み６０オンク゛ストロームの第２のシリコン酸
化膜６４を積層する。次に、このシリコン基板１にＣＶ
Ｄ法により、厚み１００オンク゛ストロームの第１のシリコン窒
化膜６５を積層する。次に、このシリコン基板１上にＣ
ＶＤ法により、厚み６０オンク゛ストロームの第３のシリコン酸
化膜６６を積層する。次に、このシリコン基板１にＣＶ
Ｄ法により、厚み１００オンク゛ストロームの第２のシリコン窒
化膜６７を積層する（図８（ａ））。
【００４１】次に、メモリセル領域上を覆うようにパタ
ーニングされた第１のレジスト６８を、第２のシリコン
窒化膜６７上に形成する。次に、この第１のレジスト６
８をマスクとして、ガス：ＳＦ6／Ｆ22＝４８／１２、
圧力：２７５ｍＴｏｒｒ、出力：１００Ｗ、時間：１８
秒にてドライエッチングを行い、第２のシリコン窒化膜
６７をエッチングする。
ーニングされた第１のレジスト６８を、第２のシリコン
窒化膜６７上に形成する。次に、この第１のレジスト６
８をマスクとして、ガス：ＳＦ6／Ｆ22＝４８／１２、
圧力：２７５ｍＴｏｒｒ、出力：１００Ｗ、時間：１８
秒にてドライエッチングを行い、第２のシリコン窒化膜
６７をエッチングする。
【００４２】このドライエッチングの際のマージンは、
この第２のシリコン窒化膜６７の下部に存在する、第１
のシリコン酸化膜４０、第２のシリコン酸化膜６４、第
１のシリコン窒化膜６５及び第３のシリコン酸化膜６５
の厚み分となる。よって、従来の場合の図１１（ｂ）に
て示した、シリコン窒化膜１９のドライエッチングの際
のマージンとなる、第１のシリコン酸化膜１５及び第２
のシリコン酸化膜１８の厚み分より、第１のシリコン窒
化膜６５及び第３のシリコン酸化膜６５の厚み分大きく
なるため、第２のシリコン窒化膜６７のドライエッチン
グを、シリコン基板１に影響を与えることなく安定的に
行うことができる。
この第２のシリコン窒化膜６７の下部に存在する、第１
のシリコン酸化膜４０、第２のシリコン酸化膜６４、第
１のシリコン窒化膜６５及び第３のシリコン酸化膜６５
の厚み分となる。よって、従来の場合の図１１（ｂ）に
て示した、シリコン窒化膜１９のドライエッチングの際
のマージンとなる、第１のシリコン酸化膜１５及び第２
のシリコン酸化膜１８の厚み分より、第１のシリコン窒
化膜６５及び第３のシリコン酸化膜６５の厚み分大きく
なるため、第２のシリコン窒化膜６７のドライエッチン
グを、シリコン基板１に影響を与えることなく安定的に
行うことができる。
【００４３】次に、この第１のレジスト６８をマスクと
して、例えば２５℃のＨＦ溶液（フッ酸）に浸してウエ
ットエッチングを行い、第３のシリコン酸化膜４４をエ
ッチングする（図８（ｂ））。次に、この第１のレジス
ト６８を除去する（図８（ｃ））。次に、上面に露出し
ている第１のシリコン窒化膜６５及び第２のシリコン窒
化膜６７を、燐酸にてをエッチングする。次に、第１の
レジスト６８と同一にパターニングされた第２のレジス
ト６９を形成する。この際の第１及び第２のレジスト６
８、６９の重ね合わせは、パターンが周辺領域とメモリ
セル領域とを分離する箇所にて行われるため、厳密な重
ね合わせを要求されない。
して、例えば２５℃のＨＦ溶液（フッ酸）に浸してウエ
ットエッチングを行い、第３のシリコン酸化膜４４をエ
ッチングする（図８（ｂ））。次に、この第１のレジス
ト６８を除去する（図８（ｃ））。次に、上面に露出し
ている第１のシリコン窒化膜６５及び第２のシリコン窒
化膜６７を、燐酸にてをエッチングする。次に、第１の
レジスト６８と同一にパターニングされた第２のレジス
ト６９を形成する。この際の第１及び第２のレジスト６
８、６９の重ね合わせは、パターンが周辺領域とメモリ
セル領域とを分離する箇所にて行われるため、厳密な重
ね合わせを要求されない。
【００４４】次に、この第２のレジスト６９をマスクと
して、例えば２５℃のＨＦ溶液（フッ酸）に浸してウエ
ットエッチングを行い、第２のシリコン酸化膜６４及び
第１のシリコン酸化膜４０をエッチングする（図８
（ｂ））。以下、上記実施の形態１にて示したような製
造工程を経て、半導体装置が形成されることとなる。
して、例えば２５℃のＨＦ溶液（フッ酸）に浸してウエ
ットエッチングを行い、第２のシリコン酸化膜６４及び
第１のシリコン酸化膜４０をエッチングする（図８
（ｂ））。以下、上記実施の形態１にて示したような製
造工程を経て、半導体装置が形成されることとなる。
【００４５】上記のように行われた実施の形態２の半導
体装置の製造方法では、上記実施の形態１よりも第２の
シリコン窒化膜６５及び第２のレジスト６９を形成する
分工程が増加するものの、上記実施の形態１では、図３
（ｂ）にて示したように、シリコン窒化膜４３の燐酸で
の除去を、レジスト４５をマスクとして行うので、燐酸
の温度がレジスト４５の耐熱温度までの例えば１５０℃
までとなり、図７に示したように、シリコン窒化膜のエ
ッチングレートが小さくなる為、処理時間が長くなる。
しかし、実施の形態２では、第１及び第２のシリコン窒
化膜６５、６７の燐酸での除去を、レジストをマスクと
しないので、燐酸の処理温度をレジストの耐熱温度以上
にておこなうことが可能となり、第１のシリコン窒化膜
６５及び第２のシリコン窒化膜６７のエッチングレート
を大きくすることができる為、上記実施の形態１の場合
より処理時間を短くすることができる。
体装置の製造方法では、上記実施の形態１よりも第２の
シリコン窒化膜６５及び第２のレジスト６９を形成する
分工程が増加するものの、上記実施の形態１では、図３
（ｂ）にて示したように、シリコン窒化膜４３の燐酸で
の除去を、レジスト４５をマスクとして行うので、燐酸
の温度がレジスト４５の耐熱温度までの例えば１５０℃
までとなり、図７に示したように、シリコン窒化膜のエ
ッチングレートが小さくなる為、処理時間が長くなる。
しかし、実施の形態２では、第１及び第２のシリコン窒
化膜６５、６７の燐酸での除去を、レジストをマスクと
しないので、燐酸の処理温度をレジストの耐熱温度以上
にておこなうことが可能となり、第１のシリコン窒化膜
６５及び第２のシリコン窒化膜６７のエッチングレート
を大きくすることができる為、上記実施の形態１の場合
より処理時間を短くすることができる。
【００４６】又、上記実施の形態１では、シリコン窒化
膜４３の燐酸での除去を、レジスト４５を載置したまま
燐酸に浸さなければならないので、従来用いらてきた燐
酸の処理槽を利用することができない。このことは、従
来、燐酸にて処理する場合、レジストを載置したまま行
う工程が存在しないため（例えば、図１（ｂ）のシリコ
ン窒化膜３及び図２（ｃ）のシリコン窒化膜１０の処
理）、生産上新規の工程となり従来までの燐酸の処理槽
にて行うと、新たな不具合が生じる可能性があるため、
実施することができない。よって、新たな燐酸の処理槽
が必要となっていた。しかし、ここではレジストを載置
せずに燐酸に浸すことが可能となるため、新たな燐酸の
処理槽を設ける必要がなく、従来まで用いられてきた燐
酸の処理槽を利用することができる。
膜４３の燐酸での除去を、レジスト４５を載置したまま
燐酸に浸さなければならないので、従来用いらてきた燐
酸の処理槽を利用することができない。このことは、従
来、燐酸にて処理する場合、レジストを載置したまま行
う工程が存在しないため（例えば、図１（ｂ）のシリコ
ン窒化膜３及び図２（ｃ）のシリコン窒化膜１０の処
理）、生産上新規の工程となり従来までの燐酸の処理槽
にて行うと、新たな不具合が生じる可能性があるため、
実施することができない。よって、新たな燐酸の処理槽
が必要となっていた。しかし、ここではレジストを載置
せずに燐酸に浸すことが可能となるため、新たな燐酸の
処理槽を設ける必要がなく、従来まで用いられてきた燐
酸の処理槽を利用することができる。
【００４７】又、上記実施の形態１と同様に、第１のシ
リコン窒化膜６５及び第２のシリコン窒化膜６７のエッ
チングを、燐酸にて行うようにしたので、第２のシリコ
ン酸化膜６４及び第３のシリコン酸化膜６６をエッチン
グすることなく、第１のシリコン窒化膜６５及び第２の
シリコン窒化膜６７を完全に除去することができること
は言うまでもない。
リコン窒化膜６５及び第２のシリコン窒化膜６７のエッ
チングを、燐酸にて行うようにしたので、第２のシリコ
ン酸化膜６４及び第３のシリコン酸化膜６６をエッチン
グすることなく、第１のシリコン窒化膜６５及び第２の
シリコン窒化膜６７を完全に除去することができること
は言うまでもない。
【００４８】尚、上記各実施の形態では、不揮発性の半
導体装置の例にて説明したが、これに限られることはな
く、他の、半導体基板上に積層されたシリコン酸化膜及
びシリコン窒化膜のパターニングを行う必要となる箇所
には、同様にもちいることができることはいうまでもな
い。この場合、上記各実施の形態にて示した様な、シリ
コン窒化膜の下部のシリコン酸化膜の膜厚が薄く、シリ
コン窒化膜のエッチングにドライエッチングを用いたの
では、マージンが少ないような箇所に用いればより効果
的である。
導体装置の例にて説明したが、これに限られることはな
く、他の、半導体基板上に積層されたシリコン酸化膜及
びシリコン窒化膜のパターニングを行う必要となる箇所
には、同様にもちいることができることはいうまでもな
い。この場合、上記各実施の形態にて示した様な、シリ
コン窒化膜の下部のシリコン酸化膜の膜厚が薄く、シリ
コン窒化膜のエッチングにドライエッチングを用いたの
では、マージンが少ないような箇所に用いればより効果
的である。
【００４９】
【発明の効果】以上のように、この発明の請求項１によ
れば、半導体基板上にシリコン酸化膜及びシリコン窒化
膜を順次積層し、シリコン酸化膜及びシリコン窒化膜を
パターニングする半導体装置の製造方法において、シリ
コン窒化膜上に、パターニングされたレジストを形成
し、レジストをマスクとして、燐酸にてシリコン窒化膜
をエッチングし、レジストをマスクとして、フッ酸にて
シリコン酸化膜をエッチングするので、シリコン窒化膜
のエッチングの際にシリコン酸化膜をエッチングするこ
となく、シリコン窒化膜のみ確実に除去することができ
るという半導体装置の製造方法を提供することが可能と
なる。
れば、半導体基板上にシリコン酸化膜及びシリコン窒化
膜を順次積層し、シリコン酸化膜及びシリコン窒化膜を
パターニングする半導体装置の製造方法において、シリ
コン窒化膜上に、パターニングされたレジストを形成
し、レジストをマスクとして、燐酸にてシリコン窒化膜
をエッチングし、レジストをマスクとして、フッ酸にて
シリコン酸化膜をエッチングするので、シリコン窒化膜
のエッチングの際にシリコン酸化膜をエッチングするこ
となく、シリコン窒化膜のみ確実に除去することができ
るという半導体装置の製造方法を提供することが可能と
なる。
【００５０】又、この発明の請求項２によれば、半導体
基板上に第１のシリコン酸化膜、第１のシリコン窒化
膜、第２のシリコン酸化膜及び第２のシリコン窒化膜を
順次積層し、第１のシリコン酸化膜、第１のシリコン窒
化膜及び第２のシリコン酸化膜をパターニングする半導
体装置の製造方法において、第２のシリコン窒化膜上
に、パターニングされた第１のレジストを形成し、第１
のレジストをマスクとして、ドライエッチングにて第２
のシリコン窒化膜をエッチングし、第１のレジストをマ
スクとして、フッ酸にて第２のシリコン酸化膜をエッチ
ングし、第１のレジストを除去し、上面に露出している
第１のシリコン窒化膜及び第２のシリコン窒化膜を、燐
酸にてエッチングし、第１のレジストと同一にパターニ
ングされた第２のレジストを形成し、第２のレジストを
マスクとして、第１のシリコン酸化膜を、フッ酸にてエ
ッチングするので、第１のシリコン窒化膜のエッチング
の際に、レジストを用いることなく、且つ、第１のシリ
コン酸化膜をエッチングすることなく、第１のシリコン
窒化膜のみ確実に除去することができるという半導体装
置の製造方法を提供することが可能となる。
基板上に第１のシリコン酸化膜、第１のシリコン窒化
膜、第２のシリコン酸化膜及び第２のシリコン窒化膜を
順次積層し、第１のシリコン酸化膜、第１のシリコン窒
化膜及び第２のシリコン酸化膜をパターニングする半導
体装置の製造方法において、第２のシリコン窒化膜上
に、パターニングされた第１のレジストを形成し、第１
のレジストをマスクとして、ドライエッチングにて第２
のシリコン窒化膜をエッチングし、第１のレジストをマ
スクとして、フッ酸にて第２のシリコン酸化膜をエッチ
ングし、第１のレジストを除去し、上面に露出している
第１のシリコン窒化膜及び第２のシリコン窒化膜を、燐
酸にてエッチングし、第１のレジストと同一にパターニ
ングされた第２のレジストを形成し、第２のレジストを
マスクとして、第１のシリコン酸化膜を、フッ酸にてエ
ッチングするので、第１のシリコン窒化膜のエッチング
の際に、レジストを用いることなく、且つ、第１のシリ
コン酸化膜をエッチングすることなく、第１のシリコン
窒化膜のみ確実に除去することができるという半導体装
置の製造方法を提供することが可能となる。
【００５１】又、この発明の請求項３によれば、メモリ
セル領域及び周辺領域を備えた半導体基板上に第１のシ
リコン酸化膜を積層し、メモリセル領域上に第１の導電
膜を形成し、半導体基板及び第１の導電膜を覆うように
第２のシリコン酸化膜、シリコン窒化膜及び第３のシリ
コン酸化膜を順次積層し、メモリセル領域上を覆うよう
にパターニングされたレジストを形成し、レジストをマ
スクとして、フッ酸にて第３のシリコン酸化膜をエッチ
ングし、レジストをマスクとして、燐酸にてシリコン窒
化膜をエッチングし、レジストをマスクとして、フッ酸
にて第２のシリコン酸化膜及び第１のシリコン酸化膜を
エッチングし、レジストを除去しと、周辺領域の半導体
基板上にゲート酸化膜を形成し、半導体基板及び第３の
シリコン酸化膜を覆うように第２の導電膜を積層し、第
２の導電膜をパターニングすることにより、周辺領域上
にゲート電極を形成し、第２の導電膜、第２のシリコン
酸化膜、シリコン窒化膜及び第３のシリコン酸化膜をパ
ターニングすることにより、メモリセル領域上に不揮発
性のゲート電極を形成するので、シリコン窒化膜のエッ
チングの際に、シリコン酸化膜がエッチングされること
なく、シリコン窒化膜のみ確実に除去することができる
ため、周辺領域の回路が安定的に動作するという半導体
装置の製造方法を提供することが可能となる。
セル領域及び周辺領域を備えた半導体基板上に第１のシ
リコン酸化膜を積層し、メモリセル領域上に第１の導電
膜を形成し、半導体基板及び第１の導電膜を覆うように
第２のシリコン酸化膜、シリコン窒化膜及び第３のシリ
コン酸化膜を順次積層し、メモリセル領域上を覆うよう
にパターニングされたレジストを形成し、レジストをマ
スクとして、フッ酸にて第３のシリコン酸化膜をエッチ
ングし、レジストをマスクとして、燐酸にてシリコン窒
化膜をエッチングし、レジストをマスクとして、フッ酸
にて第２のシリコン酸化膜及び第１のシリコン酸化膜を
エッチングし、レジストを除去しと、周辺領域の半導体
基板上にゲート酸化膜を形成し、半導体基板及び第３の
シリコン酸化膜を覆うように第２の導電膜を積層し、第
２の導電膜をパターニングすることにより、周辺領域上
にゲート電極を形成し、第２の導電膜、第２のシリコン
酸化膜、シリコン窒化膜及び第３のシリコン酸化膜をパ
ターニングすることにより、メモリセル領域上に不揮発
性のゲート電極を形成するので、シリコン窒化膜のエッ
チングの際に、シリコン酸化膜がエッチングされること
なく、シリコン窒化膜のみ確実に除去することができる
ため、周辺領域の回路が安定的に動作するという半導体
装置の製造方法を提供することが可能となる。
【００５２】又、この発明の請求項４によれば、メモリ
セル領域及び周辺領域を備えた半導体基板上に第１のシ
リコン酸化膜を積層し、メモリセル領域上に第１の導電
膜を形成し、半導体基板及び第１の導電膜を覆うように
第２のシリコン酸化膜、第１のシリコン窒化膜、第３の
シリコン酸化膜及び第２のシリコン窒化膜を順次積層
し、メモリセル領域上を覆うようにパターニングされた
第１のレジストを形成し、第１のレジストをマスクとし
て、ドライエッチングにて、第２のシリコン窒化膜をエ
ッチングし、第１のレジストをマスクとして、フッ酸に
て第３のシリコン酸化膜をエッチングし、第１のレジス
トを除去し、上面に露出している第１のシリコン窒化膜
及び第２のシリコン窒化膜を、燐酸にてエッチングし、
第１のレジストと同一にパターニングされた第２のレジ
ストを形成し、第２のレジストをマスクとして、第２の
シリコン酸化膜及び第１のシリコン酸化膜を、フッ酸に
てエッチングし、第２のレジストを除去し、周辺領域の
半導体基板上にゲート酸化膜を形成し、半導体基板及び
第３のシリコン酸化膜を覆うように第２の導電膜を積層
し、第２の導電膜をパターニングすることにより、周辺
領域上にゲート電極を形成し、第２の導電膜、第２のシ
リコン酸化膜、第１のシリコン窒化膜及び第３のシリコ
ン酸化膜をパターニングすることにより、メモリセル領
域上に不揮発性のゲート電極を形成するので、第１のシ
リコン窒化膜のエッチングの際に、レジストを必要とせ
ず、且つ、第２のシリコン酸化膜がエッチングされるこ
となく、第１のシリコン窒化膜のみ確実に除去すること
ができるため、周辺領域の回路が安定的に動作するとい
う半導体装置の製造方法を提供することが可能となる。
セル領域及び周辺領域を備えた半導体基板上に第１のシ
リコン酸化膜を積層し、メモリセル領域上に第１の導電
膜を形成し、半導体基板及び第１の導電膜を覆うように
第２のシリコン酸化膜、第１のシリコン窒化膜、第３の
シリコン酸化膜及び第２のシリコン窒化膜を順次積層
し、メモリセル領域上を覆うようにパターニングされた
第１のレジストを形成し、第１のレジストをマスクとし
て、ドライエッチングにて、第２のシリコン窒化膜をエ
ッチングし、第１のレジストをマスクとして、フッ酸に
て第３のシリコン酸化膜をエッチングし、第１のレジス
トを除去し、上面に露出している第１のシリコン窒化膜
及び第２のシリコン窒化膜を、燐酸にてエッチングし、
第１のレジストと同一にパターニングされた第２のレジ
ストを形成し、第２のレジストをマスクとして、第２の
シリコン酸化膜及び第１のシリコン酸化膜を、フッ酸に
てエッチングし、第２のレジストを除去し、周辺領域の
半導体基板上にゲート酸化膜を形成し、半導体基板及び
第３のシリコン酸化膜を覆うように第２の導電膜を積層
し、第２の導電膜をパターニングすることにより、周辺
領域上にゲート電極を形成し、第２の導電膜、第２のシ
リコン酸化膜、第１のシリコン窒化膜及び第３のシリコ
ン酸化膜をパターニングすることにより、メモリセル領
域上に不揮発性のゲート電極を形成するので、第１のシ
リコン窒化膜のエッチングの際に、レジストを必要とせ
ず、且つ、第２のシリコン酸化膜がエッチングされるこ
となく、第１のシリコン窒化膜のみ確実に除去すること
ができるため、周辺領域の回路が安定的に動作するとい
う半導体装置の製造方法を提供することが可能となる。
【００５３】又、この発明の請求項５によれば、請求項
１ないし請求項４のいずれかに記載の半導体装置の製造
方法において、燐酸の処理温度を、１００℃ないし燐酸
の沸点温度の範囲にて設定したので、確実に各シリコン
窒化膜のみを除去することができるという半導体装置の
製造方法を提供することが可能となる。
１ないし請求項４のいずれかに記載の半導体装置の製造
方法において、燐酸の処理温度を、１００℃ないし燐酸
の沸点温度の範囲にて設定したので、確実に各シリコン
窒化膜のみを除去することができるという半導体装置の
製造方法を提供することが可能となる。
【図１】 この発明の実施の形態１の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２】 この発明の実施の形態１の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図３】 この発明の実施の形態１の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図４】 この発明の実施の形態１の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図５】 図２（ｂ）に示したｂ−ｂ線の断面を示す断
面図である。
面図である。
【図６】 図４（ａ）に示したａ−ａ線の断面を示す断
面図である。
面図である。
【図７】 燐酸の処理温度とシリコン窒化膜及びシリコ
ン酸化膜のエッチングレートとの関係を示した図であ
る。
ン酸化膜のエッチングレートとの関係を示した図であ
る。
【図８】 この発明の実施の形態２の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図９】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１０】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図１１】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図１２】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図１３】 図１０（ｂ）に示したｂ−ｂ線の断面を示
す断面図である。
す断面図である。
【図１４】 図１２（ａ）に示したａ−ａ線の断面を示
す断面図である。
す断面図である。
１ シリコン基板、４０ 第１のシリコン酸化膜、４１
第１の多結晶シリコン膜、４２，６４ 第２のシリコ
ン酸化膜、４３ シリコン窒化膜、４４，６６ 第３の
シリコン酸化膜、４５，４８ レジスト、４６ 熱酸化
膜、４７ 第２の多結晶シリコン膜、６５ 第１のシリ
コン窒化膜、６７ 第２のシリコン窒化膜、６８ 第１
のレジスト、６９ 第２のレジスト。
第１の多結晶シリコン膜、４２，６４ 第２のシリコ
ン酸化膜、４３ シリコン窒化膜、４４，６６ 第３の
シリコン酸化膜、４５，４８ レジスト、４６ 熱酸化
膜、４７ 第２の多結晶シリコン膜、６５ 第１のシリ
コン窒化膜、６７ 第２のシリコン窒化膜、６８ 第１
のレジスト、６９ 第２のレジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】 半導体基板上にシリコン酸化膜及びシリ
コン窒化膜を順次積層し、上記シリコン酸化膜及び上記
シリコン窒化膜をパターニングする半導体装置の製造方
法において、上記シリコン窒化膜上に、パターニングさ
れたレジストを形成する工程と、上記レジストをマスク
として、燐酸にて上記シリコン窒化膜をエッチングする
工程と、上記レジストをマスクとして、フッ酸にて上記
シリコン酸化膜をエッチングする工程とを備えたことを
特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に第１のシリコン酸化膜、
第１のシリコン窒化膜、第２のシリコン酸化膜及び第２
のシリコン窒化膜を順次積層し、上記第１のシリコン酸
化膜、上記第１のシリコン窒化膜及び第２のシリコン酸
化膜をパターニングする半導体装置の製造方法におい
て、上記第２のシリコン窒化膜上に、パターニングされ
た第１のレジストを形成する工程と、上記第１のレジス
トをマスクとして、ドライエッチングにて上記第２のシ
リコン窒化膜をエッチングする工程と、上記第１のレジ
ストをマスクとして、フッ酸にて上記第２のシリコン酸
化膜をエッチングする工程と、上記第１のレジストを除
去する工程と、上面に露出している上記第１のシリコン
窒化膜及び上記第２のシリコン窒化膜を、燐酸にてエッ
チングする工程と、上記第１のレジストと同一にパター
ニングされた第２のレジストを形成する工程と、上記第
２のレジストをマスクとして、上記第１のシリコン酸化
膜を、フッ酸にてエッチングする工程とを備えたことを
特徴とする半導体装置の製造方法。 - 【請求項３】 メモリセル領域及び周辺領域を備えた半
導体基板上に第１のシリコン酸化膜を積層する工程と、
上記メモリセル領域上に第１の導電膜を形成する工程
と、上記半導体基板及び上記第１の導電膜を覆うように
第２のシリコン酸化膜、シリコン窒化膜及び第３のシリ
コン酸化膜を順次積層する工程と、上記メモリセル領域
上を覆うようにパターニングされたレジストを形成する
工程と、上記レジストをマスクとして、フッ酸にて上記
第３のシリコン酸化膜をエッチングする工程と、上記レ
ジストをマスクとして、燐酸にて上記シリコン窒化膜を
エッチングする工程と、上記レジストをマスクとして、
フッ酸にて上記第２のシリコン酸化膜及び上記第１のシ
リコン酸化膜をエッチングする工程と、上記レジストを
除去する工程と、上記周辺領域の半導体基板上にゲート
酸化膜を形成する工程と、上記半導体基板及び上記第３
のシリコン酸化膜を覆うように第２の導電膜を積層する
工程と、上記第２の導電膜をパターニングすることによ
り、上記周辺領域上にゲート電極を形成する工程と、上
記第２の導電膜、上記第２のシリコン酸化膜、上記シリ
コン窒化膜及び上記第３のシリコン酸化膜をパターニン
グすることにより、上記メモリセル領域上に不揮発性の
ゲート電極を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項４】 メモリセル領域及び周辺領域を備えた半
導体基板上に第１のシリコン酸化膜を積層する工程と、
上記メモリセル領域上に第１の導電膜を形成する工程
と、上記半導体基板及び上記第１の導電膜を覆うように
第２のシリコン酸化膜、第１のシリコン窒化膜、第３の
シリコン酸化膜及び第２のシリコン窒化膜を順次積層す
る工程と、上記メモリセル領域上を覆うようにパターニ
ングされた第１のレジストを形成する工程と、上記第１
のレジストをマスクとして、ドライエッチングにて、上
記第２のシリコン窒化膜をエッチングする工程と、上記
第１のレジストをマスクとして、フッ酸にて上記第３の
シリコン酸化膜をエッチングする工程と、上記第１のレ
ジストを除去する工程と、上面に露出している上記第１
のシリコン窒化膜及び上記第２のシリコン窒化膜を、燐
酸にてエッチングする工程と、上記第１のレジストと同
一にパターニングされた第２のレジストを形成する工程
と、上記第２のレジストをマスクとして、上記第２のシ
リコン酸化膜及び上記第１のシリコン酸化膜を、フッ酸
にてエッチングする工程と、上記第２のレジストを除去
する工程と、上記周辺領域の半導体基板上にゲート酸化
膜を形成する工程と、上記半導体基板及び上記第３のシ
リコン酸化膜を覆うように第２の導電膜を積層する工程
と、上記第２の導電膜をパターニングすることにより、
上記周辺領域上にゲート電極を形成する工程と、上記第
２の導電膜、上記第２のシリコン酸化膜、上記第１のシ
リコン窒化膜及び上記第３のシリコン酸化膜をパターニ
ングすることにより、上記メモリセル領域上に不揮発性
のゲート電極を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項５】 請求項１ないし請求項４のいずれかに記
載の半導体装置の製造方法において、燐酸の処理温度
を、１００℃ないし上記燐酸の沸点温度の範囲にて設定
したことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036346A JPH10233392A (ja) | 1997-02-20 | 1997-02-20 | 半導体装置の製造方法 |
| US08/908,636 US6194320B1 (en) | 1997-02-20 | 1997-08-07 | Method for preparing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036346A JPH10233392A (ja) | 1997-02-20 | 1997-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233392A true JPH10233392A (ja) | 1998-09-02 |
Family
ID=12467286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9036346A Pending JPH10233392A (ja) | 1997-02-20 | 1997-02-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6194320B1 (ja) |
| JP (1) | JPH10233392A (ja) |
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| JP2009088098A (ja) * | 2007-09-28 | 2009-04-23 | Sharp Corp | 誘電体膜のパターニング方法 |
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|---|---|---|---|---|
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| US6503841B1 (en) * | 2000-07-07 | 2003-01-07 | Agere Systems Inc. | Oxide etch |
| US6465364B2 (en) * | 2001-01-19 | 2002-10-15 | United Microelectronics Corp. | Method for fabrication of a contact plug in an embedded memory |
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| US6468919B2 (en) * | 2001-01-19 | 2002-10-22 | United Microelectronics Corp. | Method of making a local interconnect in an embedded memory |
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| US7829400B2 (en) * | 2005-01-12 | 2010-11-09 | Sharp Kabushiki Kaisha | Semiconductor device fabrication method and semiconductor device |
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| WO1993007641A1 (en) * | 1991-10-01 | 1993-04-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacture thereof |
| US5327378A (en) * | 1992-03-04 | 1994-07-05 | Waferscale Integration, Inc. | Easily manufacturable compact EPROM |
| JPH0613625A (ja) | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 |
| JP3307496B2 (ja) | 1993-12-27 | 2002-07-24 | 三菱電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JPH08204031A (ja) | 1995-01-27 | 1996-08-09 | Sharp Corp | 不揮発性半導体メモリ素子の製造方法 |
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-
1997
- 1997-02-20 JP JP9036346A patent/JPH10233392A/ja active Pending
- 1997-08-07 US US08/908,636 patent/US6194320B1/en not_active Expired - Fee Related
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| JP2009088098A (ja) * | 2007-09-28 | 2009-04-23 | Sharp Corp | 誘電体膜のパターニング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6194320B1 (en) | 2001-02-27 |
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