JP4331276B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、高集積度のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルを含む半導体装置等におけるローカル配線構造を形成する際の不所望なエッチング部の発生を防止する方法に特徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、システムオンチップ化の要請に伴い、高集積度のＳＲＡＭマクロセルを集積化したロジックデバイス技術が要求されており、このため、ローカル配線を用いてＳＲＡＭセルに特有なクロスカップル接続を立体的に行い、高密度化を図る技術が提供されている。
なお、ローカル配線とは、通常の配線とは異なり、抵抗値が高かったり、或いは、配置の自由度に制限があったりする配線を意味するものである。
【０００３】
ここで、図９を参照して、従来のローカル配線の形成工程を説明する。
図９（ａ）参照
まず、ｐ型Ｓｉ基板５１の所定領域にパッド膜を介して窒化膜パターン（図示せず）を設け、選択酸化することによって、素子分離用酸化膜５２を形成し、次いで、窒化膜パターン及びパッド酸化膜を除去したのち、熱酸化によってｐ型Ｓｉ基板５１の露出面にゲート酸化膜５３を形成し、次いで、全面に、ノン・ドープの多結晶Ｓｉ層を堆積させたのち、イオン注入によって多結晶Ｓｉ層にＰ（リン）をドープする。
【０００４】
次いで、ＣＶＤ法によって酸化膜を堆積させたのち、後のサリサイド工程において自己整合的にシリサイド層を形成する部分の近傍に、例えば、素子分離用酸化膜５２の上に配置する配線層上に部分的に酸化膜５４が残存するようにエッチングする。
【０００５】
次いで、多結晶Ｓｉゲート電極５５及び多結晶Ｓｉ配線層５６をエッチングにより形成したのち、Ａｓイオンをイオン注入することによって多結晶Ｓｉゲート電極５５に自己整合するｎ+ 型ソース・ドレイン引出領域５７を形成する。
【０００６】
次いで、全面にＣＶＤ法によりＳｉＯ2 膜を堆積させ、ＲＩＥ（反応性イオンエッチング）により異方性エッチングすることによって、多結晶Ｓｉゲート電極５５や多結晶Ｓｉ配線層５６等の凸部の側壁にサイドウォール５８を形成したのち、再び、Ａｓイオンを注入することによって、ｎ+ 型ソース・ドレイン領域５９を形成する。
なお、同時に形成されるｎ+ 型領域６０は隣接するＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層である。
【０００７】
次いで、全面にＣｏ（コバルト）膜を堆積させ、アニール処理を施すことによって、多結晶Ｓｉゲート電極５５、多結晶Ｓｉ配線層５６、及び、ｐ型Ｓｉ基板５１の露出表面にＣｏＳｉ2 からなるシリサイド層６１，６２，６３，６４を形成し、未反応のＣｏ層を選択的エッチングにより除去する。
【０００８】
図９（ｂ）参照
次いで、全面にＴｉ膜及びＴｉＮ膜を順次堆積させてＴｉ／ＴｉＮ膜６５とし、レジストマスク６６をマスクとして、ＣＦ4 ＋ＢＣｌ3 を原料ガスとしたＲＩＥによってＴｉ／ＴｉＮ膜６５をエッチングすることによってローカル配線が形成される。
【０００９】
この様な工程でローカル配線を形成しているため、従来のローカル配線形成技術においては、ゲート電極の高さ分以上の段差での微細なパターンの加工と、配線層と下地層とのエッチングの高選択性を同時に実現する必要があった。
【００１０】
【発明が解決しようとする課題】
図１０（ａ）参照
しかし、従来のローカル配線の形成工程においては、ゲート電極等に伴う段差が高いために、Ｔｉ／ＴｉＮ膜からなるエッチング残渣６８が発生するという問題があり、エッチング残渣６８に伴う不所望な短絡等を防止するためにエッチング残渣６８をオーバーエッチングで除去する必要がある。
【００１１】
図１０（ｂ）参照
しかし、エッチング残渣６８を完全に除去しようとしてオーバーエッチングを十分にかけると、多結晶Ｓｉ配線層５６に設けたシリサイド層６３の周辺端部、或いは、ｐ型Ｓｉ基板５１に設けたシリサイド層６２，６４の周辺端部にエッチングによるしみ込み部６９が形成され、このしみ込み部６９がリーク電流等の原因となるという問題がある。
【００１２】
これは、オーバーエッチングに伴って、サイドウォール５８を構成する酸化膜が後退してｐ型Ｓｉ基板５１や多結晶Ｓｉ配線層５６が露出し、この露出部分がエッチングされたり、或いは、サイドウォール５８形成のためのＳｉＯ2 膜の堆積工程において、表面にサブオキサイドが形成され、サイドウォール５８の端部近傍においてこのサブオキサイドが存在したままシリサイド化が行われ、この部分でシリサイド化が不均一になるため、オーバーエッチング工程でシリサイド層が後退し、ｐ型Ｓｉ基板５１等が露出するためである。
【００１３】
したがって、本発明は、エッチングによるしみ込み部を発生させることなく相互接続配線層を形成して、半導体装置の信頼性を向上することを目的とする。
【００１４】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）及び（ｂ）参照
（１）本発明は、半導体基板１上に、第１の絶縁膜２を介してシリコン層を堆積させたのち、シリコン層上の一部に第２の絶縁膜５を設け、この第２の絶縁膜５を設けた領域を含むようにエッチングして配線層３，４を形成し、少なくとも第２の絶縁膜５を設けた領域の近傍の配線層４の表面に自己整合的にシリサイド層８を形成したのち、導電体膜を堆積させ、次いで、導電体膜をエッチングして相互接続配線層１０を形成する半導体装置の製造方法において、シリサイド層８の形成後で、且つ、導電体膜の堆積前に全面に第３の絶縁膜を堆積し、異方性エッチングを施すことによって、少なくとも配線層３，４及び第２の絶縁膜５の側部に側壁サイドウォールスペーサ６を形成することを特徴とする。
【００１５】
この様に、ＳＲＡＭのクロスカップル接続配線等の相互接続配線層１０、特に、立体的な相互接続配線層１０を形成する際に、予め配線層３，４の側壁に側壁サイドウォールスペーサ６を設けておくことによって、側壁がなだらかになるのでエッチング残渣が発生することがなく、また、エッチング残渣を除去するためにオーバーエッチングしたとしても、シリサイド層８の周辺端部は側壁サイドウォールスペーサ６で覆われており、それによってシリサイド層８の周辺端部にエッチングガス或いはエッチング液がしみ込んでしみ込み部が形成されることがなく、半導体装置の特性，信頼性が向上する。
なお、この場合のシリコン層とは、多結晶シリコン層、微結晶シリコン層、アモルファスシリコン層、或いは、単結晶シリコン層を意味する。
【００１６】
（２）また、本発明は、上記（１）において、第１の絶縁膜２は少なくとも素子分離用絶縁膜を含んでおり、第２の絶縁膜５を設けた配線層４が素子分離用絶縁膜上に配置されていることを特徴とする。
【００１７】
この様な側壁サイドウォールスペーサ６は、段差の大きな素子分離用絶縁膜上に配置された配線層４に対して立体的に相互接続配線層を形成する際に、特に有効である。
【００１８】
（３）また、本発明は、上記（１）または（２）において、配線層３，４がスタティック・ランダム・アクセス・メモリを構成するトランジスタのゲート電極及びゲート電極の延長部を構成する配線層３，４であると共に、相互接続配線層１０が、シリサイド層８の形成工程においてトランジスタのソース・ドレイン領域７の表面に自己整合的に形成されたシリサイド層８と、第２の絶縁膜５を設けた配線層４に形成したシリサイド層８とを接続するものであることを特徴とする。
【００１９】
この様な工程は、特に微細化の要求されているＳＲＡＭに立体的なローカル配線を形成する際に、特に有効であり、それによって、製造歩留りを向上することができる。
【００２０】
（４）また、本発明は、上記（１）乃至（３）のいずれかにおいて、シリサイド層８を形成する前に、配線層３，４の側壁に予めサイドウォールを設けておくことを特徴とする。
【００２１】
この様に、シリサイド層８をサリサイド工程によって自己整合的に形成するためには、シリサイド層８を形成する前に、配線層３，４の側壁に予めサイドウォールを設けておくことが必要になる。
【００２２】
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、第３の絶縁膜の厚さが、１０ｎｍ以上であることを特徴とする。
【００２３】
この様に、第３の絶縁膜の厚さとしては、しみ込み部の発生を防止するための最低限の厚さの側壁サイドウォールスペーサ６を形成するためには、１０ｎｍ以上であることが必要であり、また、１０ｎｍはＬＴＣＶＤ法（低温化学気相成長法）によって実用レベルで成膜できる最低の膜厚でもある。
【００２４】
（６）また、本発明は、上記（５）において、第３の絶縁膜を、７５０℃以下の温度で堆積することを特徴とする。
【００２５】
第３の絶縁膜は、シリサイド層８の形成後に堆積させるものであるので、第３の絶縁膜の堆積温度はシリサイド層８の耐熱限界から決められるものであり、特に、ＣｏＳｉ2 の場合には、７５０℃以下とすることが望ましい。
【００２６】
（７）また、本発明は、上記（１）乃至（６）のいずれかにおいて、側壁サイドウォールスペーサ６の形成後に、第４の絶縁膜を堆積させ、導電体膜を堆積する前に、相互接続配線層１０を形成する領域の第４の絶縁膜を選択的に除去することを特徴とする。
【００２７】
この様に、第４の絶縁膜によって相互接続配線層１０を形成する領域以外の領域を覆っておくことにより、導電体膜のエッチング工程において、コンタクト用のビアホール等を形成する領域のアライメントマージンを含む範囲において、素子分離用絶縁膜の端部等が露出することがなく、したがって、ビアホールにプラグを形成した際に、短絡等が発生することがない。
【００２８】
（８）また、本発明は、上記（７）において、ネガ型レジストとポジ型レジストを使い分けることによって、相互接続配線層を形成する領域の第４の絶縁膜を除去するために用いる露光用マスクと、導電体膜をエッチングするために用いる露光用マスクとして同一のパターンの露光用マスクを用いることを特徴とする。
【００２９】
この様に、ネガ型レジストとポジ型レジストとを使い分けることによって、第４の絶縁膜を除去するために用いる露光用マスクと、導電体膜をエッチングするために用いる露光用マスクとして同一のパターンの露光用マスク、通常は同一の露光用マスクを用いることができ、それによって必要とするマスク数を減らすことができるので、製造コストを低減することができる。
【００３０】
（９）また、本発明は、上記（８）において、相互接続配線層の形成後に、導電体膜をエッチングするために用いたエッチング用マスクを残存させた状態で、第４の酸化膜を除去することを特徴とする。
【００３１】
この様に、導電体膜をエッチングするために用いたエッチング用マスクをそのまま用いることによって、導電体膜のエッチング後に不要になった第４の酸化膜を新たなマスクを用いることなく除去することができる。
【００３２】
（１０） また、本発明は、半導体装置の製造方法において、Ｓｉを含有する半導体基板上に第１絶縁膜とシリコン層との積層構造を形成する工程と、第１絶縁膜及びシリコン層をエッチングしてゲート絶縁膜及びゲート電極を形成する工程と、次いで半導体基板全面に第２絶縁膜を形成する工程と、第２絶縁膜をエッチングすることによりゲート電極の側壁に第１サイドウォールスペーサを形成する工程と、次いで半導体基板全面にコバルト、タングステン、ニッケル、モリブデンのいずれかの膜を形成し、アニール処理を行うことにより、ゲート電極上面に第１シリサイド層を形成し、半導体基板表面に第２シリサイド層をゲート電極及び第１サイドウォールスペーサに対して自己整合的に形成する工程と、次いで半導体基板の全面に第３絶縁膜を形成する工程と、第３絶縁膜をエッチングして第１サイドウォールスペーサ上に第２サイドウォールスペーサを形成する工程と、次いで半導体基板の全面に第１導電膜を形成する工程と、第１導電膜をエッチングして相互接続配線層を形成する工程とを有することを特徴とする。
【００３４】
【発明の実施の形態】
ここで、図２及び図３を参照して、本発明の第１の実施の形態の製造工程を説明する。
図２（ａ）参照
まず、ｐ型Ｓｉ基板１１の所定領域にパッド膜を介して窒化膜パターン（図示せず）を設け、選択酸化することによって、厚さが、例えば、２５０ｎｍの素子分離用酸化膜１２を形成し、次いで、窒化膜パターン及びパッド酸化膜を除去したのち、熱酸化によってｐ型Ｓｉ基板１１の露出面に厚さ５ｎｍゲート酸化膜１３を形成し、次いで、全面に、厚さ、１０〜４００ｎｍ、例えば、１８０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させたのち、イオン注入によって多結晶Ｓｉ層にＰをドープする。
【００３５】
次いで、ＣＶＤ法によって厚さ、１０〜２００ｎｍ、例えば、８０ｎｍの酸化膜を堆積させたのち、後のサリサイド工程において自己整合的にシリサイド層を形成する部分の近傍に、例えば、素子分離用酸化膜１２の上に配置する配線層上に部分的に酸化膜１４が残存するようにエッチングする。
【００３６】
次いで、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６をエッチングにより形成したのち、Ａｓイオンをイオン注入することによって多結晶Ｓｉゲート電極１５に自己整合し、不純物濃度が１．０×１０19〜１．０×１０21ｃｍ-3、例えば、３．０×１０19ｃｍ-3のｎ+ 型ソース・ドレイン引出領域１７を形成する。
【００３７】
次いで、全面にＣＶＤ法により厚さ１０〜２００ｎｍ、例えば、１００ｎｍの酸化膜を堆積させ、ＲＩＥにより異方性エッチングすることによって、多結晶Ｓｉゲート電極１５や多結晶Ｓｉ配線層１６等の凸部の側壁にサイドウォール１８を形成したのち、再び、Ａｓイオンを注入することによって、不純物濃度が１．０×１０20〜１．０×１０22ｃｍ-3、例えば、３．０×１０20ｃｍ-3のｎ+ 型ソース・ドレイン領域１９を形成する。
なお、同時に形成されるｎ+ 型領域２０は隣接するＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層である。
【００３８】
次いで、全面にＣｏ膜を堆積させ、アルゴン雰囲気中でアニール処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を施すことによって、多結晶Ｓｉゲート電極１５、多結晶Ｓｉ配線層１６、及び、ｐ型Ｓｉ基板１１の露出表面にＣｏＳｉ2 からなるシリサイド層２１，２２，２３，２４を形成し、未反応のＣｏ層を選択的エッチングにより除去する。
【００３９】
図２（ｂ）参照
次いで、ＬＴＣＶＤ法を用いて、７５０℃以下、例えば、３９０℃の温度において、全面に厚さ１０ｎｍ以上、例えば、１００ｎｍの酸化膜を堆積させ、異方性エッチングを施すことによって、各サイドウォール１８の側部に側壁サイドウォールスペーサ層となるサイドウォール２５を形成して、シリサイド層２１〜２４の周辺端部を覆う。
【００４０】
図３（ｃ）及び（ｄ）参照
次いで、全面に厚さ３〜１００ｎｍ、例えば、１０ｎｍのＴｉ膜及び厚さ３〜２００ｎｍ、例えば、２０ｎｍのＴｉＮ膜からなるＴｉ／ＴｉＮ膜２６を順次堆積させたのち、レジストマスク２７をマスクとして、ＣＦ4 ＋ＢＣｌ3 を原料ガスとしたＲＩＥによってＴｉ／ＴｉＮ膜２６をエッチングすることによって、ローカル配線２８を形成する。
【００４１】
この様に、本発明の第１の実施の形態においては、各サイドウォール１８の側部に側壁サイドウォールスペーサ層となるサイドウォール２５を設けているので、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６の側壁がなだらかになり、Ｔｉ／ＴｉＮ膜２６のエッチングに伴って、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６の側部にエッチング残渣が生ずることがない。
【００４２】
また、エッチング残渣が生じ、このエッチング残渣を除去するためにオーバーエッチングを施した場合、シリサイド層２１〜２４の周辺端部はサイドウォール２５で覆われているので、このシリサイド層２１〜２４の周辺端部が露出して異常エッチングによるしみ込み部２９はあまり発生することがない。
【００４３】
しかし、この第１の実施の形態の製造工程では、ローカル配線２８を設けない領域の素子分離用酸化膜１２の端部はサイドウォール２５等で覆われる量が、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６の側部に比べて少ないので、しみ込み部２９が発生することがあり、この領域にコンタクト電極或いはプラグを設けない場合には問題がないが、この部分にコンタクト電極或いはプラグを設けた場合には問題が発生する。
【００４４】
図４参照
即ち、しみ込み部２９の発生した領域にプラグを設ける場合、層間絶縁膜３０を設けたのち、ビアホール３１を形成し、次いで、このビアホール３１内に、Ｔｉ膜及びＴｉＮ膜からなるグルーレイヤメタル３２を薄く堆積させたのち、Ｗを埋め込み、Ｗプラグ３３を形成し、その上に、Ｗプラグ３３と接続する配線層３４を形成することになる。
【００４５】
この場合、しみ込み部２９がｐ型Ｓｉ基板１１に達する程度に深く形成されていると、グルーレイヤメタル３２はｐ型Ｓｉ基板１１と接することになり、ｎ+ 型領域２０とｐ型Ｓｉ基板１１とが短絡し、リーク電流が流れることになる。
【００４６】
したがって、素子分離用酸化膜１２の周辺にコンタクト電極或いはプラグを設ける場合には、ローカル配線２８を形成する際に、当該箇所を予め被覆しておく必要がある。
なお、コンタクト電極或いはプラグを形成する領域とは、アライメントマージンを含む範囲を意味する。
【００４７】
次に、図５及び図６を参照して、本発明の第２の実施の形態の製造工程を説明するが、サリサイド工程までは、上記の第１の実施の形態と同様である。
図５（ａ）参照
まず、上記の第１の実施の形態と同様に、ｐ型Ｓｉ基板１１の所定領域にパッド膜を介して窒化膜パターン（図示せず）を設け、選択酸化することによって、厚さが、例えば、２５０ｎｍの素子分離用酸化膜１２を形成し、次いで、窒化膜パターン及びパッド酸化膜を除去したのち、熱酸化によってｐ型Ｓｉ基板１１の露出面に厚さ５ｎｍゲート酸化膜１３を形成し、次いで、全面に、厚さ、１０〜４００ｎｍ、例えば、１８０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させたのち、イオン注入によって多結晶Ｓｉ層にＰをドープする。
【００４８】
次いで、ＣＶＤ法によって厚さ、１０〜２００ｎｍ、例えば、８０ｎｍの酸化膜を堆積させたのち、後のサリサイド工程において自己整合的にシリサイド層を形成する部分の近傍に、例えば、素子分離用酸化膜１２の上に配置する配線層上に部分的に酸化膜１４が残存するようにエッチングする。
【００４９】
次いで、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６をエッチングにより形成したのち、Ａｓイオンをイオン注入することによって多結晶Ｓｉゲート電極１５に自己整合し、不純物濃度が１．０×１０19〜１．０×１０21ｃｍ-3、例えば、３．０×１０19ｃｍ-3のｎ+ 型ソース・ドレイン引出領域１７を形成する。
【００５０】
次いで、全面にＣＶＤ法により厚さ１０〜２００ｎｍ、例えば、１００ｎｍの酸化膜を堆積させ、ＲＩＥにより異方性エッチングすることによって、多結晶Ｓｉゲート電極１５や多結晶Ｓｉ配線層１６等の凸部の側壁にサイドウォール１８を形成したのち、再び、Ａｓイオンを注入することによって、不純物濃度が１．０×１０20〜１．０×１０22ｃｍ-3、例えば、３．０×１０20ｃｍ-3のｎ+ 型ソース・ドレイン領域１９を形成する。
なお、同時に形成されるｎ+ 型領域２０は隣接するＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層である。
【００５１】
次いで、全面にＣｏ膜を堆積させ、アルゴン雰囲気中でアニール処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を施すことによって、多結晶Ｓｉゲート電極１５、多結晶Ｓｉ配線層１６、及び、ｐ型Ｓｉ基板１１の露出表面にＣｏＳｉ2 からなるシリサイド層２１，２２，２３，２４を形成し、未反応のＣｏ層を選択的エッチングにより除去する。
【００５２】
次いで、ＬＴＣＶＤ法を用いて、７５０℃以下、例えば、３９０℃の温度において、全面に厚さ１０ｎｍ以上、例えば、１００ｎｍの酸化膜を堆積させ、異方性エッチングを施すことによって、各サイドウォール１８の側部に側壁サイドウォールスペーサ層となるサイドウォール２５を形成して、シリサイド層２１〜２４の周辺端部を覆う。
【００５３】
次いで、同じく、ＬＴＣＶＤ法を用いて、７５０℃以下、例えば、３９０℃の温度において、全面に厚さ１０ｎｍ〜９０ｎｍ、例えば、２５ｎｍの薄い酸化膜３５を堆積させる。
【００５４】
図５（ｂ）参照
次いで、ローカル配線パターンに対応した開口部を設けたレジストマスク３６を設け、ＣＨＦ3 によりドライ・エッチングすることによって、露出する薄い酸化膜３５を選択的に除去する。
【００５５】
図６（ｃ）参照
次いで、レジストマスク３６を除去したのち、全面に厚さ３〜１００ｎｍ、例えば、１０ｎｍのＴｉ膜及び厚さ３〜２００ｎｍ、例えば、２０ｎｍのＴｉＮ膜からなるＴｉ／ＴｉＮ膜２６を順次堆積させたのち、レジストマスク３６の反転パターンからなるレジストマスク３７を設ける。
【００５６】
この様なレジストマスク３７は、レジストマスク３６を形成する際に用いた露光用マスクを用いて、ネガ型レジストとポジ型レジストを使い分けることによって形成することができ、それによって、必要とする露光用マスク数を減らすことができる。
【００５７】
図６（ｄ）参照
次いで、ＣＦ4 ＋ＢＣｌ3 を原料ガスとしたＲＩＥによってＴｉ／ＴｉＮ膜２６をエッチングすることによってローカル配線２８を形成したのち、レジストマスク２７を残存させた状態で、ＣＨＦ3 を原料ガスとしたＲＩＥによって露出している薄い酸化膜３５を除去する。
【００５８】
なお、実際には、薄い酸化膜３５は、Ｔｉ／ＴｉＮ膜２６のエッチング工程において、Ｔｉ／ＴｉＮ膜２６と共にほとんど除去されるので、必ずしもＣＨＦ3 を原料ガスとしたＲＩＥ工程は必要ではない。
【００５９】
この様に、本発明の第２の実施の形態においては、側壁サイドウォールスペーサ層となるサイドウォール２５の上に薄い酸化膜３５を設けているので、ローカル配線２８を設けない側の素子分離用酸化膜１２の端部が薄い酸化膜３５で覆われ、エッチング工程において端部が保護されるので、しみ込み部２９が発生することがなく、信頼性がより高まる。
【００６０】
次に、図７及び図８を参照して、本発明の第３の実施の形態の製造工程を説明するが、薄い酸化膜の形成工程以外は、上記の第２の実施の形態と同様である。図７（ａ）参照
まず、上記の第２の実施の形態と同様に、ｐ型Ｓｉ基板１１の所定領域にパッド膜を介して窒化膜パターン（図示せず）を設け、選択酸化することによって、厚さが、例えば、２５０ｎｍの素子分離用酸化膜１２を形成し、次いで、窒化膜パターン及びパッド酸化膜を除去したのち、熱酸化によってｐ型Ｓｉ基板１１の露出面に厚さ５ｎｍゲート酸化膜１３を形成し、次いで、全面に、厚さ、１０〜４００ｎｍ、例えば、１８０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させたのち、イオン注入によって多結晶Ｓｉ層にＰをドープする。
【００６１】
次いで、ＣＶＤ法によって厚さ、１０〜２００ｎｍ、例えば、８０ｎｍの酸化膜を堆積させたのち、後のサリサイド工程において自己整合的にシリサイド層を形成する部分の近傍に、例えば、素子分離用酸化膜１２の上に配置する配線層上に部分的に酸化膜１４が残存するようにエッチングする。
【００６２】
次いで、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６をエッチングにより形成したのち、Ａｓイオンをイオン注入することによって多結晶Ｓｉゲート電極１５に自己整合し、不純物濃度が１．０×１０19〜１．０×１０21ｃｍ-3、例えば、３．０×１０19ｃｍ-3のｎ+ 型ソース・ドレイン引出領域１７を形成する。
【００６３】
次いで、全面にＣＶＤ法により厚さ１０〜２００ｎｍ、例えば、１００ｎｍの酸化膜を堆積させ、ＲＩＥにより異方性エッチングすることによって、多結晶Ｓｉゲート電極１５や多結晶Ｓｉ配線層１６等の凸部の側壁にサイドウォール１８を形成したのち、再び、Ａｓイオンを注入することによって、不純物濃度が１．０×１０20〜１．０×１０22ｃｍ-3、例えば、３．０×１０20ｃｍ-3のｎ+ 型ソース・ドレイン領域１９を形成する。
なお、同時に形成されるｎ+ 型領域２０は隣接するＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層である。
【００６４】
次いで、全面にＣｏ膜を堆積させ、アルゴン雰囲気中でアニール処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を施すことによって、多結晶Ｓｉゲート電極１５、多結晶Ｓｉ配線層１６、及び、ｐ型Ｓｉ基板１１の露出表面にＣｏＳｉ2 からなるシリサイド層２１，２２，２３，２４を形成し、未反応のＣｏ層を選択的エッチングにより除去し、ＬＴＣＶＤ法を用いて、７５０℃以下、例えば、３９０℃の温度において、全面に厚さ１０ｎｍ以上、例えば、１００ｎｍの酸化膜３８を堆積させる。
【００６５】
図７（ｂ）参照
次いで、異方性エッチングを施すことによって、各サイドウォール１８の側部に側壁サイドウォールスペーサ層となるサイドウォール状の酸化膜を形成してシリサイド層２１〜２４の周辺端部を覆うと共に、サイドウォール状の酸化膜の形成されない領域には、厚さ１０〜９０ｎｍ、例えば、２５ｎｍの薄い酸化膜が形成されるように異方性エッチングを途中で終了して側壁スペーサ層３９を形成する。
【００６６】
図８（ｃ）参照
次いで、第２の実施の形態と同様に、ローカル配線パターンに対応した開口部を設けたレジストマスク４０を設け、ＣＨＦ3 によりドライ・エッチングすることによって、側壁スペーサ層３９の露出部分である薄い酸化膜を選択的に除去する。
【００６７】
図８（ｄ）参照
次いで、レジストマスク４０を除去したのち、全面に厚さ３〜１００ｎｍ、例えば、１０ｎｍのＴｉ膜及び厚さ３〜２００ｎｍ、例えば、２０ｎｍのＴｉＮ膜からなるＴｉ／ＴｉＮ膜を順次堆積させたのち、レジストマスク４０の反転パターンからなるレジストマスク（図示せず）を設け、ＣＦ4 ＋ＢＣｌ3 を原料ガスとしたＲＩＥによってＴｉ／ＴｉＮ膜をエッチングすることによってローカル配線４１を形成したのち、レジストマスクを残存させた状態で、ＣＨＦ3 を原料ガスとしたＲＩＥによって露出している側壁スペーサ層３９の薄い部分を除去してサイドウォール４２を形成する。
【００６８】
なお、この場合にも、実際には、側壁スペーサ層３９の薄い部分は、Ｔｉ／ＴｉＮ膜のエッチング工程において、Ｔｉ／ＴｉＮ膜と共にほとんど除去されるので、必ずしもＣＨＦ3 を原料ガスとしたＲＩＥ工程は必要ではない。
【００６９】
この様に、本発明の第３の実施の形態においては、素子分離用酸化膜１２の端部を保護する薄い酸化膜を、側壁サイドウォールスペーサ層となるサイドウォールの形成工程で形成しているので、成膜工程を減らすことができ、したがって、スループットが向上する。
【００７０】
以上、本発明の各実施の形態を説明してきたが、本発明は、上記の実施の形態に限られるものではなく、例えば、実施の形態においては本発明の典型的適用例としてＳＲＡＭのローカル配線の製造工程を示しているが、本発明は、ＳＲＡＭのローカル配線に限られることなく、シリサイド電極間を接続する各種の半導体装置における相互接続配線層の製造工程に適用されるものである。
【００７１】
また、シリサイド層は必ずしもコバルトシリサイド層（ＣｏＳｉ2 層）に限られるものでなく、他のシリサイド、例えば、タングステンシリサイド、ニッケルシリサイド、或いは、モリブデンシリサイド等であっても良い。
【００７２】
また、本発明の各実施の形態においては、サイドウォール等をＳｉＯ2 等の酸化膜で形成しているが、必ずしも、ＳｉＯ2 等の酸化膜である必要はなく、例えば、ＳｉＯＮ膜や窒化膜を用いても良いものである。
【００７３】
【発明の効果】
本発明によれば、サリサイド技術を用いて形成したシリサイド層を導電体層で相互接続する際に、側壁サイドウォールスペーサを設けているので、シリサイド層の周囲にエッチングしみ込み部が発生することがなく、微細化の進む半導体装置、特に、ＳＲＡＭを搭載した半導体装置の信頼性及び製造歩留りを向上することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工程の説明図である。
【図４】本発明の第１の実施の形態における問題点の説明図である。
【図５】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図６】本発明の第２の実施の形態の図５以降の製造工程の説明図である。
【図７】本発明の第３の実施の形態の途中までの製造工程の説明図である。
【図８】本発明の第３の実施の形態の図７以降の製造工程の説明図である。
【図９】従来のローカル配線の形成工程の説明図である。
【図１０】従来のローカル配線の形成工程の問題点の説明図である。
【符号の説明】
１ 半導体基板
２ 第１の絶縁膜
３ 配線層
４ 配線層
５ 第２の絶縁膜
６ 側壁サイドウォールスペーサ
７ ソース・ドレイン領域
８ シリサイド層
９ 導電体膜
１０ 相互接続配線層
１１ ｐ型Ｓｉ基板
１２ 素子分離用酸化膜
１３ ゲート酸化膜
１４ 酸化膜
１５ 多結晶Ｓｉゲート電極
１６ 多結晶Ｓｉ配線層
１７ ｎ+ 型ソース・ドレイン引出領域
１８ サイドウォール
１９ ｎ+ 型ソース・ドレイン領域
２０ ｎ+ 型領域
２１ シリサイド層
２２ シリサイド層
２３ シリサイド層
２４ シリサイド層
２５ サイドウォール
２６ Ｔｉ／ＴｉＮ膜
２７ レジストマスク
２８ ローカル配線
２９ しみ込み部
３０ 層間絶縁膜
３１ ビアホール
３２ グルーレイヤメタル
３３ Ｗプラグ
３４ 配線層
３５ 酸化膜
３６ レジストマスク
３７ レジストマスク
３８ 酸化膜
３９ 側壁スペーサ層
４０ レジストマスク
４１ ローカル配線
４２ サイドウォール
５１ ｐ型Ｓｉ基板
５２ 素子分離用酸化膜
５３ ゲート酸化膜
５４ 酸化膜
５５ 多結晶Ｓｉゲート電極
５６ 多結晶Ｓｉ配線層
５７ ｎ+ 型ソース・ドレイン引出領域
５８ サイドウォール
５９ ｎ+ 型ソース・ドレイン領域
６０ ｎ+ 型領域
６１ シリサイド層
６２ シリサイド層
６３ シリサイド層
６４ シリサイド層
６５ Ｔｉ／ＴｉＮ膜
６６ レジストマスク
６７ ローカル配線
６８ エッチング残渣
６９ しみ込み部
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、高集積度のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルを含む半導体装置等におけるローカル配線構造を形成する際の不所望なエッチング部の発生を防止する方法に特徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、システムオンチップ化の要請に伴い、高集積度のＳＲＡＭマクロセルを集積化したロジックデバイス技術が要求されており、このため、ローカル配線を用いてＳＲＡＭセルに特有なクロスカップル接続を立体的に行い、高密度化を図る技術が提供されている。
なお、ローカル配線とは、通常の配線とは異なり、抵抗値が高かったり、或いは、配置の自由度に制限があったりする配線を意味するものである。
【０００３】
ここで、図９を参照して、従来のローカル配線の形成工程を説明する。
図９（ａ）参照
まず、ｐ型Ｓｉ基板５１の所定領域にパッド膜を介して窒化膜パターン（図示せず）を設け、選択酸化することによって、素子分離用酸化膜５２を形成し、次いで、窒化膜パターン及びパッド酸化膜を除去したのち、熱酸化によってｐ型Ｓｉ基板５１の露出面にゲート酸化膜５３を形成し、次いで、全面に、ノン・ドープの多結晶Ｓｉ層を堆積させたのち、イオン注入によって多結晶Ｓｉ層にＰ（リン）をドープする。
【０００４】
次いで、ＣＶＤ法によって酸化膜を堆積させたのち、後のサリサイド工程において自己整合的にシリサイド層を形成する部分の近傍に、例えば、素子分離用酸化膜５２の上に配置する配線層上に部分的に酸化膜５４が残存するようにエッチングする。
【０００５】
次いで、多結晶Ｓｉゲート電極５５及び多結晶Ｓｉ配線層５６をエッチングにより形成したのち、Ａｓイオンをイオン注入することによって多結晶Ｓｉゲート電極５５に自己整合するｎ+ 型ソース・ドレイン引出領域５７を形成する。
【０００６】
次いで、全面にＣＶＤ法によりＳｉＯ2 膜を堆積させ、ＲＩＥ（反応性イオンエッチング）により異方性エッチングすることによって、多結晶Ｓｉゲート電極５５や多結晶Ｓｉ配線層５６等の凸部の側壁にサイドウォール５８を形成したのち、再び、Ａｓイオンを注入することによって、ｎ+ 型ソース・ドレイン領域５９を形成する。
なお、同時に形成されるｎ+ 型領域６０は隣接するＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層である。
【０００７】
次いで、全面にＣｏ（コバルト）膜を堆積させ、アニール処理を施すことによって、多結晶Ｓｉゲート電極５５、多結晶Ｓｉ配線層５６、及び、ｐ型Ｓｉ基板５１の露出表面にＣｏＳｉ2 からなるシリサイド層６１，６２，６３，６４を形成し、未反応のＣｏ層を選択的エッチングにより除去する。
【０００８】
図９（ｂ）参照
次いで、全面にＴｉ膜及びＴｉＮ膜を順次堆積させてＴｉ／ＴｉＮ膜６５とし、レジストマスク６６をマスクとして、ＣＦ4 ＋ＢＣｌ3 を原料ガスとしたＲＩＥによってＴｉ／ＴｉＮ膜６５をエッチングすることによってローカル配線が形成される。
【０００９】
この様な工程でローカル配線を形成しているため、従来のローカル配線形成技術においては、ゲート電極の高さ分以上の段差での微細なパターンの加工と、配線層と下地層とのエッチングの高選択性を同時に実現する必要があった。
【００１０】
【発明が解決しようとする課題】
図１０（ａ）参照
しかし、従来のローカル配線の形成工程においては、ゲート電極等に伴う段差が高いために、Ｔｉ／ＴｉＮ膜からなるエッチング残渣６８が発生するという問題があり、エッチング残渣６８に伴う不所望な短絡等を防止するためにエッチング残渣６８をオーバーエッチングで除去する必要がある。
【００１１】
図１０（ｂ）参照
しかし、エッチング残渣６８を完全に除去しようとしてオーバーエッチングを十分にかけると、多結晶Ｓｉ配線層５６に設けたシリサイド層６３の周辺端部、或いは、ｐ型Ｓｉ基板５１に設けたシリサイド層６２，６４の周辺端部にエッチングによるしみ込み部６９が形成され、このしみ込み部６９がリーク電流等の原因となるという問題がある。
【００１２】
これは、オーバーエッチングに伴って、サイドウォール５８を構成する酸化膜が後退してｐ型Ｓｉ基板５１や多結晶Ｓｉ配線層５６が露出し、この露出部分がエッチングされたり、或いは、サイドウォール５８形成のためのＳｉＯ2 膜の堆積工程において、表面にサブオキサイドが形成され、サイドウォール５８の端部近傍においてこのサブオキサイドが存在したままシリサイド化が行われ、この部分でシリサイド化が不均一になるため、オーバーエッチング工程でシリサイド層が後退し、ｐ型Ｓｉ基板５１等が露出するためである。
【００１３】
したがって、本発明は、エッチングによるしみ込み部を発生させることなく相互接続配線層を形成して、半導体装置の信頼性を向上することを目的とする。
【００１４】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）及び（ｂ）参照
（１）本発明は、半導体基板１上に、第１の絶縁膜２を介してシリコン層を堆積させたのち、シリコン層上の一部に第２の絶縁膜５を設け、この第２の絶縁膜５を設けた領域を含むようにエッチングして配線層３，４を形成し、少なくとも第２の絶縁膜５を設けた領域の近傍の配線層４の表面に自己整合的にシリサイド層８を形成したのち、導電体膜を堆積させ、次いで、導電体膜をエッチングして相互接続配線層１０を形成する半導体装置の製造方法において、シリサイド層８の形成後で、且つ、導電体膜の堆積前に全面に第３の絶縁膜を堆積し、異方性エッチングを施すことによって、少なくとも配線層３，４及び第２の絶縁膜５の側部に側壁サイドウォールスペーサ６を形成することを特徴とする。
【００１５】
この様に、ＳＲＡＭのクロスカップル接続配線等の相互接続配線層１０、特に、立体的な相互接続配線層１０を形成する際に、予め配線層３，４の側壁に側壁サイドウォールスペーサ６を設けておくことによって、側壁がなだらかになるのでエッチング残渣が発生することがなく、また、エッチング残渣を除去するためにオーバーエッチングしたとしても、シリサイド層８の周辺端部は側壁サイドウォールスペーサ６で覆われており、それによってシリサイド層８の周辺端部にエッチングガス或いはエッチング液がしみ込んでしみ込み部が形成されることがなく、半導体装置の特性，信頼性が向上する。
なお、この場合のシリコン層とは、多結晶シリコン層、微結晶シリコン層、アモルファスシリコン層、或いは、単結晶シリコン層を意味する。
【００１６】
（２）また、本発明は、上記（１）において、第１の絶縁膜２は少なくとも素子分離用絶縁膜を含んでおり、第２の絶縁膜５を設けた配線層４が素子分離用絶縁膜上に配置されていることを特徴とする。
【００１７】
この様な側壁サイドウォールスペーサ６は、段差の大きな素子分離用絶縁膜上に配置された配線層４に対して立体的に相互接続配線層を形成する際に、特に有効である。
【００１８】
（３）また、本発明は、上記（１）または（２）において、配線層３，４がスタティック・ランダム・アクセス・メモリを構成するトランジスタのゲート電極及びゲート電極の延長部を構成する配線層３，４であると共に、相互接続配線層１０が、シリサイド層８の形成工程においてトランジスタのソース・ドレイン領域７の表面に自己整合的に形成されたシリサイド層８と、第２の絶縁膜５を設けた配線層４に形成したシリサイド層８とを接続するものであることを特徴とする。
【００１９】
この様な工程は、特に微細化の要求されているＳＲＡＭに立体的なローカル配線を形成する際に、特に有効であり、それによって、製造歩留りを向上することができる。
【００２０】
（４）また、本発明は、上記（１）乃至（３）のいずれかにおいて、シリサイド層８を形成する前に、配線層３，４の側壁に予めサイドウォールを設けておくことを特徴とする。
【００２１】
この様に、シリサイド層８をサリサイド工程によって自己整合的に形成するためには、シリサイド層８を形成する前に、配線層３，４の側壁に予めサイドウォールを設けておくことが必要になる。
【００２２】
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、第３の絶縁膜の厚さが、１０ｎｍ以上であることを特徴とする。
【００２３】
この様に、第３の絶縁膜の厚さとしては、しみ込み部の発生を防止するための最低限の厚さの側壁サイドウォールスペーサ６を形成するためには、１０ｎｍ以上であることが必要であり、また、１０ｎｍはＬＴＣＶＤ法（低温化学気相成長法）によって実用レベルで成膜できる最低の膜厚でもある。
【００２４】
（６）また、本発明は、上記（５）において、第３の絶縁膜を、７５０℃以下の温度で堆積することを特徴とする。
【００２５】
第３の絶縁膜は、シリサイド層８の形成後に堆積させるものであるので、第３の絶縁膜の堆積温度はシリサイド層８の耐熱限界から決められるものであり、特に、ＣｏＳｉ2 の場合には、７５０℃以下とすることが望ましい。
【００２６】
（７）また、本発明は、上記（１）乃至（６）のいずれかにおいて、側壁サイドウォールスペーサ６の形成後に、第４の絶縁膜を堆積させ、導電体膜を堆積する前に、相互接続配線層１０を形成する領域の第４の絶縁膜を選択的に除去することを特徴とする。
【００２７】
この様に、第４の絶縁膜によって相互接続配線層１０を形成する領域以外の領域を覆っておくことにより、導電体膜のエッチング工程において、コンタクト用のビアホール等を形成する領域のアライメントマージンを含む範囲において、素子分離用絶縁膜の端部等が露出することがなく、したがって、ビアホールにプラグを形成した際に、短絡等が発生することがない。
【００２８】
（８）また、本発明は、上記（７）において、ネガ型レジストとポジ型レジストを使い分けることによって、相互接続配線層を形成する領域の第４の絶縁膜を除去するために用いる露光用マスクと、導電体膜をエッチングするために用いる露光用マスクとして同一のパターンの露光用マスクを用いることを特徴とする。
【００２９】
この様に、ネガ型レジストとポジ型レジストとを使い分けることによって、第４の絶縁膜を除去するために用いる露光用マスクと、導電体膜をエッチングするために用いる露光用マスクとして同一のパターンの露光用マスク、通常は同一の露光用マスクを用いることができ、それによって必要とするマスク数を減らすことができるので、製造コストを低減することができる。
【００３０】
（９）また、本発明は、上記（８）において、相互接続配線層の形成後に、導電体膜をエッチングするために用いたエッチング用マスクを残存させた状態で、第４の酸化膜を除去することを特徴とする。
【００３１】
この様に、導電体膜をエッチングするために用いたエッチング用マスクをそのまま用いることによって、導電体膜のエッチング後に不要になった第４の酸化膜を新たなマスクを用いることなく除去することができる。
【００３２】
（１０） また、本発明は、半導体装置の製造方法において、Ｓｉを含有する半導体基板上に第１絶縁膜とシリコン層との積層構造を形成する工程と、第１絶縁膜及びシリコン層をエッチングしてゲート絶縁膜及びゲート電極を形成する工程と、次いで半導体基板全面に第２絶縁膜を形成する工程と、第２絶縁膜をエッチングすることによりゲート電極の側壁に第１サイドウォールスペーサを形成する工程と、次いで半導体基板全面にコバルト、タングステン、ニッケル、モリブデンのいずれかの膜を形成し、アニール処理を行うことにより、ゲート電極上面に第１シリサイド層を形成し、半導体基板表面に第２シリサイド層をゲート電極及び第１サイドウォールスペーサに対して自己整合的に形成する工程と、次いで半導体基板の全面に第３絶縁膜を形成する工程と、第３絶縁膜をエッチングして第１サイドウォールスペーサ上に第２サイドウォールスペーサを形成する工程と、次いで半導体基板の全面に第１導電膜を形成する工程と、第１導電膜をエッチングして相互接続配線層を形成する工程とを有することを特徴とする。
【００３４】
【発明の実施の形態】
ここで、図２及び図３を参照して、本発明の第１の実施の形態の製造工程を説明する。
図２（ａ）参照
まず、ｐ型Ｓｉ基板１１の所定領域にパッド膜を介して窒化膜パターン（図示せず）を設け、選択酸化することによって、厚さが、例えば、２５０ｎｍの素子分離用酸化膜１２を形成し、次いで、窒化膜パターン及びパッド酸化膜を除去したのち、熱酸化によってｐ型Ｓｉ基板１１の露出面に厚さ５ｎｍゲート酸化膜１３を形成し、次いで、全面に、厚さ、１０〜４００ｎｍ、例えば、１８０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させたのち、イオン注入によって多結晶Ｓｉ層にＰをドープする。
【００３５】
次いで、ＣＶＤ法によって厚さ、１０〜２００ｎｍ、例えば、８０ｎｍの酸化膜を堆積させたのち、後のサリサイド工程において自己整合的にシリサイド層を形成する部分の近傍に、例えば、素子分離用酸化膜１２の上に配置する配線層上に部分的に酸化膜１４が残存するようにエッチングする。
【００３６】
次いで、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６をエッチングにより形成したのち、Ａｓイオンをイオン注入することによって多結晶Ｓｉゲート電極１５に自己整合し、不純物濃度が１．０×１０19〜１．０×１０21ｃｍ-3、例えば、３．０×１０19ｃｍ-3のｎ+ 型ソース・ドレイン引出領域１７を形成する。
【００３７】
次いで、全面にＣＶＤ法により厚さ１０〜２００ｎｍ、例えば、１００ｎｍの酸化膜を堆積させ、ＲＩＥにより異方性エッチングすることによって、多結晶Ｓｉゲート電極１５や多結晶Ｓｉ配線層１６等の凸部の側壁にサイドウォール１８を形成したのち、再び、Ａｓイオンを注入することによって、不純物濃度が１．０×１０20〜１．０×１０22ｃｍ-3、例えば、３．０×１０20ｃｍ-3のｎ+ 型ソース・ドレイン領域１９を形成する。
なお、同時に形成されるｎ+ 型領域２０は隣接するＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層である。
【００３８】
次いで、全面にＣｏ膜を堆積させ、アルゴン雰囲気中でアニール処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を施すことによって、多結晶Ｓｉゲート電極１５、多結晶Ｓｉ配線層１６、及び、ｐ型Ｓｉ基板１１の露出表面にＣｏＳｉ2 からなるシリサイド層２１，２２，２３，２４を形成し、未反応のＣｏ層を選択的エッチングにより除去する。
【００３９】
図２（ｂ）参照
次いで、ＬＴＣＶＤ法を用いて、７５０℃以下、例えば、３９０℃の温度において、全面に厚さ１０ｎｍ以上、例えば、１００ｎｍの酸化膜を堆積させ、異方性エッチングを施すことによって、各サイドウォール１８の側部に側壁サイドウォールスペーサ層となるサイドウォール２５を形成して、シリサイド層２１〜２４の周辺端部を覆う。
【００４０】
図３（ｃ）及び（ｄ）参照
次いで、全面に厚さ３〜１００ｎｍ、例えば、１０ｎｍのＴｉ膜及び厚さ３〜２００ｎｍ、例えば、２０ｎｍのＴｉＮ膜からなるＴｉ／ＴｉＮ膜２６を順次堆積させたのち、レジストマスク２７をマスクとして、ＣＦ4 ＋ＢＣｌ3 を原料ガスとしたＲＩＥによってＴｉ／ＴｉＮ膜２６をエッチングすることによって、ローカル配線２８を形成する。
【００４１】
この様に、本発明の第１の実施の形態においては、各サイドウォール１８の側部に側壁サイドウォールスペーサ層となるサイドウォール２５を設けているので、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６の側壁がなだらかになり、Ｔｉ／ＴｉＮ膜２６のエッチングに伴って、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６の側部にエッチング残渣が生ずることがない。
【００４２】
また、エッチング残渣が生じ、このエッチング残渣を除去するためにオーバーエッチングを施した場合、シリサイド層２１〜２４の周辺端部はサイドウォール２５で覆われているので、このシリサイド層２１〜２４の周辺端部が露出して異常エッチングによるしみ込み部２９はあまり発生することがない。
【００４３】
しかし、この第１の実施の形態の製造工程では、ローカル配線２８を設けない領域の素子分離用酸化膜１２の端部はサイドウォール２５等で覆われる量が、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６の側部に比べて少ないので、しみ込み部２９が発生することがあり、この領域にコンタクト電極或いはプラグを設けない場合には問題がないが、この部分にコンタクト電極或いはプラグを設けた場合には問題が発生する。
【００４４】
図４参照
即ち、しみ込み部２９の発生した領域にプラグを設ける場合、層間絶縁膜３０を設けたのち、ビアホール３１を形成し、次いで、このビアホール３１内に、Ｔｉ膜及びＴｉＮ膜からなるグルーレイヤメタル３２を薄く堆積させたのち、Ｗを埋め込み、Ｗプラグ３３を形成し、その上に、Ｗプラグ３３と接続する配線層３４を形成することになる。
【００４５】
この場合、しみ込み部２９がｐ型Ｓｉ基板１１に達する程度に深く形成されていると、グルーレイヤメタル３２はｐ型Ｓｉ基板１１と接することになり、ｎ+ 型領域２０とｐ型Ｓｉ基板１１とが短絡し、リーク電流が流れることになる。
【００４６】
したがって、素子分離用酸化膜１２の周辺にコンタクト電極或いはプラグを設ける場合には、ローカル配線２８を形成する際に、当該箇所を予め被覆しておく必要がある。
なお、コンタクト電極或いはプラグを形成する領域とは、アライメントマージンを含む範囲を意味する。
【００４７】
次に、図５及び図６を参照して、本発明の第２の実施の形態の製造工程を説明するが、サリサイド工程までは、上記の第１の実施の形態と同様である。
図５（ａ）参照
まず、上記の第１の実施の形態と同様に、ｐ型Ｓｉ基板１１の所定領域にパッド膜を介して窒化膜パターン（図示せず）を設け、選択酸化することによって、厚さが、例えば、２５０ｎｍの素子分離用酸化膜１２を形成し、次いで、窒化膜パターン及びパッド酸化膜を除去したのち、熱酸化によってｐ型Ｓｉ基板１１の露出面に厚さ５ｎｍゲート酸化膜１３を形成し、次いで、全面に、厚さ、１０〜４００ｎｍ、例えば、１８０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させたのち、イオン注入によって多結晶Ｓｉ層にＰをドープする。
【００４８】
次いで、ＣＶＤ法によって厚さ、１０〜２００ｎｍ、例えば、８０ｎｍの酸化膜を堆積させたのち、後のサリサイド工程において自己整合的にシリサイド層を形成する部分の近傍に、例えば、素子分離用酸化膜１２の上に配置する配線層上に部分的に酸化膜１４が残存するようにエッチングする。
【００４９】
次いで、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６をエッチングにより形成したのち、Ａｓイオンをイオン注入することによって多結晶Ｓｉゲート電極１５に自己整合し、不純物濃度が１．０×１０19〜１．０×１０21ｃｍ-3、例えば、３．０×１０19ｃｍ-3のｎ+ 型ソース・ドレイン引出領域１７を形成する。
【００５０】
次いで、全面にＣＶＤ法により厚さ１０〜２００ｎｍ、例えば、１００ｎｍの酸化膜を堆積させ、ＲＩＥにより異方性エッチングすることによって、多結晶Ｓｉゲート電極１５や多結晶Ｓｉ配線層１６等の凸部の側壁にサイドウォール１８を形成したのち、再び、Ａｓイオンを注入することによって、不純物濃度が１．０×１０20〜１．０×１０22ｃｍ-3、例えば、３．０×１０20ｃｍ-3のｎ+ 型ソース・ドレイン領域１９を形成する。
なお、同時に形成されるｎ+ 型領域２０は隣接するＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層である。
【００５１】
次いで、全面にＣｏ膜を堆積させ、アルゴン雰囲気中でアニール処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を施すことによって、多結晶Ｓｉゲート電極１５、多結晶Ｓｉ配線層１６、及び、ｐ型Ｓｉ基板１１の露出表面にＣｏＳｉ2 からなるシリサイド層２１，２２，２３，２４を形成し、未反応のＣｏ層を選択的エッチングにより除去する。
【００５２】
次いで、ＬＴＣＶＤ法を用いて、７５０℃以下、例えば、３９０℃の温度において、全面に厚さ１０ｎｍ以上、例えば、１００ｎｍの酸化膜を堆積させ、異方性エッチングを施すことによって、各サイドウォール１８の側部に側壁サイドウォールスペーサ層となるサイドウォール２５を形成して、シリサイド層２１〜２４の周辺端部を覆う。
【００５３】
次いで、同じく、ＬＴＣＶＤ法を用いて、７５０℃以下、例えば、３９０℃の温度において、全面に厚さ１０ｎｍ〜９０ｎｍ、例えば、２５ｎｍの薄い酸化膜３５を堆積させる。
【００５４】
図５（ｂ）参照
次いで、ローカル配線パターンに対応した開口部を設けたレジストマスク３６を設け、ＣＨＦ3 によりドライ・エッチングすることによって、露出する薄い酸化膜３５を選択的に除去する。
【００５５】
図６（ｃ）参照
次いで、レジストマスク３６を除去したのち、全面に厚さ３〜１００ｎｍ、例えば、１０ｎｍのＴｉ膜及び厚さ３〜２００ｎｍ、例えば、２０ｎｍのＴｉＮ膜からなるＴｉ／ＴｉＮ膜２６を順次堆積させたのち、レジストマスク３６の反転パターンからなるレジストマスク３７を設ける。
【００５６】
この様なレジストマスク３７は、レジストマスク３６を形成する際に用いた露光用マスクを用いて、ネガ型レジストとポジ型レジストを使い分けることによって形成することができ、それによって、必要とする露光用マスク数を減らすことができる。
【００５７】
図６（ｄ）参照
次いで、ＣＦ4 ＋ＢＣｌ3 を原料ガスとしたＲＩＥによってＴｉ／ＴｉＮ膜２６をエッチングすることによってローカル配線２８を形成したのち、レジストマスク２７を残存させた状態で、ＣＨＦ3 を原料ガスとしたＲＩＥによって露出している薄い酸化膜３５を除去する。
【００５８】
なお、実際には、薄い酸化膜３５は、Ｔｉ／ＴｉＮ膜２６のエッチング工程において、Ｔｉ／ＴｉＮ膜２６と共にほとんど除去されるので、必ずしもＣＨＦ3 を原料ガスとしたＲＩＥ工程は必要ではない。
【００５９】
この様に、本発明の第２の実施の形態においては、側壁サイドウォールスペーサ層となるサイドウォール２５の上に薄い酸化膜３５を設けているので、ローカル配線２８を設けない側の素子分離用酸化膜１２の端部が薄い酸化膜３５で覆われ、エッチング工程において端部が保護されるので、しみ込み部２９が発生することがなく、信頼性がより高まる。
【００６０】
次に、図７及び図８を参照して、本発明の第３の実施の形態の製造工程を説明するが、薄い酸化膜の形成工程以外は、上記の第２の実施の形態と同様である。図７（ａ）参照
まず、上記の第２の実施の形態と同様に、ｐ型Ｓｉ基板１１の所定領域にパッド膜を介して窒化膜パターン（図示せず）を設け、選択酸化することによって、厚さが、例えば、２５０ｎｍの素子分離用酸化膜１２を形成し、次いで、窒化膜パターン及びパッド酸化膜を除去したのち、熱酸化によってｐ型Ｓｉ基板１１の露出面に厚さ５ｎｍゲート酸化膜１３を形成し、次いで、全面に、厚さ、１０〜４００ｎｍ、例えば、１８０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させたのち、イオン注入によって多結晶Ｓｉ層にＰをドープする。
【００６１】
次いで、ＣＶＤ法によって厚さ、１０〜２００ｎｍ、例えば、８０ｎｍの酸化膜を堆積させたのち、後のサリサイド工程において自己整合的にシリサイド層を形成する部分の近傍に、例えば、素子分離用酸化膜１２の上に配置する配線層上に部分的に酸化膜１４が残存するようにエッチングする。
【００６２】
次いで、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１６をエッチングにより形成したのち、Ａｓイオンをイオン注入することによって多結晶Ｓｉゲート電極１５に自己整合し、不純物濃度が１．０×１０19〜１．０×１０21ｃｍ-3、例えば、３．０×１０19ｃｍ-3のｎ+ 型ソース・ドレイン引出領域１７を形成する。
【００６３】
次いで、全面にＣＶＤ法により厚さ１０〜２００ｎｍ、例えば、１００ｎｍの酸化膜を堆積させ、ＲＩＥにより異方性エッチングすることによって、多結晶Ｓｉゲート電極１５や多結晶Ｓｉ配線層１６等の凸部の側壁にサイドウォール１８を形成したのち、再び、Ａｓイオンを注入することによって、不純物濃度が１．０×１０20〜１．０×１０22ｃｍ-3、例えば、３．０×１０20ｃｍ-3のｎ+ 型ソース・ドレイン領域１９を形成する。
なお、同時に形成されるｎ+ 型領域２０は隣接するＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層である。
【００６４】
次いで、全面にＣｏ膜を堆積させ、アルゴン雰囲気中でアニール処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を施すことによって、多結晶Ｓｉゲート電極１５、多結晶Ｓｉ配線層１６、及び、ｐ型Ｓｉ基板１１の露出表面にＣｏＳｉ2 からなるシリサイド層２１，２２，２３，２４を形成し、未反応のＣｏ層を選択的エッチングにより除去し、ＬＴＣＶＤ法を用いて、７５０℃以下、例えば、３９０℃の温度において、全面に厚さ１０ｎｍ以上、例えば、１００ｎｍの酸化膜３８を堆積させる。
【００６５】
図７（ｂ）参照
次いで、異方性エッチングを施すことによって、各サイドウォール１８の側部に側壁サイドウォールスペーサ層となるサイドウォール状の酸化膜を形成してシリサイド層２１〜２４の周辺端部を覆うと共に、サイドウォール状の酸化膜の形成されない領域には、厚さ１０〜９０ｎｍ、例えば、２５ｎｍの薄い酸化膜が形成されるように異方性エッチングを途中で終了して側壁スペーサ層３９を形成する。
【００６６】
図８（ｃ）参照
次いで、第２の実施の形態と同様に、ローカル配線パターンに対応した開口部を設けたレジストマスク４０を設け、ＣＨＦ3 によりドライ・エッチングすることによって、側壁スペーサ層３９の露出部分である薄い酸化膜を選択的に除去する。
【００６７】
図８（ｄ）参照
次いで、レジストマスク４０を除去したのち、全面に厚さ３〜１００ｎｍ、例えば、１０ｎｍのＴｉ膜及び厚さ３〜２００ｎｍ、例えば、２０ｎｍのＴｉＮ膜からなるＴｉ／ＴｉＮ膜を順次堆積させたのち、レジストマスク４０の反転パターンからなるレジストマスク（図示せず）を設け、ＣＦ4 ＋ＢＣｌ3 を原料ガスとしたＲＩＥによってＴｉ／ＴｉＮ膜をエッチングすることによってローカル配線４１を形成したのち、レジストマスクを残存させた状態で、ＣＨＦ3 を原料ガスとしたＲＩＥによって露出している側壁スペーサ層３９の薄い部分を除去してサイドウォール４２を形成する。
【００６８】
なお、この場合にも、実際には、側壁スペーサ層３９の薄い部分は、Ｔｉ／ＴｉＮ膜のエッチング工程において、Ｔｉ／ＴｉＮ膜と共にほとんど除去されるので、必ずしもＣＨＦ3 を原料ガスとしたＲＩＥ工程は必要ではない。
【００６９】
この様に、本発明の第３の実施の形態においては、素子分離用酸化膜１２の端部を保護する薄い酸化膜を、側壁サイドウォールスペーサ層となるサイドウォールの形成工程で形成しているので、成膜工程を減らすことができ、したがって、スループットが向上する。
【００７０】
以上、本発明の各実施の形態を説明してきたが、本発明は、上記の実施の形態に限られるものではなく、例えば、実施の形態においては本発明の典型的適用例としてＳＲＡＭのローカル配線の製造工程を示しているが、本発明は、ＳＲＡＭのローカル配線に限られることなく、シリサイド電極間を接続する各種の半導体装置における相互接続配線層の製造工程に適用されるものである。
【００７１】
また、シリサイド層は必ずしもコバルトシリサイド層（ＣｏＳｉ2 層）に限られるものでなく、他のシリサイド、例えば、タングステンシリサイド、ニッケルシリサイド、或いは、モリブデンシリサイド等であっても良い。
【００７２】
また、本発明の各実施の形態においては、サイドウォール等をＳｉＯ2 等の酸化膜で形成しているが、必ずしも、ＳｉＯ2 等の酸化膜である必要はなく、例えば、ＳｉＯＮ膜や窒化膜を用いても良いものである。
【００７３】
【発明の効果】
本発明によれば、サリサイド技術を用いて形成したシリサイド層を導電体層で相互接続する際に、側壁サイドウォールスペーサを設けているので、シリサイド層の周囲にエッチングしみ込み部が発生することがなく、微細化の進む半導体装置、特に、ＳＲＡＭを搭載した半導体装置の信頼性及び製造歩留りを向上することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工程の説明図である。
【図４】本発明の第１の実施の形態における問題点の説明図である。
【図５】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図６】本発明の第２の実施の形態の図５以降の製造工程の説明図である。
【図７】本発明の第３の実施の形態の途中までの製造工程の説明図である。
【図８】本発明の第３の実施の形態の図７以降の製造工程の説明図である。
【図９】従来のローカル配線の形成工程の説明図である。
【図１０】従来のローカル配線の形成工程の問題点の説明図である。
【符号の説明】
１ 半導体基板
２ 第１の絶縁膜
３ 配線層
４ 配線層
５ 第２の絶縁膜
６ 側壁サイドウォールスペーサ
７ ソース・ドレイン領域
８ シリサイド層
９ 導電体膜
１０ 相互接続配線層
１１ ｐ型Ｓｉ基板
１２ 素子分離用酸化膜
１３ ゲート酸化膜
１４ 酸化膜
１５ 多結晶Ｓｉゲート電極
１６ 多結晶Ｓｉ配線層
１７ ｎ+ 型ソース・ドレイン引出領域
１８ サイドウォール
１９ ｎ+ 型ソース・ドレイン領域
２０ ｎ+ 型領域
２１ シリサイド層
２２ シリサイド層
２３ シリサイド層
２４ シリサイド層
２５ サイドウォール
２６ Ｔｉ／ＴｉＮ膜
２７ レジストマスク
２８ ローカル配線
２９ しみ込み部
３０ 層間絶縁膜
３１ ビアホール
３２ グルーレイヤメタル
３３ Ｗプラグ
３４ 配線層
３５ 酸化膜
３６ レジストマスク
３７ レジストマスク
３８ 酸化膜
３９ 側壁スペーサ層
４０ レジストマスク
４１ ローカル配線
４２ サイドウォール
５１ ｐ型Ｓｉ基板
５２ 素子分離用酸化膜
５３ ゲート酸化膜
５４ 酸化膜
５５ 多結晶Ｓｉゲート電極
５６ 多結晶Ｓｉ配線層
５７ ｎ+ 型ソース・ドレイン引出領域
５８ サイドウォール
５９ ｎ+ 型ソース・ドレイン領域
６０ ｎ+ 型領域
６１ シリサイド層
６２ シリサイド層
６３ シリサイド層
６４ シリサイド層
６５ Ｔｉ／ＴｉＮ膜
６６ レジストマスク
６７ ローカル配線
６８ エッチング残渣
６９ しみ込み部
Claims (10)
- 半導体基板上に、第１の絶縁膜を介してシリコン層を堆積させたのち、前記シリコン層上の一部に第２の絶縁膜を設け、前記第２の絶縁膜を設けた領域を含むように前記シリコン層をエッチングして配線層を形成し、少なくとも前記第２の絶縁膜を設けた領域の近傍の前記配線層の表面に自己整合的にシリサイド層を設けたのち、導電体膜を堆積させ、次いで、前記導電体膜をエッチングして相互接続配線層を形成する半導体装置の製造方法において、前記シリサイド層の形成後で、且つ、前記導電体膜の堆積前に全面に第３の絶縁膜を堆積し、異方性エッチングを施すことによって、少なくとも前記配線層及び前記第２の絶縁膜の側部に側壁サイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
- 前記第１の絶縁膜は少なくとも素子分離用絶縁膜を含んでおり、前記第２の絶縁膜を設けた前記配線層が前記素子分離用絶縁膜上に配置されていることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記配線層がスタティック・ランダム・アクセス・メモリを構成するトランジスタのゲート電極及び前記ゲート電極の延長部を構成する配線層であると共に、前記相互接続配線層が前記シリサイド層の形成工程において前記トランジスタのソース・ドレイン領域の表面に自己整合的に形成されたシリサイド層と、前記第２の絶縁膜を設けた配線層に形成したシリサイド層とを接続するものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記シリサイド層を形成する前に、前記配線層の側壁に予めサイドウォールを設けておくことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
- 前記第３の絶縁膜の厚さが、１０ｎｍ以上であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
- 前記第３の絶縁膜を、７５０℃以下の温度で堆積することを特徴とする請求項５記載の半導体装置の製造方法。
- 前記側壁サイドウォールスペーサの形成後に、第４の絶縁膜を堆積させ、前記導電体膜を堆積する前に、前記相互接続配線層を形成する領域の前記第４の絶縁膜を選択的に除去することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
- ネガ型レジストとポジ型レジストを使い分けることによって、前記相互接続配線層を形成する領域の前記第４の絶縁膜を除去するために用いる露光用マスクと、前記導電体膜をエッチングするために用いる露光用マスクとして、同一のパターンの露光用マスクを用いることを特徴とする請求項７記載の半導体装置の製造方法。
- 前記相互接続配線層の形成後に、前記導電体膜をエッチングするために用いたエッチング用マスクを残存させた状態で、前記第４の絶縁膜を除去することを特徴とする請求項８記載の半導体装置の製造方法。
- Ｓｉを含有する半導体基板上に第１絶縁膜とシリコン層との積層構造を形成する工程と、前記第１絶縁膜及びシリコン層をエッチングしてゲート絶縁膜及びゲート電極を形成する工程と、次いで前記半導体基板全面に第２絶縁膜を形成する工程と、前記第２絶縁膜をエッチングすることにより前記ゲート電極の側壁に第１サイドウォールスペーサを形成する工程と、次いで前記半導体基板全面にコバルト、タングステン、ニッケル、モリブデンのいずれかの膜を形成し、アニール処理を行うことにより、前記ゲート電極上面に第１シリサイド層を形成し、前記半導体基板表面に第２シリサイド層を前記ゲート電極及び前記第１サイドウォールスペーサに対して自己整合的に形成する工程と、次いで前記半導体基板の全面に第３絶縁膜を形成する工程と、前記第３絶縁膜をエッチングして前記第１サイドウォールスペーサ上に第２サイドウォールスペーサを形成する工程と、次いで前記半導体基板の全面に第１導電膜を形成する工程と、前記第１導電膜をエッチングして相互接続配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
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