JPH1167933A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の製造方法に関し、エッチングに
よるしみ込み部を発生させることなく相互接続配線層を
形成して、半導体装置の信頼性を向上する。 【解決手段】 サリサイド法によるシリサイド層８の形
成後で、且つ、シリサイド層８を接続するための導電体
膜の堆積前に全面に第３の絶縁膜を堆積し、異方性エッ
チングを施すことによって、少なくとも配線層３，４及
び第２の絶縁膜５の側部に側壁サイドウォールスペーサ
６を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に、高集積度のＳＲＡＭ（ス
タティック・ランダム・アクセス・メモリ）セルを含む
半導体装置等におけるローカル配線構造を形成する際の
不所望なエッチング部の発生を防止する方法に特徴のあ
る半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】近年、システムオンチップ化の要請に伴
い、高集積度のＳＲＡＭマクロセルを集積化したロジッ
クデバイス技術が要求されており、このため、ローカル
配線を用いてＳＲＡＭセルに特有なクロスカップル接続
を立体的に行い、高密度化を図る技術が提供されてい
る。なお、ローカル配線とは、通常の配線とは異なり、
抵抗値が高かったり、或いは、配置の自由度に制限があ
ったりする配線を意味するものである。

【０００３】ここで、図９を参照して、従来のローカル
配線の形成工程を説明する（必要ならば、例えば、特開
平６−２７１４６号公報参照）。 図９（ａ）参照 まず、ｐ型Ｓｉ基板５１の所定領域にパッド膜を介して
窒化膜パターン（図示せず）を設け、選択酸化すること
によって、素子分離用酸化膜５２を形成し、次いで、窒
化膜パターン及びパッド酸化膜を除去したのち、熱酸化
によってｐ型Ｓｉ基板５１の露出面にゲート酸化膜５３
を形成し、次いで、全面に、ノン・ドープの多結晶Ｓｉ
層を堆積させたのち、イオン注入によって多結晶Ｓｉ層
にＰ（リン）をドープする。

【０００４】次いで、ＣＶＤ法によって酸化膜を堆積さ
せたのち、後のサリサイド工程において自己整合的にシ
リサイド層を形成する部分の近傍に、例えば、素子分離
用酸化膜５２の上に配置する配線層上に部分的に酸化膜
５４が残存するようにエッチングする。

【０００５】次いで、多結晶Ｓｉゲート電極５５及び多
結晶Ｓｉ配線層５６をエッチングにより形成したのち、
Ａｓイオンをイオン注入することによって多結晶Ｓｉゲ
ート電極５５に自己整合するｎ⁺ 型ソース・ドレイン引
出領域５７を形成する。

【０００６】次いで、全面にＣＶＤ法によりＳｉＯ₂ 膜
を堆積させ、ＲＩＥ（反応性イオンエッチング）により
異方性エッチングすることによって、多結晶Ｓｉゲート
電極５５や多結晶Ｓｉ配線層５６等の凸部の側壁にサイ
ドウォール５８を形成したのち、再び、Ａｓイオンを注
入することによって、ｎ⁺ 型ソース・ドレイン領域５９
を形成する。なお、同時に形成されるｎ⁺ 型領域６０は
隣接するＩＧＦＥＴのソース・ドレイン領域或いは拡散
配線層である。

【０００７】次いで、全面にＣｏ（コバルト）膜を堆積
させ、アニール処理を施すことによって、多結晶Ｓｉゲ
ート電極５５、多結晶Ｓｉ配線層５６、及び、ｐ型Ｓｉ
基板５１の露出表面にＣｏＳｉ₂ からなるシリサイド層
６１，６２，６３，６４を形成し、未反応のＣｏ層を選
択的エッチングにより除去する。

【０００８】図９（ｂ）参照 次いで、全面にＴｉ膜及びＴｉＮ膜を順次堆積させてＴ
ｉ／ＴｉＮ膜６５とし、レジストマスク６６をマスクと
して、ＣＦ₄ ＋ＢＣｌ₃ を原料ガスとしたＲＩＥによっ
てＴｉ／ＴｉＮ膜６５をエッチングすることによってロ
ーカル配線が形成される。

【０００９】この様な工程でローカル配線を形成してい
るため、従来のローカル配線形成技術においては、ゲー
ト電極の高さ分以上の段差での微細なパターンの加工
と、配線層と下地層とのエッチングの高選択性を同時に
実現する必要があった。

【００１０】

【発明が解決しようとする課題】

図１０（ａ）参照 しかし、従来のローカル配線の形成工程においては、ゲ
ート電極等に伴う段差が高いために、Ｔｉ／ＴｉＮ膜か
らなるエッチング残渣６８が発生するという問題があ
り、エッチング残渣６８に伴う不所望な短絡等を防止す
るためにエッチング残渣６８をオーバーエッチングで除
去する必要がある。

【００１１】図１０（ｂ）参照 しかし、エッチング残渣６８を完全に除去しようとして
オーバーエッチングを十分にかけると、多結晶Ｓｉ配線
層５６に設けたシリサイド層６３の周辺端部、或いは、
ｐ型Ｓｉ基板５１に設けたシリサイド層６２，６４の周
辺端部にエッチングによるしみ込み部６９が形成され、
このしみ込み部６９がリーク電流等の原因となるという
問題がある。

【００１２】これは、オーバーエッチングに伴って、サ
イドウォール５８を構成する酸化膜が後退してｐ型Ｓｉ
基板５１や多結晶Ｓｉ配線層５６が露出し、この露出部
分がエッチングされたり、或いは、サイドウォール５８
形成のためのＳｉＯ₂ 膜の堆積工程において、表面にサ
ブオキサイドが形成され、サイドウォール５８の端部近
傍においてこのサブオキサイドが存在したままシリサイ
ド化が行われ、この部分でシリサイド化が不均一になる
ため、オーバーエッチング工程でシリサイド層が後退
し、ｐ型Ｓｉ基板５１等が露出するためである。

【００１３】したがって、本発明は、エッチングによる
しみ込み部を発生させることなく相互接続配線層を形成
して、半導体装置の信頼性を向上することを目的とす
る。

【００１４】

【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１（ａ）及び（ｂ）参照 （１）本発明は、半導体基板１上に、第１の絶縁膜２を
介してシリコン層を堆積させたのち、シリコン層上の一
部に第２の絶縁膜５を設け、この第２の絶縁膜５を設け
た領域を含むようにエッチングして配線層３，４を形成
し、少なくとも第２の絶縁膜５を設けた領域の近傍の配
線層４の表面に自己整合的にシリサイド層８を形成した
のち、導電体膜を堆積させ、次いで、シリサイド層８及
び第２の絶縁膜５に対して選択性のあるエッチング手段
により導電体膜をエッチングすることにより異なった領
域のシリサイド層８間を接続する相互接続配線層１０を
形成する半導体装置の製造方法において、シリサイド層
８の形成後で、且つ、導電体膜の堆積前に全面に第３の
絶縁膜を堆積し、異方性エッチングを施すことによっ
て、少なくとも配線層３，４及び第２の絶縁膜５の側部
に側壁サイドウォールスペーサ６を形成することを特徴
とする。

【００１５】この様に、ＳＲＡＭのクロスカップル接続
配線等の相互接続配線層１０、特に、立体的な相互接続
配線層１０を形成する際に、予め配線層３，４の側壁に
側壁サイドウォールスペーサ６を設けておくことによっ
て、側壁がなだらかになるのでエッチング残渣が発生す
ることがなく、また、エッチング残渣を除去するために
オーバーエッチングしたとしても、シリサイド層８の周
辺端部は側壁サイドウォールスペーサ６で覆われてお
り、それによってシリサイド層８の周辺端部にエッチン
グガス或いはエッチング液がしみ込んでしみ込み部が形
成されることがなく、半導体装置の特性，信頼性が向上
する。なお、この場合のシリコン層とは、多結晶シリコ
ン層、微結晶シリコン層、アモルファスシリコン層、或
いは、単結晶シリコン層を意味する。

【００１６】（２）また、本発明は、上記（１）におい
て、第１の絶縁膜２は少なくとも素子分離用絶縁膜を含
んでおり、第２の絶縁膜５を設けた配線層４が素子分離
用絶縁膜上に配置されていることを特徴とする。

【００１７】この様な側壁サイドウォールスペーサ６
は、段差の大きな素子分離用絶縁膜上に配置された配線
層４に対して立体的に相互接続配線層を形成する際に、
特に有効である。

【００１８】（３）また、本発明は、上記（１）または
（２）において、配線層３，４がスタティック・ランダ
ム・アクセス・メモリを構成するトランジスタのゲート
電極及びゲート電極の延長部を構成する配線層３，４で
あると共に、相互接続配線層１０が、シリサイド層８の
形成工程においてトランジスタのソース・ドレイン領域
７の表面に自己整合的に形成されたシリサイド層８と、
第２の絶縁膜５を設けた配線層４に形成したシリサイド
層８とを接続するものであることを特徴とする。

【００１９】この様な工程は、特に微細化の要求されて
いるＳＲＡＭに立体的なローカル配線を形成する際に、
特に有効であり、それによって、製造歩留りを向上する
ことができる。

【００２０】（４）また、本発明は、上記（１）乃至
（３）のいずれかにおいて、シリサイド層８を形成する
前に、配線層３，４の側壁に予めサイドウォールを設け
ておくことを特徴とする。

【００２１】この様に、シリサイド層８をサリサイド工
程によって自己整合的に形成するためには、シリサイド
層８を形成する前に、配線層３，４の側壁に予めサイド
ウォールを設けておくことが必要になる。

【００２２】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、第３の絶縁膜の厚さが、１
０ｎｍ以上であることを特徴とする。

【００２３】この様に、第３の絶縁膜の厚さとしては、
しみ込み部の発生を防止するための最低限の厚さの側壁
サイドウォールスペーサ６を形成するためには、１０ｎ
ｍ以上であることが必要であり、また、１０ｎｍはＬＴ
ＣＶＤ法（低温化学気相成長法）によって実用レベルで
成膜できる最低の膜厚でもある。

【００２４】（６）また、本発明は、上記（５）におい
て、第３の絶縁膜を、７５０℃以下の温度で堆積するこ
とを特徴とする。

【００２５】第３の絶縁膜は、シリサイド層８の形成後
に堆積させるものであるので、第３の絶縁膜の堆積温度
はシリサイド層８の耐熱限界から決められるものであ
り、特に、ＣｏＳｉ₂ の場合には、７５０℃以下とする
ことが望ましい。

【００２６】（７）また、本発明は、上記（１）乃至
（６）のいずれかにおいて、側壁サイドウォールスペー
サ６の形成後に、第３の絶縁膜と同じエッチング特性を
有する薄い絶縁膜を堆積させ、導電体膜を堆積する前
に、相互接続配線層１０を形成する領域の薄い絶縁膜を
選択的に除去することを特徴とする。

【００２７】この様に、薄い絶縁膜によって相互接続配
線層１０を形成する領域以外の領域を覆っておくことに
より、導電体膜のエッチング工程において、コンタクト
用のビアホール等を形成する領域のアライメントマージ
ンを含む範囲において、素子分離用絶縁膜の端部等が露
出することがなく、したがって、ビアホールにプラグを
形成した際に、短絡等が発生することがない。

【００２８】（８）また、本発明は、上記（１）乃至
（６）のいずれかにおいて、側壁サイドウォールスペー
サ６を形成する際に、第３の絶縁膜が全面に薄く残存す
るように異方性エッチングを施し、導電体膜を堆積する
前に、相互接続配線層１０を形成する領域に残存する薄
い絶縁膜を選択的に除去することを特徴とする。

【００２９】この様な薄い絶縁膜は、側壁サイドウォー
ルスペーサ６を形成する際のエッチング条件を制御する
ことによって、側壁サイドウォールスペーサ６と一体に
形成しても良いものである。

【００３０】（９）また、本発明は、上記（７）または
（８）において、薄い絶縁膜を除去するために用いる露
光用マスクと、導電体膜をエッチングするために用いる
露光用マスクとして同一のパターンの露光用マスクを用
いることを特徴とする。

【００３１】この様に、ネガ型レジストとポジ型レジス
トとを使い分けることによって、薄い絶縁膜を除去する
ために用いる露光用マスクと、導電体膜をエッチングす
るために用いる露光用マスクとして同一のパターンの露
光用マスク、通常は同一の露光用マスクを用いることが
でき、それによって必要とするマスク数を減らすことが
できるので、製造コストを低減することができる。

【００３２】（１０）また、本発明は、上記（９）にお
いて、導電体膜をエッチングするために用いたエッチン
グ用マスクを残存させた状態で、残存する薄い酸化膜を
除去することを特徴とする。

【００３３】この様に、導電体膜をエッチングするため
に用いたエッチング用マスクをそのまま用いることによ
って、導電体膜のエッチング後に不要になった薄い酸化
膜を新たなマスクを用いることなく除去することができ
る。

【００３４】

【発明の実施の形態】ここで、図２及び図３を参照し
て、本発明の第１の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、ｐ型Ｓｉ基板１１の所定領域にパッド膜を介して
窒化膜パターン（図示せず）を設け、選択酸化すること
によって、厚さが、例えば、２５０ｎｍの素子分離用酸
化膜１２を形成し、次いで、窒化膜パターン及びパッド
酸化膜を除去したのち、熱酸化によってｐ型Ｓｉ基板１
１の露出面に厚さ５ｎｍゲート酸化膜１３を形成し、次
いで、全面に、厚さ、１０〜４００ｎｍ、例えば、１８
０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させたの
ち、イオン注入によって多結晶Ｓｉ層にＰをドープす
る。

【００３５】次いで、ＣＶＤ法によって厚さ、１０〜２
００ｎｍ、例えば、８０ｎｍの酸化膜を堆積させたの
ち、後のサリサイド工程において自己整合的にシリサイ
ド層を形成する部分の近傍に、例えば、素子分離用酸化
膜１２の上に配置する配線層上に部分的に酸化膜１４が
残存するようにエッチングする。

【００３６】次いで、多結晶Ｓｉゲート電極１５及び多
結晶Ｓｉ配線層１６をエッチングにより形成したのち、
Ａｓイオンをイオン注入することによって多結晶Ｓｉゲ
ート電極１５に自己整合し、不純物濃度が１．０×１０
¹⁹〜１．０×１０²¹ｃｍ^-3、例えば、３．０×１０¹⁹ｃ
ｍ^-3のｎ⁺ 型ソース・ドレイン引出領域１７を形成す
る。

【００３７】次いで、全面にＣＶＤ法により厚さ１０〜
２００ｎｍ、例えば、１００ｎｍの酸化膜を堆積させ、
ＲＩＥにより異方性エッチングすることによって、多結
晶Ｓｉゲート電極１５や多結晶Ｓｉ配線層１６等の凸部
の側壁にサイドウォール１８を形成したのち、再び、Ａ
ｓイオンを注入することによって、不純物濃度が１．０
×１０²⁰〜１．０×１０²²ｃｍ^-3、例えば、３．０×１
０²⁰ｃｍ^-3のｎ⁺ 型ソース・ドレイン領域１９を形成す
る。なお、同時に形成されるｎ⁺ 型領域２０は隣接する
ＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層で
ある。

【００３８】次いで、全面にＣｏ膜を堆積させ、アルゴ
ン雰囲気中でアニール処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を施すことによっ
て、多結晶Ｓｉゲート電極１５、多結晶Ｓｉ配線層１
６、及び、ｐ型Ｓｉ基板１１の露出表面にＣｏＳｉ₂ か
らなるシリサイド層２１，２２，２３，２４を形成し、
未反応のＣｏ層を選択的エッチングにより除去する。

【００３９】図２（ｂ）参照 次いで、ＬＴＣＶＤ法を用いて、７５０℃以下、例え
ば、３９０℃の温度において、全面に厚さ１０ｎｍ以
上、例えば、１００ｎｍの酸化膜を堆積させ、異方性エ
ッチングを施すことによって、各サイドウォール１８の
側部に側壁サイドウォールスペーサ層となるサイドウォ
ール２５を形成して、シリサイド層２１〜２４の周辺端
部を覆う。

【００４０】図３（ｃ）及び（ｄ）参照 次いで、全面に厚さ３〜１００ｎｍ、例えば、１０ｎｍ
のＴｉ膜及び厚さ３〜２００ｎｍ、例えば、２０ｎｍの
ＴｉＮ膜からなるＴｉ／ＴｉＮ膜２６を順次堆積させた
のち、レジストマスク２７をマスクとして、ＣＦ₄ ＋Ｂ
Ｃｌ₃ を原料ガスとしたＲＩＥによってＴｉ／ＴｉＮ膜
２６をエッチングすることによって、ローカル配線２８
を形成する。

【００４１】この様に、本発明の第１の実施の形態にお
いては、各サイドウォール１８の側部に側壁サイドウォ
ールスペーサ層となるサイドウォール２５を設けている
ので、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層
１６の側壁がなだらかになり、Ｔｉ／ＴｉＮ膜２６のエ
ッチングに伴って、多結晶Ｓｉゲート電極１５及び多結
晶Ｓｉ配線層１６の側部にエッチング残渣が生ずること
がない。

【００４２】また、エッチング残渣が生じ、このエッチ
ング残渣を除去するためにオーバーエッチングを施した
場合、シリサイド層２１〜２４の周辺端部はサイドウォ
ール２５で覆われているので、このシリサイド層２１〜
２４の周辺端部が露出して異常エッチングによるしみ込
み部２９はあまり発生することがない。

【００４３】しかし、この第１の実施の形態の製造工程
では、ローカル配線２８を設けない領域の素子分離用酸
化膜１２の端部はサイドウォール２５等で覆われる量
が、多結晶Ｓｉゲート電極１５及び多結晶Ｓｉ配線層１
６の側部に比べて少ないので、しみ込み部２９が発生す
ることがあり、この領域にコンタクト電極或いはプラグ
を設けない場合には問題がないが、この部分にコンタク
ト電極或いはプラグを設けた場合には問題が発生する。

【００４４】図４参照 即ち、しみ込み部２９の発生した領域にプラグを設ける
場合、層間絶縁膜３０を設けたのち、ビアホール３１を
形成し、次いで、このビアホール３１内に、Ｔｉ膜及び
ＴｉＮ膜からなるグルーレイヤメタル３２を薄く堆積さ
せたのち、Ｗを埋め込み、Ｗプラグ３３を形成し、その
上に、Ｗプラグ３３と接続する配線層３４を形成するこ
とになる。

【００４５】この場合、しみ込み部２９がｐ型Ｓｉ基板
１１に達する程度に深く形成されていると、グルーレイ
ヤメタル３２はｐ型Ｓｉ基板１１と接することになり、
ｎ⁺型領域２０とｐ型Ｓｉ基板１１とが短絡し、リーク
電流が流れることになる。

【００４６】したがって、素子分離用酸化膜１２の周辺
にコンタクト電極或いはプラグを設ける場合には、ロー
カル配線２８を形成する際に、当該箇所を予め被覆して
おく必要がある。なお、コンタクト電極或いはプラグを
形成する領域とは、アライメントマージンを含む範囲を
意味する。

【００４７】次に、図５及び図６を参照して、本発明の
第２の実施の形態の製造工程を説明するが、サリサイド
工程までは、上記の第１の実施の形態と同様である。 図５（ａ）参照 まず、上記の第１の実施の形態と同様に、ｐ型Ｓｉ基板
１１の所定領域にパッド膜を介して窒化膜パターン（図
示せず）を設け、選択酸化することによって、厚さが、
例えば、２５０ｎｍの素子分離用酸化膜１２を形成し、
次いで、窒化膜パターン及びパッド酸化膜を除去したの
ち、熱酸化によってｐ型Ｓｉ基板１１の露出面に厚さ５
ｎｍゲート酸化膜１３を形成し、次いで、全面に、厚
さ、１０〜４００ｎｍ、例えば、１８０ｎｍのノン・ド
ープの多結晶Ｓｉ層を堆積させたのち、イオン注入によ
って多結晶Ｓｉ層にＰをドープする。

【００４８】次いで、ＣＶＤ法によって厚さ、１０〜２
００ｎｍ、例えば、８０ｎｍの酸化膜を堆積させたの
ち、後のサリサイド工程において自己整合的にシリサイ
ド層を形成する部分の近傍に、例えば、素子分離用酸化
膜１２の上に配置する配線層上に部分的に酸化膜１４が
残存するようにエッチングする。

【００４９】次いで、多結晶Ｓｉゲート電極１５及び多
結晶Ｓｉ配線層１６をエッチングにより形成したのち、
Ａｓイオンをイオン注入することによって多結晶Ｓｉゲ
ート電極１５に自己整合し、不純物濃度が１．０×１０
¹⁹〜１．０×１０²¹ｃｍ^-3、例えば、３．０×１０¹⁹ｃ
ｍ^-3のｎ⁺ 型ソース・ドレイン引出領域１７を形成す
る。

【００５０】次いで、全面にＣＶＤ法により厚さ１０〜
２００ｎｍ、例えば、１００ｎｍの酸化膜を堆積させ、
ＲＩＥにより異方性エッチングすることによって、多結
晶Ｓｉゲート電極１５や多結晶Ｓｉ配線層１６等の凸部
の側壁にサイドウォール１８を形成したのち、再び、Ａ
ｓイオンを注入することによって、不純物濃度が１．０
×１０²⁰〜１．０×１０²²ｃｍ^-3、例えば、３．０×１
０²⁰ｃｍ^-3のｎ⁺ 型ソース・ドレイン領域１９を形成す
る。なお、同時に形成されるｎ⁺ 型領域２０は隣接する
ＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層で
ある。

【００５１】次いで、全面にＣｏ膜を堆積させ、アルゴ
ン雰囲気中でアニール処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を施すことによっ
て、多結晶Ｓｉゲート電極１５、多結晶Ｓｉ配線層１
６、及び、ｐ型Ｓｉ基板１１の露出表面にＣｏＳｉ₂ か
らなるシリサイド層２１，２２，２３，２４を形成し、
未反応のＣｏ層を選択的エッチングにより除去する。

【００５２】次いで、ＬＴＣＶＤ法を用いて、７５０℃
以下、例えば、３９０℃の温度において、全面に厚さ１
０ｎｍ以上、例えば、１００ｎｍの酸化膜を堆積させ、
異方性エッチングを施すことによって、各サイドウォー
ル１８の側部に側壁サイドウォールスペーサ層となるサ
イドウォール２５を形成して、シリサイド層２１〜２４
の周辺端部を覆う。

【００５３】次いで、同じく、ＬＴＣＶＤ法を用いて、
７５０℃以下、例えば、３９０℃の温度において、全面
に厚さ１０ｎｍ〜９０ｎｍ、例えば、２５ｎｍの薄い酸
化膜３５を堆積させる。

【００５４】図５（ｂ）参照 次いで、ローカル配線パターンに対応した開口部を設け
たレジストマスク３６を設け、ＣＨＦ₃ によりドライ・
エッチングすることによって、露出する薄い酸化膜３５
を選択的に除去する。

【００５５】図６（ｃ）参照 次いで、レジストマスク３６を除去したのち、全面に厚
さ３〜１００ｎｍ、例えば、１０ｎｍのＴｉ膜及び厚さ
３〜２００ｎｍ、例えば、２０ｎｍのＴｉＮ膜からなる
Ｔｉ／ＴｉＮ膜２６を順次堆積させたのち、レジストマ
スク３６の反転パターンからなるレジストマスク３７を
設ける。

【００５６】この様なレジストマスク３７は、レジスト
マスク３６を形成する際に用いた露光用マスクを用い
て、ネガ型レジストとポジ型レジストを使い分けること
によって形成することができ、それによって、必要とす
る露光用マスク数を減らすことができる。

【００５７】図６（ｄ）参照 次いで、ＣＦ₄ ＋ＢＣｌ₃ を原料ガスとしたＲＩＥによ
ってＴｉ／ＴｉＮ膜２６をエッチングすることによって
ローカル配線２８を形成したのち、レジストマスク２７
を残存させた状態で、ＣＨＦ₃ を原料ガスとしたＲＩＥ
によって露出している薄い酸化膜３５を除去する。

【００５８】なお、実際には、薄い酸化膜３５は、Ｔｉ
／ＴｉＮ膜２６のエッチング工程において、Ｔｉ／Ｔｉ
Ｎ膜２６と共にほとんど除去されるので、必ずしもＣＨ
Ｆ₃を原料ガスとしたＲＩＥ工程は必要ではない。

【００５９】この様に、本発明の第２の実施の形態にお
いては、側壁サイドウォールスペーサ層となるサイドウ
ォール２５の上に薄い酸化膜３５を設けているので、ロ
ーカル配線２８を設けない側の素子分離用酸化膜１２の
端部が薄い酸化膜３５で覆われ、エッチング工程におい
て端部が保護されるので、しみ込み部２９が発生するこ
とがなく、信頼性がより高まる。

【００６０】次に、図７及び図８を参照して、本発明の
第３の実施の形態の製造工程を説明するが、薄い酸化膜
の形成工程以外は、上記の第２の実施の形態と同様であ
る。 図７（ａ）参照 まず、上記の第２の実施の形態と同様に、ｐ型Ｓｉ基板
１１の所定領域にパッド膜を介して窒化膜パターン（図
示せず）を設け、選択酸化することによって、厚さが、
例えば、２５０ｎｍの素子分離用酸化膜１２を形成し、
次いで、窒化膜パターン及びパッド酸化膜を除去したの
ち、熱酸化によってｐ型Ｓｉ基板１１の露出面に厚さ５
ｎｍゲート酸化膜１３を形成し、次いで、全面に、厚
さ、１０〜４００ｎｍ、例えば、１８０ｎｍのノン・ド
ープの多結晶Ｓｉ層を堆積させたのち、イオン注入によ
って多結晶Ｓｉ層にＰをドープする。

【００６１】次いで、ＣＶＤ法によって厚さ、１０〜２
００ｎｍ、例えば、８０ｎｍの酸化膜を堆積させたの
ち、後のサリサイド工程において自己整合的にシリサイ
ド層を形成する部分の近傍に、例えば、素子分離用酸化
膜１２の上に配置する配線層上に部分的に酸化膜１４が
残存するようにエッチングする。

【００６２】次いで、多結晶Ｓｉゲート電極１５及び多
結晶Ｓｉ配線層１６をエッチングにより形成したのち、
Ａｓイオンをイオン注入することによって多結晶Ｓｉゲ
ート電極１５に自己整合し、不純物濃度が１．０×１０
¹⁹〜１．０×１０²¹ｃｍ^-3、例えば、３．０×１０¹⁹ｃ
ｍ^-3のｎ⁺ 型ソース・ドレイン引出領域１７を形成す
る。

【００６３】次いで、全面にＣＶＤ法により厚さ１０〜
２００ｎｍ、例えば、１００ｎｍの酸化膜を堆積させ、
ＲＩＥにより異方性エッチングすることによって、多結
晶Ｓｉゲート電極１５や多結晶Ｓｉ配線層１６等の凸部
の側壁にサイドウォール１８を形成したのち、再び、Ａ
ｓイオンを注入することによって、不純物濃度が１．０
×１０²⁰〜１．０×１０²²ｃｍ^-3、例えば、３．０×１
０²⁰ｃｍ^-3のｎ⁺ 型ソース・ドレイン領域１９を形成す
る。なお、同時に形成されるｎ⁺ 型領域２０は隣接する
ＩＧＦＥＴのソース・ドレイン領域或いは拡散配線層で
ある。

【００６４】次いで、全面にＣｏ膜を堆積させ、アルゴ
ン雰囲気中でアニール処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を施すことによっ
て、多結晶Ｓｉゲート電極１５、多結晶Ｓｉ配線層１
６、及び、ｐ型Ｓｉ基板１１の露出表面にＣｏＳｉ₂ か
らなるシリサイド層２１，２２，２３，２４を形成し、
未反応のＣｏ層を選択的エッチングにより除去し、ＬＴ
ＣＶＤ法を用いて、７５０℃以下、例えば、３９０℃の
温度において、全面に厚さ１０ｎｍ以上、例えば、１０
０ｎｍの酸化膜３８を堆積させる。

【００６５】図７（ｂ）参照 次いで、異方性エッチングを施すことによって、各サイ
ドウォール１８の側部に側壁サイドウォールスペーサ層
となるサイドウォール状の酸化膜を形成してシリサイド
層２１〜２４の周辺端部を覆うと共に、サイドウォール
状の酸化膜の形成されない領域には、厚さ１０〜９０ｎ
ｍ、例えば、２５ｎｍの薄い酸化膜が形成されるように
異方性エッチングを途中で終了して側壁スペーサ層３９
を形成する。

【００６６】図８（ｃ）参照 次いで、第２の実施の形態と同様に、ローカル配線パタ
ーンに対応した開口部を設けたレジストマスク４０を設
け、ＣＨＦ₃ によりドライ・エッチングすることによっ
て、側壁スペーサ層３９の露出部分である薄い酸化膜を
選択的に除去する。

【００６７】図８（ｄ）参照 次いで、レジストマスク４０を除去したのち、全面に厚
さ３〜１００ｎｍ、例えば、１０ｎｍのＴｉ膜及び厚さ
３〜２００ｎｍ、例えば、２０ｎｍのＴｉＮ膜からなる
Ｔｉ／ＴｉＮ膜を順次堆積させたのち、レジストマスク
４０の反転パターンからなるレジストマスク（図示せ
ず）を設け、ＣＦ₄ ＋ＢＣｌ₃ を原料ガスとしたＲＩＥ
によってＴｉ／ＴｉＮ膜をエッチングすることによって
ローカル配線４１を形成したのち、レジストマスクを残
存させた状態で、ＣＨＦ₃ を原料ガスとしたＲＩＥによ
って露出している側壁スペーサ層３９の薄い部分を除去
してサイドウォール４２を形成する。

【００６８】なお、この場合にも、実際には、側壁スペ
ーサ層３９の薄い部分は、Ｔｉ／ＴｉＮ膜のエッチング
工程において、Ｔｉ／ＴｉＮ膜と共にほとんど除去され
るので、必ずしもＣＨＦ₃ を原料ガスとしたＲＩＥ工程
は必要ではない。

【００６９】この様に、本発明の第３の実施の形態にお
いては、素子分離用酸化膜１２の端部を保護する薄い酸
化膜を、側壁サイドウォールスペーサ層となるサイドウ
ォールの形成工程で形成しているので、成膜工程を減ら
すことができ、したがって、スループットが向上する。

【００７０】以上、本発明の各実施の形態を説明してき
たが、本発明は、上記の実施の形態に限られるものでは
なく、例えば、実施の形態においては本発明の典型的適
用例としてＳＲＡＭのローカル配線の製造工程を示して
いるが、本発明は、ＳＲＡＭのローカル配線に限られる
ことなく、シリサイド電極間を接続する各種の半導体装
置における相互接続配線層の製造工程に適用されるもの
である。

【００７１】また、シリサイド層は必ずしもコバルトシ
リサイド層（ＣｏＳｉ₂ 層）に限られるものでなく、他
のシリサイド、例えば、タングステンシリサイド、ニッ
ケルシリサイド、或いは、モリブデンシリサイド等であ
っても良い。

【００７２】また、本発明の各実施の形態においては、
サイドウォール等をＳｉＯ₂ 等の酸化膜で形成している
が、必ずしも、ＳｉＯ₂ 等の酸化膜である必要はなく、
例えば、ＳｉＯＮ膜や窒化膜を用いても良いものであ
る。

【００７３】

【発明の効果】本発明によれば、サリサイド技術を用い
て形成したシリサイド層を導電体層で相互接続する際
に、側壁サイドウォールスペーサを設けているので、シ
リサイド層の周囲にエッチングしみ込み部が発生するこ
とがなく、微細化の進む半導体装置、特に、ＳＲＡＭを
搭載した半導体装置の信頼性及び製造歩留りを向上する
ことができる。

【図面の簡単な説明】

【図１】本発明の原理的構成の説明図である。

【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。

【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。

【図４】本発明の第１の実施の形態における問題点の説
明図である。

【図５】本発明の第２の実施の形態の途中までの製造工
程の説明図である。

【図６】本発明の第２の実施の形態の図５以降の製造工
程の説明図である。

【図７】本発明の第３の実施の形態の途中までの製造工
程の説明図である。

【図８】本発明の第３の実施の形態の図７以降の製造工
程の説明図である。

【図９】従来のローカル配線の形成工程の説明図であ
る。

【図１０】従来のローカル配線の形成工程の問題点の説
明図である。

【符号の説明】

１ 半導体基板 ２ 第１の絶縁膜 ３ 配線層 ４ 配線層 ５ 第２の絶縁膜 ６ 側壁サイドウォールスペーサ ７ ソース・ドレイン領域 ８ シリサイド層 ９ 導電体膜 １０ 相互接続配線層 １１ ｐ型Ｓｉ基板 １２ 素子分離用酸化膜 １３ ゲート酸化膜 １４ 酸化膜 １５ 多結晶Ｓｉゲート電極 １６ 多結晶Ｓｉ配線層 １７ ｎ⁺ 型ソース・ドレイン引出領域 １８ サイドウォール １９ ｎ⁺ 型ソース・ドレイン領域 ２０ ｎ⁺ 型領域 ２１ シリサイド層 ２２ シリサイド層 ２３ シリサイド層 ２４ シリサイド層 ２５ サイドウォール ２６ Ｔｉ／ＴｉＮ膜 ２７ レジストマスク ２８ ローカル配線 ２９ しみ込み部 ３０ 層間絶縁膜 ３１ ビアホール ３２ グルーレイヤメタル ３３ Ｗプラグ ３４ 配線層 ３５ 酸化膜 ３６ レジストマスク ３７ レジストマスク ３８ 酸化膜 ３９ 側壁スペーサ層 ４０ レジストマスク ４１ ローカル配線 ４２ サイドウォール ５１ ｐ型Ｓｉ基板 ５２ 素子分離用酸化膜 ５３ ゲート酸化膜 ５４ 酸化膜 ５５ 多結晶Ｓｉゲート電極 ５６ 多結晶Ｓｉ配線層 ５７ ｎ⁺ 型ソース・ドレイン引出領域 ５８ サイドウォール ５９ ｎ⁺ 型ソース・ドレイン領域 ６０ ｎ⁺ 型領域 ６１ シリサイド層 ６２ シリサイド層 ６３ シリサイド層 ６４ シリサイド層 ６５ Ｔｉ／ＴｉＮ膜 ６６ レジストマスク ６７ ローカル配線 ６８ エッチング残渣 ６９ しみ込み部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鳥居 泰伸 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中石 雅文 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 和田 一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 駒田 大輔 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 牧 達一郎 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、第１の絶縁膜を介して
   シリコン層を堆積させたのち、前記シリコン層上の一部
   に第２の絶縁膜を設け、前記第２の絶縁膜を設けた領域
   を含むようにエッチングして配線層を形成し、少なくと
   も前記第２の絶縁膜を設けた領域の近傍の配線層の表面
   に自己整合的にシリサイド層を設けたのち、導電体膜を
   堆積させ、次いで、前記シリサイド層及び第２の絶縁膜
   に対して選択性のあるエッチング手段により前記導電体
   膜をエッチングすることにより異なった領域のシリサイ
   ド層間を接続する相互接続配線層を形成する半導体装置
   の製造方法において、前記シリサイド層の形成後で、且
   つ、前記導電体膜の堆積前に全面に第３の絶縁膜を堆積
   し、異方性エッチングを施すことによって、少なくとも
   前記配線層及び第２の絶縁膜の側部に側壁サイドウォー
   ルスペーサを形成することを特徴とする半導体装置の製
   造方法。
2. 【請求項２】 上記第１の絶縁膜は少なくとも素子分離
   用絶縁膜を含んでおり、上記第２の絶縁膜を設けた配線
   層が前記素子分離用絶縁膜上に配置されていることを特
   徴とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】 上記配線層がスタティック・ランダム・
   アクセス・メモリを構成するトランジスタのゲート電極
   及びゲート電極の延長部を構成する配線層であると共
   に、上記相互接続配線層が上記シリサイド層の形成工程
   において前記トランジスタのソース・ドレイン領域の表
   面に自己整合的に形成されたシリサイド層と、上記第２
   の絶縁膜を設けた配線層に形成したシリサイド層とを接
   続するものであることを特徴とする請求項１または２に
   記載の半導体装置の製造方法。
4. 【請求項４】 上記シリサイド層を形成する前に、上記
   配線層の側壁に予めサイドウォールを設けておくことを
   特徴とする請求項１乃至３のいずれか１項に記載の半導
   体装置の製造方法。
5. 【請求項５】 上記第３の絶縁膜の厚さが、１０ｎｍ以
   上であることを特徴とする請求項１乃至４のいずれか１
   項に記載の半導体装置の製造方法。
6. 【請求項６】 上記第３の絶縁膜を、７５０℃以下の温
   度で堆積することを特徴とする請求項５記載の半導体装
   置の製造方法。
7. 【請求項７】 上記側壁サイドウォールスペーサの形成
   後に、上記第３の絶縁膜と同じエッチング特性を有する
   薄い絶縁膜を堆積させ、上記導電体膜を堆積する前に、
   上記相互接続配線層を形成する領域の前記薄い絶縁膜を
   選択的に除去することを特徴とする請求項１乃至６のい
   ずれか１項に記載の半導体装置の製造方法。
8. 【請求項８】 上記側壁サイドウォールスペーサを形成
   する際に、第３の絶縁膜が全面に薄く残存するように異
   方性エッチングを施し、上記導電体膜を堆積する前に、
   相互接続配線層を形成する領域に残存する前記薄い絶縁
   膜を選択的に除去することを特徴とする請求項１乃至６
   のいずれか１項に記載の半導体装置の製造方法。
9. 【請求項９】 上記薄い絶縁膜を除去するために用いる
   露光用マスクと、上記導電体膜をエッチングするために
   用いる露光用マスクとして、同一のパターンの露光用マ
   スクを用いることを特徴とする請求項７また８に記載の
   半導体装置の製造方法。
10. 【請求項１０】 上記導電体膜をエッチングするために
    用いたエッチング用マスクを残存させた状態で、残存す
    る上記薄い酸化膜を除去することを特徴とする請求項９
    記載の半導体装置の製造方法。