JPH04211134A - 集積回路及びその製造方法 - Google Patents
集積回路及びその製造方法Info
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- JPH04211134A JPH04211134A JP3065733A JP6573391A JPH04211134A JP H04211134 A JPH04211134 A JP H04211134A JP 3065733 A JP3065733 A JP 3065733A JP 6573391 A JP6573391 A JP 6573391A JP H04211134 A JPH04211134 A JP H04211134A
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は自己整合型コンタクト及
び相互接続構成体及びその製造方法に関するものであっ
て、更に詳細には、集積回路、特にメモリ及びロジック
の両方の製品において広い適用性を有するＣＭＯ８集積
回路における構成体及びその製造方法に関するものであ
る。 ［０００２］
び相互接続構成体及びその製造方法に関するものであっ
て、更に詳細には、集積回路、特にメモリ及びロジック
の両方の製品において広い適用性を有するＣＭＯ８集積
回路における構成体及びその製造方法に関するものであ
る。 ［０００２］
【従来の技術】ＭｏＳトランジスタは、ソース領域と、
ドレイン領域と、それらの間のチャンネル領域とを有し
ている。従来技術においては、ソース領域及びトレイン
領域への電気的コンタクトは、製造公差を考慮に入れた
場合にソースとトレインとゲートとが電気的に分離され
た状態であることを確保するために、トランジスタのゲ
ートから十分に離隔されたものとされねばならない。ソ
ース領域及びドレイン領域への及びゲートへのコンタク
トの間の間隔は、アライメント及び臨界寸法の関数であ
り、従って、最悪の製造公差の場合に、コンタクトがポ
リシリコンゲートに接触しないようなものである。従っ
て、各ＭＯ８）ランジスタの表面区域は、ソース領域、
ドレイン領域及びゲート領域の寸法によって必要とされ
るものよりも一層大きなものでなければならない。 ［０００３］ 自己整合型コンタクトを確立する従来の
方法では、高温で多結晶シリコンゲートを酸化させてコ
ンタクトとゲートとの間に絶縁膜を与えている。この様
なアプローチは、１９７８年８月１田二発行された米国
特許第４，１０３，４１５号（Ｊ、 Ａ、 Ｈａｙ
ｅｓ）に開示されている。しかしながら、酸化物バリヤ
を形成することに関連する温度は、ソース領域及びトレ
イン領域内のドーパントの拡散を発生させる。この拡散
は、ソース領域及びトレイン領域の寸法を変化させ、従
って１ミクロン又は１ミクロン以下の微細なライン形状
を使用して集積回路を製造する場合に使用することは不
可能である。更に、従来技術の自己整合型コンタクト形
成方法に基づく高温度酸化は、ゲートとゲート酸化膜と
の間の界面の外側端部に沿って酸化物を成長させ、実効
的にその区域におけるゲート酸化膜の厚さを増加させる
。従って、該トランジスタのスレッシュホールド電圧は
、ゲートの中心に沿ってよりもゲートの端部に沿って一
層高いものとなる。従って、トランジスタの電流ドライ
ブは著しく減少される。従って、トランジスタの寸法、
従ってこれらのトランジスタを使用するメモリセルの寸
法を減少させることを可能とするような新たなコンタク
ト構成に対する必要性が存在している。 ［０００４］集積回路においては、コンタクトを通常電
気的相互接続体へ接続して、集積回路を形成する。相互
接続体は、しばしば、高度にドープした多結晶シリコン
（即ち、ポリシリコン）層を使用して形成されるが、こ
れらの層は、典型的に、２０Ω／口以上のシート抵抗を
有している。この様に高い抵抗は、ＲＣ時定数を大きな
ものとし、従って不所望の時間遅れを発生する。 ［０００５］従来技術に従って相互接続層を形成する場
合、ポリシリコン相互接続層は、全てのソース、トレイ
ン及びポリシリコンコンタクトとオーバーラツプするこ
とが必要とされ、従って最悪のアライメントの場合であ
っても、コンタクトが露出されることはない。この様な
露出が発生すると、ポリシリコン相互接続層のエツチン
グ期間中に、下側に存在するポリシリコンゲート及びド
ープしたソース及びトレイン領域を損傷することとなる
。このポリシリコン相互接続層のアライメント条件は、
かなりの量の空間を費消することとなり、特にメモリセ
ルにおいてそのことが言える。従って、ソース、ドレイ
ン及びポリシリコンコンタクトを完全にオーバーラツプ
することを必要とすることのない低抵抗の相互接続体に
対する必要性が存在している。 ［０００６］
ドレイン領域と、それらの間のチャンネル領域とを有し
ている。従来技術においては、ソース領域及びトレイン
領域への電気的コンタクトは、製造公差を考慮に入れた
場合にソースとトレインとゲートとが電気的に分離され
た状態であることを確保するために、トランジスタのゲ
ートから十分に離隔されたものとされねばならない。ソ
ース領域及びドレイン領域への及びゲートへのコンタク
トの間の間隔は、アライメント及び臨界寸法の関数であ
り、従って、最悪の製造公差の場合に、コンタクトがポ
リシリコンゲートに接触しないようなものである。従っ
て、各ＭＯ８）ランジスタの表面区域は、ソース領域、
ドレイン領域及びゲート領域の寸法によって必要とされ
るものよりも一層大きなものでなければならない。 ［０００３］ 自己整合型コンタクトを確立する従来の
方法では、高温で多結晶シリコンゲートを酸化させてコ
ンタクトとゲートとの間に絶縁膜を与えている。この様
なアプローチは、１９７８年８月１田二発行された米国
特許第４，１０３，４１５号（Ｊ、 Ａ、 Ｈａｙ
ｅｓ）に開示されている。しかしながら、酸化物バリヤ
を形成することに関連する温度は、ソース領域及びトレ
イン領域内のドーパントの拡散を発生させる。この拡散
は、ソース領域及びトレイン領域の寸法を変化させ、従
って１ミクロン又は１ミクロン以下の微細なライン形状
を使用して集積回路を製造する場合に使用することは不
可能である。更に、従来技術の自己整合型コンタクト形
成方法に基づく高温度酸化は、ゲートとゲート酸化膜と
の間の界面の外側端部に沿って酸化物を成長させ、実効
的にその区域におけるゲート酸化膜の厚さを増加させる
。従って、該トランジスタのスレッシュホールド電圧は
、ゲートの中心に沿ってよりもゲートの端部に沿って一
層高いものとなる。従って、トランジスタの電流ドライ
ブは著しく減少される。従って、トランジスタの寸法、
従ってこれらのトランジスタを使用するメモリセルの寸
法を減少させることを可能とするような新たなコンタク
ト構成に対する必要性が存在している。 ［０００４］集積回路においては、コンタクトを通常電
気的相互接続体へ接続して、集積回路を形成する。相互
接続体は、しばしば、高度にドープした多結晶シリコン
（即ち、ポリシリコン）層を使用して形成されるが、こ
れらの層は、典型的に、２０Ω／口以上のシート抵抗を
有している。この様に高い抵抗は、ＲＣ時定数を大きな
ものとし、従って不所望の時間遅れを発生する。 ［０００５］従来技術に従って相互接続層を形成する場
合、ポリシリコン相互接続層は、全てのソース、トレイ
ン及びポリシリコンコンタクトとオーバーラツプするこ
とが必要とされ、従って最悪のアライメントの場合であ
っても、コンタクトが露出されることはない。この様な
露出が発生すると、ポリシリコン相互接続層のエツチン
グ期間中に、下側に存在するポリシリコンゲート及びド
ープしたソース及びトレイン領域を損傷することとなる
。このポリシリコン相互接続層のアライメント条件は、
かなりの量の空間を費消することとなり、特にメモリセ
ルにおいてそのことが言える。従って、ソース、ドレイ
ン及びポリシリコンコンタクトを完全にオーバーラツプ
することを必要とすることのない低抵抗の相互接続体に
対する必要性が存在している。 ［０００６］
【課題を解決するための手段】本発明によれば、製造プ
ロセスをより微細のライン形状のもの及びより高いコス
トのものとさせることなしに、従来技術と比較して集積
回路のより高密度（即ち、単位面積当りにより多くのト
ランジスタを有するもの）とすることを可能とする自己
整合型コンタクト構成体が提供される。本発明の自己整
合型構成体は、不変的に、ＭＯＳメモリ及び論理集積回
路へ適用可能なものであり、且つ、特に、高々セル当り
５個のコンタクトを必要とするスタティックランダムア
クセルメモリ（ＳＲＡＭ）セルにおいて特に有用なもの
である。 ［０００７］本発明の一実施例における自己整合型ソー
ス及びトレインコンタクトは、ゲート電極とオーバーラ
ツプするが、ソースとドレインとの間及びゲートとの間
に短絡回路を発生させることはない。このオーバーラッ
ピングは、更に、ＣＭＯＳトランジスタを製造するホト
リソグラフィ操作においてより緩やかなアライメント公
差条件とすることを可能とし、且つ従来技術のものと比
較して約３０％寸法の小さいトランジスタを供給する。 このオーバーラッピングは、ゲートとソース／トレイン
コンタクトの間の絶縁によって許容されている。一実施
例においては、この絶縁は、窒化シリコン及び二酸化シ
リコンから形成されている。この二酸化シリコン層は、
高温での熱成長ではなく３５０乃至４００℃における低
温ＣＶＤによって形成される。ソース領域及びドレイン
領域を形成した後に、最小限の高温プロセスを使用し、
その際にこれらの領域におけるドーパントの顕著な拡散
を回避している。 ［０００８］本発明によれば、ポリシリコンゲートへの
コンタクトは、活性チャンネル上方のゲート領域上に形
成することが可能である。なぜならば、ソース領域及び
トレイン領域は、ゲートコンタクトを露出するために絶
縁膜をエツチングする期間中、硬化したホトレジスト層
によって保護されているからである。このことは、装置
のフィールドの寸法を減少させることを可能とし、その
ことは、高価なシリコン面積を節約し、且つ与えられた
集積回路においてより高密度を得ることを可能とする。 厚手のフィールド酸化物の上ではなくトランジスタの活
性部分上方にゲート領域へのコンタクトを形成すること
によって垂直方向においてかなりの空間が節約される。 更に、マスクのコンタクト寸法はポリシリコンゲートを
超えて延在することか可能であり、製造プロセスにおい
てより緩やかなアライメント公差とすることを可能とす
ると共に、幾分パラドックスではあるが、より小型のト
ランジスタ面積とすることを可能とする。 ［０００９］本発明の一実施例においては、窒化チタン
の薄膜によって被覆されたチタンシリサイド層が露出さ
れたソース、トレイン及びポリシリコンゲートコンタク
ト上に形成される。シリサイド化区域は、選択した位置
においてのみ形成される。付着形成した第一ポリシリコ
ン層（ゲートが形成される層）から形成され且つ通常メ
モリアレイの周辺部に位置されている相互接続体は、窒
化チタンの薄膜によって包囲されたチタンシリサイドへ
変換され、低抵抗相互接続体を形成する。このシリサイ
ド化相互接続体の低シート抵抗は、典型的に３乃至５Ω
／口であり、ＲＣ時定数を減少させ、従って従来技術と
比較して伝搬時間遅延を減少させている。 ［００１０１第二ポリシリコン層を付着形成し且つパタ
ーン形成して局所的相互接続体を形成する。この局所的
相互接続体を形成するために使用されるエッチャントは
、露出された下側に存在するシリサイド化ソース、トレ
イン及びゲートコンタクト及び相互接続体をアタックす
ることはない。従って、ポリシリコン局所的相互接続層
は、ソース、トレイン及びゲートコンタクト及び相互接
続体を完全に被覆し且つ保護することを必要とはされず
、より緩やかなアライメント公差とすることを可能とす
ると共に、特にメモリセルにおいて、空間を顕著に節約
することを可能としている。 ［００１１１ポリシリコン局所的相互接続体を画定した
後に、それらは窒化チタンの薄膜によって包囲されたチ
タンシリサイドへ変換される。窒化チタンは良好な電気
的導電体であるが、ドーパントの拡散に対するバリアと
して作用する。シリサイド相互接続層は、ポリシリコン
ゲート及びＮ及びＰドープ領域を交差することが可能で
あり、且つそれらから分離されることが可能である。シ
リサイド化相互接続体も、Ｎ又はＰの何れかのドープ区
域とコンタクトすることが可能であり、且つゲート又は
フィールド領域上方のシリサイド化ポリシリコンとコン
タクトすることが可能であり、従って非常に柔軟性のあ
る局所的相互接続システムを構成することを可能とする
。 ［００１２］
ロセスをより微細のライン形状のもの及びより高いコス
トのものとさせることなしに、従来技術と比較して集積
回路のより高密度（即ち、単位面積当りにより多くのト
ランジスタを有するもの）とすることを可能とする自己
整合型コンタクト構成体が提供される。本発明の自己整
合型構成体は、不変的に、ＭＯＳメモリ及び論理集積回
路へ適用可能なものであり、且つ、特に、高々セル当り
５個のコンタクトを必要とするスタティックランダムア
クセルメモリ（ＳＲＡＭ）セルにおいて特に有用なもの
である。 ［０００７］本発明の一実施例における自己整合型ソー
ス及びトレインコンタクトは、ゲート電極とオーバーラ
ツプするが、ソースとドレインとの間及びゲートとの間
に短絡回路を発生させることはない。このオーバーラッ
ピングは、更に、ＣＭＯＳトランジスタを製造するホト
リソグラフィ操作においてより緩やかなアライメント公
差条件とすることを可能とし、且つ従来技術のものと比
較して約３０％寸法の小さいトランジスタを供給する。 このオーバーラッピングは、ゲートとソース／トレイン
コンタクトの間の絶縁によって許容されている。一実施
例においては、この絶縁は、窒化シリコン及び二酸化シ
リコンから形成されている。この二酸化シリコン層は、
高温での熱成長ではなく３５０乃至４００℃における低
温ＣＶＤによって形成される。ソース領域及びドレイン
領域を形成した後に、最小限の高温プロセスを使用し、
その際にこれらの領域におけるドーパントの顕著な拡散
を回避している。 ［０００８］本発明によれば、ポリシリコンゲートへの
コンタクトは、活性チャンネル上方のゲート領域上に形
成することが可能である。なぜならば、ソース領域及び
トレイン領域は、ゲートコンタクトを露出するために絶
縁膜をエツチングする期間中、硬化したホトレジスト層
によって保護されているからである。このことは、装置
のフィールドの寸法を減少させることを可能とし、その
ことは、高価なシリコン面積を節約し、且つ与えられた
集積回路においてより高密度を得ることを可能とする。 厚手のフィールド酸化物の上ではなくトランジスタの活
性部分上方にゲート領域へのコンタクトを形成すること
によって垂直方向においてかなりの空間が節約される。 更に、マスクのコンタクト寸法はポリシリコンゲートを
超えて延在することか可能であり、製造プロセスにおい
てより緩やかなアライメント公差とすることを可能とす
ると共に、幾分パラドックスではあるが、より小型のト
ランジスタ面積とすることを可能とする。 ［０００９］本発明の一実施例においては、窒化チタン
の薄膜によって被覆されたチタンシリサイド層が露出さ
れたソース、トレイン及びポリシリコンゲートコンタク
ト上に形成される。シリサイド化区域は、選択した位置
においてのみ形成される。付着形成した第一ポリシリコ
ン層（ゲートが形成される層）から形成され且つ通常メ
モリアレイの周辺部に位置されている相互接続体は、窒
化チタンの薄膜によって包囲されたチタンシリサイドへ
変換され、低抵抗相互接続体を形成する。このシリサイ
ド化相互接続体の低シート抵抗は、典型的に３乃至５Ω
／口であり、ＲＣ時定数を減少させ、従って従来技術と
比較して伝搬時間遅延を減少させている。 ［００１０１第二ポリシリコン層を付着形成し且つパタ
ーン形成して局所的相互接続体を形成する。この局所的
相互接続体を形成するために使用されるエッチャントは
、露出された下側に存在するシリサイド化ソース、トレ
イン及びゲートコンタクト及び相互接続体をアタックす
ることはない。従って、ポリシリコン局所的相互接続層
は、ソース、トレイン及びゲートコンタクト及び相互接
続体を完全に被覆し且つ保護することを必要とはされず
、より緩やかなアライメント公差とすることを可能とす
ると共に、特にメモリセルにおいて、空間を顕著に節約
することを可能としている。 ［００１１１ポリシリコン局所的相互接続体を画定した
後に、それらは窒化チタンの薄膜によって包囲されたチ
タンシリサイドへ変換される。窒化チタンは良好な電気
的導電体であるが、ドーパントの拡散に対するバリアと
して作用する。シリサイド相互接続層は、ポリシリコン
ゲート及びＮ及びＰドープ領域を交差することが可能で
あり、且つそれらから分離されることが可能である。シ
リサイド化相互接続体も、Ｎ又はＰの何れかのドープ区
域とコンタクトすることが可能であり、且つゲート又は
フィールド領域上方のシリサイド化ポリシリコンとコン
タクトすることが可能であり、従って非常に柔軟性のあ
る局所的相互接続システムを構成することを可能とする
。 ［００１２］
【実施例】図１は、非自己整合型ソース／トレインコン
タクト１及びゲートコンタクト４を持った従来のＭＯＳ
トランジスタの平面図を示している。既存のステッパを
使用する場合、ソース／トレインコンタクト１がゲート
３と接触することのないことを確保する間隔２は典型的
に０． ８ミクロンである。従って、１ミクロンのレイ
アウト基準を使用する場合、Ｘ方向におけるトランジス
タのピッチは５．６ミクロンである。本発明に基づいて
達成することの可能なトランジスタの寸法における減少
は図２に示しである。自己整合型ソース／ドレインコン
タクト５はゲート６とオーバーラツプして形成すること
が可能である。従って、１ミクロンのレイアウト基準を
使用する場合、Ｘ方向におけるトランジスタのピッチは
４ミクロンであり、従来技術と比較して約３０％小型化
されている。 ［００１３］再度図１を参照すると、従来技術において
は、例えばコンタクト４などのようなポリシリコンゲー
トに対するコンタクトは、典型的に、フィールド領域に
おいてのみ許容され、製造プロセス期間中におけるマス
クの最悪の不整合に起因してソース領域及びトレイン領
域に対する短絡が発生することを回避するために活性領
域から０． ８ミクロン離隔されている。図２に示した
如く、本発明の自己整合型ゲートコンタクト７は、活性
領域の上に形成することが可能であり、かなりの空間を
節約している。 ［００１４１図３ａを参照すると、本発明に基づいてＣ
ＭＯ８集積回路のＭＯ８電界効果トランジスタを製造す
る方法は、公知の技術を使用して、Ｎ及びＰウェル１０
、及びドープしたシリコン基板１３上にフィールド及び
ゲート酸化区域１１及び１２を形成する。ゲート酸化膜
１２は、典型的に、１８０オングストロームの厚さであ
る。 ［００１５１図３ｂを参照すると、約３００オングスト
ロームの厚さのポリシリコン層１４が、低圧力ＣＶＤ（
ＬＰＧＶＤ）によって形成され且つ典型的に拡散によっ
てドープし、Ｎ型不純物が適宜のシート抵抗、典型的に
は５０Ω／口となるようにさせる。ドープしたポリシリ
コンは、完成したＭＯ８ＦＥＴ装置におけるゲートとし
て機能する。第一レベル相互接続体は、通常メモリアレ
イの周辺部に位置されるものであり（不図示）、このポ
リシリコン層のドープした部分から形成することが可能
である。次いで、薄い１５０オングストロームの酸化物
層１５をポリシリコン上に熱成長させる。約１８００オ
ングストロームの厚さの窒化シリコン層１６をＬＰＧＶ
Ｄによって酸化物層１５の上に形成する。 ［００１６］図３０を参照すると、ポリシリコンゲート
１４ ａ、 １４ ｂが、公知のホトマスク及びサン
ドイッチエツチング技術によって画定されている。この
サンドイッチエッチは、ＬＡＭ４９０において実施され
る。この非等方性サンドイッチエッチは、窒化シリコン
層１６及びシリコン酸化物層１５のＳＦ６プラズマエッ
チ及びその後のポリシリコンの非等方的Ｃｌ ２ ／Ｈ
ｅプラズマエッチを包含しており、層１５ａ、１５ｂ及
び１６ａ、１６ｂで被覆されたポリシリコンゲート１４
ａ及び１４ｂを形成する。 （００１７１次いで、公知のイオン注入技術を使用して
、Ｎ−及びＰ−型の軽度にドープしたドレイン（ＬＤＤ
）注入１７ａ、１７ｂ、１７ｃ、１７ｄ （図３ｄ）を
形成し、従ってＬＤＤ注入はウェル１０の導電型、又は
ウェルが存在しない場合には、基板１３の導電型と反対
の導電型を有している。典型的には、ＬＤＤ注入の不純
物濃度は約１．８Ｘ１０’ ” ドーパント原子数／
ｃ ｃである。約３５０乃至４００℃においてＴＥ０１
（テトラエチルオルトシリケート（エチルシリケート
））を使用してシリコン酸化物層をＣＶＤ付着し次いで
反応イオンエツチングを行なって、約４０００乃至４２
００オングストロームの厚さの二酸化シリコンからなる
ゲート側壁スペーサ１８ａ、１８ｂ、１８ｃ、１８ｄを
形成する。 １００オングストロームの厚さの酸化物層（不図示）を
約８００℃で熱成長させてソース領域及びドレイン領域
を被覆し且つスペーサ酸化物１８ａ乃至１８ｄを稠密化
させる。次いで、公知のマスクしたイオン注入によって
Ｎ十及びＰ生型ソース及びドレイン領域１９ａ、１９ｂ
、１９ｃ、１９ｄを形成し、従ってドーパントノードは
典型的に３Ｘ１０’ ” −５Ｘ１０’ ”ドーパント
原子数／ ｃ ｃとなる。 ［００１８］ゲートコンタクト領域は、以下の如くにし
て画定される。図３ｅを参照すると、１１００オングス
トロームの厚さのシリコン酸化物層２０のＣＶＤ付着を
行ない、次いで核層を窒素雰囲気中において３０分間８
７５℃でアニールする。次いで、ウェハを、シラプレー
社から市販されておりウェハを平坦化する傾向のあるス
タンダードのノボラックをベースとしたポジティブホト
レジストでコーティングし、次いでベーキングを行なう
。ゲート領域を被覆する酸化物２０が見えるようになる
まで、ホトレジスト２１をプラズマエツチャＡＭＥ８１
１５内において酸素プラズマによって一様にエツチング
する。レジスト層２１を約３０分間の間１５０℃の温度
で２番目のベーキングを行なって、レジスト２１を硬化
させ且つそれを爾後のステップにおいて非反応性とさせ
る。ダークフィールドマスクと共に使用されるべき同一
のポジティブホトレジスト２２の２番目の層を第−層２
１の上に付与する。 ［００１９］次いで、酸化物２０、窒化物１６ｂ及び酸
化物１５ｂを介して開口を形成し、ゲート１４ｂに対し
て電気的コンタクトを形成することを可能とする。ゲー
ト１４ｂを露出するために使用するポリシリコン分離マ
スクは、ゲートを超えて延在するコンタクト寸法を有す
ることが可能であり、その際により緩やかなアライメン
ト公差とすることを可能としている。マスクに対するア
ライメント公差に起因してゲート１４ａに対するコンタ
クト開口の変動する位置の近似を図３ｆに点線で示しで
ある。第一ホトレジスト層２１が存在することにより、
マスクの最悪のアライメントの場合であっても、ゲート
１４ａを露出させるために酸化物層２０及び１５及び窒
化シリコン層１５をエツチングする期間中に、ソース及
びドレイン領域１９が露出されることを防止している。 この様に、ソース又はドレイン１９とゲート１４ａとの
間に短絡回路を発生することなしに、ゲート１４ａの下
側のトランジスタの活性チャンネル領域上方においてゲ
ート１４ａへの電気的コンタクトを形成することが可能
である。 ［００２０１ゲートコンタクトを露出するためにマルチ
ステップエッチが行なわれる。最初に、２５ ：１２の
比でＣ２Ｆｅ／ＣＨＦ３を使用してドライプラズマエッ
チを行なってレジスト層２２内の開口２２ａによって露
出される区域において酸化物２０を除去する。２番目に
、窒化シリコン層１６ｂの１２００乃至１５００オング
ストロームをＣＦ ４プラズマエツチによって除去する
。しかしながら、ＣＦ４は、はぼ同一の割合で露出され
た全ての物質をエッチし、ゲート１４ｂ上方に滑らかな
形状を形成することに貢献し、且つ酸化物１８ｃ、１８
ｄと第一ホトレジスト層２１との界面における酸化物１
８ｃ、１８ｄに段差を発生する。次いで、両方のホトレ
ジスト層２１．２２を完全に除去し、次いで、シリコン
酸化物に対して５０：１の選択性を有するスタンダード
なウェットの燐酸エッチを行ない（即ち、燐酸はシリコ
ン酸化物よりも窒化シリコンを５０倍以上の速度でエッ
チする）、それにより残存する窒化物層１６ｂを除去す
る。最後に、ＣＦ４プラズマエッチを一様に行なって、
１５０オングストロームの厚さの酸化物層１５ｂを除去
し、且つゲート１４ｂの側部上の酸化物１８ｃ、１８ｄ
における酸化物段差の高さを減少させ、図３ｇに示した
ポリシリコンゲートコンタクト１４ｃを形成する。尚、
ゲートコンタクトを露出するためにドライエッチャント
のみを使用するプロセスを使用することも可能である。 ［００２１１図３ｈを参照すると、ソース及びトレイン
領域へのコンタクトは、埋め込みコンタクトマスクを使
用して画定される。酸化物２０の１：１の比のＣ２Ｆ６
／ ＣＨＦ ３プラズマエツチによりスペーサ酸化物１
８ａ、１８ｂの１０乃至２０％が除去されるに過ぎない
。 なぜならば、スペーサ酸化物１８ ａ、 １８ ｂは
酸化物２０よりもかなり厚さが厚いからである。ゲート
を被覆する酸化物２０のある部分が除去された後、窒化
酸化物層１６ａがゲート１４ａを保護する。スペーサ酸
化物１８ａ、１８ｂ及び保護窒化シリコン層１６ａがゲ
ート１４ａ上で不変のままであるので、後に付着形成さ
れるソース及びトレインコンタクトメタリゼーションは
、ソース及びトレイン１９ｂ及びゲート１４ａの間に短
絡回路を発生することなしに、ゲートとオーバーラツプ
することが可能である。プラズマ酸化物エッチに続いて
、裏側エッチを行ない、基板１０の裏側に純粋のシリコ
ンを露出させる。この露出により、基板１０の温度をよ
り正確にモニタすることを可能とし、且つ爾後の処理ス
テップにおいてより正確に制御することを可能とする。 裏側エッチは、三つのステップで実施される。第一ステ
ップは、ヘリウム中において１２：８の比のＣＨＦ３／
ＳＦ６を使用して行ない、次いで第ニステップはヘリウ
ム中においてＳＦｓのみを使用して行なう。３番目のス
テップは、ヘリウム中において２０：８の比のＣＨＦ３
／ＳＦ６を使用して行なう。 ［００２２］図３１を参照すると、ソース、トレイン及
びポリシリコンゲートコンタクト及び相互接続体（不図
示）によって露出されるシリコンは、約７００オングス
トロームの厚さにスパッタしたチタン層を付着形成し且
つ窒素雰囲気中において７００℃で迅速熱アニールを使
用して窒化チタンの薄い層で被覆されたＴｉＳｉ層を形
成することによってシリサイド化される。この迅速熱ア
ニールプロセスは、基板を所定の温度に迅速に加熱し、
該基板をその温度に３０秒保持し、次いでそれをその元
の温度に復帰させることを包含する。基板は、１５秒程
度で迅速に所定温度に到達することが可能である。典型
的に使用されるこの迅速熱アニール用の装置は、ピーク
システムズ社から市販されているモデルＡＬＰ−５５０
０である。反応しなかったチタンは、５：１：１の比の
水と過酸化水素と水酸化アンモニウムの溶液で基板表面
から剥離し、尚該溶液は窒化チタン層もアタックし且つ
それを除去する。アンモニア雰囲気中で３０秒の間９０
０℃で２番目の迅速熱アニールステップを行なうと、Ｔ
ｉＳｉが、窒化チタンの薄い層（不図示）で被覆された
安定なシリサイドＴ ｉ Ｓ ｉ ２層２３ａ、２３ｂ
へ変換される。この様に、チタンシリサイドの区域が選
択的に形成される。例えば、ゲートは、爾後に形成され
る局所的相互接続体とコンタクトする領域においてのみ
シリサイド化される。なぜならば、これらの領域が、前
の処理ステップによって露出される唯一のゲート領域で
あるからである。 ［００２３１重要なことであるが、シリサイド化層２３
ａ、２３ｂは、爾後の処理ステップ期間中、特に第二ポ
リシリコン層から形成されるべき局所的相互接続体の形
成期間中に、下側に存在するソース、トレイン及びゲー
ト領域及び相互接続体を保護することが可能である。局
所的相互接続体は、公知の態様でＬＰＧＶＤによって付
着形成される約７００オングストロームの厚さの第二ポ
リシリコン層から形成される。しかしながら、ウェハを
反応容器内に挿入する前に、反応容器温度は１５０℃へ
低下される。反応器チャンバが排気され且つ温度を上昇
させる前に不活性ガスで再充填され、ウェハが高温度で
酸素と接触する可能性を低下させる。公知のマスキング
及びエツチングプロセスによって局所的相互接続体を画
定する。等方性の５Ｆ６１０２プラズマエツチを使用し
て、オーバーエッチの必要性を減少させる。該エッチは
チタンシリサイドに対して選択性があるので、下側に存
在するチタンシリサイド層２３ａ、２３ｂは、該エッチ
期間中に、ソース、ドレイン及びゲートコンタクト及び
第一ポリシリコン層から形成された第一相互接続体層に
対する損傷を防止し、従って、局所的相互接続体は完全
にこれらの領域とオーバーラツプすることが必要とされ
ることはない。層２３は、又、エッチストップとしても
作用し、従って局所的相互接続体のオーバーエッチ期間
中に、該エッチャントがポリシリコンゲート又は第一相
互接続体層を除去することはない。 ［００２４１次いで、５００オングストロームのスパッ
タ付着したチタン層を基板上に付着形成する。６０秒の
間窒素雰囲気中で６４０℃の温度での迅速熱アニールを
行なうと、薄い窒化チタン膜で包囲されたチタンシリサ
イドＴ ｉ Ｓ ｉ ｘ局所的相互接続体２７が形成さ
れる。反応しなかったチタン及び窒化チタン膜を５：１
：１の水と過酸化水素と水酸化アンモニウムの溶液で表
面から隔離し、図３１に示した構成体とさせる。 ［００２５１図３ｊを参照すると、約４００℃の温度で
シランと酸化２窒素と、窒素との混合物から５００オン
グストロームの厚さの酸化物層を付着形成し、それは絶
縁層２９として機能する。マスキング及びスタンダード
のＣＨＦ３１０２プラズマ酸化物エツチを使用して、局
所的相互接続体２７の選択した領域に負荷抵抗ビア３０
を開口させる。窒素雰囲気中で３０秒の間８５０℃で迅
速熱アニールを行なうと、局所的相互接続体のＴｉＳｉ
、がＴ ｉ Ｓ ｉ ２へ変換され、低抵抗相互接続体
を形成する。薄い窒化チタン膜２８がビア３０によって
露出される局所的相互接続体の領域上に形成される。窒
化チタンは良好な電気的導電体であるがドーパント拡散
に対してはバリヤとして作用する。このバリヤは、爾後
の処理ステップによって形成されるポリシリコン抵抗内
ヘドーパントが拡散することを防止する。抵抗を構成す
る７００オングストロームの厚さの第三ポリシリコン層
を公知の態様でＬＰＧＶＤによって付着形成する。マス
キング及び再度等方性５Ｆ６１０２プラズマエツチを使
用してエツチングを行ない、図３ｊに示した如く抵抗３
１を画定する。ドーパントをイオン注入してこの抵抗の
抵抗値を減少させることが可能である。 ［００２６］図３ｋを参照すると、約４００℃において
シランと酸化２窒素と窒素との混合物から１２００乃至
１５００オングストロームの厚さの酸化物層３２を付着
形成する。絶縁層として作用するドープしたボロン−リ
ンガラス３３を酸化物３２と同様の態様であるが開始ガ
スへジボラン及びホスフィンを添加して、酸化物３２上
に付着形成する。ガラス３３は３０分間の間８００℃で
フローさせてより平坦な表面を形成する。酸化物層３２
は、ボロン−リンガラス３３から抵抗３１ヘボロン及び
リンが拡散することを防止する。スタンダードな製造技
術を使用して製品を完成する。 ［００２７］図４ａ及び図４ｂは、本発明を使用した４
個のセルからなるＣＭＯ８１００ＳＲＡＭメモリのレイ
アウトを示している。尚、図４ａ及び図４ｂにおけるそ
れぞれの部分がどのような物質から構成されているかを
示す記号を図４ｃに示しである。図４ａを参照すると、
簡単化のためにセル構成要素の幾つかのみを示している
が、各セルは線Ａ−Ａ及びＢ−Ｂに沿って分割した１象
限を占有している。セル寸法は６×９ミクロンに過ぎず
、本発明に基づいて達成可能なセル寸法が小さなもので
あることを示している。参照番号４０及び４２は、それ
ぞれ、フィールド酸化物及び島状部乃至は活性区域を示
している。セル当り２個の導電性ゲート４４が、第一ポ
リシリコン層から形成されている。ポリシリコンゲート
４４に対するコンタクト４６は、点線４６ａによって示
した如く、ゲート４４自身よりも幅広のものとすること
が可能である。ソース及びドレイン領域に対してオープ
ンな埋め込みコンタクト４８は、オーバーラツプするこ
とが可能であるが、上述したプロセスによってゲート４
４と電気的及びオーミック的にコンタクトすることはで
きない。交差結合したメモリセルを形成するために、本
願出願人に譲渡されており本願と同日付けで出願された
「高抵抗ポリシリコン負荷抵抗（Ｈｉ ｇｈＲｅ ｓ
ｉ ５ｔａｎｃｅ Ｐｏ１ｙｓｉｌｉｃｏｎ Ｌｏ
ａｄ Ｒｅ５ｉｓｔｏｒ）Ｊ （代理人ドケット番
号Ｍ−１００５）における図２として示された回路を形
成するために、各埋め込みコンタクト４８は、導電性チ
タンシリサイド局所的相互接続構成体５０を介してゲー
トコンタクト４６へ接続される。各セルのその他の構成
要素としては、ビットラインコンタクト５２、ポリシリ
コンワードライン５４、シリサイド化Ｖｃｃ５６、及び
シリサイド化接地ライン５８などがある。 ［００２８］図４ｂには付加的なセル構成要素が示され
ている。負荷抵抗ビア６０が、埋め込みコンタクト４８
の上方に位置されており、且つ点線６０ａで示される如
く、ゲートコンタクト４６とオーバーラツプしている。 負荷抵抗６２の位置は、太線で示しである。Ｖｃｃライ
ン５６へのビア６４は、二つのセルの間に開口されてい
る。垂直の太線６６及び水平方向のストライプ６８は、
スタンダードな技術によって形成された接続用のメタル
ラインの位置を示している。 ［００２９］図４０を参照すると、シェーディング７０
はチタンシリサイド層を表わしている。シェーディング
７１は島状部領域を表わしている。シェーディング７２
は第一ポリシリコン層によるポリシリコンから形成され
たセル構成要素を示している。点線７３はゲートコンタ
クトを開口するポリシリコンマスクの境界を示している
。シェーディング７４はビットコンタクトを示している
。点線７５は負荷抵抗ビアを示している。太線７６は負
荷抵抗を示している。シェーディング７７はコンタクト
領域を示している。細線７８はメタル相互接続体を示し
ている。図４ａ及び図４ｂにおけるフィールド酸化物は
シェーディング又は外形線では示していないが、セルレ
イアウトの白色のマークしてしない部分を占有している
。
タクト１及びゲートコンタクト４を持った従来のＭＯＳ
トランジスタの平面図を示している。既存のステッパを
使用する場合、ソース／トレインコンタクト１がゲート
３と接触することのないことを確保する間隔２は典型的
に０． ８ミクロンである。従って、１ミクロンのレイ
アウト基準を使用する場合、Ｘ方向におけるトランジス
タのピッチは５．６ミクロンである。本発明に基づいて
達成することの可能なトランジスタの寸法における減少
は図２に示しである。自己整合型ソース／ドレインコン
タクト５はゲート６とオーバーラツプして形成すること
が可能である。従って、１ミクロンのレイアウト基準を
使用する場合、Ｘ方向におけるトランジスタのピッチは
４ミクロンであり、従来技術と比較して約３０％小型化
されている。 ［００１３］再度図１を参照すると、従来技術において
は、例えばコンタクト４などのようなポリシリコンゲー
トに対するコンタクトは、典型的に、フィールド領域に
おいてのみ許容され、製造プロセス期間中におけるマス
クの最悪の不整合に起因してソース領域及びトレイン領
域に対する短絡が発生することを回避するために活性領
域から０． ８ミクロン離隔されている。図２に示した
如く、本発明の自己整合型ゲートコンタクト７は、活性
領域の上に形成することが可能であり、かなりの空間を
節約している。 ［００１４１図３ａを参照すると、本発明に基づいてＣ
ＭＯ８集積回路のＭＯ８電界効果トランジスタを製造す
る方法は、公知の技術を使用して、Ｎ及びＰウェル１０
、及びドープしたシリコン基板１３上にフィールド及び
ゲート酸化区域１１及び１２を形成する。ゲート酸化膜
１２は、典型的に、１８０オングストロームの厚さであ
る。 ［００１５１図３ｂを参照すると、約３００オングスト
ロームの厚さのポリシリコン層１４が、低圧力ＣＶＤ（
ＬＰＧＶＤ）によって形成され且つ典型的に拡散によっ
てドープし、Ｎ型不純物が適宜のシート抵抗、典型的に
は５０Ω／口となるようにさせる。ドープしたポリシリ
コンは、完成したＭＯ８ＦＥＴ装置におけるゲートとし
て機能する。第一レベル相互接続体は、通常メモリアレ
イの周辺部に位置されるものであり（不図示）、このポ
リシリコン層のドープした部分から形成することが可能
である。次いで、薄い１５０オングストロームの酸化物
層１５をポリシリコン上に熱成長させる。約１８００オ
ングストロームの厚さの窒化シリコン層１６をＬＰＧＶ
Ｄによって酸化物層１５の上に形成する。 ［００１６］図３０を参照すると、ポリシリコンゲート
１４ ａ、 １４ ｂが、公知のホトマスク及びサン
ドイッチエツチング技術によって画定されている。この
サンドイッチエッチは、ＬＡＭ４９０において実施され
る。この非等方性サンドイッチエッチは、窒化シリコン
層１６及びシリコン酸化物層１５のＳＦ６プラズマエッ
チ及びその後のポリシリコンの非等方的Ｃｌ ２ ／Ｈ
ｅプラズマエッチを包含しており、層１５ａ、１５ｂ及
び１６ａ、１６ｂで被覆されたポリシリコンゲート１４
ａ及び１４ｂを形成する。 （００１７１次いで、公知のイオン注入技術を使用して
、Ｎ−及びＰ−型の軽度にドープしたドレイン（ＬＤＤ
）注入１７ａ、１７ｂ、１７ｃ、１７ｄ （図３ｄ）を
形成し、従ってＬＤＤ注入はウェル１０の導電型、又は
ウェルが存在しない場合には、基板１３の導電型と反対
の導電型を有している。典型的には、ＬＤＤ注入の不純
物濃度は約１．８Ｘ１０’ ” ドーパント原子数／
ｃ ｃである。約３５０乃至４００℃においてＴＥ０１
（テトラエチルオルトシリケート（エチルシリケート
））を使用してシリコン酸化物層をＣＶＤ付着し次いで
反応イオンエツチングを行なって、約４０００乃至４２
００オングストロームの厚さの二酸化シリコンからなる
ゲート側壁スペーサ１８ａ、１８ｂ、１８ｃ、１８ｄを
形成する。 １００オングストロームの厚さの酸化物層（不図示）を
約８００℃で熱成長させてソース領域及びドレイン領域
を被覆し且つスペーサ酸化物１８ａ乃至１８ｄを稠密化
させる。次いで、公知のマスクしたイオン注入によって
Ｎ十及びＰ生型ソース及びドレイン領域１９ａ、１９ｂ
、１９ｃ、１９ｄを形成し、従ってドーパントノードは
典型的に３Ｘ１０’ ” −５Ｘ１０’ ”ドーパント
原子数／ ｃ ｃとなる。 ［００１８］ゲートコンタクト領域は、以下の如くにし
て画定される。図３ｅを参照すると、１１００オングス
トロームの厚さのシリコン酸化物層２０のＣＶＤ付着を
行ない、次いで核層を窒素雰囲気中において３０分間８
７５℃でアニールする。次いで、ウェハを、シラプレー
社から市販されておりウェハを平坦化する傾向のあるス
タンダードのノボラックをベースとしたポジティブホト
レジストでコーティングし、次いでベーキングを行なう
。ゲート領域を被覆する酸化物２０が見えるようになる
まで、ホトレジスト２１をプラズマエツチャＡＭＥ８１
１５内において酸素プラズマによって一様にエツチング
する。レジスト層２１を約３０分間の間１５０℃の温度
で２番目のベーキングを行なって、レジスト２１を硬化
させ且つそれを爾後のステップにおいて非反応性とさせ
る。ダークフィールドマスクと共に使用されるべき同一
のポジティブホトレジスト２２の２番目の層を第−層２
１の上に付与する。 ［００１９］次いで、酸化物２０、窒化物１６ｂ及び酸
化物１５ｂを介して開口を形成し、ゲート１４ｂに対し
て電気的コンタクトを形成することを可能とする。ゲー
ト１４ｂを露出するために使用するポリシリコン分離マ
スクは、ゲートを超えて延在するコンタクト寸法を有す
ることが可能であり、その際により緩やかなアライメン
ト公差とすることを可能としている。マスクに対するア
ライメント公差に起因してゲート１４ａに対するコンタ
クト開口の変動する位置の近似を図３ｆに点線で示しで
ある。第一ホトレジスト層２１が存在することにより、
マスクの最悪のアライメントの場合であっても、ゲート
１４ａを露出させるために酸化物層２０及び１５及び窒
化シリコン層１５をエツチングする期間中に、ソース及
びドレイン領域１９が露出されることを防止している。 この様に、ソース又はドレイン１９とゲート１４ａとの
間に短絡回路を発生することなしに、ゲート１４ａの下
側のトランジスタの活性チャンネル領域上方においてゲ
ート１４ａへの電気的コンタクトを形成することが可能
である。 ［００２０１ゲートコンタクトを露出するためにマルチ
ステップエッチが行なわれる。最初に、２５ ：１２の
比でＣ２Ｆｅ／ＣＨＦ３を使用してドライプラズマエッ
チを行なってレジスト層２２内の開口２２ａによって露
出される区域において酸化物２０を除去する。２番目に
、窒化シリコン層１６ｂの１２００乃至１５００オング
ストロームをＣＦ ４プラズマエツチによって除去する
。しかしながら、ＣＦ４は、はぼ同一の割合で露出され
た全ての物質をエッチし、ゲート１４ｂ上方に滑らかな
形状を形成することに貢献し、且つ酸化物１８ｃ、１８
ｄと第一ホトレジスト層２１との界面における酸化物１
８ｃ、１８ｄに段差を発生する。次いで、両方のホトレ
ジスト層２１．２２を完全に除去し、次いで、シリコン
酸化物に対して５０：１の選択性を有するスタンダード
なウェットの燐酸エッチを行ない（即ち、燐酸はシリコ
ン酸化物よりも窒化シリコンを５０倍以上の速度でエッ
チする）、それにより残存する窒化物層１６ｂを除去す
る。最後に、ＣＦ４プラズマエッチを一様に行なって、
１５０オングストロームの厚さの酸化物層１５ｂを除去
し、且つゲート１４ｂの側部上の酸化物１８ｃ、１８ｄ
における酸化物段差の高さを減少させ、図３ｇに示した
ポリシリコンゲートコンタクト１４ｃを形成する。尚、
ゲートコンタクトを露出するためにドライエッチャント
のみを使用するプロセスを使用することも可能である。 ［００２１１図３ｈを参照すると、ソース及びトレイン
領域へのコンタクトは、埋め込みコンタクトマスクを使
用して画定される。酸化物２０の１：１の比のＣ２Ｆ６
／ ＣＨＦ ３プラズマエツチによりスペーサ酸化物１
８ａ、１８ｂの１０乃至２０％が除去されるに過ぎない
。 なぜならば、スペーサ酸化物１８ ａ、 １８ ｂは
酸化物２０よりもかなり厚さが厚いからである。ゲート
を被覆する酸化物２０のある部分が除去された後、窒化
酸化物層１６ａがゲート１４ａを保護する。スペーサ酸
化物１８ａ、１８ｂ及び保護窒化シリコン層１６ａがゲ
ート１４ａ上で不変のままであるので、後に付着形成さ
れるソース及びトレインコンタクトメタリゼーションは
、ソース及びトレイン１９ｂ及びゲート１４ａの間に短
絡回路を発生することなしに、ゲートとオーバーラツプ
することが可能である。プラズマ酸化物エッチに続いて
、裏側エッチを行ない、基板１０の裏側に純粋のシリコ
ンを露出させる。この露出により、基板１０の温度をよ
り正確にモニタすることを可能とし、且つ爾後の処理ス
テップにおいてより正確に制御することを可能とする。 裏側エッチは、三つのステップで実施される。第一ステ
ップは、ヘリウム中において１２：８の比のＣＨＦ３／
ＳＦ６を使用して行ない、次いで第ニステップはヘリウ
ム中においてＳＦｓのみを使用して行なう。３番目のス
テップは、ヘリウム中において２０：８の比のＣＨＦ３
／ＳＦ６を使用して行なう。 ［００２２］図３１を参照すると、ソース、トレイン及
びポリシリコンゲートコンタクト及び相互接続体（不図
示）によって露出されるシリコンは、約７００オングス
トロームの厚さにスパッタしたチタン層を付着形成し且
つ窒素雰囲気中において７００℃で迅速熱アニールを使
用して窒化チタンの薄い層で被覆されたＴｉＳｉ層を形
成することによってシリサイド化される。この迅速熱ア
ニールプロセスは、基板を所定の温度に迅速に加熱し、
該基板をその温度に３０秒保持し、次いでそれをその元
の温度に復帰させることを包含する。基板は、１５秒程
度で迅速に所定温度に到達することが可能である。典型
的に使用されるこの迅速熱アニール用の装置は、ピーク
システムズ社から市販されているモデルＡＬＰ−５５０
０である。反応しなかったチタンは、５：１：１の比の
水と過酸化水素と水酸化アンモニウムの溶液で基板表面
から剥離し、尚該溶液は窒化チタン層もアタックし且つ
それを除去する。アンモニア雰囲気中で３０秒の間９０
０℃で２番目の迅速熱アニールステップを行なうと、Ｔ
ｉＳｉが、窒化チタンの薄い層（不図示）で被覆された
安定なシリサイドＴ ｉ Ｓ ｉ ２層２３ａ、２３ｂ
へ変換される。この様に、チタンシリサイドの区域が選
択的に形成される。例えば、ゲートは、爾後に形成され
る局所的相互接続体とコンタクトする領域においてのみ
シリサイド化される。なぜならば、これらの領域が、前
の処理ステップによって露出される唯一のゲート領域で
あるからである。 ［００２３１重要なことであるが、シリサイド化層２３
ａ、２３ｂは、爾後の処理ステップ期間中、特に第二ポ
リシリコン層から形成されるべき局所的相互接続体の形
成期間中に、下側に存在するソース、トレイン及びゲー
ト領域及び相互接続体を保護することが可能である。局
所的相互接続体は、公知の態様でＬＰＧＶＤによって付
着形成される約７００オングストロームの厚さの第二ポ
リシリコン層から形成される。しかしながら、ウェハを
反応容器内に挿入する前に、反応容器温度は１５０℃へ
低下される。反応器チャンバが排気され且つ温度を上昇
させる前に不活性ガスで再充填され、ウェハが高温度で
酸素と接触する可能性を低下させる。公知のマスキング
及びエツチングプロセスによって局所的相互接続体を画
定する。等方性の５Ｆ６１０２プラズマエツチを使用し
て、オーバーエッチの必要性を減少させる。該エッチは
チタンシリサイドに対して選択性があるので、下側に存
在するチタンシリサイド層２３ａ、２３ｂは、該エッチ
期間中に、ソース、ドレイン及びゲートコンタクト及び
第一ポリシリコン層から形成された第一相互接続体層に
対する損傷を防止し、従って、局所的相互接続体は完全
にこれらの領域とオーバーラツプすることが必要とされ
ることはない。層２３は、又、エッチストップとしても
作用し、従って局所的相互接続体のオーバーエッチ期間
中に、該エッチャントがポリシリコンゲート又は第一相
互接続体層を除去することはない。 ［００２４１次いで、５００オングストロームのスパッ
タ付着したチタン層を基板上に付着形成する。６０秒の
間窒素雰囲気中で６４０℃の温度での迅速熱アニールを
行なうと、薄い窒化チタン膜で包囲されたチタンシリサ
イドＴ ｉ Ｓ ｉ ｘ局所的相互接続体２７が形成さ
れる。反応しなかったチタン及び窒化チタン膜を５：１
：１の水と過酸化水素と水酸化アンモニウムの溶液で表
面から隔離し、図３１に示した構成体とさせる。 ［００２５１図３ｊを参照すると、約４００℃の温度で
シランと酸化２窒素と、窒素との混合物から５００オン
グストロームの厚さの酸化物層を付着形成し、それは絶
縁層２９として機能する。マスキング及びスタンダード
のＣＨＦ３１０２プラズマ酸化物エツチを使用して、局
所的相互接続体２７の選択した領域に負荷抵抗ビア３０
を開口させる。窒素雰囲気中で３０秒の間８５０℃で迅
速熱アニールを行なうと、局所的相互接続体のＴｉＳｉ
、がＴ ｉ Ｓ ｉ ２へ変換され、低抵抗相互接続体
を形成する。薄い窒化チタン膜２８がビア３０によって
露出される局所的相互接続体の領域上に形成される。窒
化チタンは良好な電気的導電体であるがドーパント拡散
に対してはバリヤとして作用する。このバリヤは、爾後
の処理ステップによって形成されるポリシリコン抵抗内
ヘドーパントが拡散することを防止する。抵抗を構成す
る７００オングストロームの厚さの第三ポリシリコン層
を公知の態様でＬＰＧＶＤによって付着形成する。マス
キング及び再度等方性５Ｆ６１０２プラズマエツチを使
用してエツチングを行ない、図３ｊに示した如く抵抗３
１を画定する。ドーパントをイオン注入してこの抵抗の
抵抗値を減少させることが可能である。 ［００２６］図３ｋを参照すると、約４００℃において
シランと酸化２窒素と窒素との混合物から１２００乃至
１５００オングストロームの厚さの酸化物層３２を付着
形成する。絶縁層として作用するドープしたボロン−リ
ンガラス３３を酸化物３２と同様の態様であるが開始ガ
スへジボラン及びホスフィンを添加して、酸化物３２上
に付着形成する。ガラス３３は３０分間の間８００℃で
フローさせてより平坦な表面を形成する。酸化物層３２
は、ボロン−リンガラス３３から抵抗３１ヘボロン及び
リンが拡散することを防止する。スタンダードな製造技
術を使用して製品を完成する。 ［００２７］図４ａ及び図４ｂは、本発明を使用した４
個のセルからなるＣＭＯ８１００ＳＲＡＭメモリのレイ
アウトを示している。尚、図４ａ及び図４ｂにおけるそ
れぞれの部分がどのような物質から構成されているかを
示す記号を図４ｃに示しである。図４ａを参照すると、
簡単化のためにセル構成要素の幾つかのみを示している
が、各セルは線Ａ−Ａ及びＢ−Ｂに沿って分割した１象
限を占有している。セル寸法は６×９ミクロンに過ぎず
、本発明に基づいて達成可能なセル寸法が小さなもので
あることを示している。参照番号４０及び４２は、それ
ぞれ、フィールド酸化物及び島状部乃至は活性区域を示
している。セル当り２個の導電性ゲート４４が、第一ポ
リシリコン層から形成されている。ポリシリコンゲート
４４に対するコンタクト４６は、点線４６ａによって示
した如く、ゲート４４自身よりも幅広のものとすること
が可能である。ソース及びドレイン領域に対してオープ
ンな埋め込みコンタクト４８は、オーバーラツプするこ
とが可能であるが、上述したプロセスによってゲート４
４と電気的及びオーミック的にコンタクトすることはで
きない。交差結合したメモリセルを形成するために、本
願出願人に譲渡されており本願と同日付けで出願された
「高抵抗ポリシリコン負荷抵抗（Ｈｉ ｇｈＲｅ ｓ
ｉ ５ｔａｎｃｅ Ｐｏ１ｙｓｉｌｉｃｏｎ Ｌｏ
ａｄ Ｒｅ５ｉｓｔｏｒ）Ｊ （代理人ドケット番
号Ｍ−１００５）における図２として示された回路を形
成するために、各埋め込みコンタクト４８は、導電性チ
タンシリサイド局所的相互接続構成体５０を介してゲー
トコンタクト４６へ接続される。各セルのその他の構成
要素としては、ビットラインコンタクト５２、ポリシリ
コンワードライン５４、シリサイド化Ｖｃｃ５６、及び
シリサイド化接地ライン５８などがある。 ［００２８］図４ｂには付加的なセル構成要素が示され
ている。負荷抵抗ビア６０が、埋め込みコンタクト４８
の上方に位置されており、且つ点線６０ａで示される如
く、ゲートコンタクト４６とオーバーラツプしている。 負荷抵抗６２の位置は、太線で示しである。Ｖｃｃライ
ン５６へのビア６４は、二つのセルの間に開口されてい
る。垂直の太線６６及び水平方向のストライプ６８は、
スタンダードな技術によって形成された接続用のメタル
ラインの位置を示している。 ［００２９］図４０を参照すると、シェーディング７０
はチタンシリサイド層を表わしている。シェーディング
７１は島状部領域を表わしている。シェーディング７２
は第一ポリシリコン層によるポリシリコンから形成され
たセル構成要素を示している。点線７３はゲートコンタ
クトを開口するポリシリコンマスクの境界を示している
。シェーディング７４はビットコンタクトを示している
。点線７５は負荷抵抗ビアを示している。太線７６は負
荷抵抗を示している。シェーディング７７はコンタクト
領域を示している。細線７８はメタル相互接続体を示し
ている。図４ａ及び図４ｂにおけるフィールド酸化物は
シェーディング又は外形線では示していないが、セルレ
イアウトの白色のマークしてしない部分を占有している
。
【図１】 従来技術で形成したコンタクトを有する従来
のＭＯＳ）ランジスタ構成体の概略平面図。
のＭＯＳ）ランジスタ構成体の概略平面図。
【図２】 本発明に基づいて自己整合型コンタクトが形
成されたＭＯＳ）ランジスタ構成体の概略平面図。
成されたＭＯＳ）ランジスタ構成体の概略平面図。
【図３ａ】 本発明の製造方法における概略断面図。
【図３ｂｌ 本発明の製造方法における概略断面図。
【図３０】 本発明の製造方法における概略断面図。
【図３ｄｌ 本発明の製造方法における概略断面図。
【図３ｅ】 本発明の製造方法における概略断面図。
【図３ｆ】 本発明の製造方法における概略断面図。
【図３ｇ】 本発明の製造方法における概略断面図。
【図３ｈｌ 本発明の製造方法における概略断面図。
【図３ｉｌ 本発明の製造方法における概略断面図。
【図３ｊ】 本発明の製造方法における概略断面図。
【図３ｋｌ 本発明の製造方法における概略断面図。
【図４ａｌ 本発明を使用した４セルＣＭＯ８１００
ＳＲＡＭメモリのレイアウトを示した概略平面図。 【図４ｂ】 図４ａと同様の概略平面図。
ＳＲＡＭメモリのレイアウトを示した概略平面図。 【図４ｂ】 図４ａと同様の概略平面図。
【図４Ｃ】 図４ａ及び図４ｂにおける各部分の物質
を表わす記号を示した説明図。
を表わす記号を示した説明図。
５ ソース／ドレインコンタクト
６ ゲート
７ ゲートコンタクト
【図１】
【図２】
【図３ａ】
【図３ｂｌ
【図３ｃ】
【図３ｄｌ
【図３ｅ】
【図３ｆ】
【図３ｇ】
【図３ｈｌ
【図３ｉ１
【図３ｊ】
【図３ｋｌ
【図４ａ】
【図４ｂ】
【図４０】
フロントページの続き
Claims (29)
- 【請求項１】 各電界効果トランジスタがソース領域と
トレイン領域及びそれらの間のチャンネル領域とを包含
する活性領域及び前記チャンネル領域上方に形成されて
おり且つ前記チャンネル領域からゲート絶縁膜によって
分離されておりその側部が絶縁物質によって被覆されて
いるゲートを包含する複数個の電界効果トランジスタを
持った集積回路半導体構成体の製造方法であって、前記
構成体の上表面上に絶縁層を形成するステップを有する
と共に、前記絶縁層上に第一ホトレジスト層を形成し前
記ゲート上方の前記第一ホトレジスト層の選択部分を除
去して前記ゲート上方の前記第一絶縁層の上表面の少な
くとも選択部分を露出させ、尚前記第一ホトレジスト層
を非反応性とさせ、前記第一ホトレジスト層及び前記露
出した絶縁層上に第二ホトレジスト層を形成し、前記活
性領域上方にゲートコンタクトを形成すべき箇所におい
て前記第二ホトレジスト層の選択部分を除去して開口を
画定して前記ゲート上方の前記絶縁層の上表面の前記選
択部分を少なくとも部分的に露出させ、前記第二ホトレ
ジスト層によって画定された前記開口によって露出され
た前記絶縁層の部分を除去して前記絶縁層内にゲートコ
ンタクト開口を形成してその際に前記ゲートを部分的に
露出させる、上記各ステップを有することを特徴とする
方法。 - 【請求項２】 請求項１において、更に、前記絶縁層を
形成する前に前記ゲート上に保護層を形成し、前記第二
ホトレジスト層によって画定される前記開口によって露
出される前記絶縁層の部分を除去した後に露出される前
記保護層の選択部分を除去し、その際に前記ゲートが部
分的に露出される、上記各ステップを有することを特徴
とする方法。 - 【請求項３】 請求項２において、前記保護層が窒化シ
リコンを有することを特徴とする方法。 - 【請求項４】 請求項２において、更に、前記第二ホト
レジスト層及び前記第一ホトレジスト層を除去しその際
に前記ゲートへの電気的コンタクトのための開口を残存
させると共に前記ゲートの残存部分を前記絶縁層で被覆
されたままとし、前記絶縁層及び前記ソース領域又は前
記ドレイン領域の予め選択したものの上の絶縁層の一部
を除去することによって前記ソース領域又は前記トレイ
ン領域を部分的に露出させ、前記残存する絶縁物質は前
記ソース領域又は前記ドレイン領域へ形成すべきコンタ
クトを前記ゲートから電気的に分離しており、前記露出
したソース領域又はトレイン領域及び前記ゲート上に導
電性保護物質層を形成し、前記ソース領域、トレイン領
域及び前記ゲートの予め選択したものを電気的に接続す
るための導電性相互接続体を形成する、上記各ステップ
を有することを特徴とする方法。 - 【請求項５】 請求項４において、前記絶縁層が、３５
０乃至４００℃でＣＶＤによって形成された二酸化シリ
コンであることを特徴とする方法。 - 【請求項６】 請求項４において、前記ゲートがドープ
した多結晶シリコンであることを特徴とする方法。 - 【請求項７】 請求項４において、前記導電性保護物質
層が、窒化チタンの薄膜によって被覆されたチタンシリ
サイドであることを特徴とする方法。 - 【請求項８】 請求項４において、前記導電性相互接続
体が、少なくとも部分的に窒化チタンの薄膜で被覆され
ているチタンシリサイドであることを特徴とする方法。 - 【請求項９】 請求項４において、前記ゲート上方の前
記絶縁層が、前記ゲート上方の前記保護層が少なくとも
部分的に露出されるように前記ソース領域又は前記ドレ
イン領域の予め選択したものを部分的に露出する間に少
なくとも部分的に除去され、前記絶縁物質及び前記保護
層は前記ソース領域又は前記ドレイン領域へ形成される
べきコンタクトを前記ゲートから電気的に分離すること
を特徴とする方法。 - 【請求項１０】 請求項９において、前記保護物質層
が窒化シリコンであることを特徴とする方法。 - 【請求項１１】 請求項１において、前記第二ホトレ
ジスト層によって画定される前記開口が前記ゲートより
も幅広であることを特徴とする方法。 - 【請求項１２】 各トランジスタがポリシリコンゲー
トとソース領域とトレイン領域とを持った複数個の電界
効果トランジスタを具備するシリコン半導体構成体であ
って、前記構成体が絶縁物質層によって被覆されている
シリコン半導体構成体の製造方法において、前記絶縁物
質を部分的に除去して前記ポリシリコンゲートの選択区
域及び前記ソース領域又は前記ドレイン領域の選択区域
を露出させ、前記ポリシリコンゲートの前記露出した選
択区域上及び前記ソース領域又は前記トレイン領域の前
記露出した選択区域上及び前記絶縁物質層上に第一チタ
ン層を付着形成し、前記構成体をアニールして前記ポリ
シリコンゲートの前記選択区域及び前記ソース領域又は
前記ドレイン領域の前記選択区域の上側に存在する前記
第一チタン層の部分を反応させ且つ前記ポリシリコンゲ
ートの前記選択区域及び前記ソース領域又は前記トレイ
ン領域の前記選択区域の上側に存在する第一チタンシリ
サイド部分を形成し、反応しなかったチタンを除去し、
大気中で前記構成体をアニールして前記第一チタンシリ
サイド部分を被覆する窒化チタンの薄膜を形成し、窒化
チタンで被覆されている前記第一チタンシリサイド部分
上及び前記絶縁物質層上にポリシリコン層を付着形成し
、前記ポリシリコン層をパターン形成して窒化チタンに
よって被覆されている前記第一チタンシリサイド部分を
少なくとも部分的に被覆すると共に前記ポリシリコンゲ
ート及び前記ソース領域又は前記ドレイン領域の予め選
択したものを接続させ、前記パターン形成したポリシリ
コン層を包含する前記全構成体上に第二チタン層を付着
形成し、前記構成体をアニールして前記パターン形成し
たポリシリコン層の上側に存在する前記第二チタン層の
部分を反応させ且つ第二チタンシリサイド部分を形成し
、反応しなかったチタンを除去する、上記各ステップを
有することを特徴とする方法。 - 【請求項１３】 請求項１２において、更に、大気中
において前記構成体をアニールして前記第二チタンシリ
サイド部分を少なくとも部分的に被覆する窒化チタンの
第二薄膜を形成するステップを有することを特徴とする
方法。 - 【請求項１４】 請求項１２において、前記パターン
形成したポリシリコン層が基本的に完全にチタンシリサ
イドへ変換されることを特徴とする方法。 - 【請求項１５】 請求項１２において、前記パターン
形成したポリシリコン層が部分的にチタンシリサイドへ
変換されることを特徴とする方法。 - 【請求項１６】 複数個の電界効果トランジスタのゲ
ート及びソース又はドレイン領域を電気的に接続して集
積回路を形成する構成体において、電気的コンタクトを
形成すべき箇所において前記ゲート及び前記ソース又は
トレイン領域の各々の上に導電性保護物質が形成されて
おり、前記導電性保護物質を少なくとも部分的に被覆し
且つコンタクトするために導電性シリサイド相互接続体
が形成されており、その際に前記ゲート及び前記ソース
又はトレイン領域の予め選択したものを電気的に接続す
ることを特徴とする構成体。 - 【請求項１７】 請求項１６において、前記導電性保
護物質が窒化チタンによって被覆されたチタンシリサイ
ドであることを特徴とする構成体。 - 【請求項１８】 請求項１６において、前記導電性シ
リサイド相互接続体が少なくとも部分的に窒化チタンで
被覆されたチタンシリサイドであることを特徴とする構
成体。 - 【請求項１９】 複数個の電界効果トランジスタを持
った構成体において、各トランジスタが、半導体基板内
に形成されているソース領域と、トレイン領域と、前記
ソース領域を前記ドレイン領域から分離するチャンネル
領域とを有すると共に、多結晶シリコンから形成されて
おり且つ前記チャンネル領域の上方に存在し且つそれか
ら絶縁層によって分離されているゲートを有しており、
且つ前記電界効果トランジスタの前記ソース領域又は前
記トレイン領域への電気的コンタクトを有しており、前
記ゲートはその上部に形成された第一シリコン酸化物絶
縁層及び第二絶縁層を有しており、前記ゲートの各側部
に隣接して形成され且つそれに被着し且つ被覆すべく絶
縁物質が形成されており、その際に前記ゲートを前記ソ
ース領域又は前記ドレイン領域への電気的コンタクトか
ら電気的に絶縁すると共に保護しており、前記ゲート上
の前記第一二酸化シリコン層及び前記第二絶縁層内に第
一開口が形成されており、その際に前記開口を介して前
記ゲートへ電気的コンタクトを形成することを可能とじ
ており、前記第一開口内に前記ゲートへの電気的コンタ
クトが形成されており、前記電界効果トランジスタの前
記ソース領域又は前記トレイン領域への前記電気的コン
タクトは前記シリコンゲートに直接隣接し且つ前記シリ
コンゲートへの前記電気的コンタクトから離隔して形成
されており、その際に前記第一開口を介して前記ゲート
への電気的コンタクトを形成すると共に前記ゲートへ直
接的に隣接して前記ソース領域又は前記ドレイン領域に
対して電気的コンタクトを形成することを可能としてお
り、前記ゲートへの前記電気的コンタクトは前記ソース
領域又は前記ドレイン領域へ電気的にコンタクトするこ
となしに前記ソース領域又は前記トレイン領域とオーバ
ーラツプすることが可能とされており且つ前記ソース領
域又は前記トレイン領域への前記電気的コンタクトは前
記ゲートとオーバーラツプすることを可能とされている
が前記ゲートの各側部に隣接し且つそれと被着すると共
に被覆するように形成された前記絶縁物質及び前記第二
絶縁層によって前記ゲートと電気的にコンタクトするこ
とが阻止されていることを特徴とする構成体。 - 【請求項２０】 請求項１９において、前記ゲートの
各側部に隣接し且つそれに被着すると共にそれを被覆す
るように形成された前記絶縁物質が、前記ゲートと前記
チャンネル領域との間の絶縁膜と比較して厚い二酸化シ
リコンであることを特徴とする構成体。 - 【請求項２１】 請求項２０において、前記第二絶縁
層が窒化シリコンであることを特徴とする構成体。 - 【請求項２２】 請求項１９において、各トランジス
タは、更に、前記ソース領域又は前記ドレイン領域を被
覆する第三シリコン酸化物層を有すると共に、前記ソー
ス領域又は前記トレイン領域上の前記第三シリコン酸化
物層内に形成した第二開口を有しており、その際に前記
第二開口を介して前記ソース領域又はドレイン領域へ電
気的コンタクトを形成することを可能としていることを
特徴とする構成体。 - 【請求項２３】 請求項２２において、前記第一開口
によって露出された前記ゲートの部分及び前記第二開口
によって露出された前記ソース領域又は前記ドレイン領
域の部分が、前記第一開口を介して前記ゲートへの電気
的コンタクトを形成し且つ前記第二開口を介して前記ソ
ース領域又は前記ドレイン領域への電気的コンタクトを
形成する前に、保護導電性物質によって被覆されること
を特徴とする構成体。 - 【請求項２４】 請求項２３において、前記保護導電
物質が窒化チタンの薄膜で被覆されたチタンシリサイド
であることを特徴とする構成体。 - 【請求項２５】 請求項２４において、前記複数個の
電界効果トランジスタの選択したものが導電性相互接続
体によって電気的に相互接続されて選択した回路を形成
することを特徴とする構成体。 - 【請求項２６】 請求項２５において、前記導電性相
互接続体が少なくとも部分的にチタンシリサイドから形
成されていることを特徴とする構成体。 - 【請求項２７】 請求項２６において、前記導電性相
互接続体が少なくとも部分的に窒化チタンで被覆されて
いることを特徴とする構成体。 - 【請求項２８】 請求項２６において、前記導電性相
互接続体が基本的に完全にチタンシリサイドから形成さ
れていることを特徴とする構成体。 - 【請求項２９】 複数個の電界効果トランジスタが設け
られており、各トランジスタが、ソース領域と、ドレイ
ン領域と、それらの間のチャンネル領域とを具備する活
性領域を有すると共に、前記チャンネル領域上方に前記
チャンネル領域からゲート絶縁膜によって離隔して形成
されたゲートを有しており、且つ前記ゲートへの電気的
コンタクトを有しており、前記ゲートへの前記電気的コ
ンタクトが前記活性領域の上に形成されていることを特
徴とする構成体。
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