JPH02103939A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02103939A JPH02103939A JP63258007A JP25800788A JPH02103939A JP H02103939 A JPH02103939 A JP H02103939A JP 63258007 A JP63258007 A JP 63258007A JP 25800788 A JP25800788 A JP 25800788A JP H02103939 A JPH02103939 A JP H02103939A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 90
- 239000002184 metal Substances 0.000 claims abstract description 90
- 238000002844 melting Methods 0.000 claims abstract description 69
- 230000008018 melting Effects 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 26
- 150000002739 metals Chemical class 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 23
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- UTSDGYKWHMMTDM-UHFFFAOYSA-N alumane;tungsten Chemical compound [AlH3].[W] UTSDGYKWHMMTDM-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に高融点ゲ
ートメタル上に低抵抗メタルを積層し、ゲート抵抗を低
減す°るための半導体装置の製造方法に関するものであ
る。
ートメタル上に低抵抗メタルを積層し、ゲート抵抗を低
減す°るための半導体装置の製造方法に関するものであ
る。
第３図（ａ）〜（ｈ）は従来の半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
図において、１は半絶縁性ＧａＡｓ基板、２は高融点メ
タルゲート、３は能動層、４はホトレジスト、５は低濃
度ソース・ドレイン領域、６は高濃度ソース・ドレイン
領域、７はサイドウオール、２０はＣＶＤ装置で形成し
た絶縁膜、９は平坦化のためのレジスト、１０はレジス
ト、１１は低抵抗メタルである。
タルゲート、３は能動層、４はホトレジスト、５は低濃
度ソース・ドレイン領域、６は高濃度ソース・ドレイン
領域、７はサイドウオール、２０はＣＶＤ装置で形成し
た絶縁膜、９は平坦化のためのレジスト、１０はレジス
ト、１１は低抵抗メタルである。
次に製造方法について説明する。
まず、第３図（ａ）に示すように半絶縁性ＧａＡｓ基板
１上に表面保護膜としてＳｉＯ膜（図示せず）を約３０
０人形成し、基板全面にＳｉイオンを５０Ｋ ｅＶ、１
．０〜３．ＯＸ １０ ′ｆｆｉｃｍ−”の条件で注入
し、アニールを行い能動層３を形成する。次に、スパッ
タ等の方法によりタングステンシリサイド（ＷＳｌ）＋
タングステンナイトライド（ＷＮ）、あるいはタング
ステンアルミ（ＷＡｊり等の高融点メタル２を約３００
０人堆積し、さらにホトレジスト４を用いて高融点メタ
ルゲートパターン２を形成する。
１上に表面保護膜としてＳｉＯ膜（図示せず）を約３０
０人形成し、基板全面にＳｉイオンを５０Ｋ ｅＶ、１
．０〜３．ＯＸ １０ ′ｆｆｉｃｍ−”の条件で注入
し、アニールを行い能動層３を形成する。次に、スパッ
タ等の方法によりタングステンシリサイド（ＷＳｌ）＋
タングステンナイトライド（ＷＮ）、あるいはタング
ステンアルミ（ＷＡｊり等の高融点メタル２を約３００
０人堆積し、さらにホトレジスト４を用いて高融点メタ
ルゲートパターン２を形成する。
次に、第３図（ｂ）に示すように、高融点メタルゲート
２をマスクとしてイオン注入し、低濃度ソース・ドレイ
ン領域５を形成する。
２をマスクとしてイオン注入し、低濃度ソース・ドレイ
ン領域５を形成する。
さらに、基板１全面に絶縁膜を形成し、この絶縁膜にＲ
ＩＥを施して第３図（Ｃ１に示すようなサイドウオール
７を形成した後、高融点メタルゲート２とサイドウオー
ル７をマスクとしてイオン注入し、高濃度ソース・ドレ
イン領域６を形成する。
ＩＥを施して第３図（Ｃ１に示すようなサイドウオール
７を形成した後、高融点メタルゲート２とサイドウオー
ル７をマスクとしてイオン注入し、高濃度ソース・ドレ
イン領域６を形成する。
次に、第３図（ｄｌに示すように基板上全面にプラズマ
ＣＶＤ装置で絶縁膜２０を堆積する。
ＣＶＤ装置で絶縁膜２０を堆積する。
そして、第３図（ｅｌに示すように、基板上全面に表面
が平坦になるようにホトレジスト９を塗布し、第３図（
ｆ）に示すように、絶縁膜２０とレジスト９をＲＩＥに
よって等速エツチングし、高融点メタルゲート２の頭出
しを行う。
が平坦になるようにホトレジスト９を塗布し、第３図（
ｆ）に示すように、絶縁膜２０とレジスト９をＲＩＥに
よって等速エツチングし、高融点メタルゲート２の頭出
しを行う。
次に第３図（幻に示すように低抵抗メタル層１１を形成
するためのレジストパターン１０を形成し、続いて、第
３図（目に示すように蒸着リフトオフ法により高融点メ
タルゲート２上に例えばＴ ｉ ／ Ｍ 。
するためのレジストパターン１０を形成し、続いて、第
３図（目に示すように蒸着リフトオフ法により高融点メ
タルゲート２上に例えばＴ ｉ ／ Ｍ 。
／ Ａ ｕなどからなる低抵抗メタル層１１を形成する
。
。
以上のような工程により、高融点メタルゲート２上に低
抵抗メタル層１１を有する素子を作製する。
抵抗メタル層１１を有する素子を作製する。
しかしながら、従来の半導体装置は以上のような製造プ
ロセスで形成されており、第３図の（ｅ）から（ｆｌに
続く工程においては、レジスト９と絶縁膜２０とを等速
エツチングし、高融点メタルゲート２の頭が出たところ
でエツチングを停止しなければならない、即ち、この場
合、ジャストエツチングを必要とし、それ以上エツチン
グすると高融点ゲートメタル２もエツチングしてしまう
こととなり、エツチングの均一性、再現性を図るのが困
難となり、装置の信頼性が低下してしまうという問題が
あった。
ロセスで形成されており、第３図の（ｅ）から（ｆｌに
続く工程においては、レジスト９と絶縁膜２０とを等速
エツチングし、高融点メタルゲート２の頭が出たところ
でエツチングを停止しなければならない、即ち、この場
合、ジャストエツチングを必要とし、それ以上エツチン
グすると高融点ゲートメタル２もエツチングしてしまう
こととなり、エツチングの均一性、再現性を図るのが困
難となり、装置の信頼性が低下してしまうという問題が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、高融点メタルゲートの頭出しをするためのエ
ッチバックの工程において、エツチングの均一性、再現
性に優れた半導体装置の製造方法を提供することを目的
とする。
たもので、高融点メタルゲートの頭出しをするためのエ
ッチバックの工程において、エツチングの均一性、再現
性に優れた半導体装置の製造方法を提供することを目的
とする。
この発明に係る半導体装置の製造方法は、高融点メタル
ゲート上に低抵抗メタル層を積層する際に、ソース・ド
レイン領域を形成した後、高融点メタルゲートあるいは
、異種メタルの組み合わせで形成したその断面形状がＴ
型の高融点メタルゲート上にカバレッジの悪い絶縁膜を
被着してゲート上と基板上とに分離して絶縁膜を形成し
、基板全面に平坦用レジスト塗布して高融点ゲートメタ
ル上の絶縁膜が露出するまでエッチバックし、その後、
高融点メタルゲート上の絶縁膜だけを除去し、リフトオ
フ法により高融点ゲートメタル上にそのゲート長よりも
大きい幅を有する低抵抗メタルを積層するようにしたも
のである。
ゲート上に低抵抗メタル層を積層する際に、ソース・ド
レイン領域を形成した後、高融点メタルゲートあるいは
、異種メタルの組み合わせで形成したその断面形状がＴ
型の高融点メタルゲート上にカバレッジの悪い絶縁膜を
被着してゲート上と基板上とに分離して絶縁膜を形成し
、基板全面に平坦用レジスト塗布して高融点ゲートメタ
ル上の絶縁膜が露出するまでエッチバックし、その後、
高融点メタルゲート上の絶縁膜だけを除去し、リフトオ
フ法により高融点ゲートメタル上にそのゲート長よりも
大きい幅を有する低抵抗メタルを積層するようにしたも
のである。
この発明においては、高融点メタルゲート上にカバレッ
ジの悪い絶縁膜を形成し、ゲート上の絶縁膜と基板上の
絶縁膜とを完全に分離するようにしたので、この後の平
坦化用レジストをエッチバックする工程おいては、ゲー
ト上の絶縁膜が露出するまで平坦化用レジストだけを０
２アツシヤ等の簡便な方法でエツチングすればよく、ま
た、ゲート上の絶縁膜の厚みの分だけエツチングのマー
ジンができるので、エツチングの均−性及び再現性が良
くなり、半導体装置を歩留まりよく製造できる。
ジの悪い絶縁膜を形成し、ゲート上の絶縁膜と基板上の
絶縁膜とを完全に分離するようにしたので、この後の平
坦化用レジストをエッチバックする工程おいては、ゲー
ト上の絶縁膜が露出するまで平坦化用レジストだけを０
２アツシヤ等の簡便な方法でエツチングすればよく、ま
た、ゲート上の絶縁膜の厚みの分だけエツチングのマー
ジンができるので、エツチングの均−性及び再現性が良
くなり、半導体装置を歩留まりよく製造できる。
第１図（ａ）〜（１）は本発明の一実施例による半導体
装置の製造方法を示す工程断面図であり、図において、
１は半絶縁性ＧａＡｓ基板、２は高融点メタルゲート、
３は能動層、４はレジスト、５は低濃度ソース・ドレイ
ン領域、６は高濃度ソース・ドレイン領域、７はサイド
ウオール、８はＥＣＲ−ＣＶＤ装置で形成した絶縁膜、
９は平坦化用レジスト、１１は低抵抗メタル、１０は低
抵抗メタル１１形成用のレジストである。
装置の製造方法を示す工程断面図であり、図において、
１は半絶縁性ＧａＡｓ基板、２は高融点メタルゲート、
３は能動層、４はレジスト、５は低濃度ソース・ドレイ
ン領域、６は高濃度ソース・ドレイン領域、７はサイド
ウオール、８はＥＣＲ−ＣＶＤ装置で形成した絶縁膜、
９は平坦化用レジスト、１１は低抵抗メタル、１０は低
抵抗メタル１１形成用のレジストである。
次に製造方法について説明する。
まず、第１図（ａ）に示すように半絶縁性ＧａＡｓ基板
１上に表面保護膜としてＳｉＯ膜（図示せず）を約３０
０人形成し、基板全面にＳｉイオンを５０Ｋ ｅＶ、１
．０〜３．０ Ｘ １０ ”ｃｍ−”の条件で注入し、
その後アニールを行い能動層３を形成する。次に、スパ
ッタ等の方法によりタングステンシリサイド（ＷＳｉ）
、 タングステンナイトライド（ＷＮ）。
１上に表面保護膜としてＳｉＯ膜（図示せず）を約３０
０人形成し、基板全面にＳｉイオンを５０Ｋ ｅＶ、１
．０〜３．０ Ｘ １０ ”ｃｍ−”の条件で注入し、
その後アニールを行い能動層３を形成する。次に、スパ
ッタ等の方法によりタングステンシリサイド（ＷＳｉ）
、 タングステンナイトライド（ＷＮ）。
あるいはタングステンアルミ（Ｗ／’ｌ）等の高融点メ
タルを約３０００人堆積し、さらにホトレジスト４を用
いて高融点メタルゲートパターン２を形成する。
タルを約３０００人堆積し、さらにホトレジスト４を用
いて高融点メタルゲートパターン２を形成する。
次に、第１図（ｂｌに示すように、高融点メタルゲート
２をマスクとしてイオン注入し、低濃度ソース・ドレイ
ン領域５を形成する。
２をマスクとしてイオン注入し、低濃度ソース・ドレイ
ン領域５を形成する。
さらに、基板１全面に絶縁膜を形成し、この絶縁膜にＲ
ＩＥを施して第１図（Ｃ１に示すようなサイドウオール
７を形成した後、高融点メタルゲート２とサイドウオー
ル７をマスクとしてイオン注入し、高濃度ソースパドレ
イン領域６を形成する。
ＩＥを施して第１図（Ｃ１に示すようなサイドウオール
７を形成した後、高融点メタルゲート２とサイドウオー
ル７をマスクとしてイオン注入し、高濃度ソースパドレ
イン領域６を形成する。
次に第１図（ｄ）に示すようにサイドウオール７を除去
し、基板上全面にＥＣＲ−ＣＶＤ装置によってカバレッ
ジの悪い絶縁膜８を形成する。
し、基板上全面にＥＣＲ−ＣＶＤ装置によってカバレッ
ジの悪い絶縁膜８を形成する。
そして、第１図（ｅ）に示すようにカバレッジの悪い絶
縁膜ｓ上にこれを覆うように平坦化用レジスト９を約１
μｍ塗布し、第１図（ｆ）に示すようにレジスト９を０
□アツシヤやＲＩＥ等によって絶縁膜２１の頭が出るま
でエッチバンクする。その際、絶縁膜２１の厚みの分だ
けエツチングマージンがあることとなり、また、レジス
ト９だけをエツチングすればよいので、常温でしかも簡
便な方法でエツチングすることができる。
縁膜ｓ上にこれを覆うように平坦化用レジスト９を約１
μｍ塗布し、第１図（ｆ）に示すようにレジスト９を０
□アツシヤやＲＩＥ等によって絶縁膜２１の頭が出るま
でエッチバンクする。その際、絶縁膜２１の厚みの分だ
けエツチングマージンがあることとなり、また、レジス
ト９だけをエツチングすればよいので、常温でしかも簡
便な方法でエツチングすることができる。
次に、第１図（ｇ）において、高融点メタルゲート２の
上部の絶縁膜８をバソファードフッ酸（ＮＨ３０Ｈ＋Ｈ
よＯ＋ＨＦ）等の溶液でウェットエッチすることで取り
除き、その後さらにレジスト９も除去する。
上部の絶縁膜８をバソファードフッ酸（ＮＨ３０Ｈ＋Ｈ
よＯ＋ＨＦ）等の溶液でウェットエッチすることで取り
除き、その後さらにレジスト９も除去する。
次に第１図（ｈ）に示すように、低抵抗メタル１１を蒸
着するためのレジストパターン１０を新たに形成し、第
１図（１１に示すように蒸着リフトオフ法により高融点
メタルゲート２上にそのゲート長よりも大きい寸法の、
例えばＴ ｉ ／ Ｍ ｏ ／ ｆｉ、 ｕなどから成
る低抵抗メタル１１を積層する。
着するためのレジストパターン１０を新たに形成し、第
１図（１１に示すように蒸着リフトオフ法により高融点
メタルゲート２上にそのゲート長よりも大きい寸法の、
例えばＴ ｉ ／ Ｍ ｏ ／ ｆｉ、 ｕなどから成
る低抵抗メタル１１を積層する。
このような上記実施例では高融点メタルゲート２上にカ
バレッジの悪い絶縁膜８を形成し、これを覆うように平
坦化用レジスト９を設けるようにしたので、エッチバッ
クの際には平坦化用レジスト９だけをエツチングすれば
よいこととなり、また、この方法では絶縁膜８の厚みの
分だけエツチングマージンを大きくとることができるの
で、エツチングの均−性及び再現性がよくなる。また、
エツチングを失敗したとしてもレジスト９をもう一度塗
布してやり直すことができるという利点がある。
バレッジの悪い絶縁膜８を形成し、これを覆うように平
坦化用レジスト９を設けるようにしたので、エッチバッ
クの際には平坦化用レジスト９だけをエツチングすれば
よいこととなり、また、この方法では絶縁膜８の厚みの
分だけエツチングマージンを大きくとることができるの
で、エツチングの均−性及び再現性がよくなる。また、
エツチングを失敗したとしてもレジスト９をもう一度塗
布してやり直すことができるという利点がある。
なお、高融点メタルゲート２は上記第１の実施例ではそ
の断面形状が長方形であるが、上部に異種金属を積層し
てその断面形状をＴ型としてもよく、この場合を本発明
の他の実施例として第２図（ａｌ〜（ｌｌに示す０図に
おいて、第１図と同一符号は同一部分を示し、図におい
て、１２は高融点メタルシリサイド層、１３は高融点メ
タル層、１４はホトレジスト、１５は高融点メタルゲー
トである。
の断面形状が長方形であるが、上部に異種金属を積層し
てその断面形状をＴ型としてもよく、この場合を本発明
の他の実施例として第２図（ａｌ〜（ｌｌに示す０図に
おいて、第１図と同一符号は同一部分を示し、図におい
て、１２は高融点メタルシリサイド層、１３は高融点メ
タル層、１４はホトレジスト、１５は高融点メタルゲー
トである。
次に製造方法について説明する
まず、第２図（ａ）に示すように半絶縁性’Ｇ ａ Ａ
ｓ基板１上に表面保護膜としてＳｉＯ膜を３００人を
形成し、基板全面にＳｉイオンを５０Ｋ ｅＶ、１．０
〜３−ＯＸ １０ ”ｃｇｅ−”の条件で注入し、７’
−１−−ルヲ行い能動層３を形成する。次に、スパッタ
等の方法によりタングステンシリサイド（ＷＳｉ）等か
らなる高融点金属シリサイド層１２を積層し、続いてタ
ングステン等からなる高融点金属層１３を積層したのち
、高融点メタルゲート１５を形成するためのレジストパ
ターン１４を形成する。
ｓ基板１上に表面保護膜としてＳｉＯ膜を３００人を
形成し、基板全面にＳｉイオンを５０Ｋ ｅＶ、１．０
〜３−ＯＸ １０ ”ｃｇｅ−”の条件で注入し、７’
−１−−ルヲ行い能動層３を形成する。次に、スパッタ
等の方法によりタングステンシリサイド（ＷＳｉ）等か
らなる高融点金属シリサイド層１２を積層し、続いてタ
ングステン等からなる高融点金属層１３を積層したのち
、高融点メタルゲート１５を形成するためのレジストパ
ターン１４を形成する。
次に第２図（ｂ）に示すようにレジストパターン１４を
マスクとして高融点金属層１３と高融点金属シリサイド
層１２のエツチングを行う。ここで、エツチング速度は
両者１３．１２では異なる為、エツチング後の高融点メ
タルゲート１５はその断面形状がＴ型になる。
マスクとして高融点金属層１３と高融点金属シリサイド
層１２のエツチングを行う。ここで、エツチング速度は
両者１３．１２では異なる為、エツチング後の高融点メ
タルゲート１５はその断面形状がＴ型になる。
次からの第２図ｆｂｌ〜＋１１の各工程は、上記実施例
の第１図（ｂ）〜（ｌｌにおける各工程と全く同様であ
り、最終的に第１図（１）に示すように蒸着リフ１−オ
フ法により′ｒ型高融点メタルゲート１５上にこのゲー
ト長よりも大きい寸法の低抵抗メタル１１を積層し、高
融点メタルデー１−１５上に低抵抗メタル１１を有する
半導体装置を完成する。
の第１図（ｂ）〜（ｌｌにおける各工程と全く同様であ
り、最終的に第１図（１）に示すように蒸着リフ１−オ
フ法により′ｒ型高融点メタルゲート１５上にこのゲー
ト長よりも大きい寸法の低抵抗メタル１１を積層し、高
融点メタルデー１−１５上に低抵抗メタル１１を有する
半導体装置を完成する。
このような本実施例においては、高融点メタルゲート１
５の断面形状をＴ型としたので、Ｅ ＣＲＣＶＤ装置に
より高融点メタルゲート１５上にカバレッジの悪い絶縁
膜８を形成する工程（第２図（ｄ））では、高融点メタ
ルゲート１５上の絶縁ｌ模８と基板１上の絶縁膜８との
分離を確実なものにでき、これにより、これらの絶縁膜
８を覆うように設けた平坦化用レジスト９のエッチバッ
クをより再現性、信頼性に優れたものとすることができ
、高精度の半導体装置を歩留まりよく製造できる効果が
ある。
５の断面形状をＴ型としたので、Ｅ ＣＲＣＶＤ装置に
より高融点メタルゲート１５上にカバレッジの悪い絶縁
膜８を形成する工程（第２図（ｄ））では、高融点メタ
ルゲート１５上の絶縁ｌ模８と基板１上の絶縁膜８との
分離を確実なものにでき、これにより、これらの絶縁膜
８を覆うように設けた平坦化用レジスト９のエッチバッ
クをより再現性、信頼性に優れたものとすることができ
、高精度の半導体装置を歩留まりよく製造できる効果が
ある。
なお、本実施例においては高融点メタルゲート１５を構
成する異種メタルは上層を高融点金属層１３、下層を高
融点金属シリサイド層１２としたが、これは高融点金属
の組み合わせで、しかもエツチングの結果その断面形状
がＴ型に形成できる組み合わせならばよく、これに限定
されるものではない。
成する異種メタルは上層を高融点金属層１３、下層を高
融点金属シリサイド層１２としたが、これは高融点金属
の組み合わせで、しかもエツチングの結果その断面形状
がＴ型に形成できる組み合わせならばよく、これに限定
されるものではない。
なお、上記両実施例では基板１には半絶縁性Ｇａ Ａ
ｓ基板を用いたが、これは、ＩｎＰ系あるいはへテロエ
ピ（ＨＥＭＴ）等の他の基板でもよい。
ｓ基板を用いたが、これは、ＩｎＰ系あるいはへテロエ
ピ（ＨＥＭＴ）等の他の基板でもよい。
また、上記両実施例では高融点ゲートメタル上の絶縁膜
を形成する際に、ＥＣＲ−ＣＶＤ装置を用いたが、これ
は同様にカバレッジの悪い絶縁膜を形成できるものであ
れば他の装置でもよい。
を形成する際に、ＥＣＲ−ＣＶＤ装置を用いたが、これ
は同様にカバレッジの悪い絶縁膜を形成できるものであ
れば他の装置でもよい。
以上のようにこの発明によれば、高融点メタルゲート上
にカバレッジの悪い絶縁膜を被着し、高融点メタルゲー
ト上と基板上とに分離させて絶縁膜を形成するようにし
たので、この絶縁膜を覆うように設けた平坦化用レジス
トをエッチバックする工程では、平坦化用レジストだけ
を高融点メタルゲート上の絶縁膜が露出するまで簡便な
方法でエツチングすればよく、しかも絶縁膜の厚みの分
だけエツチングマージンを大きくすることができる。従
って、オーバエツチングを行った場合にも高融点メタル
ゲートをエツチングしてしまう可能性がなく、しかもこ
の場合には平坦化用レジストをもう一度塗布してやり直
すことが可能であり、信鎖性、及び再現性に優れたエツ
チングを行うことができ、半導体装置を歩留まりよく製
造できる効果がある。また、さらに高融点メタルゲート
を異種メタルの積層構造でその断面形状がＴ型になるよ
うに形成することにより、カバレッジの悪い絶縁膜を被
着する工程で高融点メタルゲート上と基板上との絶縁膜
の分離をより完全なものにでき、さらに半導体装置を歩
留まりよく製造できる効果がある。
にカバレッジの悪い絶縁膜を被着し、高融点メタルゲー
ト上と基板上とに分離させて絶縁膜を形成するようにし
たので、この絶縁膜を覆うように設けた平坦化用レジス
トをエッチバックする工程では、平坦化用レジストだけ
を高融点メタルゲート上の絶縁膜が露出するまで簡便な
方法でエツチングすればよく、しかも絶縁膜の厚みの分
だけエツチングマージンを大きくすることができる。従
って、オーバエツチングを行った場合にも高融点メタル
ゲートをエツチングしてしまう可能性がなく、しかもこ
の場合には平坦化用レジストをもう一度塗布してやり直
すことが可能であり、信鎖性、及び再現性に優れたエツ
チングを行うことができ、半導体装置を歩留まりよく製
造できる効果がある。また、さらに高融点メタルゲート
を異種メタルの積層構造でその断面形状がＴ型になるよ
うに形成することにより、カバレッジの悪い絶縁膜を被
着する工程で高融点メタルゲート上と基板上との絶縁膜
の分離をより完全なものにでき、さらに半導体装置を歩
留まりよく製造できる効果がある。
第１図（ａ）〜（１）は本発明の一実施例による半導体
装置の製造方法を禾す工程断面図、第２図（ａ）〜（ｉ
）は本発明の他の実施例による半導体装置の製造方法を
示す工程断面図、第３図（ａｌ〜（ｈ）は従来の半導体
装置の製造方法を示す工程断面図である。 図において、■は半絶縁性ＧａＡｓ基板、２は高融点メ
タルゲート、３は能動層、４はレジスト、５は低濃度ソ
ース・ドレイン領域、６は高濃度ソース・ドレイン領域
、７はサイドウオール、８はＥＣＲ−ＣＶＤ装置で形成
した絶縁膜、９は平坦化用レジスト、１０はレジスト、
１１は低抵抗メタル、１２は高融点金属シリサイド層、
１３は高融点金属層、１４はホトレジスト、１５は高融
点メタルゲートである。 なお図中同一符号は同−又は相当部分を示す。
装置の製造方法を禾す工程断面図、第２図（ａ）〜（ｉ
）は本発明の他の実施例による半導体装置の製造方法を
示す工程断面図、第３図（ａｌ〜（ｈ）は従来の半導体
装置の製造方法を示す工程断面図である。 図において、■は半絶縁性ＧａＡｓ基板、２は高融点メ
タルゲート、３は能動層、４はレジスト、５は低濃度ソ
ース・ドレイン領域、６は高濃度ソース・ドレイン領域
、７はサイドウオール、８はＥＣＲ−ＣＶＤ装置で形成
した絶縁膜、９は平坦化用レジスト、１０はレジスト、
１１は低抵抗メタル、１２は高融点金属シリサイド層、
１３は高融点金属層、１４はホトレジスト、１５は高融
点メタルゲートである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）高融点メタルゲート上に低抵抗メタルを積層して
なる半導体装置の製造方法において、半導体基板上に一
種の高融点メタルからなるゲート、あるいは異種の高融
点メタルの積層構造からなりその断面形状がＴ型である
ゲートを形成する第１の工程と、 上記半導体基板内にソース、ドレイン領域を形成する第
２の工程と、 上記基板上全面にカバレッジの悪い絶縁膜を被着し、上
記高融点メタルゲート上と上記基板上とに分離させて絶
縁膜を形成する第３の工程と、上記基板上全面にレジス
トを塗布し、該レジストを上記高融点メタルゲート上の
絶縁膜が露出するまでエッチバックする第４の工程と、 上記高融点メタルゲート上の絶縁膜だけを除去し、その
後残りのレジストを除去する第５の工程上記高融点メタ
ルゲート上に低抵抗メタルを積層する第６の工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258007A JPH02103939A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置の製造方法 |
| US07/417,288 US4977100A (en) | 1988-10-12 | 1989-10-05 | Method of fabricating a MESFET |
| DE3933965A DE3933965A1 (de) | 1988-10-12 | 1989-10-11 | Mesfet und verfahren zu dessen herstellung |
| US07/800,749 US5237192A (en) | 1988-10-12 | 1991-11-29 | MESFET semiconductor device having a T-shaped gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258007A JPH02103939A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02103939A true JPH02103939A (ja) | 1990-04-17 |
Family
ID=17314241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258007A Pending JPH02103939A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4977100A (ja) |
| JP (1) | JPH02103939A (ja) |
| DE (1) | DE3933965A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322806A (en) * | 1988-08-24 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a semiconductor device using electron cyclotron resonance plasma CVD and substrate biasing |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5141891A (en) * | 1988-11-09 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | MIS-type semiconductor device of LDD structure and manufacturing method thereof |
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5483104A (en) * | 1990-01-12 | 1996-01-09 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5264379A (en) * | 1990-05-14 | 1993-11-23 | Sumitomo Electric Industries, Inc. | Method of making a hetero-junction bipolar transistor |
| DE4032411A1 (de) * | 1990-10-12 | 1992-04-16 | Daimler Benz Ag | Verfahren zur herstellung von t-gate-elektroden |
| US5116774A (en) * | 1991-03-22 | 1992-05-26 | Motorola, Inc. | Heterojunction method and structure |
| JPH05326561A (ja) * | 1992-05-22 | 1993-12-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| US5336930A (en) * | 1992-06-26 | 1994-08-09 | The United States Of America As Represented By The Secretary Of The Air Force | Backside support for thin wafers |
| JP3170141B2 (ja) * | 1993-07-27 | 2001-05-28 | 株式会社東芝 | 半導体装置 |
| JPH0786310A (ja) * | 1993-09-20 | 1995-03-31 | Mitsubishi Electric Corp | 高融点金属ゲート電極の形成方法 |
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| JP3336487B2 (ja) * | 1995-01-30 | 2002-10-21 | 本田技研工業株式会社 | 高周波トランジスタのゲート電極形成方法 |
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| US6084279A (en) * | 1997-03-31 | 2000-07-04 | Motorola Inc. | Semiconductor device having a metal containing layer overlying a gate dielectric |
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| US6255204B1 (en) | 1999-05-21 | 2001-07-03 | Motorola, Inc. | Method for forming a semiconductor device |
| US7081416B2 (en) * | 2003-04-04 | 2006-07-25 | Micron Technology, Inc. | Methods of forming field effect transistor gates |
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| JPS58101466A (ja) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| JPS6086866A (ja) * | 1983-10-19 | 1985-05-16 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| GB2156579B (en) * | 1984-03-15 | 1987-05-07 | Standard Telephones Cables Ltd | Field effect transistors |
| US4855246A (en) * | 1984-08-27 | 1989-08-08 | International Business Machines Corporation | Fabrication of a gaas short channel lightly doped drain mesfet |
| JPS61154046A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | 半導体装置 |
| JPS6292481A (ja) * | 1985-10-18 | 1987-04-27 | Nec Corp | 半導体装置の製造方法 |
| US4859618A (en) * | 1986-11-20 | 1989-08-22 | Sumitomo Electric Industries, Ltd. | Method of producing the gate electrode of a field effect transistor |
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| JPS6489470A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
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-
1988
- 1988-10-12 JP JP63258007A patent/JPH02103939A/ja active Pending
-
1989
- 1989-10-05 US US07/417,288 patent/US4977100A/en not_active Expired - Fee Related
- 1989-10-11 DE DE3933965A patent/DE3933965A1/de active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5322806A (en) * | 1988-08-24 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a semiconductor device using electron cyclotron resonance plasma CVD and substrate biasing |
Also Published As
| Publication number | Publication date |
|---|---|
| US4977100A (en) | 1990-12-11 |
| DE3933965C2 (ja) | 1992-12-03 |
| DE3933965A1 (de) | 1990-04-19 |
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