JPH03166734A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH03166734A JPH03166734A JP1304814A JP30481489A JPH03166734A JP H03166734 A JPH03166734 A JP H03166734A JP 1304814 A JP1304814 A JP 1304814A JP 30481489 A JP30481489 A JP 30481489A JP H03166734 A JPH03166734 A JP H03166734A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/0821—Collector regions of bipolar transistors
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は，ヘテロ接合バイポーラトランジスタ及びその
製造方法に関する。
製造方法に関する。
従来のヘテロ接合バイポーラトランジスタは、素子の高
集積化、高速化のために、各電極間隔や電極寸法を微小
化することが行なわれていた。このようなヘテロ接合バ
イポーラトランジスタは、例えば特開昭６３−４６７７
号に記載の方法により作製していた。すなわち，基板上
に、コレクタ層，ベース層、エミッタ層、エミッタ電極
膜及び絶縁膜を積層し、この絶縁膜をパターンとし、こ
のパターンをマスクとしてエミツタ電極膜、エミッタ層
をエッチングし、エッチングされた二層の側壁に第１の
絶縁性側壁を形成した後．上記ベース層と接続するベー
ス電極膜を形成し、さらに第２の絶縁性側壁を形成し、
これをマスクにベース電極膜をエッチングすることによ
り、バイポーラトランジスタを作製していた。この方法
により作製されたバイポーラトランジスタは、ベース電
極を自己整合によりエミッタ電極と分離するため、素子
が高集積化されると伴に、寄生抵抗，寄生容量が大幅に
軽減される。
集積化、高速化のために、各電極間隔や電極寸法を微小
化することが行なわれていた。このようなヘテロ接合バ
イポーラトランジスタは、例えば特開昭６３−４６７７
号に記載の方法により作製していた。すなわち，基板上
に、コレクタ層，ベース層、エミッタ層、エミッタ電極
膜及び絶縁膜を積層し、この絶縁膜をパターンとし、こ
のパターンをマスクとしてエミツタ電極膜、エミッタ層
をエッチングし、エッチングされた二層の側壁に第１の
絶縁性側壁を形成した後．上記ベース層と接続するベー
ス電極膜を形成し、さらに第２の絶縁性側壁を形成し、
これをマスクにベース電極膜をエッチングすることによ
り、バイポーラトランジスタを作製していた。この方法
により作製されたバイポーラトランジスタは、ベース電
極を自己整合によりエミッタ電極と分離するため、素子
が高集積化されると伴に、寄生抵抗，寄生容量が大幅に
軽減される。
また，素子の微細化については、特開昭６２−１５９４
６４号に記載のように、エミッタサイズを微細化するた
めに、エミッタ電極、ベース電極を不活性半導体領域上
に伸長し、この不活性半導体領域上にこれらの電極と配
線材料との接続部を設ける方法が用いられていた。
６４号に記載のように、エミッタサイズを微細化するた
めに、エミッタ電極、ベース電極を不活性半導体領域上
に伸長し、この不活性半導体領域上にこれらの電極と配
線材料との接続部を設ける方法が用いられていた。
上記特開昭６３−４６７７号に記載の技術は、エミッタ
電極、エミッタ領域の微細化、エミッタ領域とベース領
域の距離の短縮は可能であるが、エミッタ電極と配線材
料との接続については配慮されていなかった。
電極、エミッタ領域の微細化、エミッタ領域とベース領
域の距離の短縮は可能であるが、エミッタ電極と配線材
料との接続については配慮されていなかった。
また、上記特開昭６２−１５９４６４号に記載の技術は
，不活性半導体領域の上に、エミッタ電極、ベース電極
と配線材料との接続部を設けていたが、この場合、エミ
ッタ電極の抵抗により、エミッタ、ベース接合部への印
加電圧が不均一になるという問題が生じた。また、エミ
ッタ領域を形成する際に、エミッタ領域を形成する結晶
層が横方向にエッチングされる、いわゆるサイドエッチ
ングの点についても配慮されておらず、エミッタサイズ
を微細化する上で制限が生じるという問題があった。
，不活性半導体領域の上に、エミッタ電極、ベース電極
と配線材料との接続部を設けていたが、この場合、エミ
ッタ電極の抵抗により、エミッタ、ベース接合部への印
加電圧が不均一になるという問題が生じた。また、エミ
ッタ領域を形成する際に、エミッタ領域を形成する結晶
層が横方向にエッチングされる、いわゆるサイドエッチ
ングの点についても配慮されておらず、エミッタサイズ
を微細化する上で制限が生じるという問題があった。
本発明の目的は、エミッタ領域又はコレクタ領域を微細
化しても、エミッタ，ベース接合部又は，コレクタ、ベ
ース接合部への印加電圧が安定なヘテロ接合バイポーラ
トランジスタ及びその製造方法を提供することにある。
化しても、エミッタ，ベース接合部又は，コレクタ、ベ
ース接合部への印加電圧が安定なヘテロ接合バイポーラ
トランジスタ及びその製造方法を提供することにある。
本発明の他の目的は，エミッタ領域又はコレクタ領域を
形成する際，サイドエッチングが生じないヘテロ接合バ
イポーラトランジスタの製造方法を提供することにある
。
形成する際，サイドエッチングが生じないヘテロ接合バ
イポーラトランジスタの製造方法を提供することにある
。
上記目的は、（１）基板上に，エミッタ領域、ベース領
域及びコレクタ領域を有し、該エミッタ領域の位置が該
コレクタ領域の位置より基板上の上部に設けられたヘテ
ロ接合バイポーラトランジスタにおいて，該エミッタ領
域に接続するエミッタ電極の上部全面に配線金属材料を
配置したことを特徴とするヘテロ接合バイポーラトラン
ジスタにより、 （２）基板上に、エミッタ領域、ベース領域及びコレク
タ領域を有し、該エミッタ領域の位置が該コレクタ領域
の位置より基板上の上部に設けられたヘテロ接合バイポ
ーラトランジスタにおいて、該エミッタ領域に接続する
エミッタ電極と配線金属材料との接触部の面積が、該エ
ミッタ領域よりも大きいことを特徴とするヘテロ接合バ
イポーラトランジスタにより， （３）上記エミッタ電極と配線金属材料との接触１ 部が活性半導体領域の上部に配置されていることを特徴
とする上記１又は２に記載のヘテロ接合バイポーラトラ
ンジスタにより、 （４）基板上に、コレクタ領域、ベース領域及びエミッ
タ領域を有し、該コレクタ領域の位置が該エミッタ領域
の位置より基板上の上部に設けられたヘテロ接合バイポ
ーラトランジスタにおいて、該コレクタ領域に接続する
コレクタ電極の上部全面に配線金属材料を配置したこと
を特徴とするヘテロ接合バイポーラトランジスタにより
、（５）基板上に，コレクタ領域、ベース領域及びエミ
ッタ領域を有し、該コレクタ領域の位置が該エミッタ領
域の位置より基板上の上部に設けられたヘテロ接合バイ
ポーラトランジスタにおいて、該コレクタ領域に接続す
るコレクタ電極と配線金属材料との接触部の面積が、該
コレクタ領域よりも大きいことを特徴とするヘテロ接合
バイポーラトランジスタにより、 （６）上記コレクタ電極と配線金属材料との接触部が活
性半導体領域の上部に配置されていることを特徴とする
上記４又は５に記載のヘテロ接合バイポーラトランジス
タにより、 （７）基板上に、少なくともベース領域となる第１の半
導体層と，該第１の半導体層上にエミツタ領域又はコレ
クタ領域となる第２の半導体層を形成する工程と、 該第２の半導体層上に所望の材質のパターンを形成する
工程と， 該パターンをマスクとして該第２の半導体層のパターン
を形成する工程と、 少なくとも該第２の半導体層のパターン周辺に絶縁膜の
側壁を形成する工程と， 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程と、少なくとも該ベース電
極を覆う層間絶縁膜を形成する工程と， 上記所望の材質のパターンを除去し、そこにエミッタ又
はコレクタ電極を形成する工程と，該エミッタ又はコレ
クタ電極上全面に配線材料層を形成する工程とを有する
ことを特徴とするヘテロ接合バイポーラトランジスタの
製造方法により， （８）基板上に、少なくともベース領域となる第１の半
導体層を形成する工程と， 該第１の半導体層上にエミッタ領域又はコレクタ領域と
なる第２の半導体層と、該第２の半導体層上に電極とな
り得る材質の層を設け，該電極となり得る材質の層と，
該第２の半導体層を所望のパターンとする工程と、 少なくとも該第２の半導体層のパターン周辺に絶縁膜の
側壁を形成する工程と、 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程と、上記電極となり得る材
質の層のパターン上にさらに電極層を設け、エミッタ又
はコレクタ電極とする工程と、 該エミッタ又はコレクタ電極上の少なくともその全面に
配線材料層を形成する工程とを有することを特徴とする
ヘテロ接合バイポーラトランジスタの製造方法により、 （９）基板上に、少なくともベース領域となる第１の半
導体層を形成する工程と， 該第１の半導体層上にエミッタ領域又はコレクタ領域と
なる第２の半導体層と、該第２の半導体層上に電極とな
り得る材質の層を設け、該電極となり得る材質の層と、
該第２の半導体層を所望のパターンとする工程と、 少なくとも該第２の半導体層のパターン周辺に絶縁膜の
側壁を形成する工程と， 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程と，上記電極となり得る材
質の層のパターン上にさらに電極層を設け，エミッタ又
はコレクタ電極とする工程と． 該エミッタ又はコレクタ電極上の、上記エミッ夕領域又
はコレクタ領域より広い部分で接続する配線材料層を形
成する工程とを有することを特徴とするヘテロ接合バイ
ポーラトランジスタの製造方法により、 （１０）上記第２の半導体層のパターンの形成は、上記
電極となり得る材質の層のパターンに第１の側壁を設け
、該電極となり得る材質の層のパターンと該第１の側壁
とをマスクとしてエッチングし、該第２の半導体層のパ
ターンを形成することを特徴とする上記８又は９に記載
のヘテロ接合バイポーラトランジスタの製造方法により
、 （１ｌ）上記電極となり得る材質の層は、ＷＳｉである
ことを特徴とする上記８、９又は１ｏに記載のヘテロ接
合バイポーラトランジスタの製造方法により達成される
。
域及びコレクタ領域を有し、該エミッタ領域の位置が該
コレクタ領域の位置より基板上の上部に設けられたヘテ
ロ接合バイポーラトランジスタにおいて，該エミッタ領
域に接続するエミッタ電極の上部全面に配線金属材料を
配置したことを特徴とするヘテロ接合バイポーラトラン
ジスタにより、 （２）基板上に、エミッタ領域、ベース領域及びコレク
タ領域を有し、該エミッタ領域の位置が該コレクタ領域
の位置より基板上の上部に設けられたヘテロ接合バイポ
ーラトランジスタにおいて、該エミッタ領域に接続する
エミッタ電極と配線金属材料との接触部の面積が、該エ
ミッタ領域よりも大きいことを特徴とするヘテロ接合バ
イポーラトランジスタにより， （３）上記エミッタ電極と配線金属材料との接触１ 部が活性半導体領域の上部に配置されていることを特徴
とする上記１又は２に記載のヘテロ接合バイポーラトラ
ンジスタにより、 （４）基板上に、コレクタ領域、ベース領域及びエミッ
タ領域を有し、該コレクタ領域の位置が該エミッタ領域
の位置より基板上の上部に設けられたヘテロ接合バイポ
ーラトランジスタにおいて、該コレクタ領域に接続する
コレクタ電極の上部全面に配線金属材料を配置したこと
を特徴とするヘテロ接合バイポーラトランジスタにより
、（５）基板上に，コレクタ領域、ベース領域及びエミ
ッタ領域を有し、該コレクタ領域の位置が該エミッタ領
域の位置より基板上の上部に設けられたヘテロ接合バイ
ポーラトランジスタにおいて、該コレクタ領域に接続す
るコレクタ電極と配線金属材料との接触部の面積が、該
コレクタ領域よりも大きいことを特徴とするヘテロ接合
バイポーラトランジスタにより、 （６）上記コレクタ電極と配線金属材料との接触部が活
性半導体領域の上部に配置されていることを特徴とする
上記４又は５に記載のヘテロ接合バイポーラトランジス
タにより、 （７）基板上に、少なくともベース領域となる第１の半
導体層と，該第１の半導体層上にエミツタ領域又はコレ
クタ領域となる第２の半導体層を形成する工程と、 該第２の半導体層上に所望の材質のパターンを形成する
工程と， 該パターンをマスクとして該第２の半導体層のパターン
を形成する工程と、 少なくとも該第２の半導体層のパターン周辺に絶縁膜の
側壁を形成する工程と， 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程と、少なくとも該ベース電
極を覆う層間絶縁膜を形成する工程と， 上記所望の材質のパターンを除去し、そこにエミッタ又
はコレクタ電極を形成する工程と，該エミッタ又はコレ
クタ電極上全面に配線材料層を形成する工程とを有する
ことを特徴とするヘテロ接合バイポーラトランジスタの
製造方法により， （８）基板上に、少なくともベース領域となる第１の半
導体層を形成する工程と， 該第１の半導体層上にエミッタ領域又はコレクタ領域と
なる第２の半導体層と、該第２の半導体層上に電極とな
り得る材質の層を設け，該電極となり得る材質の層と，
該第２の半導体層を所望のパターンとする工程と、 少なくとも該第２の半導体層のパターン周辺に絶縁膜の
側壁を形成する工程と、 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程と、上記電極となり得る材
質の層のパターン上にさらに電極層を設け、エミッタ又
はコレクタ電極とする工程と、 該エミッタ又はコレクタ電極上の少なくともその全面に
配線材料層を形成する工程とを有することを特徴とする
ヘテロ接合バイポーラトランジスタの製造方法により、 （９）基板上に、少なくともベース領域となる第１の半
導体層を形成する工程と， 該第１の半導体層上にエミッタ領域又はコレクタ領域と
なる第２の半導体層と、該第２の半導体層上に電極とな
り得る材質の層を設け、該電極となり得る材質の層と、
該第２の半導体層を所望のパターンとする工程と、 少なくとも該第２の半導体層のパターン周辺に絶縁膜の
側壁を形成する工程と， 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程と，上記電極となり得る材
質の層のパターン上にさらに電極層を設け，エミッタ又
はコレクタ電極とする工程と． 該エミッタ又はコレクタ電極上の、上記エミッ夕領域又
はコレクタ領域より広い部分で接続する配線材料層を形
成する工程とを有することを特徴とするヘテロ接合バイ
ポーラトランジスタの製造方法により、 （１０）上記第２の半導体層のパターンの形成は、上記
電極となり得る材質の層のパターンに第１の側壁を設け
、該電極となり得る材質の層のパターンと該第１の側壁
とをマスクとしてエッチングし、該第２の半導体層のパ
ターンを形成することを特徴とする上記８又は９に記載
のヘテロ接合バイポーラトランジスタの製造方法により
、 （１ｌ）上記電極となり得る材質の層は、ＷＳｉである
ことを特徴とする上記８、９又は１ｏに記載のヘテロ接
合バイポーラトランジスタの製造方法により達成される
。
上記他の目的は、上記（１ｏ）項又は
（ｌ２）基板上に，少なくともベース領域となる第１の
半導体層を形成する工程と、 該第１の半導体層上にエミッタ領域又はコレクタ領域と
なる第２の半導体層を形成する工程と、該第２の半導体
層上に所望の材質の層を形成する工程と， 該所望の材質の層を所望のパターンとする工程と、 該所望の材質の層のパターンに第１の側壁を設け、該パ
ターンと該第１の側壁とをマスクとしてエッチングし、
該第２の半導体層のパターンを形成するを形成する工程
と． 少なくとも該第２の半導体層のパターン周辺にＭ縁膜の
側壁を形成する工程と、 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程とを有することを特徴とす
るヘテロ接合バイポーラトランジスタの製造方法により
達或される． 〔作 用〕 以下，エミッタ領域の位置がコレクタ領域の位置より基
板上の上部に設けられた、いわゆるエミッタトップ型の
ヘテロ接合バイポーラトランジスタの場合について説明
する。
半導体層を形成する工程と、 該第１の半導体層上にエミッタ領域又はコレクタ領域と
なる第２の半導体層を形成する工程と、該第２の半導体
層上に所望の材質の層を形成する工程と， 該所望の材質の層を所望のパターンとする工程と、 該所望の材質の層のパターンに第１の側壁を設け、該パ
ターンと該第１の側壁とをマスクとしてエッチングし、
該第２の半導体層のパターンを形成するを形成する工程
と． 少なくとも該第２の半導体層のパターン周辺にＭ縁膜の
側壁を形成する工程と、 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程とを有することを特徴とす
るヘテロ接合バイポーラトランジスタの製造方法により
達或される． 〔作 用〕 以下，エミッタ領域の位置がコレクタ領域の位置より基
板上の上部に設けられた、いわゆるエミッタトップ型の
ヘテロ接合バイポーラトランジスタの場合について説明
する。
エミッタ電極の上部全面に配線金属材料を配置すること
により、又はエミッタ電極と配線金属材料との接続部の
接触面積を少なくともエミッタ領域の面積より大きくす
ることにより、エミッタ電極材料の抵抗による特性の劣
化を防止することができる。
により、又はエミッタ電極と配線金属材料との接続部の
接触面積を少なくともエミッタ領域の面積より大きくす
ることにより、エミッタ電極材料の抵抗による特性の劣
化を防止することができる。
また、上記の如く構或することにより、エミッタ電極と
配線金属材料との接触部を活性半導体上に配置すること
ができる。
配線金属材料との接触部を活性半導体上に配置すること
ができる。
さらにまた、エミッタ領域とエミッタ電極との接触部に
ノンアロイオーミック接触が可能な半導体層を用いた場
合には、これをエミッタ電極として用いることができ、
エミッタサイズを微細化してもエミッタ電極と配線金属
材料との接触部を活性半導体上に配置できる。
ノンアロイオーミック接触が可能な半導体層を用いた場
合には、これをエミッタ電極として用いることができ、
エミッタサイズを微細化してもエミッタ電極と配線金属
材料との接触部を活性半導体上に配置できる。
さらにまた、エミッタ領域を，その上に形成されたパタ
ーンに側壁を設け、これらをマスクとしてエッチングし
て形成することにより、サイドエッチングを生ずること
なく上記領域を形成することができる。
ーンに側壁を設け、これらをマスクとしてエッチングし
て形成することにより、サイドエッチングを生ずること
なく上記領域を形成することができる。
なお、コレクタトップ型のヘテロ接合バイポーラトラン
ジスタについても、上記に対応した説明が或り立つ． 〔実施例〕 以下，本発明の一実施例を図面を用いて詳細に説明する
。
ジスタについても、上記に対応した説明が或り立つ． 〔実施例〕 以下，本発明の一実施例を図面を用いて詳細に説明する
。
実施例 １
第１図（ａ）〜（ｄ）は、本発明のヘテロ結合バイポー
ラトランジスタの製造工程を示す素子の断面図である。
ラトランジスタの製造工程を示す素子の断面図である。
まず、第１図（ａ）に示すように、半絶縁性Ｇ ａ Ａ
ｓ基板１上に、Ｓｉを約５×１ ０”Ｑｌ−”含むｎ
型Ｇ ａ Ａ ｓ層２を０．８ｐｍ厚みに形成しコレク
タ層とする．次いでベース層としてＢｅを約３ Ｘ Ｉ
Ｏ ”ａｍ−’含む約１０００入厚のｐ型Ｇ ａ Ａ
ｓ層３、エミッタ層としてＳｉを約５ Ｘ １ ０
”ｃｘ−’含む約１５００λ厚のｎ型ＡＱＧ ａ Ａ
ｓ層４（ＡＱ組或：３０原子％），最後に、キャップ層
としてＳｉを約５ Ｘ １ ０”ａｌ−”含む約１００
０λ厚のｎ型Ｇ ａ Ａ ｓ層５を順次、ＭＢＥ法によ
り成長させる。次いでＷＳｉを約ｓｏｏｏλスパッタ法
により堆積し、ホトレジストマスク７を用いてエミッタ
パターン６を形成する。なお、ＷＳｉに代えてＳｉ，Ｎ
４を堆積してもよい。
ｓ基板１上に、Ｓｉを約５×１ ０”Ｑｌ−”含むｎ
型Ｇ ａ Ａ ｓ層２を０．８ｐｍ厚みに形成しコレク
タ層とする．次いでベース層としてＢｅを約３ Ｘ Ｉ
Ｏ ”ａｍ−’含む約１０００入厚のｐ型Ｇ ａ Ａ
ｓ層３、エミッタ層としてＳｉを約５ Ｘ １ ０
”ｃｘ−’含む約１５００λ厚のｎ型ＡＱＧ ａ Ａ
ｓ層４（ＡＱ組或：３０原子％），最後に、キャップ層
としてＳｉを約５ Ｘ １ ０”ａｌ−”含む約１００
０λ厚のｎ型Ｇ ａ Ａ ｓ層５を順次、ＭＢＥ法によ
り成長させる。次いでＷＳｉを約ｓｏｏｏλスパッタ法
により堆積し、ホトレジストマスク７を用いてエミッタ
パターン６を形成する。なお、ＷＳｉに代えてＳｉ，Ｎ
４を堆積してもよい。
次に第１図（ｂ）に示すように，エミッタパターン６を
マスクにＣＣＵ，Ｆ２ガスと不活性ガス（Ｈｅ）中での
反応性ドライエッチングによりｎ型Ｇ ａ Ａ ｓ Ｎ
５を、化学的エッチングによりｎ型Ａ Ｑ Ｇ ａ
Ａ ｓ層４をエッチングする。次いで、ホトレジストマ
スクを用いてコレクタ領域を規定し、ＣＣＱ，ガスを用
いた反応性ドライエッチングによりコレクタ層となるｎ
型ＧａＡｓ層２を露出させた後、ＩＩ１！縁膜８となる
Ｓｉｎ，を約３０００λ厚堆積する。次にホトレジスト
マスクを用いてべ−ス電極領域を規定し、ＣＨＦ，及び
Ｃ２Ｆ，の混合ガスを用いたドライエ・ツチングにより
ベース電極部の穴あけを行ない，エミッタパターン６周
辺の絶＃膜側壁８′と絶縁膜８のパターンを形成する。
マスクにＣＣＵ，Ｆ２ガスと不活性ガス（Ｈｅ）中での
反応性ドライエッチングによりｎ型Ｇ ａ Ａ ｓ Ｎ
５を、化学的エッチングによりｎ型Ａ Ｑ Ｇ ａ
Ａ ｓ層４をエッチングする。次いで、ホトレジストマ
スクを用いてコレクタ領域を規定し、ＣＣＱ，ガスを用
いた反応性ドライエッチングによりコレクタ層となるｎ
型ＧａＡｓ層２を露出させた後、ＩＩ１！縁膜８となる
Ｓｉｎ，を約３０００λ厚堆積する。次にホトレジスト
マスクを用いてべ−ス電極領域を規定し、ＣＨＦ，及び
Ｃ２Ｆ，の混合ガスを用いたドライエ・ツチングにより
ベース電極部の穴あけを行ない，エミッタパターン６周
辺の絶＃膜側壁８′と絶縁膜８のパターンを形成する。
引続きＡｕＺｎ合金から成るベース電極９を蒸着、リフ
トオフにより形成し、窒素中熱処理（４００℃、２分）
によりオーミック特性を得た。
トオフにより形成し、窒素中熱処理（４００℃、２分）
によりオーミック特性を得た。
この際エミッタパターン６上にもＡｕＺｎ合金９′が堆
積された。
積された。
次に第１図（ｃ）に示すように、ホトレジストの塗布に
よる平坦化工程とそのドライエッチングにより、エミッ
タパターン上のＡｕＺｎ合金９′のみを露出し、イオン
ミリング法によりエッチング除去する。次いでＡ ｕ
Ｇ ｅ合金からなるコレクタ電極１０を蒸着、リフトオ
フ工程により形成した後，層間Ｈｉｍ膜１１で素子全体
を覆う。ここで層間絶縁膜１１は，ＣＶＤ法によるＳｉ
ｎ２膜でスピンオングラス（ＳＯａ）の層を挾んだサン
ドインチ構造で，約６００ＯＡ厚とした。次に，ホトレ
ジストによりエミッタ領域にエミッタパターン６に達す
る穴あけを行い、ＣＦ４ガスを用いた反応性ドライエッ
チングによりエミッタパターン６を選択的に完全に除去
し、その部分に．ＡｕＧｅ合金からなる３０００Ａ厚の
エミッタ電極１２を蒸着し、リフトオフ法により形成し
、熱処理（４００℃、窒素中、２分）によりオーミック
特性を得た。
よる平坦化工程とそのドライエッチングにより、エミッ
タパターン上のＡｕＺｎ合金９′のみを露出し、イオン
ミリング法によりエッチング除去する。次いでＡ ｕ
Ｇ ｅ合金からなるコレクタ電極１０を蒸着、リフトオ
フ工程により形成した後，層間Ｈｉｍ膜１１で素子全体
を覆う。ここで層間絶縁膜１１は，ＣＶＤ法によるＳｉ
ｎ２膜でスピンオングラス（ＳＯａ）の層を挾んだサン
ドインチ構造で，約６００ＯＡ厚とした。次に，ホトレ
ジストによりエミッタ領域にエミッタパターン６に達す
る穴あけを行い、ＣＦ４ガスを用いた反応性ドライエッ
チングによりエミッタパターン６を選択的に完全に除去
し、その部分に．ＡｕＧｅ合金からなる３０００Ａ厚の
エミッタ電極１２を蒸着し、リフトオフ法により形成し
、熱処理（４００℃、窒素中、２分）によりオーミック
特性を得た。
次に第１図（ｄ）に示すように、ベース電極９、コレク
タ電極１０上の層間絶縁膜１１にホトレジスト工程を用
いて穴あけを行なった後、Ａｕを主戒分とする配線材料
１３を蒸着し、ホトレジスト工程、イオンミリングを用
いてエッチングし，配線を完或する。
タ電極１０上の層間絶縁膜１１にホトレジスト工程を用
いて穴あけを行なった後、Ａｕを主戒分とする配線材料
１３を蒸着し、ホトレジスト工程、イオンミリングを用
いてエッチングし，配線を完或する。
本実施例の素子は、エミッタ領域よりもエミッタ電極を
大きく形成し，さらにエミッタ電極と配線材料との接触
部の面積をエミッタ領域より大きく形成できた。本実施
例の素子は、エミッタ、ベース接合部への電圧の印加を
安定に行なうことができた。また、絶縁膜側壁の厚さを
薄くすることができ、ベース寄生抵抗を低減できた。
大きく形成し，さらにエミッタ電極と配線材料との接触
部の面積をエミッタ領域より大きく形成できた。本実施
例の素子は、エミッタ、ベース接合部への電圧の印加を
安定に行なうことができた。また、絶縁膜側壁の厚さを
薄くすることができ、ベース寄生抵抗を低減できた。
また、本実施例は、エミッタ領域の位置がコレクタ領域
の位置より基板上の上部に設けられた、いわゆるエミッ
タトップ型のヘテロ接合バイポーラトランジスタを示し
た。これと同様に，基板上にｎ型ａａＡｓＪｉＦ、エミ
ッタ層となるｎ型ＡＱＧａＡｓ層、ベース層となるｐ型
ＧａＡｓ層、コレクタ層となるｎ型ＧａＡｓｆｆｉを形
成し、以下上記とほぼ同様に処理してコレクタトップ型
ヘテロ？合バイポーラトランジスタを作製したが、上記
とほぼ同様の効果が認められた。
の位置より基板上の上部に設けられた、いわゆるエミッ
タトップ型のヘテロ接合バイポーラトランジスタを示し
た。これと同様に，基板上にｎ型ａａＡｓＪｉＦ、エミ
ッタ層となるｎ型ＡＱＧａＡｓ層、ベース層となるｐ型
ＧａＡｓ層、コレクタ層となるｎ型ＧａＡｓｆｆｉを形
成し、以下上記とほぼ同様に処理してコレクタトップ型
ヘテロ？合バイポーラトランジスタを作製したが、上記
とほぼ同様の効果が認められた。
実施例 ２
第２図（ａ）〜（ｄ）は，本発明の他の実施例のヘテロ
結合バイポーラトランジスタの製造工程を示す素子の断
面図である，まず，第２図（ａ）に示すように，半絶縁
性ＩｎＰ基板１４上にコレクタ層としてｎ型ドーパント
であるＳｉを２×１０１″ａ’ａ−’含む厚さ約３００
ＯＡのｎ型ＩｎＧａＡｓ層１５、Ｓｉをｌ Ｘ Ｉ Ｑ
”ａｎ−’含む約５００ＯＡ厚のｎ型Ｉ ｎＧａＡｓ層
１６、ベース層としてＢｅをＬ Ｘ １ ０”ａｎ１含
む約５０ＯＡ厚のｐ型Ｉ ｎ Ｇ ａ Ａ ｓ層１７，
エミッタ層としてＳｉを５ Ｘ １ ０ １７ｃｓ−”
含む２０００Ａのｎ型ＩｎＡ Ｑ Ａ ｓ ／ｌ １
８、キャップ層としてＳｉを２ＸＩＱ１９ａｎ−’含む
２０００Ａ厚のｎ型Ｉ ｎＧａＡｓＮ１９をＭＯＣＶＤ
法により順次戒長させる。ついで、約ｓｏｏｏλ厚のＷ
Ｓｉ層をスパッタで形成し，ホトレジストマスクを用い
てエミッタパターン２０とする。ＳｉＯ■層を形成し、
異方性エッチングにより第１の絶縁膜側壁２ｌを残して
他のＳｉ０２層をエッチングする。第１の絶縁膜側壁２
ｌの厚さは、次の工程でエッチングするｎ型ＩｎＧａＡ
ｓ層工９とｎ型ＩｎＡＱＡｓ層１８の合計の厚さの４０
００人と同程度（約４０００入）とする。
結合バイポーラトランジスタの製造工程を示す素子の断
面図である，まず，第２図（ａ）に示すように，半絶縁
性ＩｎＰ基板１４上にコレクタ層としてｎ型ドーパント
であるＳｉを２×１０１″ａ’ａ−’含む厚さ約３００
ＯＡのｎ型ＩｎＧａＡｓ層１５、Ｓｉをｌ Ｘ Ｉ Ｑ
”ａｎ−’含む約５００ＯＡ厚のｎ型Ｉ ｎＧａＡｓ層
１６、ベース層としてＢｅをＬ Ｘ １ ０”ａｎ１含
む約５０ＯＡ厚のｐ型Ｉ ｎ Ｇ ａ Ａ ｓ層１７，
エミッタ層としてＳｉを５ Ｘ １ ０ １７ｃｓ−”
含む２０００Ａのｎ型ＩｎＡ Ｑ Ａ ｓ ／ｌ １
８、キャップ層としてＳｉを２ＸＩＱ１９ａｎ−’含む
２０００Ａ厚のｎ型Ｉ ｎＧａＡｓＮ１９をＭＯＣＶＤ
法により順次戒長させる。ついで、約ｓｏｏｏλ厚のＷ
Ｓｉ層をスパッタで形成し，ホトレジストマスクを用い
てエミッタパターン２０とする。ＳｉＯ■層を形成し、
異方性エッチングにより第１の絶縁膜側壁２ｌを残して
他のＳｉ０２層をエッチングする。第１の絶縁膜側壁２
ｌの厚さは、次の工程でエッチングするｎ型ＩｎＧａＡ
ｓ層工９とｎ型ＩｎＡＱＡｓ層１８の合計の厚さの４０
００人と同程度（約４０００入）とする。
次に第２図（ｂ）に示すように、エミッタパターン２０
、第１の絶縁膜側壁２工をマスクとして、ＣＱ系ガスを
含んだ反応性ドライエッチングによりｎ型Ｉ ｎ Ｇ
ａ Ａ ｓ ／ｌ １ ９を、化学エッチングによりｎ
型ＩｎＡｆｌＡｓ層１８をエッチングし、ｐ型ＩｎＧａ
Ａｓ／１１７を露出させた後，化学エッチングにより第
１の１＃＠縁膜側壁２１を除去する。
、第１の絶縁膜側壁２工をマスクとして、ＣＱ系ガスを
含んだ反応性ドライエッチングによりｎ型Ｉ ｎ Ｇ
ａ Ａ ｓ ／ｌ １ ９を、化学エッチングによりｎ
型ＩｎＡｆｌＡｓ層１８をエッチングし、ｐ型ＩｎＧａ
Ａｓ／１１７を露出させた後，化学エッチングにより第
１の１＃＠縁膜側壁２１を除去する。
ホトレジストパターン（図示せず）を設け、図に示すよ
うにｐ型Ｉ ｎＧａＡｓ層１７、ｎ型ＩｎＧ ａ Ａ
ｓ層１６を同様のエッチングで除去し、ｎ型Ｉ ｎＧａ
Ａｓ層１５を露出させ、上記ホトレジストパターンを除
去する。
うにｐ型Ｉ ｎＧａＡｓ層１７、ｎ型ＩｎＧ ａ Ａ
ｓ層１６を同様のエッチングで除去し、ｎ型Ｉ ｎＧａ
Ａｓ層１５を露出させ、上記ホトレジストパターンを除
去する。
次に第２図（Ｑ）に示すように、実施例ｌと同様ニシテ
、約３００ＯＡ厚（７）ＳｉＯ，をＣＶＤ法？より全面
に堆積後，ベース電極、コレクタ電極、エミッタ電極の
領域をホトレジスト工程により規定し、ＣＨＦ，、Ｃ■
Ｆ６の混合ガス中でのドライエッチングによりＳｉｎ，
に穴あけを行なう。この際、エミッタパターン２０上の
ＳｉＯ２は完全に除去する。このようにして第２の絶縁
膜側壁２２′、絶縁膜２０のパターンが形成される。次
いでＭ ｏ − Ａ ｕの重ね膜を蒸着、リフトオフし
、ベース電極２３、コレクタ電極２４、エミッタ電極２
５を形成した後、ＣＶＤ法によるＳｉ○２とＳＯＧ膜の
重ね膜からなる０．６μｍ厚の眉間絶縁膜２６で素子全
体を覆う。
、約３００ＯＡ厚（７）ＳｉＯ，をＣＶＤ法？より全面
に堆積後，ベース電極、コレクタ電極、エミッタ電極の
領域をホトレジスト工程により規定し、ＣＨＦ，、Ｃ■
Ｆ６の混合ガス中でのドライエッチングによりＳｉｎ，
に穴あけを行なう。この際、エミッタパターン２０上の
ＳｉＯ２は完全に除去する。このようにして第２の絶縁
膜側壁２２′、絶縁膜２０のパターンが形成される。次
いでＭ ｏ − Ａ ｕの重ね膜を蒸着、リフトオフし
、ベース電極２３、コレクタ電極２４、エミッタ電極２
５を形成した後、ＣＶＤ法によるＳｉ○２とＳＯＧ膜の
重ね膜からなる０．６μｍ厚の眉間絶縁膜２６で素子全
体を覆う。
最後に第２図（ｄ）に示すように、エミッタ、ベース，
コレクタ領域にホトレジスト工程により穴あけを行ない
、Ｍ ｏ − Ａ ｕの多層構造からなる配線材料２７
を蒸着し，ホトレジスト工程及びイオンミリングにより
配線工程を完了する。ここで、エミッタ領域の穴あけ工
程では、エミッタ電極２５が完全に露出するようにし，
配線材料２７との接触面積が，少なくともエミッタパタ
ーン２０より大きくなるようにした。
コレクタ領域にホトレジスト工程により穴あけを行ない
、Ｍ ｏ − Ａ ｕの多層構造からなる配線材料２７
を蒸着し，ホトレジスト工程及びイオンミリングにより
配線工程を完了する。ここで、エミッタ領域の穴あけ工
程では、エミッタ電極２５が完全に露出するようにし，
配線材料２７との接触面積が，少なくともエミッタパタ
ーン２０より大きくなるようにした。
以上述べた本実施例では、ＷＳｉエミッタパターン２０
を電極として用いることができ，工程が極めて簡略化で
きる、第１のｗＡ縁膜側壁２１の厚さにより、半導体層
のエッチングの際生じるサイドエッチングを無くすこと
が可能になり、エミッタサイズの微細化が容易になる等
の利点が得られた。本実施例の素子は、エミッタ、ベー
ス接合部への電圧の印加を安定に行なうことができた。
を電極として用いることができ，工程が極めて簡略化で
きる、第１のｗＡ縁膜側壁２１の厚さにより、半導体層
のエッチングの際生じるサイドエッチングを無くすこと
が可能になり、エミッタサイズの微細化が容易になる等
の利点が得られた。本実施例の素子は、エミッタ、ベー
ス接合部への電圧の印加を安定に行なうことができた。
本発明によれば、ヘテロ接合バイポーラトランジスタの
エミッタ領域又はコレクタ領域を微細化しても、エミッ
タ電極若しくはコレクタ電極の上部全面に配線金属を配
置したことにより、又は、エミッタ電極若しくはコレク
タ電極と配線金属材料と接触部の面積をエミッタ領域若
しくはコレクタ領域よりも大きくすることにより、エミ
ッタ、ベース接合部又はコレクタ、ベース接合部への電
圧の印加を安定に行なうことができた。
エミッタ領域又はコレクタ領域を微細化しても、エミッ
タ電極若しくはコレクタ電極の上部全面に配線金属を配
置したことにより、又は、エミッタ電極若しくはコレク
タ電極と配線金属材料と接触部の面積をエミッタ領域若
しくはコレクタ領域よりも大きくすることにより、エミ
ッタ、ベース接合部又はコレクタ、ベース接合部への電
圧の印加を安定に行なうことができた。
また、エミッタ領域又はコレクタ領域をその上に形成さ
れた所窒のパターンに側壁を設け、これらをマスクとし
てエッチングして形成することによりサイドエッチング
を生ずることなく上記領域を形成することができた。
れた所窒のパターンに側壁を設け、これらをマスクとし
てエッチングして形成することによりサイドエッチング
を生ずることなく上記領域を形成することができた。
第１図及び第２図は、それぞれ本発明の第１の実施例及
び第２の実施例のヘテロ結合バイポーラトランジスタの
製造工程を示す素子の断面図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板 ２、５ − ｎ型ＧａＡｓＭ ３−ｐ型ＧａＡｓＭ ４−ｎ型Ａ１２ＧａＡｓ／１６
，２０・・・エミッタパターン ７・・・ホトレジストマスク ８、２２・・・絶縁膜 ８′・・・絶縁膜側壁９、
２３・・・ベース電極 ９′・・・ＡｕＺｎ合金１０．
２４・・・コレクタ電極 １１．２６・・・層間絶縁膜 １２．２５・・・エミッタ電極 １３．２７・・・配線材料 ｌ４・・・半絶縁性ＩｎＰ基板 １５、１６．１９−ｎ型Ｉ ｎ Ｇ ａ Ａ ｓ Ｎ１
７ ・Ｐ型ＩｎＧａＡｓＪ！ １ ８ − ｎ型ＩｎＡｎＡｓ層 ２ｌ・・・第１の絶縁膜側壁 ２２′・・・第２の絶縁膜側壁
び第２の実施例のヘテロ結合バイポーラトランジスタの
製造工程を示す素子の断面図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板 ２、５ − ｎ型ＧａＡｓＭ ３−ｐ型ＧａＡｓＭ ４−ｎ型Ａ１２ＧａＡｓ／１６
，２０・・・エミッタパターン ７・・・ホトレジストマスク ８、２２・・・絶縁膜 ８′・・・絶縁膜側壁９、
２３・・・ベース電極 ９′・・・ＡｕＺｎ合金１０．
２４・・・コレクタ電極 １１．２６・・・層間絶縁膜 １２．２５・・・エミッタ電極 １３．２７・・・配線材料 ｌ４・・・半絶縁性ＩｎＰ基板 １５、１６．１９−ｎ型Ｉ ｎ Ｇ ａ Ａ ｓ Ｎ１
７ ・Ｐ型ＩｎＧａＡｓＪ！ １ ８ − ｎ型ＩｎＡｎＡｓ層 ２ｌ・・・第１の絶縁膜側壁 ２２′・・・第２の絶縁膜側壁
Claims (1)
- 【特許請求の範囲】 １、基板上に、エミッタ領域、ベース領域及びコレクタ
領域を有し、該エミッタ領域の位置が該コレクタ領域の
位置より基板上の上部に設けられたヘテロ接合バイポー
ラトランジスタにおいて、該エミッタ領域に接続するエ
ミッタ電極の上部全面に配線金属材料を配置したことを
特徴とするヘテロ接合バイポーラトランジスタ。 ２、基板上に、エミッタ領域、ベース領域及びコレクタ
領域を有し、該エミッタ領域の位置が該コレクタ領域の
位置より基板上の上部に設けられたヘテロ接合バイポー
ラトランジスタにおいて、該エミッタ領域に接続するエ
ミッタ電極と配線金属材料との接触部の面積が、該エミ
ッタ領域よりも大きいことを特徴とするヘテロ接合バイ
ポーラトランジスタ。 ３、上記エミッタ電極と配線金属材料との接触部が活性
半導体領域の上部に配置されていることを特徴とする請
求項１又は２に記載のヘテロ接合バイポーラトランジス
タ。 ４、基板上に、コレクタ領域、ベース領域及びエミッタ
領域を有し、該コレクタ領域の位置が該エミッタ領域の
位置より基板上の上部に設けられたヘテロ接合バイポー
ラトランジスタにおいて、該コレクタ領域に接続するコ
レクタ電極の上部全面に配線金属材料を配置したことを
特徴とするヘテロ接合バイポーラトランジスタ。 ５、基板上に、コレクタ領域、ベース領域及びエミッタ
領域を有し、該コレクタ領域の位置が該エミッタ領域の
位置より基板上の上部に設けられたヘテロ接合バイポー
ラトランジスタにおいて、該コレクタ領域に接続するコ
レクタ電極と配線金属材料との接触部の面積が、該コレ
クタ領域よりも大きいことを特徴とするヘテロ接合バイ
ポーラトランジスタ。 ６、上記コレクタ電極と配線金属材料との接触部が活性
半導体領域の上部に配置されていることを特徴とする請
求項４又は５に記載のヘテロ接合バイポーラトランジス
タ。 ７、基板上に、少なくともベース領域となる第１の半導
体層と、該第１の半導体層上にエミッタ領域又はコレク
タ領域となる第２の半導体層を形成する工程と、 該第２の半導体層上に所望の材質のパターンを形成する
工程と、 該パターンをマスクとして該第２の半導体層のパターン
を形成する工程と、 少なくとも該第２の半導体層のパターン周辺に絶縁膜の
側壁を形成する工程と、 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程と、少なくとも該ベース電
極を覆う層間絶縁膜を形成する工程と、 上記所望の材質のパターンを除去し、そこにエミッタ又
はコレクタ電極を形成する工程と、該エミッタ又はコレ
クタ電極上全面に配線材料層を形成する工程とを有する
ことを特徴とするヘテロ接合バイポーラトランジスタの
製造方法。 ８、基板上に、少なくともベース領域となる第１の半導
体層を形成する工程と、 該第１の半導体層上にエミッタ領域又はコレクタ領域と
なる第２の半導体層と、該第２の半導体層上に電極とな
り得る材質の層を設け、該電極となり得る材質の層と、
該第２の半導体層を所望のパターンとする工程と、 少なくとも該第２の半導体層のパターン周辺に絶縁膜の
側壁を形成する工程と、 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程と、上記電極となり得る材
質の層のパターン上にさらに電極層を設け、エミッタ又
はコレクタ電極とする工程と、 該エミッタ又はコレクタ電極上の少なくともその全面に
配線材料層を形成する工程とを有することを特徴とする
ヘテロ接合バイポーラトランジスタの製造方法。 ９、基板上に、少なくともベース領域となる第１の半導
体層を形成する工程と、 該第１の半導体層上にエミッタ領域又はコレクタ領域と
なる第２の半導体層と、該第２の半導体層上に電極とな
り得る材質の層を設け、該電極となり得る材質の層と、
該第２の半導体層を所望のパターンとする工程と、 少なくとも該第２の半導体層のパターン周辺に絶縁膜の
側壁を形成する工程と、 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程と、上記電極となり得る材
質の層のパターン上にさらに電極層を設け、エミッタ又
はコレクタ電極とする工程と、 該エミッタ又はコレクタ電極上の、上記エミッタ領域又
はコレクタ領域より広い部分で接続する配線材料層を形
成する工程とを有することを特徴とするヘテロ接合バイ
ポーラトランジスタの製造方法。 １０、上記第２の半導体層のパターンの形成は、上記電
極となり得る材質の層のパターンに第１の側壁を設け、
該電極となり得る材質の層のパターンと該第１の側壁と
をマスクとしてエッチングし、該第２の半導体層のパタ
ーンを形成することを特徴とする請求項８又は９に記載
のヘテロ接合バイポーラトランジスタの製造方法。 １１、上記電極となり得る材質の層は、ＷＳｉであるこ
とを特徴とする請求項８、９又は１０に記載のヘテロ接
合バイポーラトランジスタの製造方法。 １２、基板上に、少なくともベース領域となる第１の半
導体層を形成する工程と、 該第１の半導体層上にエミッタ領域又はコレクタ領域と
なる第２の半導体層を形成する工程と、 該第２の半導体層上に所望の材質の層を形成する工程と
、 該所望の材質の層を所望のパターンとする工程と、 該所望の材質の層のパターンに第１の側壁を設け、該パ
ターンと該第１の側壁とをマスクとしてエッチングし、
該第２の半導体層のパターンを形成するを形成する工程
と、 少なくとも該第２の半導体層のパターン周辺に絶縁膜の
側壁を形成する工程と、 該側壁の外側の該側壁上に上記第１の半導体層と接続す
るベース電極を形成する工程とを有することを特徴とす
るヘテロ接合バイポーラトランジスタの製造方法。
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