JPH01296667A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
- Publication number
- JPH01296667A JPH01296667A JP12573688A JP12573688A JPH01296667A JP H01296667 A JPH01296667 A JP H01296667A JP 12573688 A JP12573688 A JP 12573688A JP 12573688 A JP12573688 A JP 12573688A JP H01296667 A JPH01296667 A JP H01296667A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- electrode
- collector
- forming
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000013078 crystal Substances 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical class [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract 2
- 238000000151 deposition Methods 0.000 claims description 3
- 229910001507 metal halide Inorganic materials 0.000 claims description 2
- 150000005309 metal halides Chemical class 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims 1
- 238000002844 melting Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 22
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 150000001805 chlorine compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- -1 silicide compound Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合バイポーラトランジスタの製造方
法に係り、特にセルファラインプロセス。
法に係り、特にセルファラインプロセス。
プレーナ構造の作製に好適な製造方法に関する。
従来のプレーナー構造ヘテロ接合バイポーラトランジス
タの製造方法は、例えば特開昭60−253267号に
記載のように、コレクタ電極取出し領域に絶縁膜を埋め
込み、その埋込み領域に孔を開け、コレクタ電極となる
金属を蒸着によって形成する工程と、その後、ベース、
エミッタの各電極を形成する工程とを備えていることを
特徴としていた。
タの製造方法は、例えば特開昭60−253267号に
記載のように、コレクタ電極取出し領域に絶縁膜を埋め
込み、その埋込み領域に孔を開け、コレクタ電極となる
金属を蒸着によって形成する工程と、その後、ベース、
エミッタの各電極を形成する工程とを備えていることを
特徴としていた。
上記従来技術によれば、プレーナ構造のヘテロ接合バイ
ポーラトランジスタを形成することは可能であるが、深
い孔を金属の蒸着によって埋込むなどの複雑な工程を用
いなければならず、再現性。
ポーラトランジスタを形成することは可能であるが、深
い孔を金属の蒸着によって埋込むなどの複雑な工程を用
いなければならず、再現性。
量産性の面で難点があった。
本発明の目的は、プレーナ構造の高性能なペテロ接合バ
イポーラトランジスタを再現性、量産性共に、良好に形
成できる製造方法を提供することにある。
イポーラトランジスタを再現性、量産性共に、良好に形
成できる製造方法を提供することにある。
〔課題を解決するための手段〕
上記目的は、エピタキシャル成長した半導体結晶基板に
おいて、エミッタおよびコレクタ電極を形成し、その上
に、CVD法により選択的に金属層を堆積する工程を備
えることによって達成される。具体的には、まず半導体
結晶基板にコレクタ領域を形成し、その後リフトオフ法
によってエミッタ電極およびコレクタ電極を形成する0
次に選択的CVD法を用いて高融点金属9例えばW。
おいて、エミッタおよびコレクタ電極を形成し、その上
に、CVD法により選択的に金属層を堆積する工程を備
えることによって達成される。具体的には、まず半導体
結晶基板にコレクタ領域を形成し、その後リフトオフ法
によってエミッタ電極およびコレクタ電極を形成する0
次に選択的CVD法を用いて高融点金属9例えばW。
Moなど、またはそのシリサイド化合物を、エミッタお
よびコレクタ電極上に選択的に堆積する。
よびコレクタ電極上に選択的に堆積する。
次いで、エミッタ電極上に形成された金属層をマスクに
用いた、セルファラインプロセスによって。
用いた、セルファラインプロセスによって。
ベース電極を形成することができる。この際、リフトオ
フによって形成されるエミッタおよびコレクタ電極の表
面層には、高融点金属、例えばM o 。
フによって形成されるエミッタおよびコレクタ電極の表
面層には、高融点金属、例えばM o 。
Wなどの層が形成されることが必要である。
本発明によれば、セルファラインプロセスによって、エ
ミッタおよびベース電極部を形成することができ、エミ
ッタ抵抗およびベース抵抗の低減によって高周波特性を
改善することができる。また1本発明によれば、コレク
タ電極の位置をエミッタ電極またはベース電極の位置と
ほぼ同等の高さにすることができるので、集積化に適し
たプレーナー構造のヘテロ接合バイポーラトランジスタ
となるなどの利点を得られる。
ミッタおよびベース電極部を形成することができ、エミ
ッタ抵抗およびベース抵抗の低減によって高周波特性を
改善することができる。また1本発明によれば、コレク
タ電極の位置をエミッタ電極またはベース電極の位置と
ほぼ同等の高さにすることができるので、集積化に適し
たプレーナー構造のヘテロ接合バイポーラトランジスタ
となるなどの利点を得られる。
第1図は、エミッタ・ベース間にA Q GaAs/G
a A sヘテロ接合を用いた実施例の構造を、第2
図(a)〜(e)はその製造工程を示したものである。
a A sヘテロ接合を用いた実施例の構造を、第2
図(a)〜(e)はその製造工程を示したものである。
以下、構造と製造工程の特徴を第2図(a)〜(e)に
従って説明する。
従って説明する。
半絶縁性GaAs基板10上にコレクタ層となるn中型
G a A s層11およびn型G a A s JF
lli、ベース層となるp中型G a A s層13.
エミツタ層のn型A A GaAs層14、最後にオー
ミックコンタクトを取りやすくするための、n十型Ga
Asキャップ層15を順次MBE法によりエピタキシャ
ル成長する(第2図(a))。この際、例えば、n中型
G a A s層11はSiを5 X 1018cn−
”ドープし、厚さ5000人、n型GaAs層12はS
iを5 X 10 ”cx−’ドープし、厚さ4000
人。
G a A s層11およびn型G a A s JF
lli、ベース層となるp中型G a A s層13.
エミツタ層のn型A A GaAs層14、最後にオー
ミックコンタクトを取りやすくするための、n十型Ga
Asキャップ層15を順次MBE法によりエピタキシャ
ル成長する(第2図(a))。この際、例えば、n中型
G a A s層11はSiを5 X 1018cn−
”ドープし、厚さ5000人、n型GaAs層12はS
iを5 X 10 ”cx−’ドープし、厚さ4000
人。
p中型GaAs層13はBeを2 X 1018am−
” ドープし厚さ1000人、n型A Q GaAs層
14はAQ組成が0.3でSiを5 X 1017am
−8ドープし厚さ1000人、 n+型G a A s
層15はSiを5×10”am″″δドープし、厚さ2
000人とする。
” ドープし厚さ1000人、n型A Q GaAs層
14はAQ組成が0.3でSiを5 X 1017am
−8ドープし厚さ1000人、 n+型G a A s
層15はSiを5×10”am″″δドープし、厚さ2
000人とする。
ホトレジストをマスクにコレクタ領域に、n中型GaA
s層11に達する孔をドライエツチングによって形成す
る。次に、5iOa膜を約1μm堆積し、ホトレジスト
をマスクにエミッタおよびコレクタ領域に結晶表面に到
達する孔を開ける。
s層11に達する孔をドライエツチングによって形成す
る。次に、5iOa膜を約1μm堆積し、ホトレジスト
をマスクにエミッタおよびコレクタ領域に結晶表面に到
達する孔を開ける。
引き続き、金属膜17及び18としてA u G e
/Auからなる約200o人厚さの層を蒸着し、その上
に約500人の高融点金属、例えばW、M。
/Auからなる約200o人厚さの層を蒸着し、その上
に約500人の高融点金属、例えばW、M。
の層を蒸着又はスパッタリングによって堆積し、リフト
オフ法によってエミッタ電極18.コレクタ電極17を
形成する。
オフ法によってエミッタ電極18.コレクタ電極17を
形成する。
次に、CVD装置を用いて、H2を500 sec+m
。
。
WFeを5 secm流して、全ガス圧を約0.3mT
orrとし、W膜をエミッタ電極上23およびコレク
タ電極上19に約1μm厚:堆積した(第2図(b)
) 、 コノ時、基板温度は250〜450℃に設定し
た。この際、金属ハロゲン化物としてWFeを用いたが
、他のW″″t M o 、 T i 、 T a 。
orrとし、W膜をエミッタ電極上23およびコレク
タ電極上19に約1μm厚:堆積した(第2図(b)
) 、 コノ時、基板温度は250〜450℃に設定し
た。この際、金属ハロゲン化物としてWFeを用いたが
、他のW″″t M o 、 T i 、 T a 。
Nbのフッ化物及び塩化物を用いることができる。
また、還元ガスとして、H2の他にも例えばpHs。
BzHe、 S i H4,5iHsCQ 、 5iH
z(12,5iHCjl s。
z(12,5iHCjl s。
5iC(lie GeHa、GeHsCQ * G
eHx(1! ze GeHCQ8゜GeCQ sの
うち少なくとも1つを用いることができる。
eHx(1! ze GeHCQ8゜GeCQ sの
うち少なくとも1つを用いることができる。
次に、5iOzをエツチングし、コレクタ領域内の5i
Oz16のみを残す。引き続き、エミッタ電極18上の
W層23をマスクにして、ドライエツチング法により、
ベース層13の表面層を露出する(第2図(C))。
Oz16のみを残す。引き続き、エミッタ電極18上の
W層23をマスクにして、ドライエツチング法により、
ベース層13の表面層を露出する(第2図(C))。
次いで、全面にCVD法又はスパッタリング法を用いて
5iOz膜を約6000入庫堆積し、異方性ドライエツ
チングによりエミッタ電極上Wメサ23に側壁2oを形
成する。また、同時にホトレジストをマスクにベース電
極領域の窓を開ける。
5iOz膜を約6000入庫堆積し、異方性ドライエツ
チングによりエミッタ電極上Wメサ23に側壁2oを形
成する。また、同時にホトレジストをマスクにベース電
極領域の窓を開ける。
次に全面にベース電極用の金属層21を蒸着し。
リフトオフおよびミリングによってベース電極21を形
成する(第2図(d))。ベース電極として、ここでは
A u / A u Z nからなる約2000入庫の
膜を用いた。
成する(第2図(d))。ベース電極として、ここでは
A u / A u Z nからなる約2000入庫の
膜を用いた。
次に、ドライエツチング及びウェットエツチングにより
、エミッタ領域の5iOz側壁2oを残し、エミッタ電
極上のWメサ、5iOzを除去する6引き続き、PSG
膜22を約6000入庫。
、エミッタ領域の5iOz側壁2oを残し、エミッタ電
極上のWメサ、5iOzを除去する6引き続き、PSG
膜22を約6000入庫。
全面に堆積し、ホトレジストをマスクにエミッタ(18
) 、コレクタ(19) 、ベース電極(21)上に配
線用の穴あけ加工を用い、配線用金属膜24の蒸着。
) 、コレクタ(19) 、ベース電極(21)上に配
線用の穴あけ加工を用い、配線用金属膜24の蒸着。
パターン加工を行って完成する(第2図(C))。
ここで、配線用金属膜24には、約1μmのAu/ M
o重ね膜を用いた。
o重ね膜を用いた。
このようにして完成したヘテロ接合バイポーラトランジ
スタでは、集積化に適したプレーナ構造とすることがで
き、且つ優れた高周波特性が得られた。
スタでは、集積化に適したプレーナ構造とすることがで
き、且つ優れた高周波特性が得られた。
本発明によれば、コレクタ電極の位置をエミッタ電極お
よびベース電極とほぼ同じ高さにすることができ、集積
化に適したプレーナー構造を実現できる。またエミッタ
とコレクタ電極を同時に形成できるので、製造工程が大
幅に短縮される。更に、ベース電極とエミッタ・ベース
接合の距離を大幅に短縮できるので、ベース抵抗が低減
し、高周波特性を改善できる、などの効果があげられる
。
よびベース電極とほぼ同じ高さにすることができ、集積
化に適したプレーナー構造を実現できる。またエミッタ
とコレクタ電極を同時に形成できるので、製造工程が大
幅に短縮される。更に、ベース電極とエミッタ・ベース
接合の距離を大幅に短縮できるので、ベース抵抗が低減
し、高周波特性を改善できる、などの効果があげられる
。
尚本発明は、エミッタとコレクタの配置を逆転した、コ
レクタトップ型ヘテロ接合バイポーラトランジスタにも
適用できることは言うまでも無く、同様の効果を得るこ
とができる。
レクタトップ型ヘテロ接合バイポーラトランジスタにも
適用できることは言うまでも無く、同様の効果を得るこ
とができる。
第1図は本発明の実施例1によるトランジスタ構造の断
面図、第2図(a)〜(e)はその製造工程を示した断
面図である。
面図、第2図(a)〜(e)はその製造工程を示した断
面図である。
Claims (1)
- 【特許請求の範囲】 1、化合物半導体基板上に、エミッタ・ベース接合、コ
レクタ・ベース接合の少くとも一方がヘテロ接合となる
ようにエピタキシャル成長した半導体結晶層において、
リフトオフ法によるエミッタ電極の形成工程は、更にそ
れらの電極上に、CVD法による金属層を選択的に堆積
する工程とを備えることにより、セルファライン的にエ
ミッタおよびベース電極を形成することを特徴とするヘ
テロ接合バイポーラトランジスタの製造方法。 2、上記半導体結晶層において、コレクタ領域にリフト
オフ法によるコレクタ電極の形成工程と、その上に、C
VD法による金属層を選択的に形成する工程を備えるこ
とを特徴とするプレーナー構造ヘテロ接合バイポーラト
ランジスタの製造方法。 3、CVD法による金属層の形成工程を用いることによ
り、エミッタ電極とコレクタ電極を同時に形成する工程
を備えることを特徴とする、特許請求の範囲第1項、第
2項記載のプレーナー構造ヘテロ接合バイポーラトラン
ジスタの製造方法。 4、エミッタ電極およびコレクタ電極上の金属層を金属
ハロゲン化物と還元ガスを用いた減圧CVD法によつて
選択成長したW、Moなどの金属又は金属シリサイド膜
とすることを特徴とする特許請求の範囲第1項、第2項
、第3項記載のヘテロ接合バイポーラトランジスタの製
造方法。 5、請求の範囲第2項、第3項で製作したデバイスを用
いた、高速デジタル、およびアナログ集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12573688A JPH01296667A (ja) | 1988-05-25 | 1988-05-25 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12573688A JPH01296667A (ja) | 1988-05-25 | 1988-05-25 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01296667A true JPH01296667A (ja) | 1989-11-30 |
Family
ID=14917518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12573688A Pending JPH01296667A (ja) | 1988-05-25 | 1988-05-25 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01296667A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04188672A (ja) * | 1990-11-19 | 1992-07-07 | Nec Corp | 半導体装置 |
CN1091952C (zh) * | 1995-03-17 | 2002-10-02 | 株式会社日立制作所 | 半导体器件及其制造方法 |
-
1988
- 1988-05-25 JP JP12573688A patent/JPH01296667A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04188672A (ja) * | 1990-11-19 | 1992-07-07 | Nec Corp | 半導体装置 |
CN1091952C (zh) * | 1995-03-17 | 2002-10-02 | 株式会社日立制作所 | 半导体器件及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH07312373A (ja) | 電界効果トランジスタ及びその製造方法 | |
JPH07245314A (ja) | バイポーラトランジスタ,およびその製造方法 | |
JPH01296667A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
JPH0945890A (ja) | オーミック電極構造、半導体装置およびその製造方法 | |
JPH0260222B2 (ja) | ||
JPS5832513B2 (ja) | 電界効果トランジスタの製造方法 | |
JP2652647B2 (ja) | ヘテロ接合電界効果トランジスタ | |
JP2661235B2 (ja) | 半導体装置の製造方法 | |
JPS6217391B2 (ja) | ||
JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
JPH06209077A (ja) | 半導体装置及びその製造方法 | |
JPS61154177A (ja) | 半導体装置の製造方法 | |
JPS631066A (ja) | 半導体装置の製造方法 | |
JPS62206880A (ja) | ヘテロバイポ−ラトランジスタの製造方法 | |
JPH0571171B2 (ja) | ||
JPH05267321A (ja) | バイポーラトランジスタおよびその製造方法 | |
JPH0645345A (ja) | エミッタ電極引出し配線およびその作製方法 | |
JPH02237113A (ja) | 多層電極の形成方法 | |
JPH02192731A (ja) | バイポーラトランジスタ及びその製造方法 | |
JPS6161550B2 (ja) | ||
JP2003163225A (ja) | 半導体装置およびその製造方法 | |
JPS63152175A (ja) | 半導体装置の製造方法 | |
JPS63308363A (ja) | 半導体装置およびその製造方法 | |
JPH01166559A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
JPH03203246A (ja) | 半導体装置の製造方法 |