JPH01296667A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合バイポーラトランジスタの製造方
法に係り、特にセルファラインプロセス。

プレーナ構造の作製に好適な製造方法に関する。

〔従来の技術〕

従来のプレーナー構造ヘテロ接合バイポーラトランジス
タの製造方法は、例えば特開昭６０−２５３２６７号に
記載のように、コレクタ電極取出し領域に絶縁膜を埋め
込み、その埋込み領域に孔を開け、コレクタ電極となる
金属を蒸着によって形成する工程と、その後、ベース、
エミッタの各電極を形成する工程とを備えていることを
特徴としていた。

〔発明が解決しようとする課題〕

上記従来技術によれば、プレーナ構造のヘテロ接合バイ
ポーラトランジスタを形成することは可能であるが、深
い孔を金属の蒸着によって埋込むなどの複雑な工程を用
いなければならず、再現性。

量産性の面で難点があった。

本発明の目的は、プレーナ構造の高性能なペテロ接合バ
イポーラトランジスタを再現性、量産性共に、良好に形
成できる製造方法を提供することにある。

〔課題を解決するための手段〕 上記目的は、エピタキシャル成長した半導体結晶基板に
おいて、エミッタおよびコレクタ電極を形成し、その上
に、ＣＶＤ法により選択的に金属層を堆積する工程を備
えることによって達成される。具体的には、まず半導体
結晶基板にコレクタ領域を形成し、その後リフトオフ法
によってエミッタ電極およびコレクタ電極を形成する０
次に選択的ＣＶＤ法を用いて高融点金属９例えばＷ。

Ｍｏなど、またはそのシリサイド化合物を、エミッタお
よびコレクタ電極上に選択的に堆積する。

次いで、エミッタ電極上に形成された金属層をマスクに
用いた、セルファラインプロセスによって。

ベース電極を形成することができる。この際、リフトオ
フによって形成されるエミッタおよびコレクタ電極の表
面層には、高融点金属、例えばＭ　ｏ　。

Ｗなどの層が形成されることが必要である。

〔作用〕

本発明によれば、セルファラインプロセスによって、エ
ミッタおよびベース電極部を形成することができ、エミ
ッタ抵抗およびベース抵抗の低減によって高周波特性を
改善することができる。また１本発明によれば、コレク
タ電極の位置をエミッタ電極またはベース電極の位置と
ほぼ同等の高さにすることができるので、集積化に適し
たプレーナー構造のヘテロ接合バイポーラトランジスタ
となるなどの利点を得られる。

【実施例〕

第１図は、エミッタ・ベース間にＡ　Ｑ　ＧａＡｓ／Ｇ
　ａ　Ａ　ｓヘテロ接合を用いた実施例の構造を、第２
図（ａ）〜（ｅ）はその製造工程を示したものである。

以下、構造と製造工程の特徴を第２図（ａ）〜（ｅ）に
従って説明する。

半絶縁性ＧａＡｓ基板１０上にコレクタ層となるｎ中型
Ｇ　ａ　Ａ　ｓ層１１およびｎ型Ｇ　ａ　Ａ　ｓ　ＪＦ
ｌｌｉ、ベース層となるｐ中型Ｇ　ａ　Ａ　ｓ層１３．
エミツタ層のｎ型Ａ　Ａ　ＧａＡｓ層１４、最後にオー
ミックコンタクトを取りやすくするための、ｎ十型Ｇａ
Ａｓキャップ層１５を順次ＭＢＥ法によりエピタキシャ
ル成長する（第２図（ａ））。この際、例えば、ｎ中型
Ｇ　ａ　Ａ　ｓ層１１はＳｉを５　Ｘ　１０１８ｃｎ−
”ドープし、厚さ５０００人、ｎ型ＧａＡｓ層１２はＳ
ｉを５　Ｘ　１０　”ｃｘ−’ドープし、厚さ４０００
人。

ｐ中型ＧａＡｓ層１３はＢｅを２　Ｘ　１０１８ａｍ−
”　ドープし厚さ１０００人、ｎ型Ａ　Ｑ　ＧａＡｓ層
１４はＡＱ組成が０．３でＳｉを５　Ｘ　１０１７ａｍ
−８ドープし厚さ１０００人、　ｎ＋型Ｇ　ａ　Ａ　ｓ
層１５はＳｉを５×１０”ａｍ″″δドープし、厚さ２
０００人とする。

ホトレジストをマスクにコレクタ領域に、ｎ中型ＧａＡ
ｓ層１１に達する孔をドライエツチングによって形成す
る。次に、５ｉＯａ膜を約１μｍ堆積し、ホトレジスト
をマスクにエミッタおよびコレクタ領域に結晶表面に到
達する孔を開ける。

引き続き、金属膜１７及び１８としてＡ　ｕ　Ｇ　ｅ　
／Ａｕからなる約２００ｏ人厚さの層を蒸着し、その上
に約５００人の高融点金属、例えばＷ、Ｍ。

の層を蒸着又はスパッタリングによって堆積し、リフト
オフ法によってエミッタ電極１８．コレクタ電極１７を
形成する。

次に、ＣＶＤ装置を用いて、Ｈ２を５００　ｓｅｃ＋ｍ
。

ＷＦｅを５　ｓｅｃｍ流して、全ガス圧を約０．３ｍＴ
　ｏｒｒとし、Ｗ膜をエミッタ電極上２３およびコレク
タ電極上１９に約１μｍ厚：堆積した（第２図（ｂ）　
）　、　コノ時、基板温度は２５０〜４５０℃に設定し
た。この際、金属ハロゲン化物としてＷＦｅを用いたが
、他のＷ″″ｔ　Ｍ　ｏ　、　Ｔ　ｉ　、　Ｔ　ａ　。

Ｎｂのフッ化物及び塩化物を用いることができる。

また、還元ガスとして、Ｈ２の他にも例えばｐＨｓ。

ＢｚＨｅ、　Ｓ　ｉ　Ｈ４，５ｉＨｓＣＱ　、　５ｉＨ
ｚ（１２，５ｉＨＣｊｌ　ｓ。

５ｉＣ（ｌｉｅ　　ＧｅＨａ、ＧｅＨｓＣＱ　＊　　Ｇ
ｅＨｘ（１！　ｚｅ　　ＧｅＨＣＱ８゜ＧｅＣＱ　ｓの
うち少なくとも１つを用いることができる。

次に、５ｉＯｚをエツチングし、コレクタ領域内の５ｉ
Ｏｚ１６のみを残す。引き続き、エミッタ電極１８上の
Ｗ層２３をマスクにして、ドライエツチング法により、
ベース層１３の表面層を露出する（第２図（Ｃ））。

次いで、全面にＣＶＤ法又はスパッタリング法を用いて
５ｉＯｚ膜を約６０００入庫堆積し、異方性ドライエツ
チングによりエミッタ電極上Ｗメサ２３に側壁２ｏを形
成する。また、同時にホトレジストをマスクにベース電
極領域の窓を開ける。

次に全面にベース電極用の金属層２１を蒸着し。

リフトオフおよびミリングによってベース電極２１を形
成する（第２図（ｄ））。ベース電極として、ここでは
Ａ　ｕ　／　Ａ　ｕ　Ｚ　ｎからなる約２０００入庫の
膜を用いた。

次に、ドライエツチング及びウェットエツチングにより
、エミッタ領域の５ｉＯｚ側壁２ｏを残し、エミッタ電
極上のＷメサ、５ｉＯｚを除去する６引き続き、ＰＳＧ
膜２２を約６０００入庫。

全面に堆積し、ホトレジストをマスクにエミッタ（１８
）　、コレクタ（１９）　、ベース電極（２１）上に配
線用の穴あけ加工を用い、配線用金属膜２４の蒸着。

パターン加工を行って完成する（第２図（Ｃ））。

ここで、配線用金属膜２４には、約１μｍのＡｕ／　Ｍ
　ｏ重ね膜を用いた。

このようにして完成したヘテロ接合バイポーラトランジ
スタでは、集積化に適したプレーナ構造とすることがで
き、且つ優れた高周波特性が得られた。

〔発明の効果〕

本発明によれば、コレクタ電極の位置をエミッタ電極お
よびベース電極とほぼ同じ高さにすることができ、集積
化に適したプレーナー構造を実現できる。またエミッタ
とコレクタ電極を同時に形成できるので、製造工程が大
幅に短縮される。更に、ベース電極とエミッタ・ベース
接合の距離を大幅に短縮できるので、ベース抵抗が低減
し、高周波特性を改善できる、などの効果があげられる
。

尚本発明は、エミッタとコレクタの配置を逆転した、コ
レクタトップ型ヘテロ接合バイポーラトランジスタにも
適用できることは言うまでも無く、同様の効果を得るこ
とができる。

【図面の簡単な説明】

第１図は本発明の実施例１によるトランジスタ構造の断
面図、第２図（ａ）〜（ｅ）はその製造工程を示した断
面図である。

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体基板上に、エミッタ・ベース接合、コ
   レクタ・ベース接合の少くとも一方がヘテロ接合となる
   ようにエピタキシャル成長した半導体結晶層において、
   リフトオフ法によるエミッタ電極の形成工程は、更にそ
   れらの電極上に、ＣＶＤ法による金属層を選択的に堆積
   する工程とを備えることにより、セルファライン的にエ
   ミッタおよびベース電極を形成することを特徴とするヘ
   テロ接合バイポーラトランジスタの製造方法。 ２、上記半導体結晶層において、コレクタ領域にリフト
   オフ法によるコレクタ電極の形成工程と、その上に、Ｃ
   ＶＤ法による金属層を選択的に形成する工程を備えるこ
   とを特徴とするプレーナー構造ヘテロ接合バイポーラト
   ランジスタの製造方法。 ３、ＣＶＤ法による金属層の形成工程を用いることによ
   り、エミッタ電極とコレクタ電極を同時に形成する工程
   を備えることを特徴とする、特許請求の範囲第１項、第
   ２項記載のプレーナー構造ヘテロ接合バイポーラトラン
   ジスタの製造方法。 ４、エミッタ電極およびコレクタ電極上の金属層を金属
   ハロゲン化物と還元ガスを用いた減圧ＣＶＤ法によつて
   選択成長したＷ、Ｍｏなどの金属又は金属シリサイド膜
   とすることを特徴とする特許請求の範囲第１項、第２項
   、第３項記載のヘテロ接合バイポーラトランジスタの製
   造方法。 ５、請求の範囲第２項、第３項で製作したデバイスを用
   いた、高速デジタル、およびアナログ集積回路。