JPH0797634B2 - 電界効果トランジスタとその製造方法 - Google Patents
電界効果トランジスタとその製造方法Info
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- JPH0797634B2 JPH0797634B2 JP20215685A JP20215685A JPH0797634B2 JP H0797634 B2 JPH0797634 B2 JP H0797634B2 JP 20215685 A JP20215685 A JP 20215685A JP 20215685 A JP20215685 A JP 20215685A JP H0797634 B2 JPH0797634 B2 JP H0797634B2
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタおよびその製造方法に
関する。
関する。
従来、インジウム・りん基板上に在って、ガリウム・イ
ンジウム・ひ素混晶半導体層上にｎ型不純物を添加した
アルミニウム・インジウム・ひ素混晶半導体よりなる電
子供給層を有し、該電子供給層上にゲート電極を有し、
その両側にソース電極とドレイン電極を有する電界効果
トランジスタが提案、試作されている（チェン（C.Y.Ch
en）エレクトロン・デバイス・レターズ（IEEE Electro
n Device Letters）、EDL−３巻、６号、1982年、152
頁）。該電界効果トランジスタでは電子供給層の厚さは
ソース電極とドレイン電極の間で一定とされている。し
かし、該電界効果トランジスタは次のような問題点を持
っている。
ンジウム・ひ素混晶半導体層上にｎ型不純物を添加した
アルミニウム・インジウム・ひ素混晶半導体よりなる電
子供給層を有し、該電子供給層上にゲート電極を有し、
その両側にソース電極とドレイン電極を有する電界効果
トランジスタが提案、試作されている（チェン（C.Y.Ch
en）エレクトロン・デバイス・レターズ（IEEE Electro
n Device Letters）、EDL−３巻、６号、1982年、152
頁）。該電界効果トランジスタでは電子供給層の厚さは
ソース電極とドレイン電極の間で一定とされている。し
かし、該電界効果トランジスタは次のような問題点を持
っている。
すなわち、相互コンダクタンスを向上させるためには、
ゲート電極の下の領域の電子供給層を薄くする必要があ
る。しかし、従来技術では電子供給層の厚さは、ソース
電極とドレイン電極の間で一定とされていたためにゲー
ト電極とソース電極の間の電子供給層も薄くしなければ
ならなかった。この領域の電子供給層を薄くすると、こ
の領域の電子供給層に接したガリウム・インジウム・ひ
素混晶半導体層内に形成される２次元電子層に十分な数
の電子を供給することが困難となり、ソース電極とゲー
ト電極の間の抵抗すなわちソース抵抗を大きくすること
になる。電界効果トランジスタの相互コンダクタンス
は、ソース抵抗の増加とともに減少する。したがって、
従来技術では、高相互コンダクタンス化のために電子供
給層を薄くしてもソース抵抗の増加の影響により相互コ
ンダクタンスを向上させることは難しかった。
ゲート電極の下の領域の電子供給層を薄くする必要があ
る。しかし、従来技術では電子供給層の厚さは、ソース
電極とドレイン電極の間で一定とされていたためにゲー
ト電極とソース電極の間の電子供給層も薄くしなければ
ならなかった。この領域の電子供給層を薄くすると、こ
の領域の電子供給層に接したガリウム・インジウム・ひ
素混晶半導体層内に形成される２次元電子層に十分な数
の電子を供給することが困難となり、ソース電極とゲー
ト電極の間の抵抗すなわちソース抵抗を大きくすること
になる。電界効果トランジスタの相互コンダクタンス
は、ソース抵抗の増加とともに減少する。したがって、
従来技術では、高相互コンダクタンス化のために電子供
給層を薄くしてもソース抵抗の増加の影響により相互コ
ンダクタンスを向上させることは難しかった。
そして、上記の従来の構造のものは、アルミニウム・イ
ンジウム・ひ素混晶半導体よりなる電子供給層を、２次
元電子数の減少をもたらさない厚さにまで形成した後、
ゲート電極を形成する領域のみフォトリソグラフイ技術
により露出させ、その他の領域はレジストで覆い、この
領域をエッチングにより薄くすることにより作製されて
いた。この方法によると、ゲート電極下の電子供給層の
厚さの制御性はエッチングの精度により決まる。このエ
ッチングの精度および再現性は高々±10％程度であり、
1000Åの電子供給層を400Å程度までエッチングしたと
き実際の電子供給層の厚さは340Å程度から460Å程度の
範囲内の値でばらつく。このばらつきは電界効果トラン
ジスタの特性に大きなばらつきをもたらす。例えばしま
い値電圧は、約1Vの範囲内でばらつき、従来の方法では
再現性良く特性の揃った電界効果トランジスタを作製す
ることは困難であった。
ンジウム・ひ素混晶半導体よりなる電子供給層を、２次
元電子数の減少をもたらさない厚さにまで形成した後、
ゲート電極を形成する領域のみフォトリソグラフイ技術
により露出させ、その他の領域はレジストで覆い、この
領域をエッチングにより薄くすることにより作製されて
いた。この方法によると、ゲート電極下の電子供給層の
厚さの制御性はエッチングの精度により決まる。このエ
ッチングの精度および再現性は高々±10％程度であり、
1000Åの電子供給層を400Å程度までエッチングしたと
き実際の電子供給層の厚さは340Å程度から460Å程度の
範囲内の値でばらつく。このばらつきは電界効果トラン
ジスタの特性に大きなばらつきをもたらす。例えばしま
い値電圧は、約1Vの範囲内でばらつき、従来の方法では
再現性良く特性の揃った電界効果トランジスタを作製す
ることは困難であった。
本発明は、上記問題点を解決するものであって以下にそ
の構造を実施例に対応する第１図を用いて説明する。第
１図において示すように、本発明は、電子供給層７に凹
部を設け、該凹部にゲート電極11を設けるとしたもので
あり、また、該構造を再現性良く実現するために、電子
供給層７をｎ型不純物を添加したアルミニウム・インジ
ウム・ひ素混晶半導体第１層４、インジウム・りん半導
体第２層５、アルミニウム・インジウム・ひ素混晶半導
体第３層６より成る３層構造としたものである。
の構造を実施例に対応する第１図を用いて説明する。第
１図において示すように、本発明は、電子供給層７に凹
部を設け、該凹部にゲート電極11を設けるとしたもので
あり、また、該構造を再現性良く実現するために、電子
供給層７をｎ型不純物を添加したアルミニウム・インジ
ウム・ひ素混晶半導体第１層４、インジウム・りん半導
体第２層５、アルミニウム・インジウム・ひ素混晶半導
体第３層６より成る３層構造としたものである。
そして、上述の構造のものを作るに当っては、選択エッ
チング法を応用した。すなわち、ゲート電極を形成する
領域のアルミニウム・インジウムひ素混晶半導体第３層
をリン酸を主成分とするエッチング液により除去しイン
ジウム・りん半導体第２層を塩酸を主成分とするエッチ
ング液より除去するのである。
チング法を応用した。すなわち、ゲート電極を形成する
領域のアルミニウム・インジウムひ素混晶半導体第３層
をリン酸を主成分とするエッチング液により除去しイン
ジウム・りん半導体第２層を塩酸を主成分とするエッチ
ング液より除去するのである。
上述したように、本発明による電界効果トランジスタと
同様の動作原理に基づく電界効果トランジスタにおいて
はその相互コンダクタンスはゲート電極の下の電子供給
層が薄くなるとともに増加する。しかし、第１図に示し
たような本発明による電界効果トランジスタでは、ゲー
ト電極11下の領域のみ電子供給層７を薄くすることによ
り、相互コンダクタンスを向上し、ソース電極８とドレ
イン電極９の間のゲート電極11下以外の領域の電子供給
層７は、２次元電子数の減少をもたらさない厚さとする
ことによりソース抵抗は増加しないように成され、ソー
ス抵抗の増加による相互コンダクタンスの減少を防ぐ。
同様の動作原理に基づく電界効果トランジスタにおいて
はその相互コンダクタンスはゲート電極の下の電子供給
層が薄くなるとともに増加する。しかし、第１図に示し
たような本発明による電界効果トランジスタでは、ゲー
ト電極11下の領域のみ電子供給層７を薄くすることによ
り、相互コンダクタンスを向上し、ソース電極８とドレ
イン電極９の間のゲート電極11下以外の領域の電子供給
層７は、２次元電子数の減少をもたらさない厚さとする
ことによりソース抵抗は増加しないように成され、ソー
ス抵抗の増加による相互コンダクタンスの減少を防ぐ。
以下、選択エッチング法による本発明の構造の製造方法
を説明する。まず第２図（ａ）に示すように従来アルミ
ニウム・インジウム・ひ素混晶半導体のみから成ってい
た電子供給層７をアルミニウムインジウム・ひ素混晶半
導体第１層４インジウムりん半導体第２層５、アルミニ
ウム・インジウムひ素混晶半導体第３層６より成る３層
構造とする。ここで、電子供給層の厚さは３層全体で２
次元電子数の減少をもたらさない厚さとする。次に、第
２図（ｂ）に示すようにフォトリソグラフィ技術により
ゲート電極を形成する領域のみ露出させ、その他の領域
はレジスト10で覆う。そして、第２図（ｃ）に示すよう
に、りん酸を主成分とするエッチング液により、アルミ
ニウム・インジウム・ひ素混晶半導体第３層６を除去し
（ここで，りん酸を主成分とするエッチング液はインジ
ウム・りん半導体を、ほとんどエッチングしないため、
アルミニウム・インジウム・ひ素混晶半導体第３層６の
みを完全に除去することができる），次に、塩酸を主成
分とするエッチング液により、インジウムりん半導体第
２層５を除去する（ここで、塩酸を主成分とするエッチ
ング液はアルミニウム・インジウム・ひ素混晶半導体は
ほとんどエッチングしないため、インジウム・りん半導
体第２層５のみを完全に除去することができる）。この
ようにして形成された凹部にゲート電極を形成すると、
ゲート電極下の電子供給層の厚さはアルミニウム・イン
ジウム・ひ素混晶半導体第１層の厚さに等しい構造のも
の（第２図（ｄ））が得られる。
を説明する。まず第２図（ａ）に示すように従来アルミ
ニウム・インジウム・ひ素混晶半導体のみから成ってい
た電子供給層７をアルミニウムインジウム・ひ素混晶半
導体第１層４インジウムりん半導体第２層５、アルミニ
ウム・インジウムひ素混晶半導体第３層６より成る３層
構造とする。ここで、電子供給層の厚さは３層全体で２
次元電子数の減少をもたらさない厚さとする。次に、第
２図（ｂ）に示すようにフォトリソグラフィ技術により
ゲート電極を形成する領域のみ露出させ、その他の領域
はレジスト10で覆う。そして、第２図（ｃ）に示すよう
に、りん酸を主成分とするエッチング液により、アルミ
ニウム・インジウム・ひ素混晶半導体第３層６を除去し
（ここで，りん酸を主成分とするエッチング液はインジ
ウム・りん半導体を、ほとんどエッチングしないため、
アルミニウム・インジウム・ひ素混晶半導体第３層６の
みを完全に除去することができる），次に、塩酸を主成
分とするエッチング液により、インジウムりん半導体第
２層５を除去する（ここで、塩酸を主成分とするエッチ
ング液はアルミニウム・インジウム・ひ素混晶半導体は
ほとんどエッチングしないため、インジウム・りん半導
体第２層５のみを完全に除去することができる）。この
ようにして形成された凹部にゲート電極を形成すると、
ゲート電極下の電子供給層の厚さはアルミニウム・イン
ジウム・ひ素混晶半導体第１層の厚さに等しい構造のも
の（第２図（ｄ））が得られる。
本発明による電界効果トランジスタは、有機金属分解気
相成長法（MOCVD法あるいはOMVPE法）あるいはガスソー
ス分子線エピタキシャル成長法によって作製されるが、
この成長方法によると成長層の厚さは、±５％以内に制
御することができ、例えばアルミニウム・インジウム・
ひ素混晶半導体第１層の厚さの設計値を400Åとすると3
80Åから420Åの範囲内に層厚を制御することができ
る。したがって、本発明による電界効果トランジスタで
は、ゲート電極下の電子供給層の厚さを±５％以内で制
御することができ、特性のばらつきを従来の1/3以下と
することができる。
相成長法（MOCVD法あるいはOMVPE法）あるいはガスソー
ス分子線エピタキシャル成長法によって作製されるが、
この成長方法によると成長層の厚さは、±５％以内に制
御することができ、例えばアルミニウム・インジウム・
ひ素混晶半導体第１層の厚さの設計値を400Åとすると3
80Åから420Åの範囲内に層厚を制御することができ
る。したがって、本発明による電界効果トランジスタで
は、ゲート電極下の電子供給層の厚さを±５％以内で制
御することができ、特性のばらつきを従来の1/3以下と
することができる。
以下本発明の電界効果トランジスタの製造方法の一実施
例を第２図に基づいて述べる。
例を第２図に基づいて述べる。
インジウム・りん基板１上に有機金属分解気相成長法
（MOCVD法あるいはOMVPE法）あるいはガスソース分子線
エピタキシャル成長法により、アルミニウム・インジウ
ム・ひ素混晶半導体緩衝層２を例えば約0.5μｍ形成
し、引き続きガリウム・インジウム・ひ素混晶半導体層
３を約0.5μｍ形成する。ここで、緩衝層２はガリウム
・インジウム・ひ素混晶半導体層３の結晶性の改善と基
板１からの不純物拡散を防ぐ目的で設けられており、所
要特性によっては、該緩衝層２の層厚はこれと異なる値
としても良い。さらにｎ型不純物として例えばシリコン
などを、例えば５×1017cm-6程度添加したアルミニウム
・インジウム・ひ素混晶半導体第１層４を約400Å形成
し、引き続きｎ型不純物を例えば１×1018cm-8程度添加
したインジウム・りん半導体第２層５を約100Å、最後
にｎ型不純物を例えば５×1017cm-1程度添加したアルミ
ニウム・インジウム・ひ素混晶半導体第３層６を約1000
Å形成する。ここで、アルミニウム・インジウム・ひ素
混晶半導体第１層のｎ型不純物密度と層厚は、電界効果
トランジスタのしきい値電圧の設計値によっては、上述
した値と異なる値としても良い。
（MOCVD法あるいはOMVPE法）あるいはガスソース分子線
エピタキシャル成長法により、アルミニウム・インジウ
ム・ひ素混晶半導体緩衝層２を例えば約0.5μｍ形成
し、引き続きガリウム・インジウム・ひ素混晶半導体層
３を約0.5μｍ形成する。ここで、緩衝層２はガリウム
・インジウム・ひ素混晶半導体層３の結晶性の改善と基
板１からの不純物拡散を防ぐ目的で設けられており、所
要特性によっては、該緩衝層２の層厚はこれと異なる値
としても良い。さらにｎ型不純物として例えばシリコン
などを、例えば５×1017cm-6程度添加したアルミニウム
・インジウム・ひ素混晶半導体第１層４を約400Å形成
し、引き続きｎ型不純物を例えば１×1018cm-8程度添加
したインジウム・りん半導体第２層５を約100Å、最後
にｎ型不純物を例えば５×1017cm-1程度添加したアルミ
ニウム・インジウム・ひ素混晶半導体第３層６を約1000
Å形成する。ここで、アルミニウム・インジウム・ひ素
混晶半導体第１層のｎ型不純物密度と層厚は、電界効果
トランジスタのしきい値電圧の設計値によっては、上述
した値と異なる値としても良い。
次に、例えば金・ゲルマニウム・ニッケルより成るオー
ミック電極を電子供給層７上に蒸着し、合金化によりソ
ース電極８およびドレイン電極９を形成する。ここまで
の工程により第２図（ａ）に示した構造が得られる。
ミック電極を電子供給層７上に蒸着し、合金化によりソ
ース電極８およびドレイン電極９を形成する。ここまで
の工程により第２図（ａ）に示した構造が得られる。
次に、全面にフォトレジスト10を塗付した後第２図
（ｂ）に示したようにフォトリソグラフィ技術によりゲ
ート電極を形成する領域のみ露出させ、まずりん酸を主
成分とするエッチング液によりアルミニウム・インジウ
ム・ひ素混晶半導体第３層６を除去し、引き続き塩酸を
主成分とするエッチング液によりインジウム・りん半導
体第２層７を除去する。ここで、エッチング時間をイン
ジウムりん半導体第２層が完全に除去される時間よりも
長くすることにより、第２図（ｃ）に示すような構造が
得られる。さらに、白金・金などより成るゲート電極材
料を蒸着し、レジスト10を除去すると同時に不要な部分
を除去することによりゲート電極11を形成する。
（ｂ）に示したようにフォトリソグラフィ技術によりゲ
ート電極を形成する領域のみ露出させ、まずりん酸を主
成分とするエッチング液によりアルミニウム・インジウ
ム・ひ素混晶半導体第３層６を除去し、引き続き塩酸を
主成分とするエッチング液によりインジウム・りん半導
体第２層７を除去する。ここで、エッチング時間をイン
ジウムりん半導体第２層が完全に除去される時間よりも
長くすることにより、第２図（ｃ）に示すような構造が
得られる。さらに、白金・金などより成るゲート電極材
料を蒸着し、レジスト10を除去すると同時に不要な部分
を除去することによりゲート電極11を形成する。
このようにして完成される電界効果トランジスタの縦断
面図を第２図（ｄ）に示す。
面図を第２図（ｄ）に示す。
本発明により、ゲート電極下の領域の電子供給層を薄く
し、その他の領域の電子供給層は必要な厚さを確保する
構造にすることができ、このため高相互コンダクタンス
を持つ電界効果トランジスタを再現性良く製造すること
ができる。
し、その他の領域の電子供給層は必要な厚さを確保する
構造にすることができ、このため高相互コンダクタンス
を持つ電界効果トランジスタを再現性良く製造すること
ができる。
第１図本発明の電界効果トランジスタの一実施例の縦断
面図を示すもので第２図（ａ），（ｂ），（ｃ）及び
（ｄ）は本発明の一実施例の縦断面図を製造する工程を
示したものである。 １……インジウム・りん基板、２……アルミニウム・イ
ンジウム・ひ素混晶半導体緩衝層、３……ガリウム・イ
ンジウム・ひ素混晶半導体層、４……アルミニウム・イ
ンジウム・ひ素混晶半導体第１層、５……インジウム・
りん半導体第２層、６……アルミニウム・インジウム・
ひ素混晶半導体第３層、７……電子供給層、８……ソー
ス電極、９……ドレイン電極、10……フォトレジスト、
11……ゲート電極。
面図を示すもので第２図（ａ），（ｂ），（ｃ）及び
（ｄ）は本発明の一実施例の縦断面図を製造する工程を
示したものである。 １……インジウム・りん基板、２……アルミニウム・イ
ンジウム・ひ素混晶半導体緩衝層、３……ガリウム・イ
ンジウム・ひ素混晶半導体層、４……アルミニウム・イ
ンジウム・ひ素混晶半導体第１層、５……インジウム・
りん半導体第２層、６……アルミニウム・インジウム・
ひ素混晶半導体第３層、７……電子供給層、８……ソー
ス電極、９……ドレイン電極、10……フォトレジスト、
11……ゲート電極。
Claims (2)
- 【請求項１】化合物半導体絶縁性基板上に、化合物混晶
半導体からなる緩衝層と、化合物混晶半導体からなるチ
ャンネル層と、並びに該チャンネル層と異なる組成のｎ
型化合物混晶半導体から成る第１層と、該第１層と異な
る組成のｎ型化合物半導体から成りかつ該第１層よりも
厚さが薄い第２層と、該第１層と同じ組成のｎ型化合物
混晶半導体から成る第３層の３つの層からなる電子供給
層とから成る積層体において、該第３層の上に形成した
ソース電極及びドレイン電極と、該第３層から該第１層
の上部表面にいたる開口部に形成したゲート電極とを有
する電界効果トランジスタ - 【請求項２】化合物半導体絶縁性基板上に順次、化合物
混晶半導体からなる緩衝層と、化合物混晶半導体からな
るチャンネル層と、並びに該チャンネル層と異なる組成
のｎ型化合物混晶半導体から成る第１層と、該第１層と
異なる組成のｎ型化合物半導体から成りかつ該第１層よ
りも厚みが薄い第２層と、該第１層と同じ組成のｎ型化
合物混晶半導体から成る第３層の３つの層からなる電子
供給層を形成した後、該第３層の上にソース電極及びド
レイン電極を形成し、しかる後、ゲート電極を形成する
領域をエッチングにより該第３層を開口し、更に該第３
層の開口と異なるエッチング手段で該第２層を、該第１
層の上部表面にいたるまで開口して該開口部にゲート電
極を形成することを特徴とする電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20215685A JPH0797634B2 (ja) | 1985-09-11 | 1985-09-11 | 電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20215685A JPH0797634B2 (ja) | 1985-09-11 | 1985-09-11 | 電界効果トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6261371A JPS6261371A (ja) | 1987-03-18 |
| JPH0797634B2 true JPH0797634B2 (ja) | 1995-10-18 |
Family
ID=16452883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20215685A Expired - Lifetime JPH0797634B2 (ja) | 1985-09-11 | 1985-09-11 | 電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797634B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258474A (ja) * | 1988-04-08 | 1989-10-16 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
| US5508535A (en) * | 1992-01-09 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor devices |
-
1985
- 1985-09-11 JP JP20215685A patent/JPH0797634B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲＳ，Ｖｏｌ．ＥＤＬ−３，Ｎｏ．６，１９８２−６，ＰＰ．１５２−１５５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6261371A (ja) | 1987-03-18 |
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