JPS6237890B2 - - Google Patents
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- JPS6237890B2 JPS6237890B2 JP4900882A JP4900882A JPS6237890B2 JP S6237890 B2 JPS6237890 B2 JP S6237890B2 JP 4900882 A JP4900882 A JP 4900882A JP 4900882 A JP4900882 A JP 4900882A JP S6237890 B2 JPS6237890 B2 JP S6237890B2
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- 238000000034 method Methods 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 12
- 150000001875 compounds Chemical class 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 238000007738 vacuum evaporation Methods 0.000 claims description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 45
- 230000000694 effects Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000009412 basement excavation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
【発明の詳細な説明】
この発明はプレーナ形のシヨツトキ接合形化合
物半導体電界効果トランジスタの製造方法に関す
るものである。
物半導体電界効果トランジスタの製造方法に関す
るものである。
GaAsあるいはInPなどの半絶縁性化合物半導
体を基板とする電界効果トランジスタは、シリコ
ン基板のものに比べて、超高周波、超高速の信号
処理の領域で、良好な性能を発揮することがよく
知られている。そして、その高性能化の基本的事
項として、ゲート長の短縮、ソース、ドレイン間
の直列附加抵抗の低減、素子構造のプレーナ形化
などが重要である。しかし、これらを実現するた
めには、微細構造のシヨツトキ接合ゲート電極の
製造、ソース、ドレイン間の活性層の長さの最適
化とそのゲート電極に対する精密な相対位置関係
の確保などの製造上の問題があり、素子の構成に
新規な発想に基く飛躍が要望されている。
体を基板とする電界効果トランジスタは、シリコ
ン基板のものに比べて、超高周波、超高速の信号
処理の領域で、良好な性能を発揮することがよく
知られている。そして、その高性能化の基本的事
項として、ゲート長の短縮、ソース、ドレイン間
の直列附加抵抗の低減、素子構造のプレーナ形化
などが重要である。しかし、これらを実現するた
めには、微細構造のシヨツトキ接合ゲート電極の
製造、ソース、ドレイン間の活性層の長さの最適
化とそのゲート電極に対する精密な相対位置関係
の確保などの製造上の問題があり、素子の構成に
新規な発想に基く飛躍が要望されている。
第１図ａ，ｂおよび第２図ａ，ｂは従来のシヨ
ツトキ接合形化合物半導体電界効果トランジスタ
の製造方法の２種類を示す。
ツトキ接合形化合物半導体電界効果トランジスタ
の製造方法の２種類を示す。
第１図ａ，ｂに示す製造方法は、第１図ａの工
程では、半絶縁性GaAs基板１上にエピタキシヤ
ル成長によりｎ形GaAs活性層２およびn+形
GaAs導電層３を順次積層し、n+形GaAs導電層
３の表面にレジスト塗布、露光描画法によりゲー
ト域を開口するレジストマスク４を設け、前記
n+形GaAs導電層３を選択エツチングしてゲート
域堀込み部５を形成する。次に、第１図ｂの工程
では、再びレジスト塗布、露光描画法により、シ
ヨツトキ接合ゲート電極を設定するための開口を
有するレジストマスクを設けて、シヨツトキ接合
金属の真空蒸着、リフトオフにより、前記堀込み
部５のｎ形GaAs活性層２上にゲート電極６を設
けると共に、その両側のn+形GaAs導電層３上に
オーム性接触のソース電極７およびドレイン電極
８を設けている。
程では、半絶縁性GaAs基板１上にエピタキシヤ
ル成長によりｎ形GaAs活性層２およびn+形
GaAs導電層３を順次積層し、n+形GaAs導電層
３の表面にレジスト塗布、露光描画法によりゲー
ト域を開口するレジストマスク４を設け、前記
n+形GaAs導電層３を選択エツチングしてゲート
域堀込み部５を形成する。次に、第１図ｂの工程
では、再びレジスト塗布、露光描画法により、シ
ヨツトキ接合ゲート電極を設定するための開口を
有するレジストマスクを設けて、シヨツトキ接合
金属の真空蒸着、リフトオフにより、前記堀込み
部５のｎ形GaAs活性層２上にゲート電極６を設
けると共に、その両側のn+形GaAs導電層３上に
オーム性接触のソース電極７およびドレイン電極
８を設けている。
また、第２図ａ，ｂに示す製造方法は、第２図
ａの工程では、半絶縁性GaAs基板１１にエピタ
キシヤル成長によりｎ形GaAs活性層１２および
n+形GaAs導電層１３を順次積層し、この導電層
１３の表面に絶縁膜１４を設け、この絶縁膜１４
にレジスト塗布、露光描画法によりシヨツトキ接
合ゲート電極を設定するための絶縁膜開口エツチ
ングを行ない、絶縁膜１４をマスクとしてn+形
GaAs導電層１３およびｎ形GaAs活性層１２内に
食込む選択エツチングを行なうことにより、ゲー
ト域堀込み部１５を形成し、絶縁膜１４をマスク
としてシヨツトキ接合金属の真空蒸着、リフトオ
フによりn+形活性層１２上にシヨツトキ接合電
極１６を設ける。次に第２図ｂの工程では、ゲー
ト電極１６の両側のn+形GaAs導電層１３上にオ
ーム性接触のソース電極１７およびドレイン電極
１８を設けている。
ａの工程では、半絶縁性GaAs基板１１にエピタ
キシヤル成長によりｎ形GaAs活性層１２および
n+形GaAs導電層１３を順次積層し、この導電層
１３の表面に絶縁膜１４を設け、この絶縁膜１４
にレジスト塗布、露光描画法によりシヨツトキ接
合ゲート電極を設定するための絶縁膜開口エツチ
ングを行ない、絶縁膜１４をマスクとしてn+形
GaAs導電層１３およびｎ形GaAs活性層１２内に
食込む選択エツチングを行なうことにより、ゲー
ト域堀込み部１５を形成し、絶縁膜１４をマスク
としてシヨツトキ接合金属の真空蒸着、リフトオ
フによりn+形活性層１２上にシヨツトキ接合電
極１６を設ける。次に第２図ｂの工程では、ゲー
ト電極１６の両側のn+形GaAs導電層１３上にオ
ーム性接触のソース電極１７およびドレイン電極
１８を設けている。
第１図ａ，ｂおよび第２図ａ，ｂに示す製造方
法およびこれらによつて得た電界効果トランジス
タには次のような重大な欠点がある。
法およびこれらによつて得た電界効果トランジス
タには次のような重大な欠点がある。
まず、前述した両者とも、ｎ形GaAs活性層と
n+形GaAs導電層との積層エピタキシヤル基板か
らの選択エツチングによる堀込みで、ゲート域活
性層部を設けているために、ソース、ドレイン電
極とゲート電極との間に少なくともn+形GaAs導
電層の厚さ以上の段差を生じ、各電極形成の微細
構造化の障害になるだけではなく、集積化素子構
成の場合の重大な欠点になつている。また、ｎ、
n+積層エピタキシヤル成長に関連して、ｎ―n+
積層境界面での不純物濃度勾配のだれなどの悪影
響のために、活性層の高品質化、均一化が困難で
あるという欠点がある。
n+形GaAs導電層との積層エピタキシヤル基板か
らの選択エツチングによる堀込みで、ゲート域活
性層部を設けているために、ソース、ドレイン電
極とゲート電極との間に少なくともn+形GaAs導
電層の厚さ以上の段差を生じ、各電極形成の微細
構造化の障害になるだけではなく、集積化素子構
成の場合の重大な欠点になつている。また、ｎ、
n+積層エピタキシヤル成長に関連して、ｎ―n+
積層境界面での不純物濃度勾配のだれなどの悪影
響のために、活性層の高品質化、均一化が困難で
あるという欠点がある。
次に、第１図ａ，ｂに示す従来例では、ゲート
域堀込み部の設定と、シヨツトキ接合ゲート電極
の設定とにそれぞれ独立したレジストマスク工程
が必要であり、それぞれの工程相互間で高精度の
マスク合せが要求され、微細構造化の高性能素子
の構成に大きな障害となつている。
域堀込み部の設定と、シヨツトキ接合ゲート電極
の設定とにそれぞれ独立したレジストマスク工程
が必要であり、それぞれの工程相互間で高精度の
マスク合せが要求され、微細構造化の高性能素子
の構成に大きな障害となつている。
また、第２図ａ，ｂに示す従来例では、第１図
ａ，ｂの従来例のようなマスク合せの問題は解決
されているが、絶縁膜をマスクとする化合物半導
体の通常の選択堀込みエツチングでは、深さ方向
と横方向とのエツチング速度がほぼ等しくなり、
シヨツトキ接合の空乏層の横方向の拡がりを考慮
して良好なチヤンネル動作を確保し、かつソー
ス、ゲート間およびゲート、ドレイン間の漏洩電
流を防止するためにはかなりの堀込み深さが必要
となり、このことは前述のソース、ドレイン電極
とゲート電極との間の段差がますます大きくなる
という欠点がある。
ａ，ｂの従来例のようなマスク合せの問題は解決
されているが、絶縁膜をマスクとする化合物半導
体の通常の選択堀込みエツチングでは、深さ方向
と横方向とのエツチング速度がほぼ等しくなり、
シヨツトキ接合の空乏層の横方向の拡がりを考慮
して良好なチヤンネル動作を確保し、かつソー
ス、ゲート間およびゲート、ドレイン間の漏洩電
流を防止するためにはかなりの堀込み深さが必要
となり、このことは前述のソース、ドレイン電極
とゲート電極との間の段差がますます大きくなる
という欠点がある。
この発明は、前述した事情にかんがみてなされ
たもので、選択エピタキシヤル成長で設けたｎ形
活性層に対してシヨツトキ接合ゲート電極の相対
位置関係および長さを容易に、しかも適正に設定
することができ、製造工程を簡易化でき、また高
性能で均一化した製品が得られ、さらにソース、
ドレイン間の直列附加抵抗が小さいプレーナ形の
素子構造の製品が得られる、シヨツトキ接合形化
合物半導体電界効果トランジスタの製造方法を提
供することを目的としている。
たもので、選択エピタキシヤル成長で設けたｎ形
活性層に対してシヨツトキ接合ゲート電極の相対
位置関係および長さを容易に、しかも適正に設定
することができ、製造工程を簡易化でき、また高
性能で均一化した製品が得られ、さらにソース、
ドレイン間の直列附加抵抗が小さいプレーナ形の
素子構造の製品が得られる、シヨツトキ接合形化
合物半導体電界効果トランジスタの製造方法を提
供することを目的としている。
この目的を達成するために、この発明によるシ
ヨツトキ接合形化合物半導体電界効果トランジス
タの製造方法は、半絶縁性化合物半導体基板上に
n+形導電層および互に選択的にエツチングでき
る第１、第２の絶縁膜の２層を設け、最外層の第
２の絶縁膜にシヨツトキ接合電極を設定する開口
を設け、さらに第２の絶縁膜をマスクとする第１
の絶縁膜の選択開口エツチングおよび第１の絶縁
膜をマスクとするn+形導電層の選択開口エツチ
ングを行なつて、ゲート域開口部を設ける工程
と、このゲート域開口部に選択エピタキシヤル成
長によりｎ形活性層を形成し、第２の絶縁膜をマ
スクとしてシヨツトキ接合金属の真空蒸着を行な
つて前記ｎ形活性層上にシヨツトキ接合ゲート電
極を構成する工程と、第１、第２の絶縁膜を除去
して、前記n+形導電層上にオーム性接触のソー
ス電極およびドレイン電極を設ける工程とを含む
ことを特徴としている。
ヨツトキ接合形化合物半導体電界効果トランジス
タの製造方法は、半絶縁性化合物半導体基板上に
n+形導電層および互に選択的にエツチングでき
る第１、第２の絶縁膜の２層を設け、最外層の第
２の絶縁膜にシヨツトキ接合電極を設定する開口
を設け、さらに第２の絶縁膜をマスクとする第１
の絶縁膜の選択開口エツチングおよび第１の絶縁
膜をマスクとするn+形導電層の選択開口エツチ
ングを行なつて、ゲート域開口部を設ける工程
と、このゲート域開口部に選択エピタキシヤル成
長によりｎ形活性層を形成し、第２の絶縁膜をマ
スクとしてシヨツトキ接合金属の真空蒸着を行な
つて前記ｎ形活性層上にシヨツトキ接合ゲート電
極を構成する工程と、第１、第２の絶縁膜を除去
して、前記n+形導電層上にオーム性接触のソー
ス電極およびドレイン電極を設ける工程とを含む
ことを特徴としている。
以下、この発明の一実施例につき第３図ａない
しｆを参照して説明する。
しｆを参照して説明する。
第３図ａの工程では、半絶縁性GaAs基板２１
の表面にn+形導電性を有するn+形導電層２２を
エピタキシヤル成長法で設け、このn+形導電層
２２の表面に第１、第２の絶縁膜２３，２４を設
け、通常の露光、描画法により、レジストマスク
２５を第２の絶縁膜２４上に設けて選択エツチン
グをすることにより、第２の絶縁膜２４に開口長
Lgのゲート域開口部２６を設ける。この場合
に、この実施例では、第１の絶縁膜２３として
Si3N4膜、第２の絶縁膜２４としてSiO2膜を用
い、エツチング液として弗酸系液のようにSi3N4
に対してはSiO2よりきわめて遅いエツチング速
度を有するものを使う。次に、第３図ｂの工程で
は、前工程で開口したSiO2膜からなる第２の絶
縁膜２４をマスクとして、熱リン酸のような
SiO2に対してはSi3N4よりきわめて遅いエツチン
グ速度を有し、またGaAsに対してはエツチング
作用がほとんどない液を使用してSi3N4膜からな
る第１の絶縁膜２３に長さL′gのゲート域開口部
１７を設ける。次に、第３図ｃの工程では、前工
程で開口した第１の絶縁膜２３をマスクとして、
硫酸系エツチング液を使用してn+形GaAs導電層
２２の選択エツチングを行ない、ゲート域のn+
形GaAs導電層２２を除去して長さL″gのゲート
域開口部２８を設ける。次に、第３図ｄの工程で
は、レジストマスク２５を除去した後、ゲート域
に開口した第２、第１の絶縁膜２４，２３をマス
クとしてn+形GaAs導電層２２のゲート域開口部
１８にｎ形GaAs活性層２９の選択埋込みエピタ
キシヤル成長を行なう。この場合の選択エピタキ
シヤル成長法としては、通常のハロゲン法による
気相成長あるいは有機金属熱分解CVD法を適用
できるが、第３図ｄに示すように、SiO2膜およ
びSi3N4膜からなる第２および第１の絶縁膜２４
および２３の開口部１６および１７より横方向に
拡げられたn+形GaAs導電層２２の開口部１８の
周辺まで良好なエピタキシヤル成長を行えるこ
と、半絶縁性GaAs基板２１とｎ形GaAs活性層２
９との境界面部の不純物濃度分布のだれが少ない
こと、および前記活性層２９の成長膜厚の制御性
が良好であることなどの理由から、有機金属熱分
解CVD法が最適である。次に、第３図ｅの工程
では、第２の絶縁膜２４をマスクとして、その長
さLgの開口部１６からシヨツトキ接合金属の真
空蒸着、リフトオフを行ない、ｎ形GaAs活性層
２９上にシヨツトキ接合ゲート電極３０を形成す
る。さらにその次に、第３図ｆの工程では、第
２、第１の絶縁層２４，２３を除去した後に、通
常の露光描画、真空蒸着、リフオフ法によつて、
n+形GaAs導電層２２に対してオーム性接触のソ
ース電極３１およびドレイン電極３２を設ける。
の表面にn+形導電性を有するn+形導電層２２を
エピタキシヤル成長法で設け、このn+形導電層
２２の表面に第１、第２の絶縁膜２３，２４を設
け、通常の露光、描画法により、レジストマスク
２５を第２の絶縁膜２４上に設けて選択エツチン
グをすることにより、第２の絶縁膜２４に開口長
Lgのゲート域開口部２６を設ける。この場合
に、この実施例では、第１の絶縁膜２３として
Si3N4膜、第２の絶縁膜２４としてSiO2膜を用
い、エツチング液として弗酸系液のようにSi3N4
に対してはSiO2よりきわめて遅いエツチング速
度を有するものを使う。次に、第３図ｂの工程で
は、前工程で開口したSiO2膜からなる第２の絶
縁膜２４をマスクとして、熱リン酸のような
SiO2に対してはSi3N4よりきわめて遅いエツチン
グ速度を有し、またGaAsに対してはエツチング
作用がほとんどない液を使用してSi3N4膜からな
る第１の絶縁膜２３に長さL′gのゲート域開口部
１７を設ける。次に、第３図ｃの工程では、前工
程で開口した第１の絶縁膜２３をマスクとして、
硫酸系エツチング液を使用してn+形GaAs導電層
２２の選択エツチングを行ない、ゲート域のn+
形GaAs導電層２２を除去して長さL″gのゲート
域開口部２８を設ける。次に、第３図ｄの工程で
は、レジストマスク２５を除去した後、ゲート域
に開口した第２、第１の絶縁膜２４，２３をマス
クとしてn+形GaAs導電層２２のゲート域開口部
１８にｎ形GaAs活性層２９の選択埋込みエピタ
キシヤル成長を行なう。この場合の選択エピタキ
シヤル成長法としては、通常のハロゲン法による
気相成長あるいは有機金属熱分解CVD法を適用
できるが、第３図ｄに示すように、SiO2膜およ
びSi3N4膜からなる第２および第１の絶縁膜２４
および２３の開口部１６および１７より横方向に
拡げられたn+形GaAs導電層２２の開口部１８の
周辺まで良好なエピタキシヤル成長を行えるこ
と、半絶縁性GaAs基板２１とｎ形GaAs活性層２
９との境界面部の不純物濃度分布のだれが少ない
こと、および前記活性層２９の成長膜厚の制御性
が良好であることなどの理由から、有機金属熱分
解CVD法が最適である。次に、第３図ｅの工程
では、第２の絶縁膜２４をマスクとして、その長
さLgの開口部１６からシヨツトキ接合金属の真
空蒸着、リフトオフを行ない、ｎ形GaAs活性層
２９上にシヨツトキ接合ゲート電極３０を形成す
る。さらにその次に、第３図ｆの工程では、第
２、第１の絶縁層２４，２３を除去した後に、通
常の露光描画、真空蒸着、リフオフ法によつて、
n+形GaAs導電層２２に対してオーム性接触のソ
ース電極３１およびドレイン電極３２を設ける。
前述したこの発明の一実施例によるシヨツトキ
接合形化合物半導体電界効果トランジスタの製造
方法は、半絶縁性GaAs基板２１の表面にn+形導
電層２２を設け、この導電層２２の表面に互に選
択的にエツチングできる２種類の第１、第２の絶
縁膜２３，２４を設け、最外層の第２の絶縁膜２
４に長さLgのゲート域開口部２６を設け、第２
の絶縁膜２４をマスクとして第１の絶縁膜２３の
選択エツチングを行ない、長さL′gのゲート域開
口部２７を設け、次に、第１の絶縁膜２３をマス
クとしてn+形GaAs導電層２２の選択エツチング
を行ない、長さL″gのゲート域開口部２８を形成
する。そして、前述した工程によつて形成された
Lg＜L′g＜L″gの長さを有するゲート域開口部を
もつ半絶縁性GaAs基板２１のゲート域開口部に
選択埋込みエピタキシヤル成長により、ｎ形
GaAs活性層２９を形成し、さらに第２の絶縁膜
２４をマスクとしてシヨツトキ接合金属の真空蒸
着を行ない、近似的に長さLgのシヨツトキ接合
電極３０を前記活性層２９上に設けるものであ
る。
接合形化合物半導体電界効果トランジスタの製造
方法は、半絶縁性GaAs基板２１の表面にn+形導
電層２２を設け、この導電層２２の表面に互に選
択的にエツチングできる２種類の第１、第２の絶
縁膜２３，２４を設け、最外層の第２の絶縁膜２
４に長さLgのゲート域開口部２６を設け、第２
の絶縁膜２４をマスクとして第１の絶縁膜２３の
選択エツチングを行ない、長さL′gのゲート域開
口部２７を設け、次に、第１の絶縁膜２３をマス
クとしてn+形GaAs導電層２２の選択エツチング
を行ない、長さL″gのゲート域開口部２８を形成
する。そして、前述した工程によつて形成された
Lg＜L′g＜L″gの長さを有するゲート域開口部を
もつ半絶縁性GaAs基板２１のゲート域開口部に
選択埋込みエピタキシヤル成長により、ｎ形
GaAs活性層２９を形成し、さらに第２の絶縁膜
２４をマスクとしてシヨツトキ接合金属の真空蒸
着を行ない、近似的に長さLgのシヨツトキ接合
電極３０を前記活性層２９上に設けるものであ
る。
このようなこの発明の一実施例による製造方法
およびこの方法で得た電界効果トランジスタは、
次の効果がある。
およびこの方法で得た電界効果トランジスタは、
次の効果がある。
まず、ｎ形GaAs活性層を選択エピタキシヤル
成長により埋込み形に構成することにより、n+
形GaAs導電層上のソースおよびドレイン電極に
対して、前記活性層上のシヨツトキ接合ゲート電
極をほぼ同一平面とするプレーナ形の素子構造を
実現することができ、このことは個別素子には勿
論、とくに集積化素子構成の場合には前述のもの
の欠点を解消するのにきわめて効果的である。
成長により埋込み形に構成することにより、n+
形GaAs導電層上のソースおよびドレイン電極に
対して、前記活性層上のシヨツトキ接合ゲート電
極をほぼ同一平面とするプレーナ形の素子構造を
実現することができ、このことは個別素子には勿
論、とくに集積化素子構成の場合には前述のもの
の欠点を解消するのにきわめて効果的である。
また、この実施例による製造方法の２種類の絶
縁膜を用いて行なうゲート域は次の効果を有して
いる。すなわち、第２の絶縁膜のゲート域開口部
から第１の絶縁膜、n+形GaAs導電層と、それぞ
れのマスク作用が継続されて各層のエツチングが
順次行なわれ、最初の第２の絶縁膜のマスクを用
いてシヨツトキ接合金属の蒸着が行なわれるため
に、ソースおよびドレインのn+形GaAs導電層と
ｎ形GaAs活性層との境界に対するシヨツトキ接
合電極との相対位置関係が自動的に設定される。
そして、このことは、短ゲート長の微細構造化素
子の製造工程でのマスク合せ精度の困難性を解消
し、工程の簡素化、製品の高性能、均一化に直接
貢献する。
縁膜を用いて行なうゲート域は次の効果を有して
いる。すなわち、第２の絶縁膜のゲート域開口部
から第１の絶縁膜、n+形GaAs導電層と、それぞ
れのマスク作用が継続されて各層のエツチングが
順次行なわれ、最初の第２の絶縁膜のマスクを用
いてシヨツトキ接合金属の蒸着が行なわれるため
に、ソースおよびドレインのn+形GaAs導電層と
ｎ形GaAs活性層との境界に対するシヨツトキ接
合電極との相対位置関係が自動的に設定される。
そして、このことは、短ゲート長の微細構造化素
子の製造工程でのマスク合せ精度の困難性を解消
し、工程の簡素化、製品の高性能、均一化に直接
貢献する。
さらに、第２、第１の絶縁膜、n+形GaAs導電
層にLg＜L′g＜L″gに設定されたゲート域開口部
を設けたことにより、LgとL″gとの比を適正な所
望値に構成できる役割を第１、第２絶縁膜が果し
ている。すなわち、第１の絶縁膜を設けないで、
第２の絶縁膜のゲート域開口部でn+形GaAs導電
層の堀込みエツチングを直接行なうと、深さ方向
と横方向のエツチング速度がほぼ等しくなるのが
通常であつて、L″gはLgにn+形GaAs導電層の厚
さの２倍を加えた程度に限定され、この程度では
シヨツトキ接合の空乏層の拡がりを考慮すると、
L″gが過小にしか得られないのに対し、第１の絶
縁膜のゲート域開口部の長さL′gはLg＜L′gで単
独に比較的自由に設定でき、この長さL′gの開口
部をもつ第１の絶縁膜がn+形GaAs導電層をエツ
チングする際のマスクとして使用されるため、前
記導電層の開口部の長さL″gは、導電層の厚さが
薄い場合でも容易に所望の値に設定することが可
能となり、素子の最適設計が可能になるという大
きな効果がある。前述したこの発明の一実施例に
おいて、n+形GaAs導電層の厚さ0.15μｍ、この
導電層の堀込み深さ0.17μｍ、Lg＝1.0μｍの場
合、L′g＝1.3〜1.7μｍとしてL″g＝1.6〜2.0μｍ
が構成され、シヨツトキ接合電極の動作を害する
ことなしに、ソース、ドレイン間の直列附加抵抗
を最小にすることができる。そして、Lg＜L′gと
なるように、第１の絶縁膜にゲート域開口部を設
けることにより、第２の絶縁膜のゲート域開口部
とｎ形GaAs活性層表面との間に空間ができ、シ
ヨツトキ接合金属の真空蒸着工程でのゲート電極
形成の段切れを作り、リフトオフを容易にするこ
とができるという効果がある。
層にLg＜L′g＜L″gに設定されたゲート域開口部
を設けたことにより、LgとL″gとの比を適正な所
望値に構成できる役割を第１、第２絶縁膜が果し
ている。すなわち、第１の絶縁膜を設けないで、
第２の絶縁膜のゲート域開口部でn+形GaAs導電
層の堀込みエツチングを直接行なうと、深さ方向
と横方向のエツチング速度がほぼ等しくなるのが
通常であつて、L″gはLgにn+形GaAs導電層の厚
さの２倍を加えた程度に限定され、この程度では
シヨツトキ接合の空乏層の拡がりを考慮すると、
L″gが過小にしか得られないのに対し、第１の絶
縁膜のゲート域開口部の長さL′gはLg＜L′gで単
独に比較的自由に設定でき、この長さL′gの開口
部をもつ第１の絶縁膜がn+形GaAs導電層をエツ
チングする際のマスクとして使用されるため、前
記導電層の開口部の長さL″gは、導電層の厚さが
薄い場合でも容易に所望の値に設定することが可
能となり、素子の最適設計が可能になるという大
きな効果がある。前述したこの発明の一実施例に
おいて、n+形GaAs導電層の厚さ0.15μｍ、この
導電層の堀込み深さ0.17μｍ、Lg＝1.0μｍの場
合、L′g＝1.3〜1.7μｍとしてL″g＝1.6〜2.0μｍ
が構成され、シヨツトキ接合電極の動作を害する
ことなしに、ソース、ドレイン間の直列附加抵抗
を最小にすることができる。そして、Lg＜L′gと
なるように、第１の絶縁膜にゲート域開口部を設
けることにより、第２の絶縁膜のゲート域開口部
とｎ形GaAs活性層表面との間に空間ができ、シ
ヨツトキ接合金属の真空蒸着工程でのゲート電極
形成の段切れを作り、リフトオフを容易にするこ
とができるという効果がある。
以上詳述したように、この発明のシヨツトキ接
合形化合物半導体電界効果トランジスタの製造方
法によれば、選択エピタキシヤル成長で設けたｎ
形活性層に対してシヨツトキ接合ゲート電極の相
対位置関係を容易にしかも適正に設定することが
でき、製造工程を簡素化でき、また高性能で均一
化した製品が得られ、さらにゲート域の長さが短
く、ソース、ドレイン間の直列附加抵抗の最小化
を達成したプレーナ形の素子構造の製品が得ら
れ、さらに集積化素子も容易に得られるという効
果が得られる。
合形化合物半導体電界効果トランジスタの製造方
法によれば、選択エピタキシヤル成長で設けたｎ
形活性層に対してシヨツトキ接合ゲート電極の相
対位置関係を容易にしかも適正に設定することが
でき、製造工程を簡素化でき、また高性能で均一
化した製品が得られ、さらにゲート域の長さが短
く、ソース、ドレイン間の直列附加抵抗の最小化
を達成したプレーナ形の素子構造の製品が得ら
れ、さらに集積化素子も容易に得られるという効
果が得られる。
第１図ａ，ｂおよび第２図ａ，ｂは従来の一例
および他例によるシヨツトキ接合形化合物半導体
電界効果トランジスタの製造方法を工程順にそれ
ぞれ示す断面図、第３図ａ〜ｆはこの発明の一実
施例によるシヨツトキ接合形化合物半導体電界効
果トランジスタの製造方法を工程順に示す断面図
である。 １，１１，２１…半絶縁性GaAs基板、２，１
２，２９…ｎ形GaAs活性層、３，１３，２２…
n+形GaAs導電層、４，２５…レジストマスク、
５，１５…ゲート域堀込み部、６，１６，３０…
ゲート電極、７，１７，３１…ソース電極、８，
１８，３２…ドレイン電極、１４…絶縁膜、２３
…第１の絶縁膜、２４…第２の絶縁膜、２６，２
７，２８…ゲート域開口部、２９…ｎ形GaAs活
性層。
および他例によるシヨツトキ接合形化合物半導体
電界効果トランジスタの製造方法を工程順にそれ
ぞれ示す断面図、第３図ａ〜ｆはこの発明の一実
施例によるシヨツトキ接合形化合物半導体電界効
果トランジスタの製造方法を工程順に示す断面図
である。 １，１１，２１…半絶縁性GaAs基板、２，１
２，２９…ｎ形GaAs活性層、３，１３，２２…
n+形GaAs導電層、４，２５…レジストマスク、
５，１５…ゲート域堀込み部、６，１６，３０…
ゲート電極、７，１７，３１…ソース電極、８，
１８，３２…ドレイン電極、１４…絶縁膜、２３
…第１の絶縁膜、２４…第２の絶縁膜、２６，２
７，２８…ゲート域開口部、２９…ｎ形GaAs活
性層。
Claims (1)
- １ 半絶縁性化合物半導体基板上にn+形導電層
および互に選択的にエツチングできる第１、第２
の絶縁膜の２層を設け、最外層の第２の絶縁膜に
シヨツトキ接合電極を設定する開口を設け、さら
に第２の絶縁膜をマスクとする第１の絶縁膜の選
択開口エツチングおよび第１の絶縁膜をマスクと
するn+形導電層の選択開口エツチングを行なつ
てゲート域開口部を設ける工程と、このゲート域
開口部に選択エピタキシヤル成長によりｎ形活性
層を形成し、第２の絶縁膜をマスクとしてシヨツ
トキ接合金属の真空蒸着を行なつて前記ｎ形活性
層上にシヨツトキ接合ゲート電極を構成する工程
と、第１、第２の絶縁膜を除去して、前記n+形
導電層上にオーム性接触のソース電極およびドレ
イン電極を設ける工程とを含むことを特徴とする
シヨツトキ接合形化合物半導体電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4900882A JPS58166774A (ja) | 1982-03-29 | 1982-03-29 | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4900882A JPS58166774A (ja) | 1982-03-29 | 1982-03-29 | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166774A JPS58166774A (ja) | 1983-10-01 |
| JPS6237890B2 true JPS6237890B2 (ja) | 1987-08-14 |
Family
ID=12819128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4900882A Granted JPS58166774A (ja) | 1982-03-29 | 1982-03-29 | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166774A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127871A (ja) * | 1983-01-13 | 1984-07-23 | Nec Corp | 半導体装置の製造方法 |
| JPH0644576B2 (ja) * | 1983-01-13 | 1994-06-08 | 日本電気株式会社 | 半導体装置 |
| JPS59193070A (ja) * | 1983-04-15 | 1984-11-01 | Nec Corp | シヨツトキゲ−ト電界効果トランジスタの製造方法 |
| JPS6085567A (ja) * | 1983-10-17 | 1985-05-15 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPS61241980A (ja) * | 1985-04-18 | 1986-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1982
- 1982-03-29 JP JP4900882A patent/JPS58166774A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58166774A (ja) | 1983-10-01 |
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