JPS6323668B2 - - Google Patents
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- JPS6323668B2 JPS6323668B2 JP3816983A JP3816983A JPS6323668B2 JP S6323668 B2 JPS6323668 B2 JP S6323668B2 JP 3816983 A JP3816983 A JP 3816983A JP 3816983 A JP3816983 A JP 3816983A JP S6323668 B2 JPS6323668 B2 JP S6323668B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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Description
【発明の詳細な説明】
（技術分野）
本発明は半導体装置、特にシヨツトキ接合形化
合物半導体電界効果トランジスタの製造方法に関
するものである。
合物半導体電界効果トランジスタの製造方法に関
するものである。
（従来技術）
GaAs等の化合物半導体を基板とする電界効果
トランジスタは、超高周波・超高速の信号処理に
非常に良好な性能を発揮し得ることが知られてお
り、その高性能化のための基本的事項としては、
ゲート長の短縮、ソース・ドレイン間の直列附加
抵抗の低減等が重要である。しかしながら、従来
は、微細構造のシヨツトキ接合ゲート電極の製
作、ソース・ドレイン間の短縮、ソース・ドレイ
ン間内でのゲート電極の相対位置関係の精度の確
保等の製造上の困難な問題があり、素子の製法に
全く新規な発想に基づく飛躍が必要であつた。
トランジスタは、超高周波・超高速の信号処理に
非常に良好な性能を発揮し得ることが知られてお
り、その高性能化のための基本的事項としては、
ゲート長の短縮、ソース・ドレイン間の直列附加
抵抗の低減等が重要である。しかしながら、従来
は、微細構造のシヨツトキ接合ゲート電極の製
作、ソース・ドレイン間の短縮、ソース・ドレイ
ン間内でのゲート電極の相対位置関係の精度の確
保等の製造上の困難な問題があり、素子の製法に
全く新規な発想に基づく飛躍が必要であつた。
第１図は、従来のシヨツトキ接合形化合物半導
体電界効果トランジスタの製造方法の一例を具体
的に示したものである。
体電界効果トランジスタの製造方法の一例を具体
的に示したものである。
第１図ａでは、半絶縁性GaAs基板１上にｎ形
GaAs活性層２及びn+形GaAs導電層（以下n+層
という）３をエピタキシヤル成長で積層し、n+
層３の表面に絶縁膜４を設け、該絶縁膜４にレジ
スト塗布露光描画法によりシヨツトキ接合ゲート
電極を設定するための絶縁膜開窓エツチを行な
い、さらに絶縁膜４をマスクとして該開窓部の
n+層３の選択エツチを行ない、絶縁膜４をマス
クとしてシヨツトキ接合金属の真空蒸着・リフト
オフによりシヨツトキ接合ゲート電極５を形成す
る。第１図ｂでは、絶縁膜４を除去した後にn+
層３上にオーム性接触のソース電極６及びドレイ
ン電極７を設ける。以上により電界効果トランジ
スタが構成される。
GaAs活性層２及びn+形GaAs導電層（以下n+層
という）３をエピタキシヤル成長で積層し、n+
層３の表面に絶縁膜４を設け、該絶縁膜４にレジ
スト塗布露光描画法によりシヨツトキ接合ゲート
電極を設定するための絶縁膜開窓エツチを行な
い、さらに絶縁膜４をマスクとして該開窓部の
n+層３の選択エツチを行ない、絶縁膜４をマス
クとしてシヨツトキ接合金属の真空蒸着・リフト
オフによりシヨツトキ接合ゲート電極５を形成す
る。第１図ｂでは、絶縁膜４を除去した後にn+
層３上にオーム性接触のソース電極６及びドレイ
ン電極７を設ける。以上により電界効果トランジ
スタが構成される。
しかるに、このような従来の方法では、次のよ
うな重大な欠点がある。すなわち、第１図の方法
によるゲート電極のセルフアライメント方式で
は、ゲート電極のゲート長は絶縁膜４の開窓の間
隙に等しく、従つてゲート長すなわちゲート電極
線幅として例えば0.5μｍ以下の非常に小さい線幅
を実現しようとすると、所望の線幅に等しい露光
マスクの製作と露光描画技術が必須であり、工業
的な微細構造ゲート電極の形成において極めて重
大な欠点となつている。
うな重大な欠点がある。すなわち、第１図の方法
によるゲート電極のセルフアライメント方式で
は、ゲート電極のゲート長は絶縁膜４の開窓の間
隙に等しく、従つてゲート長すなわちゲート電極
線幅として例えば0.5μｍ以下の非常に小さい線幅
を実現しようとすると、所望の線幅に等しい露光
マスクの製作と露光描画技術が必須であり、工業
的な微細構造ゲート電極の形成において極めて重
大な欠点となつている。
また、第１図の従来の方法においては、ｎ形活
性層（ｎ形GaAs活性層２）とn+層３との積層エ
ピタキシヤル基板をもとに、n+層３の選択エツ
チによりゲート域活性層部を設けるために、ｎ−
n+積層境界面での不純物濃度勾配のだれ等の悪
影響を含めてｎ形活性層の厚さ制御に困難性が多
い欠点を有する。
性層（ｎ形GaAs活性層２）とn+層３との積層エ
ピタキシヤル基板をもとに、n+層３の選択エツ
チによりゲート域活性層部を設けるために、ｎ−
n+積層境界面での不純物濃度勾配のだれ等の悪
影響を含めてｎ形活性層の厚さ制御に困難性が多
い欠点を有する。
さらに、第１図の従来の方法によれば、ソース
及びドレインのn+層端面間の距離すなわち実効
的なソース・ドレイン間距離は絶縁膜４の開窓の
間隙より大きく、かつn+層３の堀込みエツチ量
に支配されており、かつソース・ドレイン間距離
の最適化設計による素子性能の向上にとつて大き
な障害になつている。
及びドレインのn+層端面間の距離すなわち実効
的なソース・ドレイン間距離は絶縁膜４の開窓の
間隙より大きく、かつn+層３の堀込みエツチ量
に支配されており、かつソース・ドレイン間距離
の最適化設計による素子性能の向上にとつて大き
な障害になつている。
（発明の目的）
本発明は上記の点に鑑みなされたもので、その
目的は、絶縁膜をマスクとする化合物半導体の堀
込みエツチの側面エツチ効果による活性層域の短
縮と、選択エピタキシヤル成長における絶縁膜上
への横方向拡がり成長の効果によつて、極めて微
細なゲート長を有するシヨツトキ接合ゲート電極
を、ソース及びドレイン電極に対して相対位置関
係を自動的に設定して形成できるシヨツトキ接合
形化合物半導体電界効果トランジスタの製造方法
を提供することにある。
目的は、絶縁膜をマスクとする化合物半導体の堀
込みエツチの側面エツチ効果による活性層域の短
縮と、選択エピタキシヤル成長における絶縁膜上
への横方向拡がり成長の効果によつて、極めて微
細なゲート長を有するシヨツトキ接合ゲート電極
を、ソース及びドレイン電極に対して相対位置関
係を自動的に設定して形成できるシヨツトキ接合
形化合物半導体電界効果トランジスタの製造方法
を提供することにある。
（実施例）
第２図は、本発明のシヨツトキ接合形化合物半
導体電界効果トランジスタの製造方法の一実施例
を示す図である。この図を参照して本発明の一実
施例を詳細に説明する。
導体電界効果トランジスタの製造方法の一実施例
を示す図である。この図を参照して本発明の一実
施例を詳細に説明する。
第２図ａの工程では、半絶縁性GaAs基板（半
絶縁性化合物半導体基板）１１の表面のｎ形
GaAsからなるｎ形活性層１２をエピタキシヤル
成長法で設ける。
絶縁性化合物半導体基板）１１の表面のｎ形
GaAsからなるｎ形活性層１２をエピタキシヤル
成長法で設ける。
同図ｂの工程では、ｎ形活性層１２上にSi3N4
等の絶縁膜１３を設け、通常の露光描画法により
ソース、ドレイン電極域を開窓する絶縁膜エツチ
を行ない、該絶縁膜１３をマスクとしてｎ形活性
層１２あるいはｎ形活性層１２と半絶縁性GaAs
基板１１の一部を選択エツチして堀込み部１４，
１５を設ける。この工程において、図示の距離
L1すなわちソース、ドレイン電極域間に残され
た絶縁膜１３の線幅は、堀込み部１４，１５形成
時の側面エツチの結果生ずる両堀込部間距離L2
が実効的なソース・ドレイン間距離に等しくなる
ように設定される。
等の絶縁膜１３を設け、通常の露光描画法により
ソース、ドレイン電極域を開窓する絶縁膜エツチ
を行ない、該絶縁膜１３をマスクとしてｎ形活性
層１２あるいはｎ形活性層１２と半絶縁性GaAs
基板１１の一部を選択エツチして堀込み部１４，
１５を設ける。この工程において、図示の距離
L1すなわちソース、ドレイン電極域間に残され
た絶縁膜１３の線幅は、堀込み部１４，１５形成
時の側面エツチの結果生ずる両堀込部間距離L2
が実効的なソース・ドレイン間距離に等しくなる
ように設定される。
第２図ｃの工程では、絶縁膜１３をマスクとし
て堀込み部１４，１５にMO−CVD法による選
択エピタキシヤル成長法によりn+形導電層（以
下n+層という）１６および半絶縁性層１７を積
層エピタキシヤルする。この工程におけるn+層
１６の選択エピタキシヤル成長は該成長表面が絶
縁膜１３の表面にほゞ近似する程度に止め、続い
て成長反応系への供給ガス流を制御して、半絶縁
性層１７の選択エピタキシヤル成長を実施する。
MO−CVD法による化合物半導体のエピタキシ
ヤル成長法は、かゝる異種導電層の連続積層成長
を制御性よく実施できる点でも効果的である。こ
の工程における半絶縁性層１７の選択エピタキシ
ヤルにおいて、本発明の基本的な特徴をなす絶縁
膜１３上への横方向成長部１８，１９を形成し、
該横方向成長部１８，１９間の距離L3が所望の
ゲート長Lgになるように選択エピタキシヤル成
長条件を設定する。
て堀込み部１４，１５にMO−CVD法による選
択エピタキシヤル成長法によりn+形導電層（以
下n+層という）１６および半絶縁性層１７を積
層エピタキシヤルする。この工程におけるn+層
１６の選択エピタキシヤル成長は該成長表面が絶
縁膜１３の表面にほゞ近似する程度に止め、続い
て成長反応系への供給ガス流を制御して、半絶縁
性層１７の選択エピタキシヤル成長を実施する。
MO−CVD法による化合物半導体のエピタキシ
ヤル成長法は、かゝる異種導電層の連続積層成長
を制御性よく実施できる点でも効果的である。こ
の工程における半絶縁性層１７の選択エピタキシ
ヤルにおいて、本発明の基本的な特徴をなす絶縁
膜１３上への横方向成長部１８，１９を形成し、
該横方向成長部１８，１９間の距離L3が所望の
ゲート長Lgになるように選択エピタキシヤル成
長条件を設定する。
第２図ｄの工程では、再度絶縁膜２０を設けソ
ース、ドレイン電極部を露光描画・絶縁膜選択エ
ツチにより開窓し、該開窓部の半絶縁性層１７の
選択堀込みエツチを行ない、該堀込み部にソー
ス、ドレイン電極のためのn+層２１，２２を選
択エピタキシヤル成長法で形成する。
ース、ドレイン電極部を露光描画・絶縁膜選択エ
ツチにより開窓し、該開窓部の半絶縁性層１７の
選択堀込みエツチを行ない、該堀込み部にソー
ス、ドレイン電極のためのn+層２１，２２を選
択エピタキシヤル成長法で形成する。
第２図ｅの工程では、絶縁膜２０，１３を除去
した後にレジスト膜２３を設けて露光描画により
半絶縁性層１７の横方向成長部１８，１９の周辺
以外をレジスト膜２３で覆い、シヨツトキ接合ゲ
ート金属の真空蒸着・リフトオフを行なう。した
がつて、この工程によりｎ形活性層１２上にゲー
ト電極２４が形成されるが、そのゲート電極２４
のゲート長Lgは、第２図ｃの工程で設けた半絶
縁性層１７の横方向成長部１８，１９が蒸着のマ
スクとして適用されるために、Lg＝L3となる。
した後にレジスト膜２３を設けて露光描画により
半絶縁性層１７の横方向成長部１８，１９の周辺
以外をレジスト膜２３で覆い、シヨツトキ接合ゲ
ート金属の真空蒸着・リフトオフを行なう。した
がつて、この工程によりｎ形活性層１２上にゲー
ト電極２４が形成されるが、そのゲート電極２４
のゲート長Lgは、第２図ｃの工程で設けた半絶
縁性層１７の横方向成長部１８，１９が蒸着のマ
スクとして適用されるために、Lg＝L3となる。
第２図ｆの工程では、ソース、ドレイン電極金
属２５，２６を真空蒸着法で設け、熱処理を行な
いn+層２１，２２に対するオーム性接触電極を
形成する。以上でシヨツトキ接合形化合物半導体
電界効果トランジスタが完成する。
属２５，２６を真空蒸着法で設け、熱処理を行な
いn+層２１，２２に対するオーム性接触電極を
形成する。以上でシヨツトキ接合形化合物半導体
電界効果トランジスタが完成する。
（発明の特徴・効果）
以上の一実施例から明らかなように、本発明の
シヨツトキ接合形化合物半導体電界効果トランジ
スタの製造方法の特徴は、ソース・ドレイン間距
離相当のマスクを使用して極微細寸法のゲート長
を有するゲート電極を、ソース、ドレイン電極に
対する相対位置関係を自動的に設定して構成する
ことにあり、素子構造の微細化による高性能化に
直接的に大きく貢献するものである。すなわち、
本発明の実施に当つて使用されるマスクの最小線
幅（L1）は、ゲート（Lg）よりは大きいことは
勿論のこと、ソース・ドレイン間距離（Lsd）よ
りも更に広い線幅に相当している（L1＞Lsd＝L2
＞Lg）。微細線幅のマスクの製作および露光描画
技術は線幅の減小にともなつて加速度的に困難性
が増大する傾向にあり、その工業的な限界を1μ
ｍとすると、従来のように最小線幅がゲート長に
相当する場合（L1＝Lg）の短ゲート化の限界は
1μｍ程度となる。これに対して本発明の一実施
例においては、L1＝1.0μｍのマスクを使用して、
ｎ形活性層の選択エツチの側面エツチ量を0.15μ
ｍ、選択エピタキシヤル成長の横方向成長を0.3μ
ｍに設定すると、Lg＝0.4μｍ、Lsd＝0.7μｍの極
めて微細構造の電界効果トランジスタが構成さ
れ、しかもソース・ドレイン間でのゲート電極の
相対位置関係がマスク合せなしに自動的に設定さ
れる極めて大きな特徴を有する。
シヨツトキ接合形化合物半導体電界効果トランジ
スタの製造方法の特徴は、ソース・ドレイン間距
離相当のマスクを使用して極微細寸法のゲート長
を有するゲート電極を、ソース、ドレイン電極に
対する相対位置関係を自動的に設定して構成する
ことにあり、素子構造の微細化による高性能化に
直接的に大きく貢献するものである。すなわち、
本発明の実施に当つて使用されるマスクの最小線
幅（L1）は、ゲート（Lg）よりは大きいことは
勿論のこと、ソース・ドレイン間距離（Lsd）よ
りも更に広い線幅に相当している（L1＞Lsd＝L2
＞Lg）。微細線幅のマスクの製作および露光描画
技術は線幅の減小にともなつて加速度的に困難性
が増大する傾向にあり、その工業的な限界を1μ
ｍとすると、従来のように最小線幅がゲート長に
相当する場合（L1＝Lg）の短ゲート化の限界は
1μｍ程度となる。これに対して本発明の一実施
例においては、L1＝1.0μｍのマスクを使用して、
ｎ形活性層の選択エツチの側面エツチ量を0.15μ
ｍ、選択エピタキシヤル成長の横方向成長を0.3μ
ｍに設定すると、Lg＝0.4μｍ、Lsd＝0.7μｍの極
めて微細構造の電界効果トランジスタが構成さ
れ、しかもソース・ドレイン間でのゲート電極の
相対位置関係がマスク合せなしに自動的に設定さ
れる極めて大きな特徴を有する。
上述のような本発明の特徴的な製造方法は、
MO−CVD法による化合物半導体の選択エピタ
キシヤル成長における絶縁膜上への横方向成長を
極めて巧妙に活用したものであり、その基本原理
は次のような発明者らによる実験研究結果にもと
づくものである。
MO−CVD法による化合物半導体の選択エピタ
キシヤル成長における絶縁膜上への横方向成長を
極めて巧妙に活用したものであり、その基本原理
は次のような発明者らによる実験研究結果にもと
づくものである。
第３図は、MO−CVD法によるGaAs３１の選
択エピタキシヤル成長における絶縁膜３２上への
横方向成長の横断面図を示すものであり、（100）
面結晶の二つの直交するへき開面の片方の軸方向
の横断面を同図ａに、またその方向と30.96゜傾い
た方向での横断面を同図ｂに示し、その形状は母
材結晶の単結晶性を極めて忠実に受け継いだ優れ
た単結晶性のもとに非常に正確な面で構成される
ことが確認された。このようにひさし状に延びた
横方向成長結晶形状は、第３図ａ，ｂの何れの場
合も、本発明におけるゲート電極金属のマスクと
してリフトオフを容易にし、かつゲート電極と半
絶縁性層との間に適当な空隙を構成するのに有効
である。両横方向成長端間の距離は、MO−
CVD法における供給ガス流量、成長温度、成長
時間等の成長条件の制御により極めて高精度に設
定可能である。
択エピタキシヤル成長における絶縁膜３２上への
横方向成長の横断面図を示すものであり、（100）
面結晶の二つの直交するへき開面の片方の軸方向
の横断面を同図ａに、またその方向と30.96゜傾い
た方向での横断面を同図ｂに示し、その形状は母
材結晶の単結晶性を極めて忠実に受け継いだ優れ
た単結晶性のもとに非常に正確な面で構成される
ことが確認された。このようにひさし状に延びた
横方向成長結晶形状は、第３図ａ，ｂの何れの場
合も、本発明におけるゲート電極金属のマスクと
してリフトオフを容易にし、かつゲート電極と半
絶縁性層との間に適当な空隙を構成するのに有効
である。両横方向成長端間の距離は、MO−
CVD法における供給ガス流量、成長温度、成長
時間等の成長条件の制御により極めて高精度に設
定可能である。
なお、本発明の一実施例における第２図ｃの工
程において、選択エピタキシヤル成長の横方向成
長部１８，１９に半絶縁性層が適用されるが、こ
れは近接して存在するゲート電極に対して電気的
な絶縁を確保する目的に加えて、ソース・ゲート
間およびドレイン・ゲート間の漂遊容量を最小に
する目的で形成されるものである。
程において、選択エピタキシヤル成長の横方向成
長部１８，１９に半絶縁性層が適用されるが、こ
れは近接して存在するゲート電極に対して電気的
な絶縁を確保する目的に加えて、ソース・ゲート
間およびドレイン・ゲート間の漂遊容量を最小に
する目的で形成されるものである。
また、第２図ｃの実施例の工程において、絶縁
膜１３の開窓部の半導体を選択エツチして形成さ
れた側面エツチを含んだ堀込み部１４，１５に対
するMO−CVD法による選択エピタキシヤル成
長においては、該堀込み部１４，１５の底面から
の成長に加えて側面からの成長があり、成長面が
絶縁膜１３表面に達した状態でほゞ平坦な成長表
面が得られることが実験的に確認され、この時点
で不純物添加用ガスの供給を制御して半絶縁性層
１７の成長に切換えることにより半絶縁性層１７
の横方向成長部１８，１９を形成できる。
膜１３の開窓部の半導体を選択エツチして形成さ
れた側面エツチを含んだ堀込み部１４，１５に対
するMO−CVD法による選択エピタキシヤル成
長においては、該堀込み部１４，１５の底面から
の成長に加えて側面からの成長があり、成長面が
絶縁膜１３表面に達した状態でほゞ平坦な成長表
面が得られることが実験的に確認され、この時点
で不純物添加用ガスの供給を制御して半絶縁性層
１７の成長に切換えることにより半絶縁性層１７
の横方向成長部１８，１９を形成できる。
（発明の説明のまとめ）
以上に詳述したように、本発明のシヨツトキ接
合形化合物半導体電界効果トランジスタの製造方
法は、特徴的な選択エピタキシヤル成長技術を適
用して、極めて微細なゲート長のゲート電極をソ
ース・ドレインに対して相対位置関係を自動的に
高精度に設定することにより、短ゲート長化とソ
ース・ドレイン間の直列附加抵抗の最小化を達成
するものであり、超高周波低雑音増幅器用素子お
よび超高速集積化素子の性能を飛躍的に向上する
優れた効果を有する。
合形化合物半導体電界効果トランジスタの製造方
法は、特徴的な選択エピタキシヤル成長技術を適
用して、極めて微細なゲート長のゲート電極をソ
ース・ドレインに対して相対位置関係を自動的に
高精度に設定することにより、短ゲート長化とソ
ース・ドレイン間の直列附加抵抗の最小化を達成
するものであり、超高周波低雑音増幅器用素子お
よび超高速集積化素子の性能を飛躍的に向上する
優れた効果を有する。
第１図は従来のシヨツトキ接合形化合物半導体
電界効果トランジスタの製造方法の一例を具体的
に示す断面図、第２図は本発明のシヨツトキ接合
形化合物半導体電界効果トランジスタの製造方法
の一実施例を示す断面図、第３図はMO−CVD
法によるGaAsの選択エピタキシヤル成長におけ
る絶縁膜上への横方向成長の状態を示す断面図で
ある。 １１……半絶縁性GaAs基板、１２……ｎ形活
性層、１３……絶縁膜、１４，１５……堀込み
部、１６……n+形導電層（n+層）、１７……半絶
縁性層、１８，１９……横方向成長部、２１，２
２……n+層、２４……ゲート電極、２５……ソ
ース電極金属、２６……ドレイン電極金属。
電界効果トランジスタの製造方法の一例を具体的
に示す断面図、第２図は本発明のシヨツトキ接合
形化合物半導体電界効果トランジスタの製造方法
の一実施例を示す断面図、第３図はMO−CVD
法によるGaAsの選択エピタキシヤル成長におけ
る絶縁膜上への横方向成長の状態を示す断面図で
ある。 １１……半絶縁性GaAs基板、１２……ｎ形活
性層、１３……絶縁膜、１４，１５……堀込み
部、１６……n+形導電層（n+層）、１７……半絶
縁性層、１８，１９……横方向成長部、２１，２
２……n+層、２４……ゲート電極、２５……ソ
ース電極金属、２６……ドレイン電極金属。
Claims (1)
- １ 半絶縁性化合物半導体基板上にｎ形活性層を
設ける工程と、活性域部を被う一方ソース、ドレ
イン電極域を開窓した絶縁膜を前記ｎ形活性層上
に設ける工程と、該絶縁膜の開窓部の半導体に対
して側面エツチを含む堀込みエツチを行ない、該
堀込み部にMO−CVDによる選択エピタキシヤ
ル成長法によりn+形導電層および半絶縁性層を
形成し、活性域上の絶縁膜上へ横方向へ拡がる半
絶縁性層の横方向成長部を形成する工程と、ソー
ス、ドレイン電極部の前記半絶縁性層をn+層に
置換する工程と、活性域部の絶縁膜を除去した上
で、前記横方向成長部端面をマスクとしてシヨツ
トキ接合ゲート電極を蒸着法によりｎ形活性層上
に形成する工程と、前記n+層上にオーム性接触
電極を設ける工程とを具備することを特徴とする
シヨツトキ接合形化合物半導体電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816983A JPS59165464A (ja) | 1983-03-10 | 1983-03-10 | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816983A JPS59165464A (ja) | 1983-03-10 | 1983-03-10 | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165464A JPS59165464A (ja) | 1984-09-18 |
| JPS6323668B2 true JPS6323668B2 (ja) | 1988-05-17 |
Family
ID=12517893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3816983A Granted JPS59165464A (ja) | 1983-03-10 | 1983-03-10 | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165464A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434698B1 (ko) | 2001-09-05 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 선택적 에피성장법 |
| KR100455724B1 (ko) | 2001-10-08 | 2004-11-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| KR100455725B1 (ko) | 2001-10-08 | 2004-11-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| KR100431295B1 (ko) | 2001-10-12 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| KR102257570B1 (ko) * | 2014-08-13 | 2021-05-31 | 인텔 코포레이션 | 자기 정렬 게이트 최종 ⅲ-n 트랜지스터 |
-
1983
- 1983-03-10 JP JP3816983A patent/JPS59165464A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59165464A (ja) | 1984-09-18 |
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