JPS5838945B2 - シヨット障壁型電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明はショットキ障壁型電界効果トランジスタ（以下
５ＢＦＥＴと略す）の製造方法に関する○従来の５ＢＦ
ＥＴは、第１図に示すように、半絶縁性又はＰ型缶導性
半導体単結晶基板１上に、Ｎ型伝導性二ピキシャル成長
層よりなる動作層２を形威し、この動作層２表面にショ
ットキ障壁型ゲート電極３ソース電極４およびドレイン
電極５が形成されている。

６は分離領域であり、ソース、ドレイン電極４，５は、
動作層２とオーミック接触している。

５ＢＦＥＴの基本的な製作においては、分離領域形成、
ソース・ドレイン電極形成、ショットキ障壁ゲート電極
形成の各工程を必要とするが、５ＢＦＥＴの高周波特性
において特に問題となるのは、ソース・ドレイン電極及
びショットキ障壁ゲート電極の形成工程である。

ここで要求されることは、第一にゲート長Ｌｇを炉かく
すること、第二にゲート電極金属抵抗Ｒｇを小さくする
こと、第三にゲート・ソース間距離ＬＳｇ及びゲート・
ドレイン間距離Ｌ６ａを小さくするこである。

そして第一の点については、最大発振局波数がＬ９°−
７に比例するので、Ｌ９°はできるだけ短かくしなけれ
ばならず、第二の点については、Ｌ９が減少すれば通常
Ｒりが増加するためＬ’Ｊを短かくシ、かつＲσを増加
させない工夫が必要である。

また第三の点については、ソース・ゲート間抵抗Ｒ８・
ゲート・ドレイン間抵抗伺がＬＳｇＩＪｄに関係するの
で、できるだけこれを短かくする必要がある。

しかしながら、従来５ＢＦＥＴの製作に利用されるホト
エツチング技術、及び不必要な金属部分を除去するリフ
トオフ技術では、微細パターンの電極金属の膜厚を厚く
することは難しく、シたがってＬ９”を短か＜シ、かつ
Ｒ’Ｊを小さくすることは難かしい。

また微細パターンのマスク合せが難しいため狭いソース
・、ドレイン電極パターンの間にＬ’ｆの短かいゲート
電極パターンを再現性よく形成することは困難な作業で
ある。

本発明は、上述したような問題を解決し高周波特性の向
上を図った５ＢＦＥＴの製造方法を提供するものである
。

以下に本発明実施例を図を参照しながら詳述する。

第２図は本発明方法を採用して得られた５ＢＦＥＴの断
面図を示し、同図において第１図を同一部分は同一符号
を符して説明を省略する。

図中２′は中央に断面ｖ字型孔を形成した突出部を有す
るＮ型伝導性エピタキシャル成長層よりなる動作層、３
′はこのＶ字型孔上にこれを覆って被着されたショット
キ障壁型ゲート電極で動作層２／との接触面にショット
キ障壁を形成するショトキ障壁ゲート７と、このゲート
７上に被着されオーミック接触するショットキ障壁ゲー
ト電極部８とを有する。

このショットキ障壁ゲート電極部８は、ソース及びドレ
イン電極４．５と同時に形成される。

第３図は、かかる５ＢＦＥＴを製作工程順に示す図で、
半導体基板として砒化カリウムＧａＡｓを用いた場合を
順に説明する。

第一工程では、半絶縁性ＧａＡｓ単晶基板１上にＮ型伝
導性エピタキシャル成長層を気相或は液相エピタキシャ
ル成長法にて結晶成長させ動作層２′を形成させる。

この動作層２′の電子濃度及び厚さは、各々１〜２５
Ｘ １０１６ｃｍ−及び１．２〜１．５μである。

またこの層２′の結晶面は（１００）面である。

結晶成長後、ホトエツチング技術によりホトレジスト膜
９を層２′表面に塗布し、Ｖ手孔化学エツチングのため
窓開けを行なう。

この窓開けは図中断面に平行な方向が（Ｏｌｌ）軸とな
るよう整合し、窓の長さは、１．０〜１．５μである。

窓開けされたホトレジスト膜９をエツチングマスクとし
て化学エツチングを行なう。

このときエッチャントとしてＮａＯＨＨ２Ｏ２系、Ｂｒ
２バ■３ ＯＨ系或はＮＨ２ＯＨ−Ｈ２Ｏ２系等を用
いれば、ＧａＡｓなどの化合物半導体におけるエツチン
グ速度の結晶面依存性、すなわち（１１１）Ａ面におけ
るエツチング速度が他の面より遅いことにより断面Ｖ字
形のエツチング孔１０が形成される（図Ａ）。

このＶ字形エツチング孔１０の露出面は、（１１１）Ａ
面であり、深さは、窓の部分を１．５μとしたとき、約
１．０μ、Ｖ字形の角度７０・３２′であった。

なお、エツチングを途中で止めれば、エツチング孔１０
の形状は逆台形（メサ型）にすることもできる。

次に、従来のリフトオフ技術或は金属の選択エツチング
技術を用いてショットキ障壁ゲート電極３′のショット
キ障壁ゲート７を、Ｍｏ、 Ｐ ｔ、 Ｎｉ。

Ｃｒ、 Ａ Ｉ、Ａｕｇ Ｔｉ、 Ｗ等の金属を用い、
蒸着法或はスパッタリング法にて約３０００〜１０００
０大の厚さに、そして長さを窓の寸法すなわち１．０〜
１，５μに等しく形成する（図Ｂ）。

この長さは、後述するようにソース・ドレイン間距離と
なる。

ここでリフトオフ技術を用いる場合は、ホトレジスト膜
９′を、そのままりフトオフ用レジスト膜として使用で
きる。

また金属の選択エツチング技術を用いる場合は、Ａｌが
適当である。

なおショットキ障壁ゲート７はサイドエッチのためエツ
チング孔１０全部を覆うものではない。

次の工程では、このショットキ障壁ゲート７にエツチン
グマスクとして、動作層２′を化学エツチングする。

（図Ｃ）。エッチャントとしては、ショットキ障壁ゲー
ト７を溶解せず、ＧａＡｓのみを溶解し、かつエツチン
グ速度を精密に制御できるものが必要であり、ショット
キ障壁ゲート７がＡ７のときは、酒石酸−Ｈ２Ｏ２系、
その他の金属のときは、Ｎａ０Ｈ−Ｈ２Ｏ２系、ＮＨ４
，０Ｈ−Ｈ２Ｏ２系のエッチャントが適当である。

これ等のエッチャントもエツチング速度に結晶依存性を
示すが、ショットキ障壁ゲートエツチング孔１０の隙間
、すなわちサイドエッチ部分よりのエツチングのため、
エツチング’Ｊ−１１０の形成時よりもサイドエッチ効
果は大きく、エツチング深さを約１μとすれば、動作層
２′をエツチングしてできる平坦面の表面は、ショット
キ障壁ゲート７両端の直下付近にまでのびる。

したがってこのショットキ障壁ゲート７と動作層２′と
は約１μ程度分離され、該ゲート７により庇が形成され
る。

次の工程では、ホトエツチング技術にて、ソース・ドレ
イン領域の窓開は後、動作層２１表面に垂直方向からオ
ーミック電極用金属例えばＡｕ −Ｇｅ合金続いてＮｉ
を連続的に蒸着法或はスパッタリング法にて堆積すれば
、ソース電極４、ドレイン電極５が形成され、同時にシ
ョットキ障壁ゲート７上にもオーミック電極を堆積しシ
ョットキ障壁ゲート電極部８が形成される。

これ等省電極部以外に堆積した金属は、従来のリフトオ
フ技術にて除去する（図Ｄ）。

この工程において従来のホトエツチング技術で、ソース
・ドレイン領域の窓開けを行なうが、ソース・ドレイン
領域とゲート領域とのマスク合せをする必要がない。

ソ−ス・ドレイン領域とゲート領域とは、オーミック電
極金属を堆積する際にショットキ障壁ゲート７の庇によ
り自動的に分離される。

したがってソース・ドレイン電極４，５間距離は、ゲー
ト電極３′の長さに等しくなる。

またゲート電極３１まショットキ障壁ゲートと、ショッ
トキ障壁ゲート電極部７，８の２層よりなるため膜厚が
増大する。

即ちショットキ障壁ゲート電極部８の膜厚は５００００
程度まで可能であるため、ゲート金属抵抗Ｒｇは、減少
する。

本発明は以上の説明から明らかな如く、断面Ｖ字型、或
いは遊合型のエツチング孔にショットキ障壁ゲートを形
威し、このゲートをマスクとして動作層をエツチングし
た後、このショットキ障壁ゲートも含めて電極材料を堆
積してソース・ドレイン電極を得ると同時にショットキ
障壁ゲートと該ゲート上に堆積した電極材料とに依って
ショットキ障壁ゲート電極を構成しているので、本発明
方法に依って得られた、５ＢＦＥＴは下記するような数
々の効果を奏する事が出来る。

■ ゲート長Ｌ’Ｊを従来のホトエツチング技術の限界
以下にできる。

すなわちゲート長Ｌｇは、ホトエツチング技術の精度で
決るが、本発明ではｖ字型のゲート電極と動作層の接点
が、ゲート電極の長さ以下にできるためホトエツチング
技術による長さ以下に短かくすることができる。

■ ゲート金属抵抗Ｒ９°が小さい。

すなわち本発明ではゲート電極が２層構造を有するもの
であるから膜厚が厚くなり、さらに従来構造ではゲート
金続長とゲート長が同一寸法であったのに対し、ゲート
電極はゲート長Ｌ’ｆより大きくなり、Ｒグを膜厚及び
長さの両方から減少できる。

■ ソース・ドレイン電極間距離を減少すると同時にソ
ース・ドレイン電極位置を自己整合できる。

すなわちソース・ドレイン電極間距離は、ゲート長Ｌｇ
で決り、この距離は、ホトエツチング技術の限界まで減
少可能である。

またソース。ドレイン電極位置は、オーミック金属を試
料表面の垂直方向より堆積するので、ゲート電極の底下
には、金属が堆積せず、ソース・ゲート電極間、ゲート
・ドレイン電極間は、ゲート電極の庇により自動的に分
離される。

【図面の簡単な説明】

第１図は、５ＢＦＥＴの一従来例断面図、第２図は本発
明方法に依って得られた５ＢＦＥＴの断面図、第３図Ａ
−Ｄは本発明方法を製造工程順に示した断面図である。 １・・・・・・半導体単結晶基板、２，２１・・・・・
・動作層、３３′・・・・・・ゲート電極、４・・・・
・・ソース電極、５・・・・・・ドレイン電極、６・・
・・・・分離領域、７・・・・・・ショットキ障壁ゲー
ト、８・・・・・・ショットキ障壁ゲート電極部、９・
・・・・・ホトレジスト膜、１０・・・・・・エツチン
グ孔。

Claims (1)

【特許請求の範囲】
1. １ 半導体材料から成る動作層上のショットキ障壁型ゲ
   ート領域に断面Ｖ字型或いは遊合型のエツチング孔を形
   成し、このエツチング孔に上記動作層とショットキ障壁
   を形威する金属材料を被着してショットキ障壁ゲートを
   形成し、続いてこのショットキ障壁ゲートをマスクとし
   て動作層をショットキ障壁ゲートの両端部の直下に及ぶ
   までエツチングし、次に上記動作層とオーミックコンダ
   クトする電極材料をショットキ障壁ゲートを含め動作層
   の垂直方向から堆積してショットキ障壁ゲートの両側に
   位置する動作層上に堆積した電極材料をソース、ドレイ
   ン電極とすると共にショットキ障壁ゲートと該ゲート上
   に堆積した電極材料とに依ってショットキ障壁ゲート電
   極とする事を特徴としたショットキ障壁型電界効果トラ
   ンジスタの製造方法。