JPS6387774A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 239000004020 conductor Substances 0.000 abstract description 2
- 239000013078 crystal Substances 0.000 description 35
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 25
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 25
- 150000001875 compounds Chemical class 0.000 description 12
- 238000005530 etching Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- XHZMROUPAKHDEI-UHFFFAOYSA-N C.F.F.Cl.Cl Chemical compound C.F.F.Cl.Cl XHZMROUPAKHDEI-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- VMTCKFAPVIWNOF-UHFFFAOYSA-N methane tetrahydrofluoride Chemical compound C.F.F.F.F VMTCKFAPVIWNOF-UHFFFAOYSA-N 0.000 description 1
- UNRFQJSWBQGLDR-UHFFFAOYSA-N methane trihydrofluoride Chemical compound C.F.F.F UNRFQJSWBQGLDR-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体ゲートへテロ接合電解効果型トランジスタ（以下
半導体ゲートへテロ接合ＦＥＴと称する）の製造方法で
あって、化合物半導層を加工して半導体ゲート電極を形
成後、該ゲート電極の側壁に絶縁膜を形成した後、該ゲ
ート電極の頭部上と該ゲート電極の側壁に隣接して所定
パターンの金属膜を形成後、金属膜の下部の化合物半導
体結晶と合金化してゲート引出し電極、ソース電極、ド
レイン電極を一括してセルファラインで形成する。
半導体ゲートへテロ接合ＦＥＴと称する）の製造方法で
あって、化合物半導層を加工して半導体ゲート電極を形
成後、該ゲート電極の側壁に絶縁膜を形成した後、該ゲ
ート電極の頭部上と該ゲート電極の側壁に隣接して所定
パターンの金属膜を形成後、金属膜の下部の化合物半導
体結晶と合金化してゲート引出し電極、ソース電極、ド
レイン電極を一括してセルファラインで形成する。
このようにして、ソース、ドレイン、ゲート電極を一回
の工程で形成可能であり、且つソース、ゲート電極間の
間隔の短縮により、ソース抵抗Ｒが低下し、素子特性を
向上させた上で、素子寸法の微細化を図ることのできる
半導体装置の製造方法。
の工程で形成可能であり、且つソース、ゲート電極間の
間隔の短縮により、ソース抵抗Ｒが低下し、素子特性を
向上させた上で、素子寸法の微細化を図ることのできる
半導体装置の製造方法。
本発明は化合物半導体結晶を用いた半導体へテロ接合Ｆ
ＥＴの製造方法に関する。
ＥＴの製造方法に関する。
化合物半導体結晶を用いたＦＥＴとしては、ショットキ
ーゲート構造のＭｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ−ＰＥＴや、半絶縁性基板上にエネルギーバンドギャ
ップがそれぞれ異なり、電子親和力の小さい半導体にの
み、ドーピングされた化合物半導体のへテロ接合結晶を
形成後、その上にショットキーゲート電極を形成したヘ
テロ接合ＦＥＴ、或いはチャネル部をアンドープ構造と
したＳｅｍｉｃｏｎｄｕｃｔｏｒ−Ｉｎｓｕｌａｔｏｒ
−Ｓｅｍｉｃｏｄｕｃｔｏｒ（ＳｒＳ）ＦＥＴ等多種類
がある。
ーゲート構造のＭｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ−ＰＥＴや、半絶縁性基板上にエネルギーバンドギャ
ップがそれぞれ異なり、電子親和力の小さい半導体にの
み、ドーピングされた化合物半導体のへテロ接合結晶を
形成後、その上にショットキーゲート電極を形成したヘ
テロ接合ＦＥＴ、或いはチャネル部をアンドープ構造と
したＳｅｍｉｃｏｎｄｕｃｔｏｒ−Ｉｎｓｕｌａｔｏｒ
−Ｓｅｍｉｃｏｄｕｃｔｏｒ（ＳｒＳ）ＦＥＴ等多種類
がある。
このようなＦＥＴは、その材料に電子移動度の大きい化
合物半導体結晶を用いており、いずれも高速に動作する
。
合物半導体結晶を用いており、いずれも高速に動作する
。
〔従来の技術〕
このような化合物半導体結晶を材料として用いたＦＥＴ
の内、半導体ゲートへテロ接合ゲートトランジスタの従
来の構造、およびその製造方法について第６図を用いて
説明する。
の内、半導体ゲートへテロ接合ゲートトランジスタの従
来の構造、およびその製造方法について第６図を用いて
説明する。
第６図に示すように、半絶縁性のガリウム−砒素（Ｇａ
Ａｓ）基板１上にノンドープのＧａＡｓの結晶層２がチ
ャネル層として形成され、その上にノンドープのアルミ
ニウムーガリウム−砒素（Ａ Ｉ ＧａＡｓ）の結晶Ｎ
３がへテロ構造で形成されている。
Ａｓ）基板１上にノンドープのＧａＡｓの結晶層２がチ
ャネル層として形成され、その上にノンドープのアルミ
ニウムーガリウム−砒素（Ａ Ｉ ＧａＡｓ）の結晶Ｎ
３がへテロ構造で形成されている。
更にその上にＮ型にドープされたＧａＡｓの結晶層４が
へテロ構造に形成された後、図示しないがその上に所定
パターンのホトレジスト膜が形成され、該ホトレジスト
膜をマスクとして用いて該Ｇ ａ Ａ ｓの結晶層が所
定のゲート電極４Ａの幅となるようにリアクティブイオ
ンエツチング法を用いて形成されている。
へテロ構造に形成された後、図示しないがその上に所定
パターンのホトレジスト膜が形成され、該ホトレジスト
膜をマスクとして用いて該Ｇ ａ Ａ ｓの結晶層が所
定のゲート電極４Ａの幅となるようにリアクティブイオ
ンエツチング法を用いて形成されている。
更に、該パターン形成されたゲート電極４Ａをマスクと
してイオン注入法によりＳｉ原子がイオン注 □
入されてチャネル層のＧａＡｓ結晶層２内にチャネル層
となる導電領域５が形成されている。
してイオン注入法によりＳｉ原子がイオン注 □
入されてチャネル層のＧａＡｓ結晶層２内にチャネル層
となる導電領域５が形成されている。
更に金−ゲルマニウム／金合金を選択的に蔭着により形
成後、その下のＡ Ｉ ＧａＡｓ結晶Ｎ３、およびＧａ
Ａｓの結晶層２と合金化してソース電極６、およびドレ
イン電極７を形成して半導体へテロ接合ゲートトランジ
スタが形成されている。
成後、その下のＡ Ｉ ＧａＡｓ結晶Ｎ３、およびＧａ
Ａｓの結晶層２と合金化してソース電極６、およびドレ
イン電極７を形成して半導体へテロ接合ゲートトランジ
スタが形成されている。
ところで、このような従来の半導体へテロ接合ゲートト
ランジスタに於いては、ソース電極６とゲート電極４＾
の間、ドレイン電極７とゲート電極４Ａの間のノンドー
プＧａＡｓ結晶層２、およびその上のノンドープのＡ
Ｉ ＧａＡｓ結晶層３に導電性を持たせるのを目的とし
て、その結晶層２．３にＳｉ原子をイオン注入している
。
ランジスタに於いては、ソース電極６とゲート電極４＾
の間、ドレイン電極７とゲート電極４Ａの間のノンドー
プＧａＡｓ結晶層２、およびその上のノンドープのＡ
Ｉ ＧａＡｓ結晶層３に導電性を持たせるのを目的とし
て、その結晶層２．３にＳｉ原子をイオン注入している
。
然し、このような従来の構造では、ソース電極６とゲー
ト電極４Ａ間の導電領域５の寸法が大きくなり、そのた
め導電領域のシート抵抗Ｒｓも充分小さく成らないため
、ソースとゲート間の導電領域のソース抵抗が大きくな
り、素子の両速動作特性が劣下する問題がある。
ト電極４Ａ間の導電領域５の寸法が大きくなり、そのた
め導電領域のシート抵抗Ｒｓも充分小さく成らないため
、ソースとゲート間の導電領域のソース抵抗が大きくな
り、素子の両速動作特性が劣下する問題がある。
本発明は上記した問題点を解決し、かつセルファライン
で半導体ゲート電極の引出し電極となるオーミック電極
、および化合物半導体結晶層上にソースおよびドレイン
電極が同一工程で一括して形成されるようにした半導体
装置の製造方法の提供を目的とする。
で半導体ゲート電極の引出し電極となるオーミック電極
、および化合物半導体結晶層上にソースおよびドレイン
電極が同一工程で一括して形成されるようにした半導体
装置の製造方法の提供を目的とする。
本発明の半導体装置の製造方法は、化合物半導体結晶へ
テロ構造に形成された半導体ゲート電極の側壁に絶縁膜
を形成する工程、前記基板上に金属膜を選択的に形成後
、前記金属膜を下部の、ゲート電極、並びに下部の化合
物半導体結晶層と合金化し、半導体ゲート電極に接続さ
れるオーミック電極、ソース電極およびドレイン電極を
同一工程で、−括して形成することを特徴とする。
テロ構造に形成された半導体ゲート電極の側壁に絶縁膜
を形成する工程、前記基板上に金属膜を選択的に形成後
、前記金属膜を下部の、ゲート電極、並びに下部の化合
物半導体結晶層と合金化し、半導体ゲート電極に接続さ
れるオーミック電極、ソース電極およびドレイン電極を
同一工程で、−括して形成することを特徴とする。
本発明によれば、ソース、ドレイン、ゲート電極金属を
一回の工程で形成可能であり、且つソース、ゲート電極
間の間隔の短縮により、ソース抵抗Ｒｓを低下させ、素
子特性を向上させることができる。更に素子寸法の微細
化を図ることができる。
一回の工程で形成可能であり、且つソース、ゲート電極
間の間隔の短縮により、ソース抵抗Ｒｓを低下させ、素
子特性を向上させることができる。更に素子寸法の微細
化を図ることができる。
以下、図面を用いて本発明の一実施例につき詳細に説明
する。
する。
半絶縁製のＧａＡｓ基板１１上にはノンドープのＧａＡ
ｓの結晶層が導電体層１２として形成され、その上には
Ａ Ｉ ＧａＡｓの結晶層１３がへテロ構造に形成され
、その上にはＮ型のＧａＡｓの結晶層１４が所定のパタ
ーンに形成されてゲート電極１４Ａが形成され、そのゲ
ート電極の側壁には５ｉＯｔ膜１６よりなる絶縁膜が形
成されている。
ｓの結晶層が導電体層１２として形成され、その上には
Ａ Ｉ ＧａＡｓの結晶層１３がへテロ構造に形成され
、その上にはＮ型のＧａＡｓの結晶層１４が所定のパタ
ーンに形成されてゲート電極１４Ａが形成され、そのゲ
ート電極の側壁には５ｉＯｔ膜１６よりなる絶縁膜が形
成されている。
このような半導体装置を形成するには、第１図に示すよ
うに、ＧａＡｓの半絶縁性基板１１上に５０００人の厚
さにノンドープのＧａＡｓのチャネル層１２を分子線エ
ピタキシャル法、またはＭＯＣＶＤ法で形成する。
うに、ＧａＡｓの半絶縁性基板１１上に５０００人の厚
さにノンドープのＧａＡｓのチャネル層１２を分子線エ
ピタキシャル法、またはＭＯＣＶＤ法で形成する。
次いでこの上にノンドープのＡｌＧａＡｓの結晶層を分
子線エピタキシャル法で８００人の厚さにペテロ構造に
形成する。
子線エピタキシャル法で８００人の厚さにペテロ構造に
形成する。
次いでこの上にＳｉ原子をドープしたＮ型のＧａＡｓ（
キャリア濃度が５×１０Ｉ′ｌ／印３）の結晶層１４を
分子線エピタキシャル法で１００００人の厚さにペテロ
構造に形成する。
キャリア濃度が５×１０Ｉ′ｌ／印３）の結晶層１４を
分子線エピタキシャル法で１００００人の厚さにペテロ
構造に形成する。
更にこの上にホトレジスト膜１５を塗布する。
次いで第２図に示すように、このホトレジスト膜をホト
リソグラフィ法を用いて所定のパターンに形成後、該ホ
トレジスト膜１５をマスクとして二塩化二弗化メタン（
ＣＣ１、Ｆ２）ガスを反応ガスとしたりアクティブイオ
ンエツチング法によりその下のＧａＡｓの結晶７１１４
をエツチングする。
リソグラフィ法を用いて所定のパターンに形成後、該ホ
トレジスト膜１５をマスクとして二塩化二弗化メタン（
ＣＣ１、Ｆ２）ガスを反応ガスとしたりアクティブイオ
ンエツチング法によりその下のＧａＡｓの結晶７１１４
をエツチングする。
この工程で、ＧａＡｓの結晶層１４がその下のＡ ＲＧ
ａＡｓ結晶層１３の境界に敗るまで異方性エツチングさ
れる。
ａＡｓ結晶層１３の境界に敗るまで異方性エツチングさ
れる。
次いで前記したホトレジスト膜１５を除去した後、第３
図に示すように該基板上にＳｉＯ□膜１６全１６００人
の厚さに形成した後、該５ｉｏｚ膜を三弗化メタン（Ｃ
ＨＦ、 ）ガスを反応ガスとするりアクティブイオンエ
ツチング法による異方性エツチングを行うことで、Ｎ型
のＧａＡｓの結晶層１４よりなるゲート電極１４Ａの側
壁にのみＳｉＯ□膜１６全１６ようにする。
図に示すように該基板上にＳｉＯ□膜１６全１６００人
の厚さに形成した後、該５ｉｏｚ膜を三弗化メタン（Ｃ
ＨＦ、 ）ガスを反応ガスとするりアクティブイオンエ
ツチング法による異方性エツチングを行うことで、Ｎ型
のＧａＡｓの結晶層１４よりなるゲート電極１４Ａの側
壁にのみＳｉＯ□膜１６全１６ようにする。
次いでＳｉ原子を加速電圧を１００ＫｅＶとし、ドーズ
量が１，５ ｘｌｏ １３／ ｃｍ”の条件でイオン注
入後、窒素ガス雰囲気内で８５０℃の温度で１５分間ア
ニールして活性化する。
量が１，５ ｘｌｏ １３／ ｃｍ”の条件でイオン注
入後、窒素ガス雰囲気内で８５０℃の温度で１５分間ア
ニールして活性化する。
この場合、ゲート電極の側面の絶縁膜により注入された
不純物原子のゲート電極下への回り込みが抑圧されて実
効的なゲート長が変動するような不都合も無くなり、ゲ
ート長さが所定の値に制御された高信頼度な半導体装置
が得られる。
不純物原子のゲート電極下への回り込みが抑圧されて実
効的なゲート長が変動するような不都合も無くなり、ゲ
ート長さが所定の値に制御された高信頼度な半導体装置
が得られる。
次いで第４図に示すように、該基板上に所定パターンの
ホトレジスト膜１７を形成後、該ホトレジスト膜１７を
マスクとして用いて、該基板上に金−ゲルマニウム／金
よりなる金属膜１８を菌着により形成する。
ホトレジスト膜１７を形成後、該ホトレジスト膜１７を
マスクとして用いて、該基板上に金−ゲルマニウム／金
よりなる金属膜１８を菌着により形成する。
次いで該金属膜１８のエツチング液（例えば商品名、チ
クニストリップＡｕ： テクニックインク社製）を用い
て５ｉＯｚ膜１６の側壁に付着した金属膜１８をエツチ
ング除去する。
クニストリップＡｕ： テクニックインク社製）を用い
て５ｉＯｚ膜１６の側壁に付着した金属膜１８をエツチ
ング除去する。
次いで前記したホトレジスト膜１７を除去するとともに
その上の不要な金属膜１８をも除去するいわゆるリフト
オフ法により不要な金属膜１８を除去する。
その上の不要な金属膜１８をも除去するいわゆるリフト
オフ法により不要な金属膜１８を除去する。
このようにして、第５図に示すように金属膜１８が所定
のパターンに形成されてゲート引出し電極２１、および
このゲート引出し電極２１に絶縁膜１６を介してソース
電極１９、およびドレイン電極２０が隣接して形成され
る。
のパターンに形成されてゲート引出し電極２１、および
このゲート引出し電極２１に絶縁膜１６を介してソース
電極１９、およびドレイン電極２０が隣接して形成され
る。
次いで該基板を窒素ガの雰囲気内で、４５０℃の温度で
１分間熱処理して、前記金属膜１８とＡｆＧａＡｓ層１
３、およびＧａＡｓ層１２との間で合金を形成する。
１分間熱処理して、前記金属膜１８とＡｆＧａＡｓ層１
３、およびＧａＡｓ層１２との間で合金を形成する。
この合金化の厚さは２０００人であり、横方向に拡散す
・る量は非常に小さく、ゲート電極下のへテロ構造部分
に影響を及ぼすことが無い。
・る量は非常に小さく、ゲート電極下のへテロ構造部分
に影響を及ぼすことが無い。
このようにして前記した金属膜１８と、その下の化合物
半導体結晶の間で合金を形成し、その合金によってソー
ス電極１９、ドレイン電極２０．ゲート引き出し電極２
１を形成する。
半導体結晶の間で合金を形成し、その合金によってソー
ス電極１９、ドレイン電極２０．ゲート引き出し電極２
１を形成する。
尚、本実施例ではＡ Ｉ ＧａＡｓ結晶層１３に不純物
原子を添加しないノンドープ結晶を用いたノーマリオフ
型としたが、Ａ Ｉ ＧａＡｓ結晶層１３にＮ型不純物
原子を部分的にドーピングしたノーマリオン型の構造と
しても良い。
原子を添加しないノンドープ結晶を用いたノーマリオフ
型としたが、Ａ Ｉ ＧａＡｓ結晶層１３にＮ型不純物
原子を部分的にドーピングしたノーマリオン型の構造と
しても良い。
このようにすることで第１図に示すように、ゲート電極
１４Ａ上にゲート電極１４へのオーミック電極となるゲ
ート引出し電極２１が形成され、また該ゲート電極１４
Ａの絶縁膜１６を挟んだ側壁に隣接してソース電極１９
とドレイン電極２０が一括して同一工程で形成される。
１４Ａ上にゲート電極１４へのオーミック電極となるゲ
ート引出し電極２１が形成され、また該ゲート電極１４
Ａの絶縁膜１６を挟んだ側壁に隣接してソース電極１９
とドレイン電極２０が一括して同一工程で形成される。
またゲート電極１４Ａに絶縁膜１６を挟んでソース電極
１９とドレイン電極２０が隣接して形成されているので
、ソース抵抗Ｒｓの低減により素子特性を向上させるこ
とができる。
１９とドレイン電極２０が隣接して形成されているので
、ソース抵抗Ｒｓの低減により素子特性を向上させるこ
とができる。
尚、本実施例ではイオン注入法を用いたが、ゲート電極
１４Ａの側壁の５ｉｆｔ膜１６の厚さを５００Å以下の
厚さで薄く形成することでゲート電極１４Ａとソース領
域間の導電性を良好に保つことができ、煩雑で装置の真
価なイオン注入工程を用いずとも半導体装置を形成する
ことが出来る。
１４Ａの側壁の５ｉｆｔ膜１６の厚さを５００Å以下の
厚さで薄く形成することでゲート電極１４Ａとソース領
域間の導電性を良好に保つことができ、煩雑で装置の真
価なイオン注入工程を用いずとも半導体装置を形成する
ことが出来る。
尚、本実施例の他の実施例としてゲート電極側面の絶縁
膜を素子形成後、四弗化メタンガス等を用いたドライエ
ツチングで除去することで、寄生容量が低減できる半導
体装置が得られる。
膜を素子形成後、四弗化メタンガス等を用いたドライエ
ツチングで除去することで、寄生容量が低減できる半導
体装置が得られる。
尚、本実施例の他に金属膜１８を形成後、その上にホト
レジスト膜を形成し、ゲート引き出し電極形成領域、ソ
ースおよびドレイン電極形成領域以外の９１１ 域のホ
トレジスト膜を除去後、該パターンニングされたホトレ
ジスト膜をマスクとして用いて金属膜１８をドライエツ
チングし、ソース電極１９、ドレイン電極２０、ゲート
引き出し電極２１を一括形成しても良い。
レジスト膜を形成し、ゲート引き出し電極形成領域、ソ
ースおよびドレイン電極形成領域以外の９１１ 域のホ
トレジスト膜を除去後、該パターンニングされたホトレ
ジスト膜をマスクとして用いて金属膜１８をドライエツ
チングし、ソース電極１９、ドレイン電極２０、ゲート
引き出し電極２１を一括形成しても良い。
以上述べたように本発明の半導体装置の製造方法によれ
ば、ゲートとソース、ドレイン間のチャネル導電体層が
狭くできるので、ソース抵抗が低減し、素子特性が向上
し、更に素子が小型化され、このようなＦＥＴ用いてＩ
Ｃを形成すれば形成される半導体装置の集積度が向上す
る。
ば、ゲートとソース、ドレイン間のチャネル導電体層が
狭くできるので、ソース抵抗が低減し、素子特性が向上
し、更に素子が小型化され、このようなＦＥＴ用いてＩ
Ｃを形成すれば形成される半導体装置の集積度が向上す
る。
またソース、ゲート、ドレイン電極を一度の金属膜形成
工程により形成出来るため、工程も容易となる。
工程により形成出来るため、工程も容易となる。
第１図より第５図迄は、本発明の方法の一実施例を工程
順に示す断面図、 第６図は従来の半導体装置の構造、およびその製造方法
を説明するための断面図である。 図に於いて、 １１はＧａＡｓ基板、１２はチャネル層、１３はＡ Ｉ
ＧａＡｓ結晶層、１４はＮ型ＧａＡｓ層、１４Ａはゲ
ート電極、１５゜１７はホトレジスト膜、１６はＳｉＯ
□膜、１８は金属膜、１９はソース電極、２０はドレイ
ン電極、２１はゲート引出し電極を示す。 ＋ｈ襲ノード°−アＧａＡｓ、ＡＩＧｏＡｓ、Ｎ−Ｇａ
ＡｓホトＬシ”ズＨｊＪ＄’！ｉｎ第１図 ４完８胎γ’−１−電権暦へ′ｒ打図 第２図 ント瀦峠た１イ６７〉ｔシ２イワリ、ぶ５ｒφ七どヒ１
ｔｉシ榎ツｒ５アつ（゛工１ミＥＧゴ第３図
順に示す断面図、 第６図は従来の半導体装置の構造、およびその製造方法
を説明するための断面図である。 図に於いて、 １１はＧａＡｓ基板、１２はチャネル層、１３はＡ Ｉ
ＧａＡｓ結晶層、１４はＮ型ＧａＡｓ層、１４Ａはゲ
ート電極、１５゜１７はホトレジスト膜、１６はＳｉＯ
□膜、１８は金属膜、１９はソース電極、２０はドレイ
ン電極、２１はゲート引出し電極を示す。 ＋ｈ襲ノード°−アＧａＡｓ、ＡＩＧｏＡｓ、Ｎ−Ｇａ
ＡｓホトＬシ”ズＨｊＪ＄’！ｉｎ第１図 ４完８胎γ’−１−電権暦へ′ｒ打図 第２図 ント瀦峠た１イ６７〉ｔシ２イワリ、ぶ５ｒφ七どヒ１
ｔｉシ榎ツｒ５アつ（゛工１ミＥＧゴ第３図
Claims (2)
- （１）半導体基板（１１）上に、導電領域となる第１の
半導体層（１２）、障壁層となり該第１の半導体層よよ
り伝導帯のポテンシャルが高い第２の半導体層（１３）
とゲート電極となる第３の半導体層（１４）を形成し、
該第３の半導体層（１４）を所定の寸法のゲート電極に
形成後、該ゲート電極の側面に絶縁膜（１６）を形成し
、該基板上に金属膜を形成した後、該金属膜をソース電
極（１９）、ドレイン電極（２０）およびゲート引出し
電極（２１）としての所定のパターンに同一工程で一括
して形成することを特徴とする半導体装置の製造方法。 - （２）前記ゲート電極の側面に絶縁膜（１６）を形成後
、ソース電極およびドレイン電極形成領域以外の箇所に
ホトレジスト膜（１７）を形成後、該基板（１１）上に
金属膜（１８）を形成し、前記ホトレジスト膜（１７）
を除去すると共に、その上の金属膜（１８）をも除去す
ることを特徴とする特許請求の範囲第１項に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23403986A JPS6387774A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23403986A JPS6387774A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6387774A true JPS6387774A (ja) | 1988-04-19 |
Family
ID=16964608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23403986A Pending JPS6387774A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6387774A (ja) |
-
1986
- 1986-09-30 JP JP23403986A patent/JPS6387774A/ja active Pending
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