JPH02109360A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02109360A JPH02109360A JP26061788A JP26061788A JPH02109360A JP H02109360 A JPH02109360 A JP H02109360A JP 26061788 A JP26061788 A JP 26061788A JP 26061788 A JP26061788 A JP 26061788A JP H02109360 A JPH02109360 A JP H02109360A
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Links
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に係り、特にヘテロ接合バイポー
ラトランジスタと、電界効果トランジスタとを同一基板
上に有する半導体装置に関する。
ラトランジスタと、電界効果トランジスタとを同一基板
上に有する半導体装置に関する。
従来のヘテロ接合バイポーラ］・ランジスタ（以下ＨＢ
Ｔと略す）では１例えば特開昭６０−２４４０６５記載
のように、ＧａＡｓのベース層とコレクタ層との界面に
ＡＱＧａＡｓ層を挿入し、メサ型コレクタを選択性ドラ
イエツチングを用いて形成する際、ＡＱＧａＡｓ層でエ
ツチングを停止することによって、ベース層が何ら損傷
を受けないようにしていた。
Ｔと略す）では１例えば特開昭６０−２４４０６５記載
のように、ＧａＡｓのベース層とコレクタ層との界面に
ＡＱＧａＡｓ層を挿入し、メサ型コレクタを選択性ドラ
イエツチングを用いて形成する際、ＡＱＧａＡｓ層でエ
ツチングを停止することによって、ベース層が何ら損傷
を受けないようにしていた。
また、ＨＢＴと電界効果トランジスタ（以下ＦＥＴと略
す）とを同一基板上に作製する半導体装置では、例えば
特開昭６０−１２０５５１記載のように、コレクタが上
部に、エミッタが基板側に配置されたコレクタトップ型
ＨＢＴ構造の半導体結晶を形成し、その中でコレクタ層
を能動層としたショットキバリア形ＦＥＴと、ＨＢＴと
を同一基板上に作製していた。
す）とを同一基板上に作製する半導体装置では、例えば
特開昭６０−１２０５５１記載のように、コレクタが上
部に、エミッタが基板側に配置されたコレクタトップ型
ＨＢＴ構造の半導体結晶を形成し、その中でコレクタ層
を能動層としたショットキバリア形ＦＥＴと、ＨＢＴと
を同一基板上に作製していた。
上記従来技術は、ＦＥＴの能動層を均一な厚さに精度よ
く形成することについては十分配慮されておらず、良好
なＦＥＴ特性が得られないという問題があった。すなわ
ち、ＦＥＴにおいては、しきい値電圧及び相互コンダク
タンス等の特性が。
く形成することについては十分配慮されておらず、良好
なＦＥＴ特性が得られないという問題があった。すなわ
ち、ＦＥＴにおいては、しきい値電圧及び相互コンダク
タンス等の特性が。
チャネルを形成する能動層の厚さに影響を受けやすく、
精度良く能動層の厚さを制御することが優れた特性を得
るために不可欠である。しかしながら、上記従来技術に
よれば、エツチングストッパー層を用いてベース層を選
択性ドライエツチングにより、精度良く形成することが
できるものの。
精度良く能動層の厚さを制御することが優れた特性を得
るために不可欠である。しかしながら、上記従来技術に
よれば、エツチングストッパー層を用いてベース層を選
択性ドライエツチングにより、精度良く形成することが
できるものの。
ＨＢＴのコレクタ層をＦＥＴの能動層に用いる際、能動
層の厚さを均一に精度良く形成するような配慮がなされ
ておらず、良好なＦＥＴ特性が得られないという問題が
あった。
層の厚さを均一に精度良く形成するような配慮がなされ
ておらず、良好なＦＥＴ特性が得られないという問題が
あった。
本発明の目的は、ＨＢＴのコレクタ層を能動層にした高
性能のショットキーゲート型ＦＥＴを有する半導体装置
を提供することにある。
性能のショットキーゲート型ＦＥＴを有する半導体装置
を提供することにある。
〔課題を解決するための手段〕
上記目的は、ペテロ接合バイポーラトランジスタと、ｆ
ｌ界効果トランジスタとを同一基板上に有する半導体装
置において、上記ヘテロ接合バイポーラトランジスタは
、エミッタ層がコレクタ層より基板側に配置され、該コ
レクタ層に少なくとも２Ｍのエツチングストッパー層を
設けたことを特徴とする半導体装置によって達成される
。
ｌ界効果トランジスタとを同一基板上に有する半導体装
置において、上記ヘテロ接合バイポーラトランジスタは
、エミッタ層がコレクタ層より基板側に配置され、該コ
レクタ層に少なくとも２Ｍのエツチングストッパー層を
設けたことを特徴とする半導体装置によって達成される
。
本発明により、高速なＨＢＴとショットキーゲート型Ｆ
ＥＴを同一基板上に制御性良く形成することが可能とな
り、従来に無い、高性能集積回路を得ることができた。
ＥＴを同一基板上に制御性良く形成することが可能とな
り、従来に無い、高性能集積回路を得ることができた。
本発明において、ＨＢ ＴとＦＥＴとを同一基板上に形
成するのは、エミッタ層が基板側に５コレクタ層を上部
に配置されたコレクタトップ型ＨＢＴにするのが有効で
ある。さらに２層のエツチングストッパー層の間隔をＦ
ＥＴの能動層の厚みと実質的に等しくすることが好まし
い。これによって、ベース層を損傷することなく、精度
よくベース電極を形成できるだけでなく、精度よく最適
な膜厚の能動層を形成することができる。
成するのは、エミッタ層が基板側に５コレクタ層を上部
に配置されたコレクタトップ型ＨＢＴにするのが有効で
ある。さらに２層のエツチングストッパー層の間隔をＦ
ＥＴの能動層の厚みと実質的に等しくすることが好まし
い。これによって、ベース層を損傷することなく、精度
よくベース電極を形成できるだけでなく、精度よく最適
な膜厚の能動層を形成することができる。
エツチングストッパー層は、１０〜１００人の範囲の厚
さであることが好ましい、 １０人未満では、エツチン
グストッパーとしての作用が十分でなく、また１００人
を越えると電子の流れを妨害するようになる。エツチン
グストッパー層には１例えばＡ Ｑ ｘＧａ、ｙＡｓ
（０＜ ｘ ＜０．５）、 Ｉ ｎｙＧａ、−ｙＡｓ
（０＜ｙ＜０．５）等の材料が用いられる。
さであることが好ましい、 １０人未満では、エツチン
グストッパーとしての作用が十分でなく、また１００人
を越えると電子の流れを妨害するようになる。エツチン
グストッパー層には１例えばＡ Ｑ ｘＧａ、ｙＡｓ
（０＜ ｘ ＜０．５）、 Ｉ ｎｙＧａ、−ｙＡｓ
（０＜ｙ＜０．５）等の材料が用いられる。
コレクタトップ型ｎｐｎ−ＨＢＴは、半絶縁性化合物半
導体基板上に、基板側から広いバンドギャップｎ型エミ
ッタ層、狭バンドギヤツプｐ型ベース、狭バンドギヤツ
プｎ型コレクタ層を順次成長することにより形成される
。この際、ｎ型コレクタ層に１００Å以下の厚さのエツ
チングストッパー層を、少なくともベース層との境界近
傍に１つの層、更にベース層からＦＥＴの能動層として
最適な厚さとなる位置に他の１つの層を挿入する。
導体基板上に、基板側から広いバンドギャップｎ型エミ
ッタ層、狭バンドギヤツプｐ型ベース、狭バンドギヤツ
プｎ型コレクタ層を順次成長することにより形成される
。この際、ｎ型コレクタ層に１００Å以下の厚さのエツ
チングストッパー層を、少なくともベース層との境界近
傍に１つの層、更にベース層からＦＥＴの能動層として
最適な厚さとなる位置に他の１つの層を挿入する。
このようにｎ型コレクタ層に挿入された２つのエツチン
グストッパー層の一方は、ベース層の面出しをエツチン
グによって行う際、ベース層を損なうことなく、容易な
ベース面出し工程を可能にし。
グストッパー層の一方は、ベース層の面出しをエツチン
グによって行う際、ベース層を損なうことなく、容易な
ベース面出し工程を可能にし。
又、もう一方のエツチングストッパー層はＦＥＴの能動
層を形成する際に、能動層の厚さを精度良く制御するこ
とを可能にする。従って、高性能なＨＢＴとショットキ
ゲート型ＦＥＴを同−基板上に再現性良く作製できるよ
うになった。
層を形成する際に、能動層の厚さを精度良く制御するこ
とを可能にする。従って、高性能なＨＢＴとショットキ
ゲート型ＦＥＴを同−基板上に再現性良く作製できるよ
うになった。
（実施例〕
以下１本発明の実施例を図面を参照しながら説明する。
実施例１
第１図は、同一基板上のＡ領域にコレクタトップ型ｎ
ｐ ｎ −ＨＢ ｉ”を、Ｂ領域にショットキゲートＦ
ＥＴを形成した半導体装置の部分断面図を示したもので
ある。
ｐ ｎ −ＨＢ ｉ”を、Ｂ領域にショットキゲートＦ
ＥＴを形成した半導体装置の部分断面図を示したもので
ある。
半絶縁性ＧａＡｓ基板ＩＯ上に、ＭＢＥ法によりＳｉを
ｎ型ドーパントとしたｎ ＧａＡｓ層１ｔ（Ｓｉ濃度
、約５Ｘ１０’“ｃＩｍ−３）を電極とのオーミック接
触を得るために約５０００人成長させる。次にエミッタ
層としてＳｉをドーパントとしたｎＡＱＷＧａｌ−ＸＡ
ｓ層（ｘ ＝０．３）１２ （Ｓｉ濃度、約Ｉ Ｘ １
０”ａｌｌ−３）を約２０００人、ベース層としてＢｅ
をドーパントとしたｐ＋ＧａＡｓＪ１１３ （Ｂｅ濃度
、約２×１０″ｃ１ｍ−３）を約１０００人１次に第１
のエツチングストッパー層１４として、アンドープのＩ
ｎｙＧａｌ−ｙＡｓ （ｙ ＝０．２）を約５０人、
コレクタ層としてＳｉをドーパントとしたｎＧａＡｓ層
１５（Ｓｉ濃度、約Ｉ Ｘ １０”ｃｍ−”）を約２０
００人、第２のエツチングストッパー層１６として、ｒ
ｎｙＧａｌ−ｙＡｓ （ｙ ＝０．２） を約５０
人、コレクタ層としてＳｉをドーパントとしたｎＧａＡ
ｓ層１７＋７（ｓｊｉｆｉ度、約５ Ｘ １０”ｃｎａ
−３）を約２０００人、最後にオーミック特性を得るた
めのキャップ層としてｎ’ ＧａＡｓ （Ｓ ｉｆｉ度
、約５ Ｘ １０”ａｍ−３）１ｇを約２０００人順次
成長させる。その後、へ領域のＨＢ Ｔについては、通
常のリソグラフィー技術とドライ及びウェットエツチン
グ技術を用いて、ベース層であるｐｆＧａＡｓ層１３及
びｎｔＧａＡｓＮｌｌの而出し、並びにアイソレーショ
ンを行い、メサ型構造を形成する。この際、ベース層は
選択性ドライエツチングにより、第１のエツチングスト
ッパー層１４により、正確な而出しが可能である。
ｎ型ドーパントとしたｎ ＧａＡｓ層１ｔ（Ｓｉ濃度
、約５Ｘ１０’“ｃＩｍ−３）を電極とのオーミック接
触を得るために約５０００人成長させる。次にエミッタ
層としてＳｉをドーパントとしたｎＡＱＷＧａｌ−ＸＡ
ｓ層（ｘ ＝０．３）１２ （Ｓｉ濃度、約Ｉ Ｘ １
０”ａｌｌ−３）を約２０００人、ベース層としてＢｅ
をドーパントとしたｐ＋ＧａＡｓＪ１１３ （Ｂｅ濃度
、約２×１０″ｃ１ｍ−３）を約１０００人１次に第１
のエツチングストッパー層１４として、アンドープのＩ
ｎｙＧａｌ−ｙＡｓ （ｙ ＝０．２）を約５０人、
コレクタ層としてＳｉをドーパントとしたｎＧａＡｓ層
１５（Ｓｉ濃度、約Ｉ Ｘ １０”ｃｍ−”）を約２０
００人、第２のエツチングストッパー層１６として、ｒ
ｎｙＧａｌ−ｙＡｓ （ｙ ＝０．２） を約５０
人、コレクタ層としてＳｉをドーパントとしたｎＧａＡ
ｓ層１７＋７（ｓｊｉｆｉ度、約５ Ｘ １０”ｃｎａ
−３）を約２０００人、最後にオーミック特性を得るた
めのキャップ層としてｎ’ ＧａＡｓ （Ｓ ｉｆｉ度
、約５ Ｘ １０”ａｍ−３）１ｇを約２０００人順次
成長させる。その後、へ領域のＨＢ Ｔについては、通
常のリソグラフィー技術とドライ及びウェットエツチン
グ技術を用いて、ベース層であるｐｆＧａＡｓ層１３及
びｎｔＧａＡｓＮｌｌの而出し、並びにアイソレーショ
ンを行い、メサ型構造を形成する。この際、ベース層は
選択性ドライエツチングにより、第１のエツチングスト
ッパー層１４により、正確な而出しが可能である。
一方、Ｂ領域のＦＥＴについては、Ｈｅガス及びＣＱ、
ガスを用いたドライエツチングによって、ｎ’ＧａＡｓ
層１８．ｎＧａＡｓ層１７を除去する。ここで、第２の
エツチングストッパー層１６はドライエツチングに対し
てストッパーとなるので、ＦＥＴの能動層となるｎＧａ
Ａ、、ｓ層１５を精度良く面出しすることができる。ド
ライエツチングの後、短時間のウェットエツチングによ
り第２のエツチングストパー層１６を除去し、その後、
Ｗ −Ｓ ｉ合金のゲートｆｆ電極２２を形成する。ソ
ース電極２４及びドレイン電ｉｆ！２３については、寄
生抵抗を小さくするために、Ｓｉをイオン注入し、短時
間アニールによりｎｆＧａＡｓ領域を形成した上でＨＢ
Ｔのエミッタ電極１９及びコレクタ電極２１と同じ金
属材料を用いて形成する。ここでは、ｎ型Ｇ ａ Ａ、
ｓに対してはＡｕ−Ｇｅ合金を用い、またｐ型ＧａＡ
ｓについては。
ガスを用いたドライエツチングによって、ｎ’ＧａＡｓ
層１８．ｎＧａＡｓ層１７を除去する。ここで、第２の
エツチングストッパー層１６はドライエツチングに対し
てストッパーとなるので、ＦＥＴの能動層となるｎＧａ
Ａ、、ｓ層１５を精度良く面出しすることができる。ド
ライエツチングの後、短時間のウェットエツチングによ
り第２のエツチングストパー層１６を除去し、その後、
Ｗ −Ｓ ｉ合金のゲートｆｆ電極２２を形成する。ソ
ース電極２４及びドレイン電ｉｆ！２３については、寄
生抵抗を小さくするために、Ｓｉをイオン注入し、短時
間アニールによりｎｆＧａＡｓ領域を形成した上でＨＢ
Ｔのエミッタ電極１９及びコレクタ電極２１と同じ金
属材料を用いて形成する。ここでは、ｎ型Ｇ ａ Ａ、
ｓに対してはＡｕ−Ｇｅ合金を用い、またｐ型ＧａＡ
ｓについては。
Ａｕ−Ｚｎ合金を用い、リフトオフ工程によって各電極
を形成した。
を形成した。
以上説明した実施例において、高性能なＨＢ Ｔ及びシ
ョットキゲート型ＦＥＴを同一基板上に得られている。
ョットキゲート型ＦＥＴを同一基板上に得られている。
なお、Ａ Ｑ ｘＧａｌ−ｘＡｓＪ１１２としてｘ＝０
．１〜０．４の範囲の材料を用いても同様に効果がある
９実施例２ 第２図は、同一基板上のＡ領域にコレクタトップ型ｎｐ
ｎ−ＨＢＴを、Ｂ領域にリセス構造のショットキゲート
ＦＥＴを作製したときの断面図を示したものである。
．１〜０．４の範囲の材料を用いても同様に効果がある
９実施例２ 第２図は、同一基板上のＡ領域にコレクタトップ型ｎｐ
ｎ−ＨＢＴを、Ｂ領域にリセス構造のショットキゲート
ＦＥＴを作製したときの断面図を示したものである。
半絶縁性ＧａＡｓ基板ＩＯ上に、ＭＢＥ法によりｎｔＧ
ａＡｓ層１１（Ｓｉ、約５ Ｘ １０”ｃｍ−’ ）
を約５０００人、エミッタ店としてｎＡ ＱｘＧａ□−
ｘＡｓ層（ｘ＝０．３）１２ （Ｓ ｉ、約５×１Ｏ１
７ｃｌＩｌ−Ｊ）を約２０００人、ベース層としてｐｔ
ＧａＡｓ層＋３（Ｂｅ、約４Ｘ１０１ｇＣ１１”）を約
１０００人、第１のエツチングストッパー層Ｉ４として
Ａ Ｑ ｘＧａｘ−ｘＡｓ （ｘ ＝０．０５） を
５０人、第１のコレクタ層及びＦＥＴの能動層として、
ｎＧａＡｓ層１５ （Ｓｉ、約Ｉ Ｘｌ０１７ｃｍ−３
） を約１０００人、第２のエツチングストッパーＮＪ
１６として。
ａＡｓ層１１（Ｓｉ、約５ Ｘ １０”ｃｍ−’ ）
を約５０００人、エミッタ店としてｎＡ ＱｘＧａ□−
ｘＡｓ層（ｘ＝０．３）１２ （Ｓ ｉ、約５×１Ｏ１
７ｃｌＩｌ−Ｊ）を約２０００人、ベース層としてｐｔ
ＧａＡｓ層＋３（Ｂｅ、約４Ｘ１０１ｇＣ１１”）を約
１０００人、第１のエツチングストッパー層Ｉ４として
Ａ Ｑ ｘＧａｘ−ｘＡｓ （ｘ ＝０．０５） を
５０人、第１のコレクタ層及びＦＥＴの能動層として、
ｎＧａＡｓ層１５ （Ｓｉ、約Ｉ Ｘｌ０１７ｃｍ−３
） を約１０００人、第２のエツチングストッパーＮＪ
１６として。
Ａ ｎ ｘ Ｇ ａｌ−ｘＡｓ （ｘ ＝０．０５）
（ＳＬ、約ＩＸ１．Ｏ”ａｍ−’）を約５０人、第２
のコレクタ層としてｎＧａＡｓ層１７を約２０００人
（Ｓｉ、約Ｉ Ｘ １０”ａｍ−’）、第３のエツチン
グストッパー層３８としてＡ Ｑ ｘＧａｌ−ｘＡｓ
（ｘ ＝０．０５）を５０人、最後にオーミック接触を
得るためのｎ ＧａＡｓ層１８を約２０００人（ＳＬ
、約５ Ｘ １０”ｃｍ−３）を順次形成する。
（ＳＬ、約ＩＸ１．Ｏ”ａｍ−’）を約５０人、第２
のコレクタ層としてｎＧａＡｓ層１７を約２０００人
（Ｓｉ、約Ｉ Ｘ １０”ａｍ−’）、第３のエツチン
グストッパー層３８としてＡ Ｑ ｘＧａｌ−ｘＡｓ
（ｘ ＝０．０５）を５０人、最後にオーミック接触を
得るためのｎ ＧａＡｓ層１８を約２０００人（ＳＬ
、約５ Ｘ １０”ｃｍ−３）を順次形成する。
次いでＡ領域については、実施例１と同様に選択性ドラ
イエツチング法及びウェットエツチング法を用いて、ｐ
’（ＥａＡｓ１３、ｎ＋ＧａＡｓ層１１の而出し、更に
アイソレーションを行ない、メサ型構造を形成した。
イエツチング法及びウェットエツチング法を用いて、ｐ
’（ＥａＡｓ１３、ｎ＋ＧａＡｓ層１１の而出し、更に
アイソレーションを行ない、メサ型構造を形成した。
一方、Ｂ領域のＦＥＴについては、まずＨｅ及びＣＣＱ
、Ｆ、ガスを用いた選択性ドライエツチングにより、第
３のエツチングストッパー層３８まで面出しした後、短
時間のウェットエツチングでｎＧａＡｓ層１７を面出し
する１次に、ホトレジスト工程により、ゲート領域のみ
選択性ドライエツチングし、第２のエツチングストッパ
ー層１６で停止し、ウェットエツチング後、Ｗ金属ゲー
ト電極２２を通常のスパッター蒸看、ホトレジスト工程
を用いて形成する。ソース電極２４及びドレイン電極２
３については、ｎ型のオーミック電極として、ここでは
ＡｕＧｅ合金をリフトオフ法によって形成した。
、Ｆ、ガスを用いた選択性ドライエツチングにより、第
３のエツチングストッパー層３８まで面出しした後、短
時間のウェットエツチングでｎＧａＡｓ層１７を面出し
する１次に、ホトレジスト工程により、ゲート領域のみ
選択性ドライエツチングし、第２のエツチングストッパ
ー層１６で停止し、ウェットエツチング後、Ｗ金属ゲー
ト電極２２を通常のスパッター蒸看、ホトレジスト工程
を用いて形成する。ソース電極２４及びドレイン電極２
３については、ｎ型のオーミック電極として、ここでは
ＡｕＧｅ合金をリフトオフ法によって形成した。
なお、ソース電極２４．ドレイン電極２３、エミッタ電
極１９、コレクタ電極２１については、ｎ型オーミック
接触であるから、同時に形成すことも可能である。Ｐ型
オーミック電極として、ここではＡｕＺｎ合金を用いリ
フトオフ法によってベース電極２０を形成した。
極１９、コレクタ電極２１については、ｎ型オーミック
接触であるから、同時に形成すことも可能である。Ｐ型
オーミック電極として、ここではＡｕＺｎ合金を用いリ
フトオフ法によってベース電極２０を形成した。
以上のように作製したＦＥＴでは寄生抵抗が大幅に低減
し、優れた高周波特性を得ることができ。
し、優れた高周波特性を得ることができ。
高速なＨＢ Ｔと同一基板上に形成することにより、超
高速集積回路が得られる。
高速集積回路が得られる。
本発明によれば、ＨＢＴ及びＦＥＴを同一基板上に形成
し、ＦＥＴの能動層厚の基板内均一化。
し、ＦＥＴの能動層厚の基板内均一化。
寄生抵抗の低減が図られ、高性能な半導体装置を得るこ
とが可能になる。
とが可能になる。
なお、本発明は、ＧａＡｓ／ＡＱＧａＡｓ ＨＢＴ、Ｇ
ａＡｓ ＦＥＴの場合について説明したが、ＩｎＧａＡ
ｓ／ＡＱ ＩｎＡｓ等の化合物半導体を用いたＨＢＴ、
ＦＥＴにおいても同様に適用できることは言うまでもな
い。
ａＡｓ ＦＥＴの場合について説明したが、ＩｎＧａＡ
ｓ／ＡＱ ＩｎＡｓ等の化合物半導体を用いたＨＢＴ、
ＦＥＴにおいても同様に適用できることは言うまでもな
い。
第１図及び第２図は本発明の一実施例の半導体装置の部
分断面図である。 １Ｏ−ＧａＡｓ基板 １１、ＩＬ＝ ｎ’ Ｇ
ａ Ａ ｓ層１２− ｎ Ａ Ｑ ｘＧａｌ−ｘＡｓ層
１３−ｐｔＧａＡｓＭ Ｉ４・・・第１のエツチングストッパー層１５．１７−
ｎＧａＡｓ層 １６・・・第２のエツチングストツバ−層１９・・・エ
ミッタ電極 ２０・・・ベース電極２１・・・コレ
クタ電極 ２２・・・ゲート電極２３・・・ドレイ
ン電極 ２４・・・ソース電極３８・・・第３のエ
ツチングストッパー層代理人弁理士 中 村 純之助
分断面図である。 １Ｏ−ＧａＡｓ基板 １１、ＩＬ＝ ｎ’ Ｇ
ａ Ａ ｓ層１２− ｎ Ａ Ｑ ｘＧａｌ−ｘＡｓ層
１３−ｐｔＧａＡｓＭ Ｉ４・・・第１のエツチングストッパー層１５．１７−
ｎＧａＡｓ層 １６・・・第２のエツチングストツバ−層１９・・・エ
ミッタ電極 ２０・・・ベース電極２１・・・コレ
クタ電極 ２２・・・ゲート電極２３・・・ドレイ
ン電極 ２４・・・ソース電極３８・・・第３のエ
ツチングストッパー層代理人弁理士 中 村 純之助
Claims (1)
- 【特許請求の範囲】 １、ヘテロ接合バイポーラトランジスタと、電界効果ト
ランジスタとを同一基板上に有する半導体装置において
、上記ヘテロ接合バイポーラトランジスタは、エミッタ
層がコレクタ層より基板側に配置され、該コレクタ層に
少なくとも２層のエッチングストッパー層を設けたこと
を特徴とする半導体装置。 ２、上記エッチングストッパー層の２層の間隔を、上記
電界効果トランジスタの能動層の厚みと実質的に同じ間
隔とした請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26061788A JPH02109360A (ja) | 1988-10-18 | 1988-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26061788A JPH02109360A (ja) | 1988-10-18 | 1988-10-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02109360A true JPH02109360A (ja) | 1990-04-23 |
Family
ID=17350414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26061788A Pending JPH02109360A (ja) | 1988-10-18 | 1988-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02109360A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368166A (ja) * | 1989-08-05 | 1991-03-25 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
| US5391504A (en) * | 1992-07-31 | 1995-02-21 | Texas Instruments Incorporated | Method for producing integrated quasi-complementary bipolar transistors and field effect transistors |
| US5569944A (en) * | 1992-05-29 | 1996-10-29 | Texas Instruments Incorporated | Compound semiconductor heterojunction bipolar transistor |
| US6333236B1 (en) | 1999-06-22 | 2001-12-25 | Nec Corporation | Semiconductor device and method for manufacturing same |
| JP2007508715A (ja) * | 2003-10-22 | 2007-04-05 | スカイワークス ソリューションズ，インコーポレイテッド | 増大した線形性および製造可能性を有するＦＥＴを含むＢｉＦＥＴ |
| US9275854B2 (en) | 2013-08-07 | 2016-03-01 | Globalfoundries Inc. | Compound semiconductor integrated circuit and method to fabricate same |
-
1988
- 1988-10-18 JP JP26061788A patent/JPH02109360A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368166A (ja) * | 1989-08-05 | 1991-03-25 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
| US5569944A (en) * | 1992-05-29 | 1996-10-29 | Texas Instruments Incorporated | Compound semiconductor heterojunction bipolar transistor |
| US5391504A (en) * | 1992-07-31 | 1995-02-21 | Texas Instruments Incorporated | Method for producing integrated quasi-complementary bipolar transistors and field effect transistors |
| US6333236B1 (en) | 1999-06-22 | 2001-12-25 | Nec Corporation | Semiconductor device and method for manufacturing same |
| JP2007508715A (ja) * | 2003-10-22 | 2007-04-05 | スカイワークス ソリューションズ，インコーポレイテッド | 増大した線形性および製造可能性を有するＦＥＴを含むＢｉＦＥＴ |
| JP4766493B2 (ja) * | 2003-10-22 | 2011-09-07 | スカイワークス ソリューションズ，インコーポレイテッド | 増大した直線性および製造可能性を有するＦＥＴを含むＢｉＦＥＴ |
| US9275854B2 (en) | 2013-08-07 | 2016-03-01 | Globalfoundries Inc. | Compound semiconductor integrated circuit and method to fabricate same |
| US9312128B2 (en) | 2013-08-07 | 2016-04-12 | Globalfoundries Inc. | Compound semiconductor integrated circuit and method to fabricate same |
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