JP2569626B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2569626B2 JP2569626B2 JP62292504A JP29250487A JP2569626B2 JP 2569626 B2 JP2569626 B2 JP 2569626B2 JP 62292504 A JP62292504 A JP 62292504A JP 29250487 A JP29250487 A JP 29250487A JP 2569626 B2 JP2569626 B2 JP 2569626B2
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- Japan
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- electrode
- integrated circuit
- gaas
- semiconductor layer
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Description
【発明の詳細な説明】 〔概要〕 本発明はGaAs基板等に形成されるユニポーラ型集積回
路に関わり、 サイドゲート効果の抑止を目的とし、 ユニポーラ型の各素子を、その下に在る真性半導体層
部分までメサ型に分離すると共に、更にその下に設けら
れている低抵抗率の第１の半導体層にオーミック電極を
形成し、該電極に例えばグラウンド電位のような定電圧
を印加することによって、素子相互間の電位的影響を抑
止するよう構成する。
路に関わり、 サイドゲート効果の抑止を目的とし、 ユニポーラ型の各素子を、その下に在る真性半導体層
部分までメサ型に分離すると共に、更にその下に設けら
れている低抵抗率の第１の半導体層にオーミック電極を
形成し、該電極に例えばグラウンド電位のような定電圧
を印加することによって、素子相互間の電位的影響を抑
止するよう構成する。
本発明はユニポーラ型集積回路に関わり、特にGaAs等
の化合物半導体基板に形成される集積回路に関わる。
の化合物半導体基板に形成される集積回路に関わる。
ショットキバリヤ型のゲートを有する通常のFETやテ
ヘロ接合FETで構成される集積回路では、隣接素子に印
加される電圧の影響を受け、FETの閾値電圧が変動する
ことが起こる。より具体的に言うと、例えば一つのFET
がソース電圧OV,ドレイン電圧＋1Vで動作している時に
隣接素子のソース或いはドレインに−2Vが印加されたと
すると、はじめの素子の閾値電圧が＋側に変動する。
ヘロ接合FETで構成される集積回路では、隣接素子に印
加される電圧の影響を受け、FETの閾値電圧が変動する
ことが起こる。より具体的に言うと、例えば一つのFET
がソース電圧OV,ドレイン電圧＋1Vで動作している時に
隣接素子のソース或いはドレインに−2Vが印加されたと
すると、はじめの素子の閾値電圧が＋側に変動する。
これはサイドゲート効果あるいはバックゲート効果と
呼ばれるものであるが、回路の動作中にトランジスタの
閾値が変動したのでは所定の機能を損なうことになるの
で、何らかの手段によってこれを抑止しなければならな
い。
呼ばれるものであるが、回路の動作中にトランジスタの
閾値が変動したのでは所定の機能を損なうことになるの
で、何らかの手段によってこれを抑止しなければならな
い。
サイドゲート効果を抑制する技術の一例が、IEEE Ele
ctron device letters,Vol.EDL−6,pp.169−171に掲載
されている。この論文では、第４図に示すように、素子
間の分離領域上にショットキバリヤ接合電極９′を設
け、該電極に高い負電圧を印加することを行っている。
それによって、隣接素子に印加される電圧に影響される
ことなく、素子を一定の閾値で動作させるのである。図
で、１は半絶縁性GaAs基板、２は真性GaAs層、７はゲー
ト電極、８はソース／ドレイン（S/D）電極である。
ctron device letters,Vol.EDL−6,pp.169−171に掲載
されている。この論文では、第４図に示すように、素子
間の分離領域上にショットキバリヤ接合電極９′を設
け、該電極に高い負電圧を印加することを行っている。
それによって、隣接素子に印加される電圧に影響される
ことなく、素子を一定の閾値で動作させるのである。図
で、１は半絶縁性GaAs基板、２は真性GaAs層、７はゲー
ト電極、８はソース／ドレイン（S/D）電極である。
かかる処理はサイドゲート効果の抑制に有効ではある
が、サイドゲート効果を完全に抑制するためにショット
キ電極に印加する電圧は、−10Vといった大きな値にな
ることがあり、通常の電源電圧の他にこのような高圧電
源が要求されるのでは、集積回路が使用し辛いものにな
る。
が、サイドゲート効果を完全に抑制するためにショット
キ電極に印加する電圧は、−10Vといった大きな値にな
ることがあり、通常の電源電圧の他にこのような高圧電
源が要求されるのでは、集積回路が使用し辛いものにな
る。
本発明の目的は、かかる高圧電源を必要としないサイ
ドゲート効果抑制技術を提供することである。
ドゲート効果抑制技術を提供することである。
上記目的を達成するため、本発明の集積回路では、 低抵抗率の第１の半導体層上に真性の第２の半導体層
を介してユニポーラ型の素子が形成されており、 前記真性の第２の半導体層は選択された前記ユニポー
ラ型素子どうしの間で不連続であり、 該不連続領域に露出した前記第１の半導体層表面の少
なくとも一部に非整流性或いは弱整流性の電極が形成さ
れており、 動作時には、該電極には定電位或いは略定電位の電圧
が印加される。
を介してユニポーラ型の素子が形成されており、 前記真性の第２の半導体層は選択された前記ユニポー
ラ型素子どうしの間で不連続であり、 該不連続領域に露出した前記第１の半導体層表面の少
なくとも一部に非整流性或いは弱整流性の電極が形成さ
れており、 動作時には、該電極には定電位或いは略定電位の電圧
が印加される。
上記の構成は換言すれば、 ユニポーラ型の各素子を、その下に在る真性半導体層
部分までメサ型に分離すると共に、更にその下に設けら
れている低抵抗率の第１の半導体層にオーミック電極を
形成し、該電極に例えばグラウンド電位のような定電圧
を印加することによって、素子相互間の電位的影響を抑
止するということになる。
部分までメサ型に分離すると共に、更にその下に設けら
れている低抵抗率の第１の半導体層にオーミック電極を
形成し、該電極に例えばグラウンド電位のような定電圧
を印加することによって、素子相互間の電位的影響を抑
止するということになる。
基板全域にわたって真性半導体層の下に設けられた低
抵抗層がグラウンド電位のような安定した電位に固定さ
れるので、他素子への電圧印加によって自素子内の電位
分布が変化することがなくなる。即ちサイドゲート効果
が抑制される。これは低抵抗層によるシールド効果と見
ることもできる。
抵抗層がグラウンド電位のような安定した電位に固定さ
れるので、他素子への電圧印加によって自素子内の電位
分布が変化することがなくなる。即ちサイドゲート効果
が抑制される。これは低抵抗層によるシールド効果と見
ることもできる。
第１図は本発明の集積回路装置の構造を模式的に示す
断面図である。同図に於いて、１は半導体絶縁性のGaAs
基板であり、真性GaAsのバッファ層２と低抵抗のｎ型Ga
As層３がGaAs基板の略全面に形成されている。一例をあ
げると、バッファ層２の厚さは5000Å、ｎ型GaAs層３は
2000Åで、Siが２×1018cm-3の濃度にドープされてい
る。
断面図である。同図に於いて、１は半導体絶縁性のGaAs
基板であり、真性GaAsのバッファ層２と低抵抗のｎ型Ga
As層３がGaAs基板の略全面に形成されている。一例をあ
げると、バッファ層２の厚さは5000Å、ｎ型GaAs層３は
2000Åで、Siが２×1018cm-3の濃度にドープされてい
る。
各素子領域は前記低抵抗ｎ型GaAs層３の上のメサ領域
であり、素子がヘテロ接合FETの場合、該領域の夫々に
於いて、バッファ層兼チャネル層である真性GaAs層４、
電子供給層であるｎ型AlGaAs層５が積層され、該ｎ型Al
GaAs層上にｎ型GaAsであるキャップ層６とAlのゲート電
極７、ソース／ドレインの電極８が設けられている。
であり、素子がヘテロ接合FETの場合、該領域の夫々に
於いて、バッファ層兼チャネル層である真性GaAs層４、
電子供給層であるｎ型AlGaAs層５が積層され、該ｎ型Al
GaAs層上にｎ型GaAsであるキャップ層６とAlのゲート電
極７、ソース／ドレインの電極８が設けられている。
これ等の構成要素の厚さや不純物濃度は周知のヘテロ
接合FETと同じであり、一例を示せば、ｉ−GaAs層４は3
000Å、ｎ−AlGaAs層５は350Åで、２×1018cm-3のSiド
ープ、ｎ−GaAs層６は500Åである。
接合FETと同じであり、一例を示せば、ｉ−GaAs層４は3
000Å、ｎ−AlGaAs層５は350Åで、２×1018cm-3のSiド
ープ、ｎ−GaAs層６は500Åである。
前記メサ領域間の低抵抗ｎ型GaAs層上に、例えばAuGe
/Auからなるオーミックコンタクト電極である素子間電
極９が形成されており、動作状態では該電極は内部配線
11によってグラウンド側電源に接続され、低抵抗ｎ型Ga
As層全体をグラウンド電位に固定する。10は絶縁層であ
る。
/Auからなるオーミックコンタクト電極である素子間電
極９が形成されており、動作状態では該電極は内部配線
11によってグラウンド側電源に接続され、低抵抗ｎ型Ga
As層全体をグラウンド電位に固定する。10は絶縁層であ
る。
第２図はこのような構造を実現する製造工程の一例を
示す。以下、同図を参照しながら工程を説明する。
示す。以下、同図を参照しながら工程を説明する。
（ａ）図に示されるように、半導体絶縁性基板１上にバ
ッファ層２、低抵抗層３、をエピタキシャル成長させ、
更にｉ−GaAs層４、ｎ−AlGaAs層５、ｎ−GaAs層６も順
次エピタキシャル成長させる。各層の厚さは上に記した
通りである。
ッファ層２、低抵抗層３、をエピタキシャル成長させ、
更にｉ−GaAs層４、ｎ−AlGaAs層５、ｎ−GaAs層６も順
次エピタキシャル成長させる。各層の厚さは上に記した
通りである。
（ｂ）図に示される如く、メサエッチングを施し、各素
子領域を分離すると共に素子間領域に低抵抗層３を露出
させる。このメサエッチングは素子領域間のｉ−GaAs層
が完全に除去されるよう十分に施すことが必要である。
子領域を分離すると共に素子間領域に低抵抗層３を露出
させる。このメサエッチングは素子領域間のｉ−GaAs層
が完全に除去されるよう十分に施すことが必要である。
続いて（ｃ）図に示されるように、ゲート電極７、S/
D電極８、素子間電極９が形成される。S/D電極と素子間
電極を同時に形成して工程を省略することも出来る。こ
の後、表面に絶縁膜を被覆し内部配線を形成すれば、第
１図に示された本発明の集積回路が得られる。
D電極８、素子間電極９が形成される。S/D電極と素子間
電極を同時に形成して工程を省略することも出来る。こ
の後、表面に絶縁膜を被覆し内部配線を形成すれば、第
１図に示された本発明の集積回路が得られる。
第３図（ａ），（ｂ）は本発明の別な実施例の構造を
模式的に示す平面図及び断面図であり、平面図（ａ）の
Ｘ−Ｘ断面が（ｂ）図に示される。この実施例では、負
電圧が印加されるのは特定の素子だけであることに着目
して、負電圧が印加される素子を囲むように低抵抗層を
露出し、包囲型の電極９を設けている。
模式的に示す平面図及び断面図であり、平面図（ａ）の
Ｘ−Ｘ断面が（ｂ）図に示される。この実施例では、負
電圧が印加されるのは特定の素子だけであることに着目
して、負電圧が印加される素子を囲むように低抵抗層を
露出し、包囲型の電極９を設けている。
このように構成すれば、層３の抵抗率が若干高めであ
っても、サイドゲート効果抑制に最も有用な部分の抵抗
率は十分に低くなり、効率良く目的を達成することが出
来る。
っても、サイドゲート効果抑制に最も有用な部分の抵抗
率は十分に低くなり、効率良く目的を達成することが出
来る。
以上説明したように、本発明の集積回路装置では素子
間領域の電位が安定しているので、該領域を通じて素子
相互間に電位の変動が伝わることがなく、サイドゲート
効果が極めて効果的に抑制される。また、集積回路の素
子はヘテロ接合FETに限らず、MESFETであっても同様の
効果がある。
間領域の電位が安定しているので、該領域を通じて素子
相互間に電位の変動が伝わることがなく、サイドゲート
効果が極めて効果的に抑制される。また、集積回路の素
子はヘテロ接合FETに限らず、MESFETであっても同様の
効果がある。
第１図は本発明実施例の構造を模式的に示す断面図、 第２図は実施例装置の製造工程を模式的に示す断面図、 第３図は別な実施例の構造を模式的に示す断面図及び平
面図 第４図は公知のサイドゲート効果抑制構造を示す図 であって、 図に於いて １は半導体絶縁性GaAs基板、２はバッファ層、３は低抵
抗GaAs、４はｉ−GaAs、５はｎ−AlGaAs、６はｎ−GaA
s、７はゲート電極、８はS/D電極、９は素子間電極、
９′はSB電極、10は絶縁層、11は内部配線 である。
面図 第４図は公知のサイドゲート効果抑制構造を示す図 であって、 図に於いて １は半導体絶縁性GaAs基板、２はバッファ層、３は低抵
抗GaAs、４はｉ−GaAs、５はｎ−AlGaAs、６はｎ−GaA
s、７はゲート電極、８はS/D電極、９は素子間電極、
９′はSB電極、10は絶縁層、11は内部配線 である。
Claims (1)
- 【請求項１】低抵抗率の第１の半導体層上に真性の第２
の半導体層を介してユニポーラ型の素子が形成されてお
り、 前記真性の第２の半導体層は選択された前記ユニポーラ
型素子どうしの間で不連続であり、 該不連続領域に露出した前記第１の半導体層表面の少な
くとも一部に非整流性或いは弱整流性の電極が形成され
ており、 該電極には定電位或いはほゞ定電位の電圧が印加されて
いることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292504A JP2569626B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292504A JP2569626B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134975A JPH01134975A (ja) | 1989-05-26 |
| JP2569626B2 true JP2569626B2 (ja) | 1997-01-08 |
Family
ID=17782671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292504A Expired - Lifetime JP2569626B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569626B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125472A (ja) * | 1989-10-09 | 1991-05-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1987
- 1987-11-19 JP JP62292504A patent/JP2569626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01134975A (ja) | 1989-05-26 |
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