JP3347837B2 - 化合物半導体電界効果トランジスタ - Google Patents
化合物半導体電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は化合物半導体電界効果ト
ランジスタに係り、特に高周波動作用の化合物半導体電
界効果トランジスタに関する。近年、化合物半導体を用
いたデバイスはスーパーコンピューター、マイクロ波通
信分野で幅広く使用されるようになっている。例えばＧ
ａＡｓに代表される化合物半導体を用いた電界効果トラ
ンジスタは、シリコンバイポーラトランジスタよりも高
速、高効率動作が可能であるため、特にマイクロ波通信
用デバイスとして広く用いられている。従って、高周波
動作用デバイスとしての化合物半導体電界効果トランジ
スタを更に高効率化、高出力化することが期待されてい
る。
ランジスタに係り、特に高周波動作用の化合物半導体電
界効果トランジスタに関する。近年、化合物半導体を用
いたデバイスはスーパーコンピューター、マイクロ波通
信分野で幅広く使用されるようになっている。例えばＧ
ａＡｓに代表される化合物半導体を用いた電界効果トラ
ンジスタは、シリコンバイポーラトランジスタよりも高
速、高効率動作が可能であるため、特にマイクロ波通信
用デバイスとして広く用いられている。従って、高周波
動作用デバイスとしての化合物半導体電界効果トランジ
スタを更に高効率化、高出力化することが期待されてい
る。
【０００２】
【従来の技術】従来の高周波ＧａＡｓ電力ＦＥＴを、図
７を用いて説明する。ここで、図７（ａ）は従来の高周
波ＧａＡｓ電力ＦＥＴを示す断面図であり、図７（ｂ）
はその深さ方向のエネルギーバンドダイヤグラムであ
る。例えばＧａＡｓ基板６０上に、ノンドープＧａＡｓ
バッファ層６２及びｎ型ＧａＡｓチャネル層６４が順に
エピタキシャル成長によって形成されている。また、こ
のｎ型ＧａＡｓチャネル層６４上には、例えばＡｕＧｅ
／Ａｕ積層膜又はＡｕＧｅ／Ｎｉ／Ａｕ積層膜からなる
ソース電極６６及びドレイン電極６８が蒸着法によって
相対して形成され、それぞれｎ型ＧａＡｓチャネル層６
４にオーミック接触している。
７を用いて説明する。ここで、図７（ａ）は従来の高周
波ＧａＡｓ電力ＦＥＴを示す断面図であり、図７（ｂ）
はその深さ方向のエネルギーバンドダイヤグラムであ
る。例えばＧａＡｓ基板６０上に、ノンドープＧａＡｓ
バッファ層６２及びｎ型ＧａＡｓチャネル層６４が順に
エピタキシャル成長によって形成されている。また、こ
のｎ型ＧａＡｓチャネル層６４上には、例えばＡｕＧｅ
／Ａｕ積層膜又はＡｕＧｅ／Ｎｉ／Ａｕ積層膜からなる
ソース電極６６及びドレイン電極６８が蒸着法によって
相対して形成され、それぞれｎ型ＧａＡｓチャネル層６
４にオーミック接触している。
【０００３】また、ソース電極６６とドレイン電極６８
とに挟まれたｎ型ＧａＡｓチャネル層６４上には、例え
ばＡｌ膜又はＷＳｉ膜からなるゲート電極７０が蒸着法
によって形成され、ｎ型ＧａＡｓチャネル層６４にショ
ットキー接触している。更に、このゲート電極７０とソ
ース電極６６及びドレイン電極６８とに挟まれたｎ型Ｇ
ａＡｓチャネル層６４上並びにゲート電極７０上には、
例えばＳｉＯ2 膜又はＳｉＮ膜等の誘電体膜からなる表
面保護膜７２がＣＶＤ法によって形成されている。
とに挟まれたｎ型ＧａＡｓチャネル層６４上には、例え
ばＡｌ膜又はＷＳｉ膜からなるゲート電極７０が蒸着法
によって形成され、ｎ型ＧａＡｓチャネル層６４にショ
ットキー接触している。更に、このゲート電極７０とソ
ース電極６６及びドレイン電極６８とに挟まれたｎ型Ｇ
ａＡｓチャネル層６４上並びにゲート電極７０上には、
例えばＳｉＯ2 膜又はＳｉＮ膜等の誘電体膜からなる表
面保護膜７２がＣＶＤ法によって形成されている。
【０００４】
【発明が解決しようとする課題】しかし、ＧａＡｓに対
しては、Ｓｉに対するＳｉＯ2 膜のような安定した保護
膜を得ることは困難であり、上記従来の高周波ＧａＡｓ
電力ＦＥＴにおいても、ｎ型ＧａＡｓチャネル層６４と
表面保護膜７２との界面には、多くの界面準位が形成さ
れる。
しては、Ｓｉに対するＳｉＯ2 膜のような安定した保護
膜を得ることは困難であり、上記従来の高周波ＧａＡｓ
電力ＦＥＴにおいても、ｎ型ＧａＡｓチャネル層６４と
表面保護膜７２との界面には、多くの界面準位が形成さ
れる。
【０００５】通常、ｎ型ＧａＡｓチャネル層６４と表面
保護膜７２との界面においては、Ａｓの酸化物がＧａの
酸化物より不安定であることから、負の電荷をもつＡｓ
- が遊離して界面準位を形成するため、この界面準位に
よって小さくとも−０．４Ｖの界面電位Ｖｓｓが発生す
る。そしてこの界面電位Ｖｓｓ（＝−０．４Ｖ）によ
り、図７（ｂ）のエネルギーバンドダイヤグラムに示さ
れるように、ｎ型ＧａＡｓチャネル層６４と表面保護膜
７２との界面からｎ型ＧａＡｓチャネル層６４側にキャ
リヤの空乏層が発生するため、チャネル狭窄が生ずると
いう問題がおこる。
保護膜７２との界面においては、Ａｓの酸化物がＧａの
酸化物より不安定であることから、負の電荷をもつＡｓ
- が遊離して界面準位を形成するため、この界面準位に
よって小さくとも−０．４Ｖの界面電位Ｖｓｓが発生す
る。そしてこの界面電位Ｖｓｓ（＝−０．４Ｖ）によ
り、図７（ｂ）のエネルギーバンドダイヤグラムに示さ
れるように、ｎ型ＧａＡｓチャネル層６４と表面保護膜
７２との界面からｎ型ＧａＡｓチャネル層６４側にキャ
リヤの空乏層が発生するため、チャネル狭窄が生ずると
いう問題がおこる。
【０００６】ところで、ＧａＡｓ電力ＦＥＴをマイクロ
波のような高周波で電力動作させる場合、出力及び効率
を改良するためには、上記のような界面電位Ｖｓｓによ
り発生する空乏層によるチャネル狭窄を低減すると同時
に、ゲート耐圧を高くすることが不可欠である。そこ
で、この界面電位Ｖｓｓにより発生する空乏層に起因す
るチャネル狭窄を改善するものとして、図８に示される
高周波ＧａＡｓ電力ＦＥＴが提案されている。ここで、
図８（ａ）は従来の改良された高周波ＧａＡｓ電力ＦＥ
Ｔを示す断面図であり、図８（ｂ）はその深さ方向のエ
ネルギーバンドダイヤグラムである。尚、上記図７と同
一の構成要素には同一の符号を付して説明を省略する。
波のような高周波で電力動作させる場合、出力及び効率
を改良するためには、上記のような界面電位Ｖｓｓによ
り発生する空乏層によるチャネル狭窄を低減すると同時
に、ゲート耐圧を高くすることが不可欠である。そこ
で、この界面電位Ｖｓｓにより発生する空乏層に起因す
るチャネル狭窄を改善するものとして、図８に示される
高周波ＧａＡｓ電力ＦＥＴが提案されている。ここで、
図８（ａ）は従来の改良された高周波ＧａＡｓ電力ＦＥ
Ｔを示す断面図であり、図８（ｂ）はその深さ方向のエ
ネルギーバンドダイヤグラムである。尚、上記図７と同
一の構成要素には同一の符号を付して説明を省略する。
【０００７】ＧａＡｓ基板６０上に、ノンドープＧａＡ
ｓバッファ層６２、ｎ型ＧａＡｓチャネル層６４が順に
エピタキシャル成長によって形成されている。また、ｎ
型ＧａＡｓチャネル層６４上には、ノンドープＧａＡｓ
層７４がエピタキシャル成長によって形成されている。
また、ノンドープＧａＡｓ層７４上には、ソース電極６
６及びドレイン電極６８が相対して形成されている。ま
た、ソース電極６６とドレイン電極６８とに挟まれたノ
ンドープＧａＡｓ層７４には、ゲート電極７０が蒸着法
等を用いて埋め込まれており、ノンドープＧａＡｓ層７
４にショットキー接触している。
ｓバッファ層６２、ｎ型ＧａＡｓチャネル層６４が順に
エピタキシャル成長によって形成されている。また、ｎ
型ＧａＡｓチャネル層６４上には、ノンドープＧａＡｓ
層７４がエピタキシャル成長によって形成されている。
また、ノンドープＧａＡｓ層７４上には、ソース電極６
６及びドレイン電極６８が相対して形成されている。ま
た、ソース電極６６とドレイン電極６８とに挟まれたノ
ンドープＧａＡｓ層７４には、ゲート電極７０が蒸着法
等を用いて埋め込まれており、ノンドープＧａＡｓ層７
４にショットキー接触している。
【０００８】更に、ゲート電極７０とソース電極６６及
びドレイン電極６８とに挟まれたｎ型ＧａＡｓチャネル
層６４上並びにゲート電極７０上には、表面保護膜７２
が形成されている。このように、ｎ型ＧａＡｓチャネル
層６４と表面保護膜７２との間にノンドープＧａＡｓ層
７４を介在させることにより、図８（ｂ）のエネルギー
バンドダイヤグラムに示されるように、ｎ型ＧａＡｓチ
ャネル層６４と表面保護膜７２との界面に界面電位Ｖｓ
ｓが発生しても、ノンドープＧａＡｓ層７４によって緩
和されるため、ｎ型ＧａＡｓチャネル層６４に伸びる空
乏層は小さくなり、チャネルの狭窄現象は緩和される。
びドレイン電極６８とに挟まれたｎ型ＧａＡｓチャネル
層６４上並びにゲート電極７０上には、表面保護膜７２
が形成されている。このように、ｎ型ＧａＡｓチャネル
層６４と表面保護膜７２との間にノンドープＧａＡｓ層
７４を介在させることにより、図８（ｂ）のエネルギー
バンドダイヤグラムに示されるように、ｎ型ＧａＡｓチ
ャネル層６４と表面保護膜７２との界面に界面電位Ｖｓ
ｓが発生しても、ノンドープＧａＡｓ層７４によって緩
和されるため、ｎ型ＧａＡｓチャネル層６４に伸びる空
乏層は小さくなり、チャネルの狭窄現象は緩和される。
【０００９】他方、ゲート電極７０は、ノンドープＧａ
Ａｓ層７４に埋め込まれているため、そのショットキー
接触による空乏層はｎ型ＧａＡｓチャネル層６４にまで
十分に伸びる。従って、改良された高周波ＧａＡｓ電力
ＦＥＴは、その出力及び効率が改善される。ところで、
図８に示される改良された高周波ＧａＡｓ電力ＦＥＴに
おいては、ノンドープＧａＡｓ層７４はそもそも空乏層
が伸び易いことから、顕著な改善効果を示すためには、
ノンドープＧａＡｓ層７４の厚さを少なくとも１５０ｎ
ｍにする必要があり、更に改善効果を増大させるために
は、１５０ｎｍ以上の厚さにする必要がある。
Ａｓ層７４に埋め込まれているため、そのショットキー
接触による空乏層はｎ型ＧａＡｓチャネル層６４にまで
十分に伸びる。従って、改良された高周波ＧａＡｓ電力
ＦＥＴは、その出力及び効率が改善される。ところで、
図８に示される改良された高周波ＧａＡｓ電力ＦＥＴに
おいては、ノンドープＧａＡｓ層７４はそもそも空乏層
が伸び易いことから、顕著な改善効果を示すためには、
ノンドープＧａＡｓ層７４の厚さを少なくとも１５０ｎ
ｍにする必要があり、更に改善効果を増大させるために
は、１５０ｎｍ以上の厚さにする必要がある。
【００１０】しかし、ノンドープＧａＡｓ層７４の厚さ
を厚くすると、ゲート電極７０を埋め込むための開口部
を形成する際に、サイドエッチングの量が大きくなり、
短ゲート化する場合などに加工上の問題を引き起こす。
また、ノンドープＧａＡｓ層７４の代わりに、ｎ型Ｇａ
Ａｓチャネル層６４より低濃度の不純物をドーピングし
たｎ- 型ＧａＡｓ層を用いて空乏層の伸びを抑制する方
法もあるが、この場合には、ｎ- 型ＧａＡｓ層自体がチ
ャネルとなってしまうため、ゲート耐圧が低下し、動作
時の線形性が損なわれてしまう。
を厚くすると、ゲート電極７０を埋め込むための開口部
を形成する際に、サイドエッチングの量が大きくなり、
短ゲート化する場合などに加工上の問題を引き起こす。
また、ノンドープＧａＡｓ層７４の代わりに、ｎ型Ｇａ
Ａｓチャネル層６４より低濃度の不純物をドーピングし
たｎ- 型ＧａＡｓ層を用いて空乏層の伸びを抑制する方
法もあるが、この場合には、ｎ- 型ＧａＡｓ層自体がチ
ャネルとなってしまうため、ゲート耐圧が低下し、動作
時の線形性が損なわれてしまう。
【００１１】そこで本発明は、チャネル層と表面保護膜
との界面電位Ｖｓｓにより発生する空乏層に起因するチ
ャネル狭窄を防止し、高周波で電力動作させる際の出力
及び効率を向上させることができる化合物半導体電界効
果トランジスタを提供することを目的とする。
との界面電位Ｖｓｓにより発生する空乏層に起因するチ
ャネル狭窄を防止し、高周波で電力動作させる際の出力
及び効率を向上させることができる化合物半導体電界効
果トランジスタを提供することを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図であり、その図１（ａ）に本発明による高周波ＧａＡ
ｓ電力ＦＥＴの断面図を示し、図１（ｂ）にその深さ方
向のエネルギーバンドダイヤグラムを示す。ＧａＡｓ基
板１０上に、ノンドープＧａＡｓバッファ層１２、ｎ型
ＧａＡｓチャネル層１４、ノンドープＧａＡｓ層１６、
及びｎ型ＧａＡｓ表面ドープ層１８が順にエピタキシャ
ル成長によって形成されている。
図であり、その図１（ａ）に本発明による高周波ＧａＡ
ｓ電力ＦＥＴの断面図を示し、図１（ｂ）にその深さ方
向のエネルギーバンドダイヤグラムを示す。ＧａＡｓ基
板１０上に、ノンドープＧａＡｓバッファ層１２、ｎ型
ＧａＡｓチャネル層１４、ノンドープＧａＡｓ層１６、
及びｎ型ＧａＡｓ表面ドープ層１８が順にエピタキシャ
ル成長によって形成されている。
【００１３】また、ｎ型ＧａＡｓ表面ドープ層１８上に
はソース電極２０及びドレイン電極２２が相対して形成
され、これらソース電極２０及びドレイン電極２２はそ
れぞれｎ型ＧａＡｓ表面ドープ層１８にオーミック接触
している。また、ソース電極２０とドレイン電極２２と
に挟まれたｎ型ＧａＡｓ表面ドープ層１８を貫通して、
ノンドープＧａＡｓ層１６内にゲート電極２４が埋め込
まれており、このゲート電極２４はノンドープＧａＡｓ
層１６にショットキー接触している。
はソース電極２０及びドレイン電極２２が相対して形成
され、これらソース電極２０及びドレイン電極２２はそ
れぞれｎ型ＧａＡｓ表面ドープ層１８にオーミック接触
している。また、ソース電極２０とドレイン電極２２と
に挟まれたｎ型ＧａＡｓ表面ドープ層１８を貫通して、
ノンドープＧａＡｓ層１６内にゲート電極２４が埋め込
まれており、このゲート電極２４はノンドープＧａＡｓ
層１６にショットキー接触している。
【００１４】更に、ゲート電極２４とソース電極２０及
びドレイン電極２２とに挟まれたｎ型ＧａＡｓ表面ドー
プ層１８上並びにゲート電極２４上には、表面保護膜２
６が形成されている。ここで、ｎ型ＧａＡｓ表面ドープ
層１８の不純物濃度Ｎｄ及び厚さｔは、 １×１０16ｃｍ-3≦Ｎｄ≦１×１０18ｃｍ-3 ０＜ｔ≦Ｗ 但し、 Ｗ＝｛２εS ・｜Ｖｓｓ｜／（ｑ・Ｎｄ）｝1/2 Ｗ ：ｎ型ＧａＡｓ表面ドープ層１８と表面保護膜２
６との界面電位による空乏層深さ εS ：ｎ型ＧａＡｓ表面ドープ層１８の比誘電率 Ｖｓｓ：ｎ型ＧａＡｓ表面ドープ層１８と表面保護膜２
６との界面電位 ｑ ：単位電荷 である。
びドレイン電極２２とに挟まれたｎ型ＧａＡｓ表面ドー
プ層１８上並びにゲート電極２４上には、表面保護膜２
６が形成されている。ここで、ｎ型ＧａＡｓ表面ドープ
層１８の不純物濃度Ｎｄ及び厚さｔは、 １×１０16ｃｍ-3≦Ｎｄ≦１×１０18ｃｍ-3 ０＜ｔ≦Ｗ 但し、 Ｗ＝｛２εS ・｜Ｖｓｓ｜／（ｑ・Ｎｄ）｝1/2 Ｗ ：ｎ型ＧａＡｓ表面ドープ層１８と表面保護膜２
６との界面電位による空乏層深さ εS ：ｎ型ＧａＡｓ表面ドープ層１８の比誘電率 Ｖｓｓ：ｎ型ＧａＡｓ表面ドープ層１８と表面保護膜２
６との界面電位 ｑ ：単位電荷 である。
【００１５】尚、こうしたｎ型ＧａＡｓ表面ドープ層１
８の不純物濃度Ｎｄ及び厚さｔの条件は、少なくともゲ
ート電極２４周辺部において満たされる必要があるが、
ゲート電極２４とソース電極２０及びドレイン電極２２
とに挟まれた全領域で満たされることが望ましい。
８の不純物濃度Ｎｄ及び厚さｔの条件は、少なくともゲ
ート電極２４周辺部において満たされる必要があるが、
ゲート電極２４とソース電極２０及びドレイン電極２２
とに挟まれた全領域で満たされることが望ましい。
【００１６】
【作用】図１（ｂ）のエネルギーバントダイヤグラムに
示されるように、ｎ型ＧａＡｓ表面ドープ層１８と表面
保護膜２６との界面における界面電荷Ｖｓｓと、ｎ型Ｇ
ａＡｓ表面ドープ層１８内のイオン化されたドナーと
が、電気２重層を形成するため、界面電位Ｖｓｓによっ
て発生する空乏層の伸びが抑制される。
示されるように、ｎ型ＧａＡｓ表面ドープ層１８と表面
保護膜２６との界面における界面電荷Ｖｓｓと、ｎ型Ｇ
ａＡｓ表面ドープ層１８内のイオン化されたドナーと
が、電気２重層を形成するため、界面電位Ｖｓｓによっ
て発生する空乏層の伸びが抑制される。
【００１７】例えばｎ型ＧａＡｓ表面ドープ層１８の少
なくともゲート電極２４周辺部における厚さｔと空乏層
深さＷとが等しい場合、即ちｔ＝Ｗの場合、この空乏層
はｎ型ＧａＡｓ表面ドープ層１８とノンドープＧａＡｓ
層１６との界面付近で終端するため、ｎ型ＧａＡｓチャ
ネル層１４にまで到達せず、チャネルの狭窄現象は完全
に解消される。
なくともゲート電極２４周辺部における厚さｔと空乏層
深さＷとが等しい場合、即ちｔ＝Ｗの場合、この空乏層
はｎ型ＧａＡｓ表面ドープ層１８とノンドープＧａＡｓ
層１６との界面付近で終端するため、ｎ型ＧａＡｓチャ
ネル層１４にまで到達せず、チャネルの狭窄現象は完全
に解消される。
【００１８】また、ｔ＜Ｗの場合においても、ｎ型Ｇａ
Ａｓ表面ドープ層１８と表面保護膜２６との界面電位Ｖ
ｓｓによる空乏層は、ｎ型ＧａＡｓ表面ドープ層１８に
よってその伸びが抑制されるため、ノンドープＧａＡｓ
層１６にまで伸びるものの、ｎ型ＧａＡｓチャネル層１
４にまでは殆ど到達せず、チャネルの狭窄現象を解消す
ることができる。
Ａｓ表面ドープ層１８と表面保護膜２６との界面電位Ｖ
ｓｓによる空乏層は、ｎ型ＧａＡｓ表面ドープ層１８に
よってその伸びが抑制されるため、ノンドープＧａＡｓ
層１６にまで伸びるものの、ｎ型ＧａＡｓチャネル層１
４にまでは殆ど到達せず、チャネルの狭窄現象を解消す
ることができる。
【００１９】しかもこの場合、ｎ型ＧａＡｓ表面ドープ
層１８によって空乏層の伸びが小さくなるため、ノンド
ープＧａＡｓ層１６の厚さを従来よりも薄くすることが
できる。従って、ｎ型ＧａＡｓチャネル層１４上に形成
したノンドープＧａＡｓ層１６及びｎ型ＧａＡｓ表面ド
ープ層１８のトータルの厚さを従来のノンドープＧａＡ
ｓ層の厚さより薄くすることが可能となり、例えばゲー
ト電極を埋め込むため微細加工等が容易になり、短ゲー
ト化を図ることができる。
層１８によって空乏層の伸びが小さくなるため、ノンド
ープＧａＡｓ層１６の厚さを従来よりも薄くすることが
できる。従って、ｎ型ＧａＡｓチャネル層１４上に形成
したノンドープＧａＡｓ層１６及びｎ型ＧａＡｓ表面ド
ープ層１８のトータルの厚さを従来のノンドープＧａＡ
ｓ層の厚さより薄くすることが可能となり、例えばゲー
ト電極を埋め込むため微細加工等が容易になり、短ゲー
ト化を図ることができる。
【００２０】但し、ｔ＞Ｗの場合においては、ゲート電
極２４側面のｎ型ＧａＡｓ表面ドープ層１８に空乏化さ
れない領域が生じるため、ゲート耐圧が低くなったり、
ゲートの寄生容量が増大する等の問題が発生する。ま
た、ｎ型ＧａＡｓ表面ドープ層１８の少なくともゲート
電極２４周辺部における不純物濃度Ｎｄが、Ｎｄ＜１×
１０16ｃｍ-3の場合においては、不純物濃度を制御して
安定的にｎ型ＧａＡｓ表面ドープ層１８を形成すること
が困難であるため、安定して空乏層の伸びを抑制するこ
とができない。
極２４側面のｎ型ＧａＡｓ表面ドープ層１８に空乏化さ
れない領域が生じるため、ゲート耐圧が低くなったり、
ゲートの寄生容量が増大する等の問題が発生する。ま
た、ｎ型ＧａＡｓ表面ドープ層１８の少なくともゲート
電極２４周辺部における不純物濃度Ｎｄが、Ｎｄ＜１×
１０16ｃｍ-3の場合においては、不純物濃度を制御して
安定的にｎ型ＧａＡｓ表面ドープ層１８を形成すること
が困難であるため、安定して空乏層の伸びを抑制するこ
とができない。
【００２１】また、Ｎｄ＞１×１０18ｃｍ-3の場合にお
いては、界面電位Ｖｓｓによる空乏層が例えば２０〜３
０ｎｍの浅い深さで終端してしまうため、この深さより
薄い厚さのｎ型ＧａＡｓ表面ドープ層１８を形成しなけ
ればならない。従って、不純物濃度及び厚さを制御して
安定的にｎ型ＧａＡｓ表面ドープ層１８を形成すること
が困難である。
いては、界面電位Ｖｓｓによる空乏層が例えば２０〜３
０ｎｍの浅い深さで終端してしまうため、この深さより
薄い厚さのｎ型ＧａＡｓ表面ドープ層１８を形成しなけ
ればならない。従って、不純物濃度及び厚さを制御して
安定的にｎ型ＧａＡｓ表面ドープ層１８を形成すること
が困難である。
【００２２】従って、ｎ型ＧａＡｓ表面ドープ層１８の
少なくともゲート電極２４周辺部における不純物濃度Ｎ
ｄ及び厚さｔが、 １×１０16ｃｍ-3≦Ｎｄ≦１×１０18ｃｍ-3 ０＜ｔ≦Ｗ の場合において、ｎ型ＧａＡｓ表面ドープ層１８を制御
性よく形成することができ、ｎ型ＧａＡｓ表面ドープ層
１８と表面保護膜２６との界面電位Ｖｓｓによって発生
する空乏層の伸びを抑制し、ｎ型ＧａＡｓチャネル層１
４にまでは殆ど到達しないようにして、チャネル狭窄を
防止することができる。これにより、高周波電力動作に
おける出力、効率を改良することができる。
少なくともゲート電極２４周辺部における不純物濃度Ｎ
ｄ及び厚さｔが、 １×１０16ｃｍ-3≦Ｎｄ≦１×１０18ｃｍ-3 ０＜ｔ≦Ｗ の場合において、ｎ型ＧａＡｓ表面ドープ層１８を制御
性よく形成することができ、ｎ型ＧａＡｓ表面ドープ層
１８と表面保護膜２６との界面電位Ｖｓｓによって発生
する空乏層の伸びを抑制し、ｎ型ＧａＡｓチャネル層１
４にまでは殆ど到達しないようにして、チャネル狭窄を
防止することができる。これにより、高周波電力動作に
おける出力、効率を改良することができる。
【００２３】
【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図２は本発明の第１の実施例による高
周波ＧａＡｓ電力ＦＥＴを示す断面図である。半絶縁性
ＧａＡｓ基板３０上に、厚さの５００ｎｍノンドープＧ
ａＡｓバッファ層３２、不純物濃度５×１０17ｃｍ-3、
厚さ１００ｎｍのｎ型ＧａＡｓチャネル層３４、厚さ５
０ｎｍのノンドープＡｌＧａＡｓ層３６、厚さ１００ｎ
ｍのノンドープＧａＡｓ層３８、及び不純物濃度３×１
０17ｃｍ-3、厚さ３０ｎｍのｎ型ＧａＡｓ表面ドープ層
４０が順に積層されている。
体的に説明する。図２は本発明の第１の実施例による高
周波ＧａＡｓ電力ＦＥＴを示す断面図である。半絶縁性
ＧａＡｓ基板３０上に、厚さの５００ｎｍノンドープＧ
ａＡｓバッファ層３２、不純物濃度５×１０17ｃｍ-3、
厚さ１００ｎｍのｎ型ＧａＡｓチャネル層３４、厚さ５
０ｎｍのノンドープＡｌＧａＡｓ層３６、厚さ１００ｎ
ｍのノンドープＧａＡｓ層３８、及び不純物濃度３×１
０17ｃｍ-3、厚さ３０ｎｍのｎ型ＧａＡｓ表面ドープ層
４０が順に積層されている。
【００２４】また、ｎ型ＧａＡｓ表面ドープ層４０上に
は、厚さ４０ｎｍのＡｕＧｅ膜及び厚さ４００ｎｍのＡ
ｕ膜が順に積層されたＡｕＧｅ／Ａｕ積層膜からなるソ
ース電極４２及びドレイン電極４４が相対して形成され
ている。そしてこれらソース電極４２及びドレイン電極
４４は、それぞれｎ型ＧａＡｓチャネル層３４にオーミ
ック接続している。
は、厚さ４０ｎｍのＡｕＧｅ膜及び厚さ４００ｎｍのＡ
ｕ膜が順に積層されたＡｕＧｅ／Ａｕ積層膜からなるソ
ース電極４２及びドレイン電極４４が相対して形成され
ている。そしてこれらソース電極４２及びドレイン電極
４４は、それぞれｎ型ＧａＡｓチャネル層３４にオーミ
ック接続している。
【００２５】また、ソース電極４２とドレイン電極４４
とに挟まれたｎ型ＧａＡｓ表面ドープ層４０及びノンド
ープＧａＡｓ層３８を貫通して、ノンドープＡｌＧａＡ
ｓ層３６上に、厚さ１００ｎｍのＷＳｉ膜、厚さ５ｎｍ
のＴｉ膜、及び厚さ３００ｎｍのＡｕ膜が順に積層され
たＷＳｉ／Ｔｉ／Ａｕ積層膜からなるゲート電極４６が
形成されている。そしてこのゲート電極４６は、ノンド
ープＡｌＧａＡｓ層３６にショットキー接触している。
とに挟まれたｎ型ＧａＡｓ表面ドープ層４０及びノンド
ープＧａＡｓ層３８を貫通して、ノンドープＡｌＧａＡ
ｓ層３６上に、厚さ１００ｎｍのＷＳｉ膜、厚さ５ｎｍ
のＴｉ膜、及び厚さ３００ｎｍのＡｕ膜が順に積層され
たＷＳｉ／Ｔｉ／Ａｕ積層膜からなるゲート電極４６が
形成されている。そしてこのゲート電極４６は、ノンド
ープＡｌＧａＡｓ層３６にショットキー接触している。
【００２６】更に、ゲート電極４６とソース電極４２及
びドレイン電極４４とに挟まれたｎ型ＧａＡｓ表面ドー
プ層４０上には、例えば厚さ５０ｎｍのＳｉＮ膜及び厚
さ２００ｎｍのＳｉＯ2 膜が順に積層された表面保護膜
４８が形成されている。次に、図２の高周波ＧａＡｓ電
力ＦＥＴの製造方法を、図３〜図４に示す工程図を用い
て説明する。
びドレイン電極４４とに挟まれたｎ型ＧａＡｓ表面ドー
プ層４０上には、例えば厚さ５０ｎｍのＳｉＮ膜及び厚
さ２００ｎｍのＳｉＯ2 膜が順に積層された表面保護膜
４８が形成されている。次に、図２の高周波ＧａＡｓ電
力ＦＥＴの製造方法を、図３〜図４に示す工程図を用い
て説明する。
【００２７】半絶縁性ＧａＡｓ基板３０上に、厚さの５
００ｎｍノンドープＧａＡｓバッファ層３２、不純物濃
度５×１０17ｃｍ-3、厚さ１００ｎｍのｎ型ＧａＡｓチ
ャネル層３４、厚さ５０ｎｍのノンドープＡｌＧａＡｓ
層３６、厚さ１００ｎｍのノンドープＧａＡｓ層３８、
及び不純物濃度３×１０17ｃｍ-3、厚さ３０ｎｍのｎ型
ＧａＡｓ表面ドープ層４０を、ＭＢＥ法を用いて、順に
エピタキシャル成長させる（図３（ａ）参照）。
００ｎｍノンドープＧａＡｓバッファ層３２、不純物濃
度５×１０17ｃｍ-3、厚さ１００ｎｍのｎ型ＧａＡｓチ
ャネル層３４、厚さ５０ｎｍのノンドープＡｌＧａＡｓ
層３６、厚さ１００ｎｍのノンドープＧａＡｓ層３８、
及び不純物濃度３×１０17ｃｍ-3、厚さ３０ｎｍのｎ型
ＧａＡｓ表面ドープ層４０を、ＭＢＥ法を用いて、順に
エピタキシャル成長させる（図３（ａ）参照）。
【００２８】次いで、全面に、プラズマＣＶＤ法を用い
て、厚さ５０ｎｍのＳｉＮ膜４８ａを堆積し、更にこの
ＳｉＮ膜４８ａ上に、ＣＶＤ法を用いて、厚さ２００ｎ
ｍのＳｉＯ2 膜４８ｂを堆積して、これらＳｉＮ膜４８
ａ及びＳｉＯ2 膜４８ｂからなる表面保護膜４８を形成
する。続いて、フォトリソグラフィ技術を用いて、ソー
ス電極及びドレイン電極形成予定領域を開口したレジス
ト５０を表面保護膜４８上に形成する。そしてこのレジ
スト５０をマスクとし、ＳｉＯ2 膜４８ｂ及びＳｉＮ膜
４８ａをＣＦ4 ガスを用いてドライエッチし、更に、Ｓ
ｉＯ2 膜４８ｂをリフトオフのスペーサとするためにバ
ッファーフッ酸を用いてサイドエッチングする（図３
（ｂ）参照）。
て、厚さ５０ｎｍのＳｉＮ膜４８ａを堆積し、更にこの
ＳｉＮ膜４８ａ上に、ＣＶＤ法を用いて、厚さ２００ｎ
ｍのＳｉＯ2 膜４８ｂを堆積して、これらＳｉＮ膜４８
ａ及びＳｉＯ2 膜４８ｂからなる表面保護膜４８を形成
する。続いて、フォトリソグラフィ技術を用いて、ソー
ス電極及びドレイン電極形成予定領域を開口したレジス
ト５０を表面保護膜４８上に形成する。そしてこのレジ
スト５０をマスクとし、ＳｉＯ2 膜４８ｂ及びＳｉＮ膜
４８ａをＣＦ4 ガスを用いてドライエッチし、更に、Ｓ
ｉＯ2 膜４８ｂをリフトオフのスペーサとするためにバ
ッファーフッ酸を用いてサイドエッチングする（図３
（ｂ）参照）。
【００２９】次いで、全面に、厚さ４０ｎｍのＡｕＧｅ
膜及び厚さ４００ｎｍのＡｕ膜を順に一定の傾斜をもっ
て蒸着した後、リフトオフ法を用いて、ｎ型ＧａＡｓ表
面ドープ層４０上に、ＡｕＧｅ／Ａｕ積層膜からなるソ
ース電極４２及びドレイン電極４４を相対して形成す
る。続いて、温度４５０℃、３分間のヒートブロックを
用いた熱処理によってアロイすることにより、ソース電
極４２及びドレイン電極４４をそれぞれｎ型ＧａＡｓチ
ャネル層３４にオーミック接続させる（図３（ｃ）参
照）。
膜及び厚さ４００ｎｍのＡｕ膜を順に一定の傾斜をもっ
て蒸着した後、リフトオフ法を用いて、ｎ型ＧａＡｓ表
面ドープ層４０上に、ＡｕＧｅ／Ａｕ積層膜からなるソ
ース電極４２及びドレイン電極４４を相対して形成す
る。続いて、温度４５０℃、３分間のヒートブロックを
用いた熱処理によってアロイすることにより、ソース電
極４２及びドレイン電極４４をそれぞれｎ型ＧａＡｓチ
ャネル層３４にオーミック接続させる（図３（ｃ）参
照）。
【００３０】次いで、フォトリソグラフィ技術を用い
て、ゲート電極形成予定領域を開口したレジスト５２を
全面に形成する。そしてこのレジスト５２をマスクと
し、表面保護膜４８をＣＦ4 ガスを用いてドライエッチ
し、続いて、ｎ型ＧａＡｓ表面ドープ層４０及びノンド
ープＧａＡｓ層３８をＣＣｌ2 Ｆ2 ガスを用いてドライ
エッチングし、開口部５４を開口する。このドライエッ
チングはＧａＡｓ／ＡｌＧａＡｓの選択比が高いため、
ノンドープＧａＡｓ層３８とノンドープＡｌＧａＡｓ層
３６との界面でエッチングは停止する。即ち、ノンドー
プＡｌＧａＡｓ層３６はエッチングストッパー層として
の機能を果たす。こうして、開口部５４内にノンドープ
ＡｌＧａＡｓ層３６を露出させる（図４（ｄ）参照）。
て、ゲート電極形成予定領域を開口したレジスト５２を
全面に形成する。そしてこのレジスト５２をマスクと
し、表面保護膜４８をＣＦ4 ガスを用いてドライエッチ
し、続いて、ｎ型ＧａＡｓ表面ドープ層４０及びノンド
ープＧａＡｓ層３８をＣＣｌ2 Ｆ2 ガスを用いてドライ
エッチングし、開口部５４を開口する。このドライエッ
チングはＧａＡｓ／ＡｌＧａＡｓの選択比が高いため、
ノンドープＧａＡｓ層３８とノンドープＡｌＧａＡｓ層
３６との界面でエッチングは停止する。即ち、ノンドー
プＡｌＧａＡｓ層３６はエッチングストッパー層として
の機能を果たす。こうして、開口部５４内にノンドープ
ＡｌＧａＡｓ層３６を露出させる（図４（ｄ）参照）。
【００３１】次いで、レジスト５２を除去した後、スパ
ッタ法を用いて、全面に、厚さ１００ｎｍのＷＳｉ膜、
厚さ５ｎｍのＴｉ膜、及び厚さ３００ｎｍのＡｕ膜を順
に堆積する。そしてフォトリソグラフィ技術を用いて、
ゲート部分にレジストを残存させ、このレジストをマス
クとして、ＷＳｉ／Ｔｉ／Ａｕ積層膜をイオンミリング
する。こうして、ＷＳｉ／Ｔｉ／Ａｕ積層膜からなるゲ
ート電極４６を形成する。続いて、レジストを除去し、
図２に示す高周波ＧａＡｓ電力ＦＥＴを作製する（図４
（ｅ）参照）。
ッタ法を用いて、全面に、厚さ１００ｎｍのＷＳｉ膜、
厚さ５ｎｍのＴｉ膜、及び厚さ３００ｎｍのＡｕ膜を順
に堆積する。そしてフォトリソグラフィ技術を用いて、
ゲート部分にレジストを残存させ、このレジストをマス
クとして、ＷＳｉ／Ｔｉ／Ａｕ積層膜をイオンミリング
する。こうして、ＷＳｉ／Ｔｉ／Ａｕ積層膜からなるゲ
ート電極４６を形成する。続いて、レジストを除去し、
図２に示す高周波ＧａＡｓ電力ＦＥＴを作製する（図４
（ｅ）参照）。
【００３２】尚、ソース電極４２及びドレイン電極４４
直下に、不純物イオン注入又はエピタキシャル成長によ
ってそれぞれｎ+ 不純物領域を形成してもよい。この場
合、ソース電極４２及びドレイン電極４４はそれぞれｎ
+ 不純物領域を介してｎ型ＧａＡｓチャネル層３４にオ
ーミック接続されるため、ソース及びドレインの直列抵
抗を低減することができる。
直下に、不純物イオン注入又はエピタキシャル成長によ
ってそれぞれｎ+ 不純物領域を形成してもよい。この場
合、ソース電極４２及びドレイン電極４４はそれぞれｎ
+ 不純物領域を介してｎ型ＧａＡｓチャネル層３４にオ
ーミック接続されるため、ソース及びドレインの直列抵
抗を低減することができる。
【００３３】このように本実施例によれば、ｎ型ＧａＡ
ｓチャネル層３４と表面保護膜４８との間に、厚さ５０
ｎｍのノンドープＡｌＧａＡｓ層３６、厚さ１００ｎｍ
のノンドープＧａＡｓ層３８、及び不純物濃度３×１０
17ｃｍ-3、厚さ３０ｎｍのｎ型ＧａＡｓ表面ドープ層４
０を介在させることにより、ｎ型ＧａＡｓ表面ドープ層
４０と表面保護膜４８との界面電位Ｖｓｓによって発生
する空乏層の伸びが抑制され、ｎ型ＧａＡｓチャネル層
３４にまで到達することを阻止することができるため、
チャネル狭窄を防止することができる。これにより、高
周波電力動作における出力、効率を改善することができ
る。
ｓチャネル層３４と表面保護膜４８との間に、厚さ５０
ｎｍのノンドープＡｌＧａＡｓ層３６、厚さ１００ｎｍ
のノンドープＧａＡｓ層３８、及び不純物濃度３×１０
17ｃｍ-3、厚さ３０ｎｍのｎ型ＧａＡｓ表面ドープ層４
０を介在させることにより、ｎ型ＧａＡｓ表面ドープ層
４０と表面保護膜４８との界面電位Ｖｓｓによって発生
する空乏層の伸びが抑制され、ｎ型ＧａＡｓチャネル層
３４にまで到達することを阻止することができるため、
チャネル狭窄を防止することができる。これにより、高
周波電力動作における出力、効率を改善することができ
る。
【００３４】また、ゲート電極４６が、ｎ型ＧａＡｓチ
ャネル層３４のバンドギャップエネルギーＥｇより大き
いバンドギャップエネルギーＥｇを有するノンドープＡ
ｌＧａＡｓ層３６にショットキー接触しているため、ゲ
ート耐圧特性を向上させることができる。従って、これ
によっても高周波電力動作における出力、効率を改善す
ることができる。
ャネル層３４のバンドギャップエネルギーＥｇより大き
いバンドギャップエネルギーＥｇを有するノンドープＡ
ｌＧａＡｓ層３６にショットキー接触しているため、ゲ
ート耐圧特性を向上させることができる。従って、これ
によっても高周波電力動作における出力、効率を改善す
ることができる。
【００３５】次に、本発明の第２の実施例による高周波
ＧａＡｓ電力ＦＥＴを、図５に示す断面図を用いて説明
する。尚、上記図２の高周波ＧａＡｓ電力ＦＥＴと同一
の構成要素には同一の符号を付して説明を省略する。半
絶縁性ＧａＡｓ基板３０上に、ノンドープＧａＡｓバッ
ファ層３２、ｎ型ＧａＡｓチャネル層３４、厚さ１５０
ｎｍのノンドープＡｌＧａＡｓ層５６、及びｎ型ＧａＡ
ｓ表面ドープ層４０が順に積層されている。
ＧａＡｓ電力ＦＥＴを、図５に示す断面図を用いて説明
する。尚、上記図２の高周波ＧａＡｓ電力ＦＥＴと同一
の構成要素には同一の符号を付して説明を省略する。半
絶縁性ＧａＡｓ基板３０上に、ノンドープＧａＡｓバッ
ファ層３２、ｎ型ＧａＡｓチャネル層３４、厚さ１５０
ｎｍのノンドープＡｌＧａＡｓ層５６、及びｎ型ＧａＡ
ｓ表面ドープ層４０が順に積層されている。
【００３６】また、ｎ型ＧａＡｓ表面ドープ層４０上に
は、ソース電極４２及びドレイン電極４４が相対して形
成され、それぞれｎ型ＧａＡｓチャネル層３４にオーミ
ック接続している。また、ソース電極４２とドレイン電
極４４とに挟まれたｎ型ＧａＡｓ表面ドープ層４０を貫
通して、ノンドープＡｌＧａＡｓ層５６上にゲート電極
４６が形成され、ノンドープＡｌＧａＡｓ層５６にショ
ットキー接触している。
は、ソース電極４２及びドレイン電極４４が相対して形
成され、それぞれｎ型ＧａＡｓチャネル層３４にオーミ
ック接続している。また、ソース電極４２とドレイン電
極４４とに挟まれたｎ型ＧａＡｓ表面ドープ層４０を貫
通して、ノンドープＡｌＧａＡｓ層５６上にゲート電極
４６が形成され、ノンドープＡｌＧａＡｓ層５６にショ
ットキー接触している。
【００３７】更に、ゲート電極４６とソース電極４２及
びドレイン電極４４とに挟まれたｎ型ＧａＡｓ表面ドー
プ層４０上には、表面保護膜４８が形成されている。こ
のように本実施例によれば、上記第１の実施例が、ｎ型
ＧａＡｓチャネル層３４とｎ型ＧａＡｓ表面ドープ層４
０との間に形成したノンドープ層として、ノンドープＡ
ｌＧａＡｓ層３６及びノンドープＧａＡｓ層３８の積層
構造を用いているのに対し、単層のノンドープＡｌＧａ
Ａｓ層５６を用いている点に特徴がある。
びドレイン電極４４とに挟まれたｎ型ＧａＡｓ表面ドー
プ層４０上には、表面保護膜４８が形成されている。こ
のように本実施例によれば、上記第１の実施例が、ｎ型
ＧａＡｓチャネル層３４とｎ型ＧａＡｓ表面ドープ層４
０との間に形成したノンドープ層として、ノンドープＡ
ｌＧａＡｓ層３６及びノンドープＧａＡｓ層３８の積層
構造を用いているのに対し、単層のノンドープＡｌＧａ
Ａｓ層５６を用いている点に特徴がある。
【００３８】従って、本実施例においても、ｎ型ＧａＡ
ｓチャネル層３４と表面保護膜４８との間にノンドープ
ＡｌＧａＡｓ層５６及びｎ型ＧａＡｓ表面ドープ層４０
を介在させている構造は、上記第１の実施例と同様であ
るため、上記第１の実施例の場合と同様の効果を奏する
ことができる。尚、上記第２の実施例において用いた単
層のノンドープＡｌＧａＡｓ層５６の代わりに、ノンド
ープＧａＡｓ層を用いてもよい。この例は、上記図１の
原理説明図に示したものと同一であるため、その説明は
省略する。但し、この場合、ゲート電極４６がショット
キー接触するノンドープＧａＡｓ層は、そのバンドギャ
ップエネルギーＥｇがｎ型ＧａＡｓチャネル層３４のバ
ンドギャップエネルギーＥｇと等しいため、ゲート耐圧
特性を向上させる効果はない。
ｓチャネル層３４と表面保護膜４８との間にノンドープ
ＡｌＧａＡｓ層５６及びｎ型ＧａＡｓ表面ドープ層４０
を介在させている構造は、上記第１の実施例と同様であ
るため、上記第１の実施例の場合と同様の効果を奏する
ことができる。尚、上記第２の実施例において用いた単
層のノンドープＡｌＧａＡｓ層５６の代わりに、ノンド
ープＧａＡｓ層を用いてもよい。この例は、上記図１の
原理説明図に示したものと同一であるため、その説明は
省略する。但し、この場合、ゲート電極４６がショット
キー接触するノンドープＧａＡｓ層は、そのバンドギャ
ップエネルギーＥｇがｎ型ＧａＡｓチャネル層３４のバ
ンドギャップエネルギーＥｇと等しいため、ゲート耐圧
特性を向上させる効果はない。
【００３９】次に、本発明の第３の実施例による高周波
ＧａＡｓ電力ＦＥＴを、図６に示す断面図を用いて説明
する。尚、上記図５の高周波ＧａＡｓ電力ＦＥＴと同一
の構成要素には同一の符号を付して説明を省略する。半
絶縁性ＧａＡｓ基板３０上に、ノンドープＧａＡｓバッ
ファ層３２、ｎ型ＧａＡｓチャネル層３４、厚さ１００
ｎｍのノンドープＧａＡｓ層５８、及びｎ型ＧａＡｓ表
面ドープ層４０が順に積層されている。
ＧａＡｓ電力ＦＥＴを、図６に示す断面図を用いて説明
する。尚、上記図５の高周波ＧａＡｓ電力ＦＥＴと同一
の構成要素には同一の符号を付して説明を省略する。半
絶縁性ＧａＡｓ基板３０上に、ノンドープＧａＡｓバッ
ファ層３２、ｎ型ＧａＡｓチャネル層３４、厚さ１００
ｎｍのノンドープＧａＡｓ層５８、及びｎ型ＧａＡｓ表
面ドープ層４０が順に積層されている。
【００４０】また、ｎ型ＧａＡｓ表面ドープ層４０上に
は、ソース電極４２及びドレイン電極４４が相対して形
成され、それぞれｎ型ＧａＡｓチャネル層３４にオーミ
ック接続している。また、ソース電極４２とドレイン電
極４４とに挟まれたｎ型ＧａＡｓ表面ドープ層４０及び
ノンドープＧａＡｓ層５８を貫通して、ｎ型ＧａＡｓチ
ャネル層３４上にゲート電極４６が形成され、ｎ型Ｇａ
Ａｓチャネル層３４にショットキー接触している。
は、ソース電極４２及びドレイン電極４４が相対して形
成され、それぞれｎ型ＧａＡｓチャネル層３４にオーミ
ック接続している。また、ソース電極４２とドレイン電
極４４とに挟まれたｎ型ＧａＡｓ表面ドープ層４０及び
ノンドープＧａＡｓ層５８を貫通して、ｎ型ＧａＡｓチ
ャネル層３４上にゲート電極４６が形成され、ｎ型Ｇａ
Ａｓチャネル層３４にショットキー接触している。
【００４１】更に、ゲート電極４６とソース電極４２及
びドレイン電極４４とに挟まれたｎ型ＧａＡｓ表面ドー
プ層４０上には、表面保護膜４８が形成されている。こ
のように本実施例によれば、上記第２の実施例が、ゲー
ト電極４６をノンドープＡｌＧａＡｓ層５６にショット
キー接触させているのに対し、ゲート電極４６がｎ型Ｇ
ａＡｓチャネル層３４にショットキー接触している点に
特徴がある。
びドレイン電極４４とに挟まれたｎ型ＧａＡｓ表面ドー
プ層４０上には、表面保護膜４８が形成されている。こ
のように本実施例によれば、上記第２の実施例が、ゲー
ト電極４６をノンドープＡｌＧａＡｓ層５６にショット
キー接触させているのに対し、ゲート電極４６がｎ型Ｇ
ａＡｓチャネル層３４にショットキー接触している点に
特徴がある。
【００４２】従って、本実施例においても、ｎ型ＧａＡ
ｓチャネル層３４と表面保護膜４８との間に、ノンドー
プＧａＡｓ層５８及びｎ型ＧａＡｓ表面ドープ層４０を
介在させている構造は、上記第２の実施例と同様である
ため、上記第２の実施例の場合と同様の効果を奏するこ
とができる。但し、この場合、ゲート電極４６がｎ型Ｇ
ａＡｓチャネル層３４に直接にショットキー接触してい
るため、ノンドープＡｌＧａＡｓ層にショットキー接触
している場合のようなゲート耐圧特性を向上させる効果
はない。これは、本実施例において、ノンドープＧａＡ
ｓ層５８の代わりに、ノンドープＡｌＧａＡｓ層を用い
た場合でも、ノンドープＡｌＧａＡｓ層及びノンドープ
ＧａＡｓ層の積層構造を用いた場合でも、同様である。
ｓチャネル層３４と表面保護膜４８との間に、ノンドー
プＧａＡｓ層５８及びｎ型ＧａＡｓ表面ドープ層４０を
介在させている構造は、上記第２の実施例と同様である
ため、上記第２の実施例の場合と同様の効果を奏するこ
とができる。但し、この場合、ゲート電極４６がｎ型Ｇ
ａＡｓチャネル層３４に直接にショットキー接触してい
るため、ノンドープＡｌＧａＡｓ層にショットキー接触
している場合のようなゲート耐圧特性を向上させる効果
はない。これは、本実施例において、ノンドープＧａＡ
ｓ層５８の代わりに、ノンドープＡｌＧａＡｓ層を用い
た場合でも、ノンドープＡｌＧａＡｓ層及びノンドープ
ＧａＡｓ層の積層構造を用いた場合でも、同様である。
【００４３】尚、上記第１〜第３の実施例においては、
高周波ＧａＡｓ電力ＦＥＴについて説明したが、ＧａＡ
ｓに限定されず、他のIII-Ｖ族化合物を用いた高周波電
力ＦＥＴについても本発明を適用することができる。
高周波ＧａＡｓ電力ＦＥＴについて説明したが、ＧａＡ
ｓに限定されず、他のIII-Ｖ族化合物を用いた高周波電
力ＦＥＴについても本発明を適用することができる。
【００４４】
【発明の効果】以上のように本発明によれば、基板と、
基板上に形成されたｎ型III-Ｖ族化合物チャネル層と、
ｎ型III-Ｖ族化合物チャネル層上に形成されたノンドー
プIII-Ｖ族化合物層と、ノンドープIII-Ｖ族化合物層上
に形成されたｎ型III-Ｖ族化合物表面ドープ層と、ｎ型
III-Ｖ族化合物表面ドープ層上に相対して形成され、ｎ
型III-Ｖ族化合物表面ドープ層にオーミック接触するソ
ース電極及びドレイン電極と、ソース電極とドレイン電
極とに挟まれたこのｎ型III-Ｖ族化合物表面ドープ層を
貫通して、ノンドープIII-Ｖ族化合物層上に形成され、
ノンドープIII-Ｖ族化合物層にショットキー接触するゲ
ート電極と、ゲート電極とソース電極及びドレイン電極
とに挟まれたｎ型III-Ｖ族化合物表面ドープ層上に形成
された表面保護膜とを具備し、ｎ型III-Ｖ族化合物表面
ドープ層の少なくともゲート電極周辺部における不純物
濃度Ｎｄ及び厚さｔが、 １×１０16ｃｍ-3≦Ｎｄ≦１×１０18ｃｍ-3 ０＜ｔ≦Ｗ 但し、 Ｗ ：前記ｎ型III-Ｖ族化合物表面ドープ層と前記表
面保護膜との界面電位による空乏層深さ であることにより、空乏層の伸びを抑制してｎ型III-Ｖ
族化合物チャネル層にまでは殆ど到達しないようにし
て、チャネル狭窄を防止することができるため、高周波
電力動作における出力、効率を改良することができる。
基板上に形成されたｎ型III-Ｖ族化合物チャネル層と、
ｎ型III-Ｖ族化合物チャネル層上に形成されたノンドー
プIII-Ｖ族化合物層と、ノンドープIII-Ｖ族化合物層上
に形成されたｎ型III-Ｖ族化合物表面ドープ層と、ｎ型
III-Ｖ族化合物表面ドープ層上に相対して形成され、ｎ
型III-Ｖ族化合物表面ドープ層にオーミック接触するソ
ース電極及びドレイン電極と、ソース電極とドレイン電
極とに挟まれたこのｎ型III-Ｖ族化合物表面ドープ層を
貫通して、ノンドープIII-Ｖ族化合物層上に形成され、
ノンドープIII-Ｖ族化合物層にショットキー接触するゲ
ート電極と、ゲート電極とソース電極及びドレイン電極
とに挟まれたｎ型III-Ｖ族化合物表面ドープ層上に形成
された表面保護膜とを具備し、ｎ型III-Ｖ族化合物表面
ドープ層の少なくともゲート電極周辺部における不純物
濃度Ｎｄ及び厚さｔが、 １×１０16ｃｍ-3≦Ｎｄ≦１×１０18ｃｍ-3 ０＜ｔ≦Ｗ 但し、 Ｗ ：前記ｎ型III-Ｖ族化合物表面ドープ層と前記表
面保護膜との界面電位による空乏層深さ であることにより、空乏層の伸びを抑制してｎ型III-Ｖ
族化合物チャネル層にまでは殆ど到達しないようにし
て、チャネル狭窄を防止することができるため、高周波
電力動作における出力、効率を改良することができる。
【図１】本発明の原理説明図であり、図１（ａ）は本発
明による高周波ＧａＡｓ電力ＦＥＴを示す断面図、図１
（ｂ）はその深さ方向のエネルギーバンドダイヤグラム
である。
明による高周波ＧａＡｓ電力ＦＥＴを示す断面図、図１
（ｂ）はその深さ方向のエネルギーバンドダイヤグラム
である。
【図２】本発明の第１の実施例による高周波ＧａＡｓ電
力ＦＥＴを示す断面図である。
力ＦＥＴを示す断面図である。
【図３】図２の高周波ＧａＡｓ電力ＦＥＴの製造方法を
説明するための工程図（その１）である。
説明するための工程図（その１）である。
【図４】図２の高周波ＧａＡｓ電力ＦＥＴの製造方法を
説明するための工程図（その２）である。
説明するための工程図（その２）である。
【図５】本発明の第２の実施例による高周波ＧａＡｓ電
力ＦＥＴを示す断面図である。
力ＦＥＴを示す断面図である。
【図６】本発明の第３の実施例による高周波ＧａＡｓ電
力ＦＥＴを示す断面図である。
力ＦＥＴを示す断面図である。
【図７】従来の高周波ＧａＡｓ電力ＦＥＴを説明するた
めの図である。
めの図である。
【図８】従来の改良された高周波ＧａＡｓ電力ＦＥＴを
説明するための図である。
説明するための図である。
１０…ＧａＡｓ基板 １２…ノンドープＧａＡｓバッファ層 １４…ｎ型ＧａＡｓチャネル層 １６…ノンドープＧａＡｓ層 １８…ｎ型ＧａＡｓ表面ドープ層 ２０…ソース電極 ２２…ドレイン電極 ２４…ゲート電極 ２６…表面保護膜 ３０…ＧａＡｓ基板 ３２…ノンドープＧａＡｓバッファ層 ３４…ｎ型ＧａＡｓチャネル層 ３６…ノンドープＡｌＧａＡｓ層 ３８…ノンドープＧａＡｓ層 ４０…ｎ型ＧａＡｓ表面ドープ層 ４２…ソース電極 ４４…ドレイン電極 ４６…ゲート電極 ４８…表面保護膜 ４８ａ…ＳｉＮ膜 ４８ｂ…ＳｉＯ2 膜 ５０…レジスト ５２…レジスト ５４…開口部 ５６…ノンドープＡｌＧａＡｓ層 ５８…ノンドープＧａＡｓ層 ６０…ＧａＡｓ基板 ６２…ノンドープＧａＡｓバッファ層 ６４…ｎ型ＧａＡｓチャネル層 ６６…ソース電極 ６８…ドレイン電極 ７０…ゲート電極 ７２…表面保護膜 ７４…ノンドープＧａＡｓ層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 27/095 H01L 29/812
Claims (8)
- 【請求項１】 基板と、 前記基板上に形成されたｎ型III-Ｖ族化合物チャネル層
と、 前記ｎ型III-Ｖ族化合物チャネル層上に形成されたノン
ドープIII-Ｖ族化合物層と、 前記ノンドープIII-Ｖ族化合物層上に形成されたｎ型II
I-Ｖ族化合物表面ドープ層と、 前記ｎ型III-Ｖ族化合物表面ドープ層上に相対して形成
され、前記ｎ型III-Ｖ族化合物表面ドープ層にオーミッ
ク接触するソース電極及びドレイン電極と、 前記ソース電極と前記ドレイン電極とに挟まれた前記ｎ
型III-Ｖ族化合物表面ドープ層を貫通して、前記ノンド
ープIII-Ｖ族化合物層上に形成され、前記ノンドープII
I-Ｖ族化合物層にショットキー接触し、前記ｎ型III-Ｖ
族化合物表面ドープ層と接触しているゲート電極と、 前記ゲート電極と前記ソース電極及び前記ドレイン電極
とに挟まれた前記ｎ型III-Ｖ族化合物表面ドープ層上に
形成された表面保護膜とを具備し、 前記ｎ型III-Ｖ族化合物表面ドープ層の少なくとも前記
ゲート電極周辺部における不純物濃度Ｎｄ及び厚さｔ
が、 １×１０16ｃｍ-3≦Ｎｄ≦１×１０18ｃｍ-3 ０＜ｔ≦Ｗ 但し、 Ｗ＝｛２εS ・｜Ｖｓｓ｜／（ｑ・Ｎｄ）｝1/2 Ｗ ：前記ｎ型III-Ｖ族化合物表面ドープ層と前記表
面保護膜との界面電位による空乏層深さ εS ：前記ｎ型III-Ｖ族化合物表面ドープ層の比誘電
率 Ｖｓｓ：前記ｎ型III-Ｖ族化合物表面ドープ層と前記表
面保護膜との界面電位 ｑ ：単位電荷であることを特徴とする化合物半導体
電界効果トランジスタ。 - 【請求項２】 請求項１に記載の化合物半導体電界効果
トランジスタにおいて、 前記ソース電極と前記ドレイン電極とに挟まれた前記ｎ
型III-Ｖ族化合物表面ドープ層を貫通して、前記ノンド
ープIII-Ｖ族化合物層上に形成され、前記ノンドープII
I-Ｖ族化合物層にショットキー接触し、前記ｎ型III-Ｖ
族化合物表面ドープ層と接触しているゲート電極に代え
て、 前記ソース電極と前記ドレイン電極とに挟まれた前記ｎ
型III-Ｖ族化合物表面ドープ層及び前記ノンドープIII-
Ｖ族化合物層を貫通して、前記ｎ型III-Ｖ族化合物チャ
ネル層上に形成され、前記ｎ型III-Ｖ族化合物チャネル
層にショットキー接触し、前記ｎ型III-Ｖ族化合物表面
ドープ層と接触しているゲート電極を具備することを特
徴とする化合物半導体電界効果トランジスタ。 - 【請求項３】 請求項１に記載の化合物半導体電界効果
トランジスタにおいて、 前記ノンドープIII-Ｖ族化合物層が、前記ｎ型III-Ｖ族
化合物チャネル層のバンドギャップエネルギーより大き
いバンドギャップエネルギーを有することを特徴とする
化合物半導体電界効果トランジスタ。 - 【請求項４】 請求項１に記載の化合物半導体電界効果
トランジスタにおいて、 前記ノンドープIII-Ｖ族化合物層が、前記ｎ型III-Ｖ族
化合物チャネル層のバンドギャップエネルギーより大き
いバンドギャップエネルギーをもつ第１のノンドープII
I-Ｖ族化合物層と、前記第１のノンドープIII-Ｖ族化合
物層上に積層され、前記第１のノンドープIII-Ｖ族化合
物層のバンドギャップエネルギーより小さいバンドギャ
ップエネルギーをもつ第２のノンドープIII-Ｖ族化合物
層とを有し、 前記ゲート電極が、前記ソース電極と前記ドレイン電極
とに挟まれた前記ｎ型III-Ｖ族化合物表面ドープ層及び
前記第２のノンドープIII-Ｖ族化合物層を貫通して、前
記第１のノンドープIII-Ｖ族化合物層上に形成され、前
記第１のノンドープIII-Ｖ族化合物層にショットキー接
触し、前記ｎ型III-Ｖ族化合物表面ドープ層と接触して
いることを特徴とする化合物半導体電界効果トランジス
タ。 - 【請求項５】 請求項１乃至４のいずれかに記載の化合
物半導体電界効果トランジスタにおいて、 前記ｎ型III-Ｖ族化合物表面ドープ層の前記ゲート電極
と前記ソース電極及び前記ドレイン電極とに挟まれた全
領域における不純物濃度Ｎｄ及び厚さｔが、 １×１０16ｃｍ-3≦Ｎｄ≦１×１０18ｃｍ-3 ０＜ｔ＜Ｗ 但し、 Ｗ＝｛２εS ・｜Ｖｓｓ｜／（ｑ・Ｎｄ）｝1/2 Ｗ ：前記ｎ型III-Ｖ族化合物表面ドープ層と前記表
面保護膜との界面電位による空乏層深さ εS ：前記ｎ型III-Ｖ族化合物表面ドープ層の比誘電
率 Ｖｓｓ：前記ｎ型III-Ｖ族化合物表面ドープ層と前記表
面保護膜との界面電位 ｑ ：単位電荷 である ことを特徴とする化合物半導体電界効果トランジスタ。 - 【請求項６】 請求項１又は２に記載の化合物半導体電
界効果トランジスタにおいて、 前記ｎ型III-Ｖ族化合物チャネル層が、ｎ型ＧａＡｓチ
ャネル層であり、 前記ノンドープIII-Ｖ族化合物層が、ノンドープＧａＡ
ｓ層であり、 前記ｎ型III-Ｖ族化合物表面ドープ層が、ｎ型ＧａＡｓ
表面ドープ層であることを特徴とする化合物半導体電界
効果トランジスタ。 - 【請求項７】 請求項３に記載の化合物半導体電界効果
トランジスタにおいて、 前記ｎ型III-Ｖ族化合物チャネル層が、ｎ型ＧａＡｓチ
ャネル層であり、 前記ノンドープIII-Ｖ族化合物層が、ノンドープＡｌＧ
ａＡｓ層であり、 前記ｎ型III-Ｖ族化合物表面ドープ層が、ｎ型ＧａＡｓ
表面ドープ層であることを特徴とする化合物半導体電界
効果トランジスタ。 - 【請求項８】 請求項４に記載の化合物半導体電界効果
トランジスタにおいて、 前記ｎ型III-Ｖ族化合物チャネル層が、ｎ型ＧａＡｓチ
ャネル層であり、 前記第１のノンドープIII-Ｖ族化合物層が、ノンドープ
ＡｌＧａＡｓ層であり、 前記第２のノンドープIII-Ｖ族化合物層が、ノンドープ
ＧａＡｓ層であり、 前記ｎ型III-Ｖ族化合物表面ドープ層が、ｎ型ＧａＡｓ
表面ドープ層であることを特徴とする化合物半導体電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23341493A JP3347837B2 (ja) | 1993-09-20 | 1993-09-20 | 化合物半導体電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23341493A JP3347837B2 (ja) | 1993-09-20 | 1993-09-20 | 化合物半導体電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794528A JPH0794528A (ja) | 1995-04-07 |
| JP3347837B2 true JP3347837B2 (ja) | 2002-11-20 |
Family
ID=16954692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23341493A Expired - Fee Related JP3347837B2 (ja) | 1993-09-20 | 1993-09-20 | 化合物半導体電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3347837B2 (ja) |
-
1993
- 1993-09-20 JP JP23341493A patent/JP3347837B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0794528A (ja) | 1995-04-07 |
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